DE2309192C3 - Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung - Google Patents

Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung

Info

Publication number
DE2309192C3
DE2309192C3 DE2309192A DE2309192A DE2309192C3 DE 2309192 C3 DE2309192 C3 DE 2309192C3 DE 2309192 A DE2309192 A DE 2309192A DE 2309192 A DE2309192 A DE 2309192A DE 2309192 C3 DE2309192 C3 DE 2309192C3
Authority
DE
Germany
Prior art keywords
flip
regeneration
circuit
transistor
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2309192A
Other languages
English (en)
Other versions
DE2309192B2 (de
DE2309192A1 (de
Inventor
Karl-Ulrich Dr. 8000 Muenchen Stein
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2309192A priority Critical patent/DE2309192C3/de
Priority to AT49074A priority patent/AT339955B/de
Priority to GB445774A priority patent/GB1463382A/en
Priority to CH183474A priority patent/CH572262A5/xx
Priority to US442084A priority patent/US3892984A/en
Priority to FR7405549A priority patent/FR2219492B1/fr
Priority to IT48489/74A priority patent/IT1008878B/it
Priority to SE7402245A priority patent/SE395980B/xx
Priority to JP49020009A priority patent/JPS5916350B2/ja
Priority to LU69443A priority patent/LU69443A1/xx
Priority to NL7402393A priority patent/NL7402393A/xx
Priority to CA193,294A priority patent/CA1019834A/en
Priority to BE141293A priority patent/BE811463A/xx
Publication of DE2309192A1 publication Critical patent/DE2309192A1/de
Publication of DE2309192B2 publication Critical patent/DE2309192B2/de
Application granted granted Critical
Publication of DE2309192C3 publication Critical patent/DE2309192C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Description

3 4
ist jeweils eine Digitleitung 77 bzw. 88 angeschlos- wird, wie aus der F i g. 2 ersichtlich ist beispielsweise sen. Diese Digitleitungen führen zu den Speicherfei- in dem Zeitintervall von il und 12 an die Torandern22 bzw. 33, die aus einer Anzahl vonEin-Transi- Schlüsse 911 bzw. 921 der Transistoren 91 bzw. 92 stor-Speicherelementen bestehen. In der Figar ist im ein positives Potential von vorzugsweise +10V, an-Speicherfeld 22 ein einzelnes E;n-Transistor- 5 gelegt. Dadurch wird erreicht, daß die Transistoren Speicherelement2 eingezeichnet, welches aus dem 91 bzw. 92 in dem Zeitintervall zwischen il und 12 Transistor 20 und dem Kondensator 23 besteht. Die leitend geschaltet sind, weshalb an die Digitleitung Torelektrode des Transistors 20 ist über die Wortlei- 77 bzw. 88 das Potential von 0 V angelegt wird. tung 21 mit einem in der Zeichnung nicht dargestell- Wenn die Transistoren 91 bzw. 92 zum Zeitpunkt /2 ten Decodierer verbunden. Ein dargestelltes io wieder gesperrt werden, so lädt sich die Digitleitung Speicherelement des Speicherfeldes 33 besteht aus auf ein bestimmtes, vorgegebenes Potential auf. Da dem Transistor 32 und dem Kondensator 30. Die die Transistoren 1 bzw. 11 seit dem Zeitpunkt il Torelektrode des Transistors 32 ist über die Wortlei- durch Anlegen eines vorgegebenen Potentials an den tung 31 mit einem nicht dargestellten Decodierer Toranschluß 13 bzw. 131 leitend geschaltet wurden verbunden. In den Speicherelementen wird das ein- 15 beträgt das sich auf der Digitleitung 77 bzw. 88 eingeschriebene Signal in Form von Ladung auf den stellende Potential i/13 —U7, bzw. 1/131 — UT, Kondensatoren der Speicherelemente gespeichert. wobei UT die Einsatzspannung des Transistors 1
Beim Auslesen wird der Transistor, beispielsweise bzw. 11 bedeutet und wobei U13 bzw. U 131 das an
der Transistor 20 des Speicherelementes 2 des dem Eingang 13 bzw. 131 befindliche Potential be-
Speicherfeldes 22 angesteuert und leitend geschaltet. 20 deutet.
Die in der Kapazität 23 gespeicherte Ladung verteilt Zum Zeitpunkt 14 möge nun die Ladung eines
sich bei den Schaltungsanordnungen des Standes der Speicherelementes des Speicherfeldes 22 bzw. 33 auf
Technik auf die Kapazität des Transistors des die Digitleitung 77 bzw. 88 fließen. Je nach dem
Speicherelementes, auf die Schaltungskapazität der Vorzeichen dieser Ladung, d. h. je nach dem, ob die
Digitleitung und auf die Kapazität des Regenerier- 25 Information »0« oder »1« auf die Digitleitung77 bzw.
Flipflops. 88 gelangt, wird das auf dieser Digitleitung beste-
Die erfindungsgemäße Regenerierschaltung 14 nach hende vorgegebene Potential erhöht oder erniedrigt.
F i g. 1 besteht vorzugsweise aus zwei invertierenden, Für den Fall, daß das Potential erhöht wird, d. h.,
rückgekoppelten Verstärkerstufen, die jeweils au? daß das Potential in dem angenommenen Beispiel
einem Transistor 4 bzw. 5 und einem dazugehörigen 30 positiver wird, bleibt dieses Potential auf der Digit-
Lastelement 44 bzw. 55 aufgebaut sind, aus den Bar- leitung 77 bzw. 88 erhalten, da der Barrieretransi-
rieretransistoren 1 bzw. 11 am Signaleingang 71 bzw. stör 1 bzw. 11 gesperrt bleibt. Für den Fall, daß ne-
81, aus den Einrichtungen 91 bzw. 92 zum Einstellen galive Ladung auf die Digitleitung 77 bzw. 88 ge-
eines Vorpotentials an den Eingängen der Regene- langt, wird das vogegebene, an der Digitleitung anlie-
rierschaltung und außerdem aus der Vorkehrung 9 35 gende Potential kurzzeitig erniedrigt, da der Barrie-
zur Aufhebung der Rückkopplungsfunktion. Vorzugs- retransistor 1 bzw. 11 vorübergehend leitend wird,
weise bestehen die Einrichtungen aus Feldeffekttran- Erfindungsgemäß fließt nun von dem Knoten 7
sistoren. bzw. 8 so lange Ladung über den Transistor 1 bzw.
Die Wirkungsweise der erfindungsgemäßen Re- 11, bis an der Digitleitung 77 bzw. 88 das ursprüng-
generierschaltung nach F i g. 1 soll nun auch im Zu- 40 lieh vorgegebene Potential wieder erreicht ist. Dies
sammenhang mit der F i g. 2 beschrieben werden. bewirkt, daß an den Knoten 7 bzw. 8 das dort herr-
Vor Beginn des Auslesevorgangs befindet sich das sehende Potential von vorzugsweise 10 V erniedrigt
zwisi en den Punkten 7 und 8 der Regenerierschal- wird.
tung befindliche Flipflop in dem Zustand »c:n«. d.h. Je nach dem Vorzeichen der auf die Digitleitung
bei der Verwendung von n-Kanal-Feldeffel ttransi- 45 77 bzw. 88 fließenden Ladung stellt sich also erfin-
storen befinden sich beispielsweise an dem Eingang dungsgemäß, wie oben beschrieben, an dem Knoten 7
10 + 10 V, an dem Eingang 9 OV und an dem Ein- bzw. 8 ein bestimmtes Potential ein. Wird das Potengang 12 + 10 V. V01 Beginn des Auslesezyklus sind tial auf der Digitleitung erhöht, so bleibt das an dem die Transistoren 91 und 92 gesperrt, d. h., an den Ein- Knoten 7 bzw. 8 herrschende Potential erhalten, gangen 911 bzw. 921 liegen OV an. Zum Zeitpunkt 50 Wird dagegen das Potential erniedrigt, so wird eben-
11 wird nun mit Hilfe der Vorkehrung zur /\ufhe- falls das Potential an den Punkt 7 bzw. 8 erniedrigt,
bung der Rückkopplungsfunktion die Rückkopplung Als nächstes wird nun zum Zeitpunkt tS das Flipaufgehoben. Vorzugsweise besteht diese Vorkehrung flop wieder in den Zustand »ein« geschaltet. Zu dieaus dem Eingang 9, an dem zum Zeitpunkt 11 vor- sem Zweck werden an die Eingänge 9 und 10 wieder zugsweise +10V angelegt werden. Damit befindet 55 die dort vor dem Zeitpunkt il herrschenden Potensich der Anschluß 9 und der Anschluß 10 auf glei- tiale angelegt. Das Flipflop der Regenerierschaltung ehern Potential. An dem Anschluß 12 liegen eben- liegt nun, je nach der über die Digitleitung 77 bzw. falls +10V. In der Folgezeit laden sich nun die 88 eingegangenen Information in einem seiner stabi-Knoten 7 und 8 des Flipflops auf das gleiche, relativ len Arbeitspunkte.
hohe Potential von 4 10V —UT, wobei UT die 60 Zum Zeitpunkt i6 wird der Transistor 1 bzw. 11
Schwellspannung des Transistors ist, auf. Zum Zeit- wieder gesperrt.
punkt 13 wird das Flipflop in den Zustand »aus« ge- Bei einer Weiterbildung der erfindungsgemäßen
schaltet. Zu diesem Zweck wird an den Anschluß 10 Regenerierschaltung besteht, wie in der F i g. 3 dar-
vorzugsweise 10 V angelegt. gestellt, die Vorkehrung zur Aufhebung der Rück-
In dem Zeitintervall zwischen il und i3 wird mit 65 kopplungsfunktion vorzugsweise aus einem Feldef-
Hilfe der Einrichtungen 91, 92 zur Einstellung eines fekttransistor 6. Zur Aufhebung der Rückkopplung
Vorpotentials die Digitleitung vorzugsweise zunächst wird, die Verwendung von n-Kanal-Feldeffekttransi-
auf das Potential OV gebracht. Zu diesem Zeitpunkt stören vorausgesetzt, an den Eingang 10 vozugsweise
das Potential von 0 V angelegt. An dem Eingang 12 liegt kontinuierlich +10V an und an dem Eingang 61 zunächst ebenfalls + 10 V. Daraus ergibt sich, daß der Transistor 6 leitend ist, was zur Folge hat, daß an den Punkten 7 und 8 des Flipflops ein Potential in der Größenordnung der Einsatzspannung UT der Feldeffekt-Transistoren 44 bzw. 55 anliegt. Diese Transistoren stellen bei diesem Ausführungsbeispiel die Einrichtung zum Einstellen eines Vorpotentials an den Punkten 7 und 8 bzw. 71 und 88 dar. Dies hat zur Folge, daß an den Punkten 71 und 88 ebenfalls das Potential UT anliegt, da die Transistoren 1 bzw. 11 leitend sind. Somit ist also die Digitleitung 77 bzw. 88 auf ein relativ niedriges Potential vorgeladen.
Sämtliche anderen Vorgänge laufen entsprechend der im Zusammenhang mit den F i g. 1 und 2 angegebenen Beschreibung ab.
Die Regenerierschaltung nach F i g. 3 kann auch so betrieben werden, daß beim Einstellen eines Vorpotentials am den Punkten 7 und 8 bzw. 71 und 81 der Eingang 10 auf vorzugsweise + 10 V gelegt wird ίο und daß kurzzeitig der Eingang 12 auf OV und gleichzeitig, ebenfalls kurzzeitig, der Eingang 9 auf vorzugsweise +10 V gelegt wird. An den Punkten 7 und 8 bzw. 71 und 81 liegt dann kurzzeitig 0 V an.
Hierzu 2 Blatt Zeichnungen

Claims (6)

gitleitung mit dem Flipflop verbunden sind und wo- Patentanspriiche: bei Vorkehrungen zur Aufhebung der Rückkopp lungsfunktion der Verstärkerstufen des Flipflops vor-
1. Regenerierschaltung nach Art eines getaste- gesehen sind. Sie betrifft auch ein Verfahren zum Beten Flipflops für Binärsignale, insbesondere für S trieb einer solchen Regenerierschaltung.
die Lesesignale von integrierten Ein-Transistor- Regenerier-Flipflops für Speicheranordnungen der Speicherelementen, die ein Speicherfeld bilden, vorgenannten Art sind bekannt In der älteren Pawobei die Ein-Transistor-Speicherelemente eines tentanmeldiing P 2148 896.0-53 ist ein solches Re-Speicherfeldes über eine Digitleitung mit dem generier-FIipflop beschrieben. Dabei sind die Em-Flipflop verbunden sind und wobei Vorkehrun- io Transistor-Speicherelemente eines Speicherfeldes über gen zur Aufhebung der Rückkopplungsfunktion eine gemeinsame Digitleitung mit dem Regenerierder Verstärkerstufen des Flipflops vorgesehen Flipflop verbunden. Beim Auslesen der gespeichersind, dadurch gekennzeichnet, daß ten Information erfolgt ein Ladungsausgleich zwimindestens ein Barrieretransistor (1, 11) am Si- sehen der Kapazität eines Ein-Transistor-Speicherelegnaleingang (71, 81) zwischen der Digitleitung 15 mentes einerseits und der Kapazität der Digitleitung (77, 88) und einer betreffenden Verstärkerstufe sowie der Eingangskapazität des Flipflops andererdes Flipflops und Einrichtungen (44, 55, 91, 92) seits, der zu einer, der ausgelesenen Information entzum Einstellen eines Vorpotentials an den Ein- sprechenden Potentialveränderung auf der Digitleigängen (7, 71,8, 81) der Regenerierschaltung rung führt,
vorgesehen sind. 20 Aufgabe der Erfindung ist es, eine Regenerier-
2. Regenerierschaltung nach Anspruch 1, da- schaltung für eine wie oben angegebene Speicherandurch gekennzeichnet, daß als Einrichtung zum Ordnung anzugeben, mit deren Hilfe die durch die Einstellen eines hohen Vorpotentials an den Kapazität der Digitleitung und des Flipflops beding-Punkten (7 und 8) der Regenerierschaltung die ten Verluste vermieden werden.
Lasttransistoren (44, 55) der Verstärkerstufen 25 Diese Aufgabe wird durch eine wie eingangs angedes Flipflops vorgesehen sind, wobei die Last- gebene Regcnewerschaltung gelöst, die erfindungsgetransistoren über den Eingang (10) der Regene- maß dadurch gekennzeichnet ist, daß mindestens ein rierschaltung ansteuerbar sind. Barrieretransistor am Signaleingang zwischen der Di-
3. Regenerierschaltung nach Anspruch 1, da- gitleitung und einer betreffenden Verstärkerstufe des durch gekennzeichnet, daß als Einrichtung zum 30 Flipflops und Einrichtungen zum Einstellen eines Einstellen eines niedrigen Vorpotentials an den Vorpotentials an den Eingängen der Regenerierschal-Punkten (71 und 81) der Regenerierschaltung die tung vorgesehen sind.
Transistoren (91, 92) vorgesehen sind, die zu die- Dabei wird unter einem Barrieretransistor ein
sem Zweck über die Eingänge (911 bzw. 921) ak- Transistor verstanden, mit dessen Hilfe zwischen der
tivierbar sind. 35 Digitleitung und dem zugehörigen Knoten des Flip-
4. Regenerierschaltung nach Anspruch 1, da- flops eine Potentialbarriere erreichbar ist. Die Andurch gekennzeichnet, daß als Vorkehrung zur Ordnung derartiger Potentialbarrieren ist bei EinAufhebung der Rückkopplung und als Einrich- gangs- und Ausgangsstufen von ladungsgekoppelten tung zur Einstellung eines Vorpotentials ein an Schaltungseinheiten bekannt. Beispielsweise ist in der sich bekannter Feldeffekt-Transistor (6) vorgese- 4° Veröffentlichung »Charge-Coupled and Carrier-Dohen ist, der mit seinem Quellen- bzw. Senken- main Devices« von M.F. Tompsett in IEEE InAnschluß mit dem Punkt (7 bzw. 8) verbunden ternational Solid State Circuits Conference 1971, S. ist und über den Eingang (61) ansteuerbar ist 160 und 161 eine solche Anordnung beschrieben.
(F i g. 3). Mit Hilfe des Barrieretransistors wird dabei erfin-
5. Regenerierschaltung nach einem der An- 45 dungsgemäß die Digitleitung vor Beginn des Auslesesprüche 1 bis 3, dadurch gekennzeichnet, daß als zyklus auf ein bestimmtes Potential vorgeladen, wo-Vorkehrung zur Aufhebung der Rückkopplungs- bei der Barricretransistor eine Potentialbarriere darfunktion ein Eingang (9) vorgesehen ist. stellt und wobei beim Auslesen je nach Art des aus
6. Verfahren zum Betrieb einer Regenerier- einem Speicherelement eines Speicherfeldes auf die schaltung nach Anspruch 5, dadurch gekenn- 50 Digitleitung gelangenden Ladungsimpulses das Po-Eeichnet, daß zur Aufhebung der Rückkopplung tential an einer dei invertierenden, rückgekoppelten die Spannung an dem Eingang (9) der Regene- Versiärkerstufe erhalten bleibt oder erniedrigt wird,
rierschaltung angehoben wird. Weitere Erläuterungen der Erfindung gehen aus
der Beschreibung und den Figuren bevorzugter Aus-55 führungsbeispiele der Erfindung und ihrer Weiterbildungen hervor.
ή™. F i g. 1 zeigt in schematischer Darstellung eine er-
^Il findungsgemäße Regenerierschaltung, die mit den
Digitleitungen zweier Speicherfelder verbunden ist;
ifvji 6o Fig.2 zeigt die zeitliche Folge der an den ver-
* schiedenen Eingängen der Regenerierschaltung anliegenden Impulse vor, während und nach dem Ausle-Die Erfindung bezieht sich auf eine Regenerier- sen;
schaltung nach Art eines getasteten Flipflops für Bi- F i g. 3 zeigt in schematischer Darstellung eine wei-
närsignale, insbesondere für die Lesesignale von inte- 65 tere Ausgestaltung einer erfindungsgemäßen Regenegrierten Ein-Transistor-Speicherelementen, die ein rierschaltung.
Speicherfeld bilden, wobei die Ein-Transistor- In der F i g. I ist die Regenerierschaltung mit 14
Speicherelemente eines Speicherfeldes über eine Di- bezeichnet. An jeweils, einem der Punkte 71 bzw. 81
DE2309192A 1973-02-23 1973-02-23 Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung Expired DE2309192C3 (de)

Priority Applications (13)

Application Number Priority Date Filing Date Title
DE2309192A DE2309192C3 (de) 1973-02-23 1973-02-23 Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung
AT49074A AT339955B (de) 1973-02-23 1974-01-21 Regenerierschaltung nach art eines getasteten flipflops
GB445774A GB1463382A (en) 1973-02-23 1974-01-31 Semiconductor data stores including binery signal regenerating circuits
CH183474A CH572262A5 (de) 1973-02-23 1974-02-11
US442084A US3892984A (en) 1973-02-23 1974-02-13 Regenerating circuit in the form of a keyed flip-flop
FR7405549A FR2219492B1 (de) 1973-02-23 1974-02-19
IT48489/74A IT1008878B (it) 1973-02-23 1974-02-20 Circuito rigeneratore di segnali binari realizzato nella forma di un flip flop manipolato
SE7402245A SE395980B (sv) 1973-02-23 1974-02-20 Regenereringskrets
JP49020009A JPS5916350B2 (ja) 1973-02-23 1974-02-21 ２進信号用再生回路
LU69443A LU69443A1 (de) 1973-02-23 1974-02-21
NL7402393A NL7402393A (de) 1973-02-23 1974-02-21
CA193,294A CA1019834A (en) 1973-02-23 1974-02-22 Regenerating circuit in the form of a keyed flip-flop
BE141293A BE811463A (fr) 1973-02-23 1974-02-22 Circuit de regeneration du type d'une bascule commandee

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2309192A DE2309192C3 (de) 1973-02-23 1973-02-23 Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung

Publications (3)

Publication Number Publication Date
DE2309192A1 DE2309192A1 (de) 1974-09-05
DE2309192B2 DE2309192B2 (de) 1975-01-09
DE2309192C3 true DE2309192C3 (de) 1975-08-14

Family

ID=5872937

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2309192A Expired DE2309192C3 (de) 1973-02-23 1973-02-23 Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung

Country Status (13)

Country Link
US (1) US3892984A (de)
JP (1) JPS5916350B2 (de)
AT (1) AT339955B (de)
BE (1) BE811463A (de)
CA (1) CA1019834A (de)
CH (1) CH572262A5 (de)
DE (1) DE2309192C3 (de)
FR (1) FR2219492B1 (de)
GB (1) GB1463382A (de)
IT (1) IT1008878B (de)
LU (1) LU69443A1 (de)
NL (1) NL7402393A (de)
SE (1) SE395980B (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3879621A (en) * 1973-04-18 1975-04-22 Ibm Sense amplifier
US3806898A (en) * 1973-06-29 1974-04-23 Ibm Regeneration of dynamic monolithic memories
US3979603A (en) * 1974-08-22 1976-09-07 Texas Instruments Incorporated Regenerative charge detector for charged coupled devices
US4060737A (en) * 1974-08-22 1977-11-29 Texas Instruments Incorporated Charge coupled device shift registers having an improved regenerative charge detector
DE2443529B2 (de) * 1974-09-11 1977-09-01 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zum einschreiben von binaersignalen in ausgewaehlte speicherelemente eines mos-speichers
US4004284A (en) * 1975-03-05 1977-01-18 Teletype Corporation Binary voltage-differential sensing circuits, and sense/refresh amplifier circuits for random-access memories
US3976895A (en) * 1975-03-18 1976-08-24 Bell Telephone Laboratories, Incorporated Low power detector circuit
US4007381A (en) * 1975-04-18 1977-02-08 Bell Telephone Laboratories, Incorporated Balanced regenerative charge detection circuit for semiconductor charge transfer devices
JPS51122343A (en) * 1975-04-21 1976-10-26 Intel Corp High density mos memory array
US3983413A (en) * 1975-05-02 1976-09-28 Fairchild Camera And Instrument Corporation Balanced differential capacitively decoupled charge sensor
US3982140A (en) * 1975-05-09 1976-09-21 Ncr Corporation High speed bistable multivibrator circuit
US3992637A (en) * 1975-05-21 1976-11-16 Ibm Corporation Unclocked sense ampllifier
US4000413A (en) * 1975-05-27 1976-12-28 Intel Corporation Mos-ram
US3993917A (en) * 1975-05-29 1976-11-23 International Business Machines Corporation Parameter independent FET sense amplifier
US4025908A (en) * 1975-06-24 1977-05-24 International Business Machines Corporation Dynamic array with clamped bootstrap static input/output circuitry
US4021682A (en) * 1975-06-30 1977-05-03 Honeywell Information Systems, Inc. Charge detectors for CCD registers
DE2634089B2 (de) * 1975-08-11 1978-01-05 Schaltungsanordnung zum erfassen schwacher signale
IT1044685B (it) * 1975-10-17 1980-04-21 Snam Progetti Processo di dissalazione ad espansioni multiple di tipo flessibile
US4061999A (en) * 1975-12-29 1977-12-06 Mostek Corporation Dynamic random access memory system
US4096402A (en) * 1975-12-29 1978-06-20 Mostek Corporation MOSFET buffer for TTL logic input and method of operation
JPS52108743A (en) * 1976-03-10 1977-09-12 Toshiba Corp Dynamic memory device
US4151610A (en) * 1976-03-16 1979-04-24 Tokyo Shibaura Electric Co., Ltd. High density semiconductor memory device formed in a well and having more than one capacitor
US4038567A (en) * 1976-03-22 1977-07-26 International Business Machines Corporation Memory input signal buffer circuit
DE2630797C2 (de) * 1976-07-08 1978-08-10 Siemens Ag, 1000 Berlin Und 8000 Muenchen Funktionsgenerator zur Erzeugung einer Spannung an einem Knoten, an den den Bitleitungen eines MOS-Speichers zugeordnete Flip-Flops aus MOS-Transistoren angeschlossen sind
JPS5364434A (en) * 1976-11-19 1978-06-08 Mitsubishi Electric Corp Sense circuit of mos semiconductor memory
JPS5373039A (en) * 1976-12-13 1978-06-29 Nippon Telegr & Teleph Corp <Ntt> Sense amplifier
DE2919166C2 (de) * 1978-05-12 1986-01-02 Nippon Electric Co., Ltd., Tokio/Tokyo Speichervorrichtung
US4208730A (en) * 1978-08-07 1980-06-17 Rca Corporation Precharge circuit for memory array
DE2842547A1 (de) * 1978-09-29 1980-04-10 Siemens Ag Schaltungsanordnung zum lesen und regenerieren von in ein-transistor-speicherelementen gespeicherten informationen
JPS61244701A (ja) * 1985-04-09 1986-10-31 財団法人　雑賀技術研究所 粉粒物の計量包装装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588846A (en) * 1968-12-05 1971-06-28 Ibm Storage cell with variable power level
US3514765A (en) * 1969-05-23 1970-05-26 Shell Oil Co Sense amplifier comprising cross coupled mosfet's operating in a race mode for single device per bit mosfet memories
US3609710A (en) * 1969-05-29 1971-09-28 Bell Telephone Labor Inc Associative memory cell with interrogation on normal digit circuits
US3678473A (en) * 1970-06-04 1972-07-18 Shell Oil Co Read-write circuit for capacitive memory arrays
US3685027A (en) * 1970-08-19 1972-08-15 Cogar Corp Dynamic mos memory array chip
BE789500A (fr) * 1971-09-30 1973-03-29 Siemens Ag Memoire a semiconducteurs avec elements de memorisation a un seul transistor
DE2165729C3 (de) * 1971-12-30 1975-02-13 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung
US3771148A (en) * 1972-03-31 1973-11-06 Ncr Nonvolatile capacitive memory cell

Also Published As

Publication number Publication date
NL7402393A (de) 1974-08-27
AT339955B (de) 1977-11-25
FR2219492A1 (de) 1974-09-20
FR2219492B1 (de) 1980-05-30
SE395980B (sv) 1977-08-29
JPS49115623A (de) 1974-11-05
DE2309192B2 (de) 1975-01-09
GB1463382A (en) 1977-02-02
ATA49074A (de) 1977-03-15
CA1019834A (en) 1977-10-25
DE2309192A1 (de) 1974-09-05
CH572262A5 (de) 1976-01-30
LU69443A1 (de) 1974-05-29
US3892984A (en) 1975-07-01
IT1008878B (it) 1976-11-30
BE811463A (fr) 1974-06-17
US3892984B1 (de) 1983-07-05
JPS5916350B2 (ja) 1984-04-14

Similar Documents

Publication Publication Date Title
DE2309192C3 (de) Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung
DE2324965A1 (de) Schaltungsanordnung zum auslesen eines kapazitiven datenspeichers
DE2310267C2 (de) Digital/Analog-Umsetzer
DE1959870C3 (de) Kapazitive Speicherschaltung
DE2845100A1 (de) Speicherschaltung
DE2514582B1 (de) Schaltung zur erzeugung von leseimpulsen
DE2317497C2 (de) Verfahren zum Betrieb eines Fünf-Transistoren-Speicherelementes
DE2523683A1 (de) Leitung zum transport einer ladung, insbesondere bitleitung fuer speicherelemente, die ein speicherfeld bilden
DE2433077A1 (de) Dynamische speichereinrichtung
DE2339289C2 (de) Bistabile Kippstufe mit MNOS-Transistoren
DE1257836B (de) Verfahren zur Regeneration einer Kondensatorspannung
DE2633558C2 (de) Speicherbaustein
DE2629328A1 (de) Ladungsinjektor fuer ein ccd-register
DE2262171C3 (de) Regenerierschaltung für Binärsignale nach Art eines getasteten Flipflops und Verfahren zu ihrem Betrieb
DE2758810C2 (de) Bewerterschaltung für Halbleiterspeicher
DE2441214C3 (de) Bewerterschaltung
DE2739276C3 (de) Integrierter dynamischer Halbleiterspeicher
DE1904787B2 (de) Elektrisches speicherelement und betrieb desselben
DE2264985C3 (de) Regenerierschaltung für Binärsignale nach Art eines getasteten Flipflops
DE2360897C3 (de)
DE3224025C2 (de) Umsetzer zur Umwandlung von Digital- in Analogsignale mittels Ladungsverschiebeanordnungen (CCD)
DE2406352C3 (de) Statisches MOS-Speicherelement und Verfahren zu dessen Betrieb
DE2302652A1 (de) Zweiphasiges schieberegister
DE2541721A1 (de) Digitaler differenzverstaerker fuer ccd-anordnungen
DE2148896C3 (de) Halbleiterspeicher mit Ein-Transistor-Speicherelementen und mit Flipflop-Schaltung zur Informationsbewertung und -regenerierung und Verfahren zum Betrieb dieses Speichers

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
E77 Valid patent as to the heymanns-index 1977