DE19922712A1 - Phaseninterpolator und Verzögerungsinterpolationsschaltung - Google Patents

Abstract

Eine programmierbare Phaseneinstelleinrichtung überbrückt die Periode eines Taktsignals mit N linear verteilten Phasenschritten. Die resultierende Phaseneinstellungsauflösung ist für einen gegebenen Prozeß feiner als die einer Inverterverzögerung. Die Verbesserung der Phasenauflösung einer Phasenidentifiziereinrichtungs-CRM-Architektur ermöglicht die Verwendung der Architektur zum Wiedergewinnen von Taktsignalen aus Datenströmen mit einer hohen Datenrate in einer Weise, die den Leistungsverbrauch und die Fläche minimiert und die Optimierung für Mehrkanalanwendungen ermöglicht.

Description

Die Erfindung betrifft einen Phaseninterpolator und eine Verzögerungsinterpolationsschaltung nach dem Oberbegriff des Anspruchs 1 und einen Phaseninterpolator und eine Verzöge­ rungsinterpolationsschaltung nach dem Oberbegriff des An­ spruchs 2.

Das Wiedergewinnen eines Taktsignals aus einem Datenstrom und insbesondere auf einen programmierbaren Phaseninterpolator kann zum Erzeugen einer Menge gleichmäßig beabstandeter Phasenschritte, die die Periode eines wiedergewonnenen Taktsignals überbrücken, verwendet werden. Eine verbesserte Phasenauflösung kann zum genaueren Wiedergewinnen des Taktsignals und der Daten aus dem Datenstrom verwendet werden.

Eine gemeinsame Funktion der Sende- und Empfangsstationen besteht darin, ein Taktsignal aus dem zwischen den Stationen übertragenen Datenstrom auszukoppeln und das wiedergewonnene Taktsignal zum richtigen Synchronisieren der an den ankom­ menden Daten ausgeführten Operationen, z. B. dem Abtasten und dem Decodieren der Daten, zu verwenden. Um das Taktsi­ gnal zu verwenden, muß es die gleiche Frequenz wie der übertragene Datenstrom haben und muß seine Phase so nahe wie möglich bei der des übertragenen Datenstroms liegen.

Eine Phasenidentifiziereinrichtungs-Taktwiedergewinnungs- Architektur stellt die Phase eines wiedergewonnenen Taktsi­ gnals in Abhängigkeit von einem von einer Phasenauswerte­ schaltung gelieferten gefilterten Phasenfehler ein. Die Phasenauswerteschaltung vergleicht die Phase des wiederge­ wonnenen Taktsignals mit den ankommenden Daten, wobei sie ein Fehlersignal, das die Phasendifferenz zwischen den Phasen darstellt, erzeugt. Das Fehlersignal wird zum Ansteu­ ern einer adaptiven Steuerschleife verwendet, die die: Pha­ sendifferenz dadurch zu minimieren versucht, daß sie von N Phasen eines von einem Taktgeneratormodul (CGM) gelieferten Referenztaktsignal eine andere Phase als ein aktualisiertes Taktsignal auswählt. Die N Phasen des von dem Taktgenerator­ modul erzeugten Referenztaktsignals werden durch Abgreifen von einem N/2-stufigen differenzspannungsgesteuerten Oszil­ lator (VCO) erzeugt. Die ausgewählte Phase des Referenztakt­ signals wird dann als das wiedergewonnene Taktsignal verwen­ det und zum Aktualisieren des Fehlerterms mit dem Datenstrom verglichen. Zum Ausführen der tatsächlichen Phasenauswahl wird ein N : 1-Phasenmultiplexer mit den N Phasen des Refe­ renzsignals als Eingangssignale verwendet.

Die Schleifenparameter eines Phasenidentifiziereinrichtungs- Taktwiedergewinnungssystems sind unabhängig von der PVT (Prozeß-Spannungs-Temperatur), wobei das CRM (Taktwieder­ gewinnungsmodul) vollständig digital ist.

Eine Beschränkung dieser Architekturen besteht darin, daß ein Phasenidentifiziereinrichtungs-CRM nur für schmalbandige Taktwiedergewinnungsanwendungen funktioniert. In einigen Situationen ist dies kein Problem. Zum Beispiel sind die Ethernet-Standards 10 BT, 100 BX und 1000 BX so beschaffen, daß ein schmalbandiges CRM ausreichend ist. Jedoch besteht das Problem beim Erweitern eines Phasenidentifiziereinrich­ tungs-CRMs zum Wiedergewinnen der Takte für höherfrequente Protokolle wie etwa für ein 100 MB- und 1000 MB-Ethernet darin, daß die Zittertoleranz durch die Phaseneinstellungs­ auflösung des Phasenmultiplexers begrenzt ist. Simulationen unter Verwendung einer Plattform, die gut mit Silicium in Wechselbeziehung gebracht wurde, zeigen, daß für eine 100 MB-Ethernet-Taktwiedergewinnung eine Phaseneinstellungs­ auflösung von 200 ps erforderlich ist, während für ein 1000 MB-Ethernet eine Phaseneinstellungsauflösung von 30 ps erforderlich ist. Bei einer langsamen PVT erfordert ein Phasenauflösungsschritt von 30 ps eine Differenz-VCO-Verzö­ gerungsstufe unter 30 ps. In den momentanen CMOS-Prozessen, bei denen diese Verzögerung in der Größenordnung von 500 ps liegt, ist dies nicht realisierbar.

Ohne Verwendung einer Phasenidentifiziereinrichtungs-Archi­ tektur gibt es mehrere verfügbare Verfahren zum Verbessern der Auflösung eines Phasenmultiplexers zum Verbessern der Taktwiedergewinnungsfunktion einer Schaltung.

Zum Erhöhen der Anzahl der Phasenschritte, die von einem einzelnen VCO erhalten werden können, werden gekoppelte VCOs verwendet. In "Precise-Delay Generation Using Coupled Oscil­ lators", einer Dissertation von John Maneatis, Universität Stanford, Juni 1994, wird z. B. ein Verfahren zum Koppeln eines NN-stufigen Ringoszillators beschrieben. Das Verfahren liefert M.N Phasen der VCO-Frequenz, wobei die Phasendif­ ferenz zwischen angrenzenden Phasen über den unter Verwen­ dung eines einzelnen N-Phasen-VCOs möglichen Wert hinaus um einen Faktor M verbessert wird.

Ein weiteres Verfahren betrifft die Verwendung einer Anord­ nung von Verzögerungsregelschleifen (DLL). Dieses Verfahren ist von J. Christianson, CERM, Genf, in einer Veröffentli­ chung mit dem Titel "An Integrated High Resolution CMOS Timing Generator Based on an Array of Delay Locked Loops" beschrieben. Das Verfahren von Christianson verwendet M Verzögerungsregelschleifen aus N Stufen, deren Eingangs­ signale von aufeinanderfolgenden Stufen einer M-stufigen Verzögerungsregelschleife kommen. Dies liefert eine Verzöge­ rungsauflösung einer Verzögerung in der N-Stufen-Veröge­ rungsregelschleife dividiert durch M.

Ein weiterer Zugang zum Verbessern der Phasenauflösung verwendet zum Interpolieren zwischen zwei CGM-Phasen einen Mischer, der sowohl die Anzahl der Phasen als auch die Phaseneinstellungsauflösung verdoppelt. Dieses Verfahren kann wiederholt werden (erneute Verdopplung), wobei Simula­ tionen aber gezeigt haben, daß die Genauigkeit der verbes­ serten Phasenauflösungsschritte über zwei Verdopplungen hinaus abnimmt.

Schließlich wird von M. Bazes u. a. in "An Interpolating Clock Synthesizer", IEEE Journal Of Solid-State Circuits, Bd. 31. Nr. 9, September 1996, ein nichtkompensiertes Inter­ polationsverfahren unter Verwendung von Invertern mit schaltbaren Lasten zum Erzeugen einer einstellbaren Verzöge­ rung beschrieben. Dieses Verfahren verwendet zum Erzeugen der einstellbaren Verzögerung Inverter mit N schaltbaren Lasten. Der Verzögerungsinterpolator wird dadurch geeicht, daß bestimmt wird, wieviel Lasten zum Überbrücken eines Gesamtphasenschritts angeschlossen werden müssen. Sobald diese Anzahl bestimmt ist, werden die verbleibenden Lasten deaktiviert. Die Anzahl der Punkte in der Interpolationsän­ derung hängt von der PVT ab. Für eine schnelle PVT können z. B. zum Überbrücken des Gesamtphasenschritts zehn Lasten erforderlich sein, während bei einer langsamen PVT mögli­ cherweise nur drei erforderlich sind. Dies macht den tat­ sächlichen Verzögerungsschritt des Interpolators zu einer Funktion der PVT, was zwar für ein CGM annehmbar ist, nicht jedoch für ein CRM, bei dem die Phasenschrittauflösung ein kritischer Parameter ist.

Aufgabe der Erfindung ist es, einen Phaseninterpolator und eine Verzögerungsinterpolationsschaltung nach dem Oberbe­ griff des Anspruchs 1 und einen Phaseninterpolator und eine Verzögerungsinterpolationsschaltung nach dem Oberbegriff des Anspruchs 2 zum Erhöhen der Phasenauflösung des durch einen Phasenmultiplexer ausgewählten Taktsignals zu schaffen, die Teil einer Taktwiedergewinnungsschaltung sind und die Be­ schränkungen der existierenden Vorrichtungen vermeiden.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil der Ansprüche 1 und 2 gelöst.

Der programmierbare Phaseninterpolator kann dazu verwendet werden, die Periode eines Taktsignals mit N linear verteilten Phasenschritten zu überbrücken. Die resultierende Auflösung der Phaseneinstellung ist für einen gegebenen Prozeß feiner als die einer Inverterverzögerung.

Eine wichtige Anwendung besteht in der Verbesserung der Phasenauflösung einer Phasenidentifiziereinrichtungs-CRM- Architektur. Dies ermöglicht die Verwendung der Architektur zum Wiedergewinnen von Taktsignalen aus Datenströmen mit einer hohen Datenrate. Dies geschieht in einer Weise, die die Leistung und die Fläche minimiert und die Optimierung für Mehrkanalanwendungen wie etwa für Ethernet- Vermittlungsstellen und Wiederholeinrichtungen ermöglicht.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung zu entnehmen.

Die Erfindung wird nachstehend anhand eines in den beigefüg­ ten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.

Fig. 1 ist ein Blockschaltplan, der die Verwendung eines einzelnen Taktgeneratormoduls (CGM) und eines Pha­ senmultiplexer- und -interpolator-Blocks zum Erzeugen einer Phaseneinstellfunktion in einer Mehrdatenraten-Mehrkanal-Umgebung zeigt.

Fig. 2 ist ein Blockschaltplan, der eine Ausführung einer in der Schaltung nach Fig. 1 verwendbaren zentralen Verzögerungsinterpolator-Eichschaltung zeigt.

Fig. 3 ist ein Blockschaltplan, der eine Ausführung einer in der Schaltung nach Fig. 1 verwendbaren Phasenmul­ tiplexer- und -interpolationsschaltung zeigt.

Fig. 4 ist ein Blockschaltplan, der eine Ausführung einer in der Schaltung nach Fig. 1 verwendbaren Verzöge­ rungsinterpolatorschaltung zeigt.

Nachstehend wird eine Phasenidentifiziereinrichtungs- Taktwiedergewinnungsmodul-Architektur (Phasen­ identifiziereinrichtungs-CRM-Architektur) beschrieben, die ein Taktgeneratormodul (CGM) zum Erzeugen von zwölf Differenzphasen aus einem 250 MHz-Taktsignal verwendet. Diese Phasen werden in einen Phasenmultiplexer und in einen durch eine Verzögerungsregelschleife geeichten (DLL-geeich­ ten) Verzögerungsinterpolator mit einer einstellbaren Last eingegeben, der zum Zerlegen der Phasenschritte mit einer Größe von 333 ps (Pikosekunden) von dem Phasenmultiplexer in Phasenschritte mit einer Größe von 55 ps verwendet wird.

Bei der Mehrport-Mehrkanal-Umgebung von Fig. 1 werden ein einzelnes Taktgeneratormodul (CGM) und N Phasenmultiplexer, einer für jeden Kanal, dazu verwendet, für jeden Kanal eine von M Phasen auszuwählen. Ein Phaseninterpolator erzeugt die erforderliche Phasenauflösung dadurch, daß er eine Anzahl von zwischen den groben Phasenschritten des Phasenmultiplexers gleichmäßig beabstandeten Verzögerungsschritten erzeugt. Jeder Phasenmultiplexer wird in Abhängigkeit von den von dem Phasenkomparator und von den in der Taktgeneratorschleife jedes Kanals enthaltenen Impulsgeneratoren empfangenen Aufpump- (pumpup-) oder Abpump- (pumpdn-) Impulsströmen vorgerückt oder verzögert.

Die Phasenmultiplexer- und -interpolatorschaltung 10 enthält einen in Fig. 2 gezeigten zentralen Verzögerungsinterpola­ tor-Eichblock. Dieser Block dient der Erzeugung von sechs Referenzströmen für den Phaseninterpolatorblock jedes Porto. Jeder der Ströme kommt von einem 6 Bit-Thermometerskalen- Digital-Analog-Umsetzer (Thermometerskalen-DAC) 100 zu einem Strom, der eine andere Verzögerung liefert. Die folgende Tabelle zeigt die Beziehung zwischen den Steuerungseinstel­ lungen und dem Ausgangsstrom:

Diese Referenzströme sind:

• - idly X0[6:1] erzeugt in einer Stufe mit variabler Verzö­ gerung eine Verzögerung,
• - idly X1[6:1] erzeugt in einer Stufe mit variabler Verzö­ gerung diese Verzögerung zuzüglich 55 ps,
• - idly X2[6:1] erzeugt in der Stufe mit variabler Verzöge­ rung diese Verzögerung zuzüglich 110 ps,
• - idly X3(6:1] erzeugt in der Stufe mit variabler Verzöge­ rung diese Verzögerung zuzüglich 165 ps,
• - idly X4[6:1] erzeugt in der Stufe mit variabler Verzöge­ rung diese Verzögerung zuzüglich 220 ps,
• - idly X5[6 : 1] erzeugt in der Stufe mit variabler Verzöge­ rung diese Verzögerung zuzüglich 275 ps,

wobei sich der Index auf den Zielport für den Strom bezieht. Es wird angemerkt, daß die Stromausgangssignale idly X6 nur intern für den Verzögerungskalibrator verwendet und nicht an die Ports gesendet werden. Die Ursache hierfür geht aus der folgenden Beschreibung hervor.

Die Referenzströme werden in den Verzögerungsinterpolator­ blöcken zum Erzeugen von 6 Verzögerungen, von einer konstan­ ten Verzögerung in Inkrementen von 55 ps bis zu einer kon­ stanten Verzögerung zuzüglich 275 ps, verwendet. Der Kali­ brator nach Fig. 2 soll sicherstellen, daß die Verzögerungen in Inkrementen zu 55 ps auftreten. Wäre der Referenzstrom I_ref zu den DACs 100 konstant, wäre jedes Verzögerungsin­ krement bei einer schnellen PVT geringer als bei einer langsamen PVT. Somit stellt der Kalibratorblock Iout_dac solange ein, bis die Differenz der Verzögerung zwischen einem auf minimale Verzögerung eingestellten Verzögerungsin­ terpolatorblock und einem auf maximale Verzögerung einge­ stellten Verzögerungsinterpolatorblock genau gleich einem Gesamtphasenschritt (in diesem Fall 333 ps) ist.

Wie weiter in Fig. 2 gezeigt ist, enthält der Verzögerungs­ interpolatorkalibrator einen DAC 100', dessen Steuereingang sämtlich auf Nullen (volle Verzögerung) eingestellt ist und der ein Element 102 mit variabler Verzögerung mit der CGM- Phase phi2 als sein Eingangssignal vorspannt, sowie einen DAC 100'', dessen Steuereingang sämtlich auf Einsen (minimale Verzögerung) eingestellt ist, wobei er ein Element 104 mit variabler Verzögerung mit der CGM-Phase phi1 als sein Ein­ gangssignal vorspannt, wobei phi2 gegenüber phi1 um 333 ps vorgerückt ist.

Die Stufen 102 und 104 mit variabler Verzögerung sind her­ kömmliche stromgesteuerte Verzögerungsstufen. Die Grundfunk­ tion besteht darin, daß die Verzögerung über diese Stufe bei einem Verringern des Steuerstroms wachsen sollte. Die Aus­ gangssignale der Stufen 102 und 104; mit variabler Verzöge­ rung sind das Eingangssignal in einen Phasenkomparator in der Verzögerungsregelschleife (DLL').

Der DLL-Block 106 realisiert den Phasenkomparator und das digitale Schleifenfilter einer Verzögerungsregelschleife. Er arbeitet so, daß das Steuerwort-Ausgangssignal verringert wird, wenn der Eicheingang (der Ausgang der Stufe 102 mit variabler Verzögerung) dem Referenzeingangssignal (dem Ausgangssignal der Stufe 104 mit variabler Verzögerung) voreilt; andernfalls wird das Steuerwort erhöht. Die Ein­ stellung des Steuerworts in bezug auf das Voreilen und Nacheilen des Eich- und Referenzeingangssignals erfolgt nicht direkt, sondern mit der Proportionalsteuerung ge­ dämpft. Der DLL-Block 106 modifiziert das Steuerwort für den DAC 108, bis der über den Stromspiegel 110 erzeugte Vorstrom für die DACs 100' und 100'' so beschaffen ist, daß die Diffe­ renz der Verzögerung zwischen dem (auf maximale Verzögerung eingestellten) DAC 100' und dem (auf minimale Verzögerung eingestellten) DAC 100'' gleich der genau 333 ps betragenden Phasendifferenz zwischen phi1 und phi2 ist.

Der DAC 108 ist ein binärgewichteter 8 Bit-Digital-Analog- Umsetzer. Das 8 Bit-Steuerwort für den DAC 108 steuert den Ausgangsstrom Iout_dac gemäß dieser Formel:

Iout_dac = control_word[7 : 0].I_ref

Der Stromspiegel 110 nimmt den Eingangsstrom und erzeugt mehrere Ausgangsströme, die den gleichen Wert wie der Ein­ gangsstrom haben.

Somit gibt jeder DAC 100 sechs Ströme aus, die gegenüber den Blöcken, die die Phasenmultiplexierung und -interpolation in den tatsächlichen Taktwiedergewinnungskanälen erzeugen, gespiegelt sind. Dies bedeutet, daß die Verzögerungsdiffe­ renz bei einer Änderung des Eingangssteuersignals des Verzö­ gerungsinterpolatorblocks eines Taktwiedergewinnungskanals von der Verzögerungsauswahleinrichtung um ein Bit genau 55 ps beträgt. Wie oben festgestellt wurde, ist jede von den DACs 100 gelieferte Stromquelle zum Kompensieren der nicht­ linearen Verzögerungs-Strom-Kennlinie der Stufen mit varia­ bler Verzögerung leicht gewichtet.

Mit Bezug auf Fig. 3 enthält der Phasenmultiplexer- und -interpolatorblock einen Phasenmultiplexer 111, eine Phasen­ auswahleinrichtung 112, einen Verzögerungsinterpolator 114 und eine Verzögerungsauswahleinrichtung 116.

Wie oben diskutiert wurde, gibt das digitale Schleifenfilter einer Phasenidentifiziereinrichtungs-PLL in der folgenden Weise einen zum Modifizieren eines 6 Bit-Steuerwort-Aus­ gangssignals der Verzögerungsauswahleinrichtung 116 verwen­ deten pumpup- und pumpdn-Impulsstrom aus. Das 6 Bit-Steuer­ wort enthält immer genau ein auf "1" gesetztes Bit, während alle anderen Bits auf 0 gesetzt sind. Jeder pumpup-Impuls bewirkt, daß das Steuerwort die "1" um eine Stelle nach rechts verschiebt, während jeder pumpdn-Impuls bewirkt, daß das Steuerwort die "1" um eine Stelle nach links verschiebt. Falls die Verzögerungsauswahleinrichtung 116 z. B. 01000 enthält, führen 2 pumpup-Impulse zu einem 00010; von hier führen 3 pumpdn-Impulse zu einem Wert von 10000.

Der Wert der Verzögerungsauswahleinrichtung 116 wird dazu verwendet, eine der 6 verzögerten Versionen des Ausgangs­ signals des Phasenmultiplexers 111, deren Verzögerungen sich jeweils um 55 ps unterscheiden, auszuwählen. Die folgende Tabelle zeigt das Steuerwort und die zugeordneten Verzöge­ rungen und Steuerströme von einem (unten ausführlicher beschriebenen) Phaseninterpolator-Eichblock.

Wenn die Verzögerungsauswahleinrichtung 116 000001 enthält und ein pumpup-Impuls empfangen wird, wird die Verzögerungs­ auswahleinrichtung 116 auf 100000 verschoben, wobei ein pumpup-Impuls an das Phasenauswahleinrichtungs-Schieberegi­ ster 112 gesendet wird. Dies bewirkt, daß der Phasenmulti­ plexer 111 eine gegenüber der momentanen Phase um 333 ps vorgerückte Phase auswählt. Falls die momentane Phase z. B. phi3 ist, würde der Phasenmultiplexer 111 phi4 auswählen. Da die Verzögerungsauswahleinrichtung 116 gleichzeitig damit auf 100000 verschoben wird, daß der Phasenmultiplexer 111 die Phase um 333 ps vorrückt, ist das Gesamtergebnis ein Vorrücken der Phase um 55 ps, was das gleiche ist, wie wenn die Verzögerungsauswahleinrichtung 116 einen pumpup-Impuls empfangen hätte, während der Wert der Verzögerungsauswahl­ einrichtung 116 010000 (oder ein anderer von 000001 ver­ schiedener Wert) war, was bewirkt, daß die Verzögerungsaus­ wahleinrichtung 116 auf 001000 verschoben wird. Wenn die Verzögerungsauswahleinrichtung 116 100000 enthält und ein pumpdn-Impuls empfangen wird, wird die Verzögerungsauswahl­ einrichtung 116 auf 000001 verschoben, wobei ein pumpdn- Impuls an die Phasenauswahleinrichtung 112 gesendet wird. Dies bewirkt, daß der Phasenmultiplexer 111 eine gegenüber der momentanen Phase um 333 ps verzögerte Phase auswählt. Falls die momentane Phase z. B. phi3 ist, wählt der Phasen­ multiplexer 111 phi4 aus. Da die Verzögerungsauswahleinrich­ tung 116 gleichzeitig damit auf 000001 verschoben wird, daß der Phasenmultiplexer 111 die Phase um 333 ps verzögert, besteht das Gesamtergebnis darin, daß die Phase um 55 ps verzögert wird, was dasselbe ist, wie wenn die Verzögerungs­ auswahleinrichtung 116 einen pumpdn-Impuls empfangen hätte, während der Wert der Verzögerungsauswahleinrichtung 116 0010000 (oder ein anderer von 100000 verschiedener Wert) war, was bewirkt, daß die Verzögerungsauswahleinrichtung 116 auf 010000 verschoben wird.

Die Phasenauswahleinrichtung 112 ist ein doppeltgerichtetes Schieberegister, in dem 1 Bit immer gesetzt ist; dieses Bit und QZ werden zum Einschalten eines der 12 Übertragungsgat­ ter in dem Phasenmultiplexer 111 verwendet. Die Verzöge­ rungsauswahleinrichtung 116 ist ebenfalls ein doppeltgerich­ tetes Schieberegister, in dem 1 Bit immer gesetzt ist; das Q und das QZ dieses Bits werden zum Einschalten eines der 6 Übertragungsgatter in der Verzögerungsauswahleinrichtung 114 verwendet. Der Multiplexer in der Verzögerungsauswahlein­ richtung 114 kann als ein Feinabstimmungs-Phasenschieber angesehen werden, während der Phasenmultiplexer 111 als ein Grobabstimmungs-Phasenschieber angesehen werden kann.

Die folgende Tabelle gibt Beispiele, die die Werte des Phasen-Grob- und Feinabstimmers bei ständig fortschreitender Phase in Abhängigkeit von pumpup-Signalen zeigen:

Für eine hochgenaue Verzögerungsinterpolation kann es wün­ schenswert sein, eine Architektur mit zwei Phasenmultiple­ xern pro Kanal zu realisieren, wobei jeder Kanal seine eigene Eichung unter Verwendung der gleichen Interpolatoren, die die Interpolation ausführen, vornimmt. Der zweite Pha­ senmultiplexer würde immer eine gegenüber der momentanen vorgerückten Phase auswählen; wobei die Verzögerungsauswahl­ einrichtung für diesen zweiten Interpolator in der Weise eingestellt würde, daß die Verzögerung zwischen den zwei Verzögerungsinterpolator-Ausgangssignalen bei richtiger Eichung von I_ref immer 667 ps betragen würde. Dieser Zugang erhöht den Leistungsverbrauch und die Fläche, wobei er für einige Anwendungen aber möglicherweise besser geeignet ist. Es wird vorweggenommen, daß die Verwendung einer zentralen Eichschaltung für 100 BT ausreichend ist, während für 1000 BT ein Kalibrator pro Kanal erforderlich sein kann.

Physikalisch werden die Phasenmultiplexer und Phaseninterpo­ latoren sehr nahe bei einem CGM angeordnet. Sie beanspruchen eine sehr geringe Fläche (vielleicht 0,625.10^-2 mm² für einen Eintaktmultiplexer und Interpolator in einem 0,35 µm- Prozeß), so daß sie in der Nähe des CGM gepackt werden können, was eine Steuerung des Laufzeitunterschieds ermög­ licht. Das Ausgangssignal des Phaseninterpolators ist unkri­ tisch bezüglich Laufzeitunterschieden, so daß die CRMs selbst sehr weit entfernt von dem CGM, zweckmäßig in der Nähe des TP-PMD-Blocks bei jedem Port angeordnet werden können. In ähnlicher Weise sind die pumpup- und pumpdn- Ausgangssignale von der Impulsstromweiche unkritisch bezüg­ lich Laufzeitunterschieden.

Die beschriebene Ausführungsform zum Erhöhen der Phasenauflösung bietet mehrere Vorteile. Der Interpolator selbst bearbeitet nur eine einzelne Phase von dem CGM (das Ausgangssignal des Phasenmultiplexers der Kanäle) und stellt die Verzögerung linear zwischen den Gesamtphasenschritten ein. Dies ermöglicht die Verwendung nur eines Phasenmultiplexers pro CRM-Kanal. Obgleich der Kalibrator zwei Taktsignalphasen benötigt, ist nur ein Kalibrator erforderlich, der mit irgendeiner Anzahl von CPM-Kanälen gemeinsam genutzt werden kann. Da dieser Interpolatortyp nur eine geringe Anzahl von VCO-Stufen (in diesem Beispiel 6), einen kleinen Phasenmultiplexer (in diesem Beispiel 12 : 1), sechs durch den Eichblock vorgespannte Differenzverzöge­ rungsstufen und einen zum Auswählen eines der sechs Verzöge­ rungsstufen-Ausgangssignale verwendeten zweiten Phasenmulti­ plexer (in diesem Beispiel 6 : 1) verwendet, ist er außerdem sehr leistungsfähig und flächeneffizient. Mit diesem Inter­ polator kann die Phasenauflösung eines CGM mit einer gerin­ gen Anzahl von Phasen verbessert werden. Im Gegensatz dazu erfordert das beschriebene Verfahren mit gekoppelten VCOs das Multiplizieren der Anzahl der VCO-Stufen mit M, wobei M der gewünschte Verbesserungsfaktor für die Phasenauflösung ist. Das auf der Verwendung von Verzögerungsregelschleifen beruhende Verfahren benötigt M + 1 DLLs, wobei M der ge­ wünschte Verbesserungsfaktor ist. Der Mischer-Zugang benö­ tigt N/2 Mischer zum Halbieren der Auflösung. Da die Inter­ polationsfunktion nach dem Multiplexieren ausgeführt wird, kann der Laufzeitunterschied in den N in den Phasenmultiple­ xer eingegebenen CGM-Phasen, da weniger Signale geleitet werden, mit einer feineren Auflösung gesteuert werden.

Für Vergleichszwecke mit den anderen oben diskutierten Phasenauflösungsmethoden wird eine Vorrichtung mit 12 integrierten Taktwiedergewinnungskanälen, die eine Phasen­ auflösung von 80 ps erfordert, betrachtet. Die vorliegende Methode würde die folgende Schaltungsanordnung erfordern: ein 12-Phasen-250 MHz-CGM; einen DLL-Kalibrator für die Verzögerungsinterpolatoren; zwölf 12 : 1-Phasenmultiplexer; und zwölf aus sechs durch die Eichung vorgespannten Verzöge­ rungsstufen bestehende Verzögerungsinterpolatoren sowie einen zum Auswählen von einem der sechs Verzögerungsstufen- Ausgangssignale verwendeten zweiten Phasenmultiplexer (in diesem Beispiel 6 : 1).

Zum Vergleich würde eine Ausführung mit dem gekoppelten Ringoszillator folgendes erfordern: einen 50phasigen gekoppelten Ringoszillator-VCO und zwölf 50 : 1- Phasenmultiplexer (wobei das Anpassen an den Laufzeitunterschied mit diesem Eingangslastfaktor in den Multiplexer sehr schwer ist).

Obgleich eine genaue Phasenfehlerquantisierung für ein 100 BT-Ethernet nicht erforderlich ist, bietet der Phasenin­ terpolator ein Verfahren zur Phasenfehlerquantisierung für PLLs, die eine genauere Quantisierung erfordern. Dies ist typischerweise der Fall, wenn der DCD-Anteil des Zitteretats ein großer Bruchteil des Gesamtzitteretats ist.

Das Synchronisieren auf die Mitte einer Zweimoden-Zitter- Verteilung erfordert die Möglichkeit, den Phasenfehler quantisieren zu können. Die Quantisierungsauflösung be­ schränkt die Fähigkeit der Schleife, genau kauf die Mitte einer Zweimodenverteilung zu synchronisieren.

Ein Verfahren zum Quantisieren des Phasenfehlers besteht darin, eine langsam steigende Flanke in dem 125 MHz-Takt sowie Komparatoren mit Pegeln, die in der Weise eingestellt sind, daß dann, wenn die steigende Flanke den Pegel er­ reicht, eine schnelle Flanke ausgelöst wird, zu verwenden. Dies ergibt N 125 MHz-Takte, wobei N die Anzahl der Kompara­ toren ist. Die Verzögerung zwischen den Takten hängt davon, wie gleichförmig die langsam steigende Flanke steigt, sowie von der Genauigkeit der Auslösepunkte des Komparators ab. Jedoch ist diese Lösung nicht robust gegenüber der PVT.

Andere Lösungen verwenden Verzögerungsregelschleifen zum Erzeugen von Präzisionsverzögerungsleitungen, die zum Abta­ sten eines Eingangssignals und zum Quantisieren des Phasen­ fehlers auf der Grundlage der Auflösung der Verzögerungslei­ tung verwendet werden können. Dieser Lösung begrenzt die Auflösung des Phasenvergleichs auf die prozeßbegrenzte minimale in der Verzögerungsleitung mögliche Auflösung.

Im Gegensatz dazu verwendet die vorliegende Lösung den beschriebenen Phaseninterpolator zum Erzeugen von 11 genau beabstandeten Verzögerungen, wobei die Differenz der Verzö­ gerungen 1,3 ns, den Bereich eines in der TP-PMD-Spezifizie­ rung beschriebenen festen Zitterns, überspannt. Dies ergibt eine Phasenquantisierungsauflösung von 118 ps, die um das vierfache kleiner ist als die, die mit einer Verzögerungs­ leitung unter Verwendung des gleichen Prozesses erreicht werden könnte. Jede Verzögerung liegt in der Größenordnung von 1 ns, wobei die Verzögerungsdifferenz über der PVT bei 118 ps gehalten wird. Die Verzögerungsdifferenzen werden unter Verwendung des Verzögerungsinterpolators geeicht, wobei die Differenz so beschaffen ist, daß die Eingangs­ signale in die Verzögerungsstufen mit der minimalen und ma­ ximalen Verzögerung zwei Phasen von dem CGM sind, die an­ stelle eines Phasenschritts durch zwei Phasenschritte ge­ trennt sind. Dies bewirkt eine Verdopplung des Interpolati­ onsbereichs.

Das Signal clk125m von dem Phasenmultiplexer ist das Ein­ gangssignal in jede der 11 gleichmäßig beabstandeten Verzö­ gerungen, die in Inkrementen zu 118 ps zwischen Verzöge­ rung + 0 ns bis zu Verzögerung + 1,3 ns schwanken. Die Mittenverzögerung wird das RXC-Signal, während die fünf geringeren Verzögerungen zu zunehmend vorgerückten RXC- Signalen und die fünf oberen Abgriffe zu zunehmend verzöger­ ten RXC-Signalen werden. Das RXC-Signal und die vorgerückten und verzögerten RXC-Signale sind das D-Eingangssignal in elf Flops. Bei diesen handelt es sich um besonders konstruierte Flops mit gleichen Einstell- und Haltezeiten, die somit als Messerschneide-Phaseauswerteschaltungen wirken. Die Takte der Flops sind an den ankommenden Datenstrom angeschlossen. Die Qs der elf Flops können auf jeder steigenden Flanke der Daten zum Erzeugen eines 3 Bit-Voreilvektors und eines 3 Bit-Nacheilvektors verwendet werden, wobei jeder Vektor den Betrag des Voreil- oder Nacheilfehlers in Inkrementen zu 118 ps ergibt.

Die folgende Beschreibung in der Hardware-Beschreibungsspra­ che zeigt diesen Zugang:

Die Daten werden in dem Datenwiedergewinnungsblock, der das gleiche in den Phasenkomparatoren (1) und (2) verwendete besondere Flop ist, wiedergewonnen. Das Flop wird durch die fallende Flanke von RXC getaktet, wobei das D-Eingangssignal RX_P ist. Bei synchronisierter Schleife ist die fallende Flanke von RXC die optionale Abtastposition.

Claims (2)

1. Phaseninterpolatorkalibrator, dadurch gekennzeichnet, daß er die benachbarten groben Phasensignale eines VCO aufnimmt und einen geschlossenen Regelkreis zum Erzeugen eines Referenzstroms (ibias) verwendet, der in der Weise zum Vorspannen eines thermometercodierten DAC (100) verwendet wird, daß der volle Bereich des DAC (100) bewirkt, daß eine stromgesteuerte Verzögerungszelle eine Verzögerung, die gleich der Phasendifferenz zwischen zwei benachbarten groben Phasenschritten ist, in linearer Weise überspannt.

2. Verzögerungsinterpolationsschaltung, gekennzeichnet durch
einen Verzögerungsinterpolator (114), der ein von einem Phasenmultiplexer empfangenes ausgegebenes Taktsignal (clk250m) um ein ganzzahliges Vielfaches N. einer vorgegebe­ nen Phasenverzögerung verzögert, wobei die Verzögerung durch einen Phaseninterpolatorkalibrator insbesondere nach Anspruch 1 geeicht wird;
eine an den Verzögerungsinterpolator (114) ange­ schlossene Verzögerungseinstelleinrichtung zum Erzeugen des Werts von N für den Verzögerungsinterpolator;
eine Verzögerungsauswahleinrichtung (116), die auf ein der Phasendifferenz zwischen einem ankommenden Datensi­ gnal und einem Referenzsignal entsprechendes Phasendiffe­ renzsignal in der Weise reagiert, daß sie ein entsprechendes erstes und zweites Steuersignal erzeugt, wobei das erste Steuersignal zur Verwendung beim Bestimmen des Werts von N an die Verzögerungseinstelleinrichtung geliefert wird; und
eine Phasengrobauswahleinrichtung, die auf das zweite Steuersignal in der Weise reagiert, daß sie ein Phasengrobauswahlsignal für den Phasenmultiplexer erzeugt, wobei das Phasengrobauswahlsignal bewirkt, daß der Phasen­ multiplexer das Taktsignal aus mehreren als Eingangssignale an den Phasenmultiplexer gelieferten grob phasengetrennten Taktsignalen auswählt.