DE19906396C2 - Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung - Google Patents

Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung

Info

Publication number
DE19906396C2
DE19906396C2 DE19906396A DE19906396A DE19906396C2 DE 19906396 C2 DE19906396 C2 DE 19906396C2 DE 19906396 A DE19906396 A DE 19906396A DE 19906396 A DE19906396 A DE 19906396A DE 19906396 C2 DE19906396 C2 DE 19906396C2
Authority
DE
Germany
Prior art keywords
error
test
vector
structures
dimensional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19906396A
Other languages
English (en)
Other versions
DE19906396A1 (de
Inventor
Chia-Yen Cha
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Mosel Vitelic Inc
Promos Technologies Inc
Original Assignee
MOSEL VITELIC Inc HSINCHU
Siemens AG
Mosel Vitelic Inc
Promos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP36743398A priority Critical patent/JP3369494B2/ja
Priority to US09/237,181 priority patent/US6274394B1/en
Application filed by MOSEL VITELIC Inc HSINCHU, Siemens AG, Mosel Vitelic Inc, Promos Technologies Inc filed Critical MOSEL VITELIC Inc HSINCHU
Priority to DE19906396A priority patent/DE19906396C2/de
Publication of DE19906396A1 publication Critical patent/DE19906396A1/de
Application granted granted Critical
Publication of DE19906396C2 publication Critical patent/DE19906396C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

Die Erfindung betrifft eine Prüftechnologie für integrierte Schaltkreise (ICs), insbesondere ein Verfahren und ein System zum Bestimmen der Fehlerstrukturen von hergestellten Halb­ leiterscheiben bei einer automatisierten Halbleiterscheiben- Abnahmeprüfung (WAT).
Bei der IC-Herstellung gibt es viele Faktoren, die die Abnahme von hergestellten Halbleiterscheiben beeinflussen. Deshalb ist eine Halbleiterscheibe typischerweise mit einigen Prüf­ strukturen zusammen mit dem internen Schaltungsaufbau der Halbleiterscheibe für den Zweck versehen, eine Prüfung des internen Schaltungsaufbaus der Halbleiterscheibe durchzuführen. Üblicherweise werden hergestellte Halbleiterscheiben einem als Halbleiterscheiben-Abnahmeprüfung (WAT) bekannten Verfahren unterzogen, um zu prüfen, ob die Halbleiterscheiben akzeptabel sind. Da bei jedem Herstellungsvorgang eine große Menge von Halbleiterscheiben hergestellt wird, ist es jedoch nicht möglich, das WAT-Verfahren für alle hergestellten Halbleiter­ scheiben durchzuführen. Typischerweise wird nur eine zufällig ausgewählte Anzahl von Proben jedes Postens geprüft. Ein WAT- Verfahren weist typischerweise eine Mehrzahl von unterschied­ lichen Prüfabschnitten auf, die separat für die ausgewählten Proben durchgeführt werden, und die Ergebnisse dieser Prüfab­ schnitte werden dann mittels statistischer Verfahren analysiert, um Rückschlüsse auf alle hergestellten Halbleiter­ scheiben des Postens zu ziehen.
Eine Halbleiterscheibe ist typischerweise mit einer als Kerb- Makro-Struktur (engl.: kerf-macro-structure) bezeichneten Prüf­ vorrichtung in der Kerbe zwischen den verschiedenen Chips der Halbleiterscheibe versehen, wobei die Prüfvorrichtung zum Durchführen unterschiedlicher Prüfabschnitte auf der Halb­ leiterscheibe für den Zweck verwendet werden kann, parame­ trische Prüfdaten von der Halbleiterscheibe zu gewinnen. Diese parametrischen Prüfdaten können zur Bestimmung der Produktions­ qualität des Halbleiterscheiben-Herstellungsprozesses bei­ tragen, um eine Entscheidung darüber zu treffen, ob die hergestellten Halbleiterscheiben akzeptabel sind oder nicht. Diese Daten können auch dazu beitragen, die Ausschuß verur­ sachenden Probleme beim Herstellungsprozeß zu bestimmen, damit diese Probleme behoben werden können.
Die vorhergehende Prüfung wird für einen zufällig ausgewählten Satz von Proben von der Gesamtheit der hergestellten Halb­ leiterscheiben jedes Postens durchgeführt, und die Ergebnisse werden dann mittels statistischer Verfahren auf alle herge­ stellten Halbleiterscheiben jedes Postens ausgedehnt, um Rück­ schlüsse für die Gesamtheit der hergestellten Halbleiter­ scheiben des Postens zu ziehen. Da jedoch die Menge der Prüf­ daten sehr groß ist, wird nur ein geringer Teil derselben von dem Prüfpersonal zur Analyse verwendet. Da bei herkömmlichen Prüfverfahren alle Prüfabschnitte hinsichtlich der bei ihnen auftretenden Fehlerstrukturen vornehmlich einzeln und nicht gemeinsam analysiert werden, können die Ergebnisse ungeeignet sein, einige Einzelprobleme beim Herstellungsprozeß aufzuzeigen.
Aus DE 197 02 862 A1 ist ferner ein Verfahren zur Fehleranalyse eines Halbleiterbauelements auf der Basis eines Emissionsbilds unter Anwendung eines Emissionsmikroskops bekannt, welches durch folgende Schritte gekennzeichnet ist:
Speichern von Lichtemissionsinformation in einem Bildspeicher, wobei diese Lichtemissionsinformation eine zweidimensionale Position des Emissionsbilds und eine der zweidimensionalen Position zugehörige Emissionslichtintensität aufweist; und
Zugreifen auf den Bildspeicher, um die Lichtemissionsinformation zu identifizieren und einen Fehler des Halbleiterbauelements auf der Basis der Lichtemissionsinformation zu analysieren.
Zusammenfassend haben die herkömmlichen Prüfverfahren die folgenden Nachteile: Erstens werden die Prüfabschnitte vornehmlich einzeln und nicht gemeinsam analysiert, so daß die Ergebnisse ungeeignet sein können; Zweitens ist es unmöglich, eine Analyse der Wechselbeziehung zwischen den Prüfdaten und der Herstellungseinrichtung, den hergestellten Halbleiter­ scheiben und den Posten durchzuführen. Drittens sind die Prüfdaten ungeeignet, um sie für eine Analyse zu verwenden.
Daher besteht Bedarf an einem Verfahren und einem System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiter­ scheiben bei einem automatisierten WAT-Verfahren, wobei die Prüfdaten hinsichtlich der Fehlerstrukturen der hergestellten Halbleiterscheiben in einer gemeinsamen Art und Weise analysiert werden können, und wobei ferner eine Analyse der Wechselbeziehung zwischen den Prüfdaten und der Herstellungs­ einrichtung, den hergestellten Halbleiterscheiben und den Posten durchgeführt werden kann, so daß die Prüfdaten besser als im Stand der Technik verwendet werden können.
Erfindungsgemäß werden ein Verfahren mit den Merkmalen nach Anspruch 1 und ein System mit den Merkmalen nach Anspruch 2 geschaffen.
Das erfindungsgemäße Verfahren und das erfindungsgemäße System sind zum Bestimmen der Fehlerstrukturen von hergestellten Halb­ leiterscheiben bei einem automatisierten WAT-Verfahren geeignet. Zuerst wird ein WAT-Verfahren mit N Prüfabschnitten für die ausgewählten Proben durchgeführt, wobei von den N Prüf­ abschnitten eine Gesamtheit von N Fehlerprozentsätzen erhalten wird. Danach werden die N Fehlerprozentsätze als ein N- dimensionaler Prüfergebnisvektor ausgedrückt, wobei das i-te Element des Prüfergebnisvektors den Fehlerprozentsatz des i-ten Prüfabschnittes für i = 1 bis N repräsentiert. Danach wird eine N × N-Konvertierungsmatrix gebildet, um den N-dimensionalen Prüfergebnisvektor in einen N-dimensionalen Fehlerstruktur­ vektor mit den Fehlerstrukturen als Basis zu konvertieren. Bei diesem Fehlerstrukturvektor repräsentiert das j-ste Element den Prozentsatz der j-sten Fehlerstruktur, für j = 1 bis N.
Bei dem erfindungsgemäßen Verfahren und dem erfindungsgemäßen System können die Ergebnisse von dem WAT-Verfahren auf alle Posten von hergestellten Halbleiterscheiben ausgedehnt werden. Ferner werden dem Prüfpersonal ein Gesamtüberblick über die Statistik der Prüfergebnisse und das Durchführen einer Analyse der Wechselbeziehung zwischen den Prüfdaten und der Her­ stellungseinrichtung, den hergestellten Halbleiterscheiben und den Posten ermöglicht, so daß die Prüfdaten besser als im Stand der Technik verwendet werden.
Ausführungsformen der Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben. In der Zeichnung zeigen:
Fig. 1 ein Beispiel für ein Fehlerspektrum, das sich aus N Prüfabschnitten eines WAT-Verfahrens ergibt,
Fig. 2A ein erstes Beispiel für ein Unterspektrum,
Fig. 2B ein zweites Beispiel für ein Unterspektrum;
Fig. 3 ein Beispiel für ein Fehlerspektrum mit Fehler­ strukturen als Basis,
Fig. 4 ein schematisches Diagramm eines kartesischen Koordinatensystems, das zum Darstellen des Konzeptes der erfindungsgemäßen Vektorkonvertierung verwendet wird,
Fig. 5 ein Ausführungsbeispiel für eine Matrixoperation, die nach dem erfindungsgemäßen Verfahren und nach dem erfindungs­ gemäßen System durchgeführt wird,
Fig. 6 ein schematisches Blockdiagramm einer Ausführungsform des erfindungsgemäßen Systems,
Fig. 7 ein Flußdiagramm, aus dem die nach einer Ausführungs­ form des erfindungsgemäßen Verfahrens zum Bestimmen der Fehler­ strukturen von hergestellten Halbleiterscheiben bei einem automatisierten WAT-Verfahren durchzuführenden Verfahrens­ schritte ersichtlich sind, und
Fig. 8 eine Wahrheitstabelle, welche zum Erhalten einer erfindungsgemäßen Konvertierungsmatrix verwendet wird.
Bei einem WAT-Verfahren mit N Prüfabschnitten kann ein Fehler­ spektrum dadurch erhalten werden, daß die N Prüfabschnitte in einer vorbestimmten Reihenfolge der X-Achse eines Koordinaten­ systems zugewiesen werden und die Fehlerprozentsätze von jedem der Prüfabschnitte von der Y-Achse des Koordinatensystems repräsentiert werden. Ein Beispiel für ein Fehlerspektrum ist aus Fig. 1 ersichtlich. Obwohl das WAT-Verfahren nur für ausgewählte Proben durchgeführt wird, kann das Fehlerspektrum dennoch die Gesamtqualität aller hergestellten Halbleiter­ scheiben des geprüften Postens repräsentieren und zum Durch­ führen einer Analyse verwendet werden, um die Probleme im Fabrikationsprozeß zu bestimmen, die ein derartiges Fehler­ spektrum hervorrufen.
Bei der Prüfung mittels der Kerb-Makro-Struktur führt ein einzelnes Prozeßproblem zum Auftreten von Spitzenwerten im Fehlerspektrum von einigen Prüfabschnitten. Diese Spitzenwerte können aus dem Fehlerspektrum isoliert und durch ein Unter­ spektrum ausgedrückt werden. Zwei Beispiele für Unterspektren sind aus den Fig. 2A und 2B ersichtlich. Ein Unterspektrum kann als eine Fehlerstruktur des einen besonderen Problems betrachtet werden, das zu diesem Unterspektrum führte. Gibt es N Unterspektren, so weist dies darauf hin, daß es N Fehler­ strukturen gibt, die jeweils von N Problemen beim Herstellungs­ prozeß herrühren. Es kann daher gefolgert werden, daß die als OFS bezeichnete Gesamtheit der Fehlerstrukturen des gesamten Postens von hergestellten Halbleiterscheiben die Summe aller gewichteten Unterspektra ist, d. h.:
OFS = a1 . pat1 + a2 . pat2 + . . . + aN . patN
wobei
pati, i = 1 bis N, N Fehlerstrukturen repräsentiert, und
aj = 1 bis N, die jeweiligen Gewichtungsfaktoren der N Fehlerstrukturen des gesamten Fehlerspektrums repräsentiert.
Es ist offensichtlich, daß es dem Prüfpersonal besser helfen wird, die Probleme beim Fabrikationsprozeß ausfindig zu machen, falls eine Fehlerstruktur mit den Prüfabschnitten als Basis zu einem Fehlerspektrum mit den Fehlerstrukturen als Basis konvertiert wird. Aus Fig. 3 ist ein Beispiel für ein Fehler­ spektrum mit Fehlerstrukturen als Basis ersichtlich.
Dementsprechend ist es erfindungsgemäß möglich, jedes auf Prüfabschnitten basierende Fehlerspektrum in ein auf Fehler­ strukturen basierendes Fehlerspektrum zu konvertieren, um den Beitrag jeder individuellen Einzelheit des Unterspektrums auf das gesamte Fehlerspektrum besser zu erkennen. Dieses Konzept entspricht einem Spektrumanalysator, welcher alle individuellen Bestandteile einer Substanz durch Analysieren des gesamten Spektrums dieser Substanz identifizieren kann.
Mathematisch kann ein Fehlerspektrum als ein N-dimensionaler Vektor, der hiernach als Fehlerspektrumvektor bezeichnet wird, betrachtet werden, wobei die jeweiligen Fehlerprozentsätze der N Prüfabschnitte die Komponenten dieses Vektors bilden. Jeder Prüfabschnitt kann als ein Einheitsvektor in einem kartesischen Koordinatensystem betrachtet werden, und die charakteristische Fehlerstruktur kann als die Vektorbasis eines konvertierten kartesischen Koordinatensystems betrachtet werden. Erfindungs­ gemäß wird der Fehlerspektrumvektor auf die Basis der charakteristischen Fehlerstruktur projiziert. Wenn die Fehler­ struktur bestimmt ist, bringt die Konvertierung nur eine einfache Matrixoperation mit sich. Deshalb braucht das Prüf­ personal Fehlerstrukturen nur hinsichtlich der Wechselbeziehung zwischen Fehlerstrukturen und empirischen Ergebnissen zu definieren.
Aus Fig. 4 ist ein Beispiel für die Konvertierung eines Vektors in einem dreidimensionalen kartesichen Koordinaten­ system ersichtlich. Es wird angenommen, daß [100], [010], und [001] drei Einheitsvektoren sind, die jeweils einem von drei Prüfabschnitten zugeordnet sind. Es wird angenommen, daß F ein Vektor ist, der aus der Kombination der jeweiligen Ergebnisse von den drei Prüfabschnitten resultiert, und daß A, B, C drei Basisvektoren von den Fehlerstrukturen sind. Dann wird der Vektor F auf die jeweiligen Basisvektoren A, B und C projiziert, um einen Satz von neuen Parametern (a, b, c) zu erhalten, von denen jeder den Beitrag (Gewichtungsfaktor) jeder Fehlerstruktur zu dem gesamten Prüfergebnis repräsentiert. Daher kann der Vektor F wie folgt ausgedrückt werden:
F = a . A + b . B + c . C
Falls es N Prüfabschnitte in einem WAT-Verfahren gibt, können die jeweiligen N Ergebnisse von diesen in Fehlerprozentsätzen ausgedrückten N Prüfabschnitten als ein N-dimensionaler Vektor, der hiernach als Prüfergebnisvektor bezeichnet wird, ausge­ drückt werden, wobei das i-te Element den Fehlerprozentsatz des i-ten Prüfabschnittes für i = 1 bis N repräsentiert.
Auf der Basis des tatsächlichen Herstellungsprozesses kann ein Satz von N Einheitsvektoren definiert werden, die N Fehler­ strukturen der hergestellten Halbleiterscheiben repräsentieren. Diese Fehlerstrukturen repräsentieren neue Basisvektoren. Von diesen Fehlerstrukturen können einige mit Prüfabschnitten über­ einstimmen.
Erfindungsgemäß wird der Prüfergebnisvektor, dessen Basis durch Prüfabschnitte gebildet ist, in einen Fehlerstrukturvektor, dessen Basis durch Fehlerstrukturen gebildet ist, konvertiert.
Es ist ein Vorteil der Erfindung, daß die Konvertierung nur eine Matrixoperation und kein neutrales Netzwerk mit sich bringt, so daß das Ergebnis schnell erzielt werden kann.
Die N Fehlerprozentsätze von den N Prüfabschnitten können daher als ein Prüfergebnisvektor ausgedrückt werden, welcher in einen Vektor mit Fehlerstrukturen als Basis durch eine einfache Matrixoperation konvertiert werden kann, d. h.:
P = T . F
wobei
F ein Prüfergebnisvektor mit Prüfabschnitten als Basis ist,
P eine Fehlerstruktur mit Fehlerstrukturen als Basis ist, und
T eine vorbestimmte Konvertierungsmatrix ist, deren Elemente auf der Basis von empirischen Daten bestimmt sind, die aus den Beziehungen zwischen den Prüfabschnitten und bekannten Prozeßproblemen, die ausführlicher später beschrieben werden, gewonnen werden.
Ein Beispiel für die Konvertierung ist aus Fig. 5 ersichtlich, wobei N = 5 ist. Wie aus der Figur ersichtlich, ist die Konvertierungsmatrix T eine Matrix, deren Elemente entweder 0 oder 1 sind. Gemäß diesem Beispiel ist für F und T angenommen, daß
F = [0,2 0 0,4 0 0,1] und
ist, so daß sich für
P = T . F
= [0,2 0 0 0 0,3] ergibt.
Aus Fig. 6 ist ein schematisches Blockdiagramm des erfindungs­ gemäßen Systems ersichtlich. Wie aus der Figur ersichtlich, weist das erfindungsgemäße System eine Fehlerstrukturrechen­ einheit 60, eine Prüfeinheit 61 und eine Einrichteinheit 62 auf. Die Prüfeinheit 61 wird dazu verwendet, die N Prüfab­ schnitte für ausgewählte Proben eines Postens hergestellter Halbleiterscheiben durchzuführen. Das Ergebnis aus diesen N Prüfabschnitten wird dann als Prüfresultatvektor ausgedrückt und an die Fehlerstrukturrecheneinheit 60 zur weiteren Verarbeitung übertragen. Die Fehlerstrukturrecheneinheit 60 führt dann einen Konvertierungsvorgang mit dem Prüfergebnis­ vektor durch, indem dieser mit einer vorbestimmten Konvertierungsmatrix zum Erhalten eines Fehlerstrukturvektors multipliziert wird. Die Konvertierungsmatrix ist vorbestimmt und in die Fehlerstrukturrecheneinheit 60 unter Verwendung der Einrichteinheit 62 eingegeben. Der von der Fehlerstruktur­ recheneinheit 60 ausgegebene Fehlerstrukturvektor kann dann dazu verwendet werden, beliebige Probleme im Herstellungsprozeß zu analysieren.
Aus Fig. 7 ist ein Flußdiagramm ersichtlich, das die nach einer Ausführungsform des erfindungsgemäßen Verfahrens durchzu­ führenden Verfahrensschritte zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einem automatisierten WAT-Verfahren zeigt.
Wie für den ersten Schritt 71 gezeigt, wird ein eine Mehrzahl von N Prüfabschnitten aufweisendes WAT-Verfahren für ausge­ wählte Proben eines Postens hergestellter Halbleiterscheiben durchgeführt. Von jedem der N Prüfabschnitte werden Fehler­ prozentsätze gewonnen.
Beim nächsten Schritt 72 werden die N Fehlerprozentsätze, die von den N Prüfabschnitten erhalten wurden, als ein N- dimensionaler Prüfergebnisvektor ausgedrückt, wobei das i-te Element des Prüfergebnisvektors den Fehlerprozentsatz des i-ten Prüfabschnittes für i = 1 bis N repräsentiert.
Beim nächsten Verfahrensschritt 73 wird der Prüfergebnisvektor in einen Fehlerstrukturvektor konvertiert, indem er mit einer Konvertierungsmatrix multipliziert wird, welche auf empirischen Daten von den Beziehungen zwischen den Prüfabschnitten und bekannten Prozeßproblemen basiert.
Beim nächsten Verfahrensschritt 74 wird der Fehlerstruktur­ vektor mit Fehlerstrukturen als Basis mittels der Matrix­ operation erhalten.
Beim nächsten Verfahrensschritt 75 werden die Daten des Fehler­ strukturvektors an das Prüfpersonal ausgegeben, um wahrschein­ liche Probleme im Herstellungsprozeß zu analysieren und zu bestimmen, die das Auftreten dieser Fehlerstrukturen im Fehler­ strukturvektor hervorgerufen haben.
Bei dem vorhergehenden Verfahren wird die Konvertierungsmatrix auf der Basis der tatsächlichen Prüfabschnitte und der Probleme im Herstellungsprozeß bestimmt. Ein Beispiel zum Bestimmen der Konvertierungsmatrix wird nachfolgend beschrieben.
Das erfindungsgemäße Verfahren und das erfindungsgemäße System können zum Prüfen von beliebigen Arten von Halbleiterscheiben, wie eine Halbleiterscheibe für einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM), verwendet werden. DRAM-Halbleiter­ scheiben weisen eine breite Kerbe auf, so daß die Prüfvorrich­ tungen leicht auf ihnen zum Prüfen des internen Schaltungsauf­ baus der DRAM-Vorrichtung montiert werden können.
Das WAT-Verfahren für DRAMs wird in erster Linie dazu ver­ wendet, um zu prüfen, ob die Eingansleitungsstruktur (engl.: front-end-of-line structure) unter der ersten Metallisierungs­ schicht, welche üblicherweise als Metall-0 oder abgekürzt als M0 bezeichnet wird, keine unerwünschten Kurzschlüsse, Leck­ ströme und Unterbrechungen (offene Stromkreise) aufweist. Dies wird mittels eines sogenannten Defektfeldes erreicht, welches eine in jeder hergestellten Halbleiterscheibe ausgebildete inoperable Feldstruktur ist und zum Zuführen eines Gleichstroms zu dem internen Schaltkreis der DRAM-Vorrichtung verwendet werden kann, um eine Prüfung auf Kurzschlüsse, Leckströme und Unterbrechungen durchzuführen. Typischerweise ist eine Mehrzahl von Defektfeldern mit unterschiedlichen Strukturen in der DRAM- Halbleiterscheibe für unterschiedliche Prüfanforderungen vorge­ sehen, was zum Einengen des Fehlerquellenbereichs beitragen kann. In der DRAM-Halbleiterscheibe sind eine Mehrzahl von gekrümmten Leitungsstrukturen und kammähnlichen Leitungs­ strukturen, d. h. die M0-Schichten und die Gate-Kontakte (GC) in der DRAM-Vorrichtung, über dem Defektfeld ausgebildet. Das Defektfeld kann zum Prüfen der Strom-Spannungs-Charakteristik dieser Leitungsstrukturen verwendet werden, indem diesen ein Gleichstrom zugeführt wird. Falls zwischen zwei separaten gekrümmten Leitungsstrukturen kein Strom fließt, gibt dies einen Hinweis dafür, daß diese beiden Leitungsstrukturen eine Unterbrechung aufweisen. Falls die Stärke eines zwischen einer gekrümmten Leitungsstruktur und einer kammähnlichen Leitungs­ struktur fließenden Stroms ein intrinsisches Leckniveau über­ steigt, gibt dies einen Hinweis dafür, daß diese beiden Leitungs­ strukturen kurzgeschlossen sind. Ferner kann das Vorhandensein einer Leckage dadurch geprüft werden, daß die elektrische Leitfähigkeit zwischen einer Vorspannungs-Zuführungsstruktur und Masse (dem Masseanschluß) erfaßt wird, und der Dioden­ effekt kann durch die Umkehrung der Polarität dieser Vor­ spannung geprüft werden.
Es gibt 4 Arten von Defektfeldern: (1) eine erste Art weist sowohl als Kontakt-zu-Diffusion (CD) (engl.: contact-to- diffusion) bezeichnete Strukturen als auch als Oberflächen-Band (SS) (engl.: surface-strap) bezeichnete Strukturen auf; (2) eine zweite Art weist CD-Strukturen und keine SS-Strukturen auf; (3) eine dritte Art weist SS-Strukturen und keine CD- Strukturen auf; und (4) eine vierte Art weist keine CD-Strukturen und keine SS-Strukturen auf.
Das Prüfen mittels der Breit-Kerb-Prüfvorrichtung (engl.: wide­ kerf test fixture) wird durchgeführt, um zu prüfen, ob die Verbindungen zwischen den CD-Strukturen und den SS-Strukturen unterbrochen oder kurzgeschlossen sind. Ferner können die GC- Schichten in einen logischen H-Pegel-Zustand oder in einen logischen L-Pegel-Zustand versetzt werden, um die elektrisch leitenden Zustände unter den M0-Strukturen zu prüfen.
Aus Fig. 8 ist eine Wahrheitstabelle ersichtlich, welche zum Erhalten der verwendeten Konvertierungsmatrix verwendet wird. Jede Zeile in dieser Tabelle repräsentiert einen Prüfabschnitt. Das "+"-Zeichen in den runden Klammern weist darauf hin, daß eine positive Vorspannung angelegt ist; das "-"-Zeichen weist darauf hin, daß eine negative Vorspannung angelegt ist; und "ON" weist darauf hin, daß die GC-Strukturen in einen logischen H-Pegel-Zustand versetzt sind. Ferner repräsentiert jede Spalte einen Prozeßfehlerfaktor für die in den Zeilen aufgeführten Prüfabschnitte; falls das Überschneidungsfeld von einem bestimmten Prüfabschnitt und einem bestimmten Ptozeßfehler­ faktor mit einem "X" markiert ist, gibt dies einen Hinweis darauf, daß der diesem Faktor zugeordnete Prozeßfehler wahr­ scheinlich ein Versagen dieses Prüfabschnittes hervorrufen wird. Bei dem achten Prüfabschnitt ist z. B. "GC an alle (-)" vorgesehen, und die diesem Prüfabschnitt zugeordneten Prozeß­ fehlerfaktoren "Gate-Ox-Durchbruch", "GC-zu-GC-Kurzschluß" und "GC-zu-M0-Direktkurzschluß" sind mit einem "X" markiert. Dies weist darauf hin, daß die diesen drei Faktoren zugeordneten Prozeßfehler wahrscheinlich ein Versagen des Prüfabschnittes "GC an alle (-)" hervorrufen werden. Ferner sind die Prüf­ abschnitte, die aufgrund des dem fünften Prozeßfehlerfaktor "GC-zu-CD-Kurzschluß (Gleichrichtung)" zugeordneten Prozeß­ fehlers versagen können, der zweite Prüfabschnitt "GC an alle (-, SS, CC)" und der sechste Prüfabschnitt "GC an alle (-, CD)".
In der vorhergehenden und aus Fig. 8 ersichtlichen Wahrheits­ tabelle ist jeder Einheits-Fehlervektor repräsentiert, so daß diese zum Bilden der Konvertierungsmatrix verwendet werden kann. Erfindungsgemäß wird die mittels einer solchen Wahr­ heitstabelle gebildete Konvertierungsmatrix zum Konvertieren des Prüfergebnisvektors in einen Fehlerstrukturvektor verwendet. Mittels des Fehlerstrukturvektors wird es dem Prüf­ personal ermöglicht, die Probleme im Herstellungsprozeß hinsichtlich der Prozeßfehlerfaktoren zu analysieren.
Wenn ein Posten hergestellter Halbleiterscheiben erhalten wird, wird deshalb erfindungsgemäß ein WAT-Verfahren mit N Prüf­ abschnitten für ausgewählte Proben dieses Postens durchgeführt. Der resultierende Prüfergebnisvektor wird dann in einen Fehler­ strukturvektor konvertiert, indem der Prüfergebnisvektor mit einer vorbestimmten Konvertierungsmatrix multipliziert wird.
Dadurch wird es dem Prüfpersonal ermöglicht, jeden einzelnen Prozeßfehlerfaktor zu ermitteln, der ein bestimmtes Problem bei den hergestellten Halbleiterscheiben verursacht. Daher kann die Erfindung dem Prüfpersonal helfen, die Analyse der Wechsel­ beziehung zwischen den Prüfdaten und der Herstellungsein­ richtung, den hergestellten Halbleiterscheiben und den Posten durchzuführen, so daß die Prüfdaten besser als im Stand der Technik verwendet werden können.
Zusammenfassend weisen das Verfahren und das System gemäß der Erfindung die folgenden Vorteile gegenüber dem Stand der Technik auf:
  • 1. Die Ergebnisse aus dem WAT-Verfahren können auf alle Posten hergestellter Halbleiterscheiben ausgedehnt werden.
  • 2. Durch die Erfindung wird es ermöglicht, dem Prüfpersonal einen Gesamtüberblick über die Statistik der Prüfergebnisse zu geben.
  • 3. Durch die Erfindung kann die Wechselbeziehung unter den Fehlerstrukturen bestimmt werden, welche für die Herstellungs­ einrichtung, die Halbleiterscheiben und jeden Posten herge­ stellter Halbleiterscheiben repräsentativ ist.
Daher ist es erfindungsgemäß ermöglicht, die WAT-Daten besser als im Stand der Technik für die Qualitätssicherheit der IC- Herstellung zu verwenden.

Claims (2)

1. Verfahren zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben in einem automatisierten Halbleiterscheiben-Abnahmeprüfungs-Verfahren, mit den Verfahrensschritten:
  • 1. Durchführen von N-Prüfabschnitten an ausgewählten Proben von hergestellten Halbleiterscheiben, wobei die N Prüf­ abschnitte eine Gesamtheit von N-Fehlerprozentsätzen liefern;
  • 2. Ausdrücken der N Fehlerprozentsätze in Form eines N- dimensionalen Prüfergebnisvektors, wobei das i-te Element des Prüfergebnisvektors den Fehlerprozentsatz des i-ten Prüf­ abschnittes für i = 1 bis N repräsentiert;
  • 3. Bereitstellen einer N × N-Konvertierungsmatrix auf der Basis von empirischen Daten, die von den Beziehungen zwischen den Prüfabschnitten und bekannten Prozeßproblemen gewonnen werden; und
  • 4. Erhalten eines N-dimensionalen Fehlerstrukturvektors mit Fehlerstrukturen als Basis durch Multiplizieren des N- dimensionalen Prüfergebnisvektors mit der N × N-Konvertierungs­ matrix, wobei der resultierende Fehlerstrukturvektor N Elemente aufweist, und das j-ste Element des Fehlerstrukturvektors den Prozentsatz der j-sten Fehlerstruktur für j = 1 bis N repräsentiert.
2. System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben in einem automatisierten Halbleiterscheiben- Abnahmeprüfungs-Verfahren gemäß Anspruch 1, mit:
einem Prüfmittel (61), von dem an ausgewählten Proben von hergestellten Halbleiterscheiben N Prüfabschnitte durchführbar sind, wobei von den N Prüfabschnitten eine Gesamtheit von N Fehlerprozentsätzen geliefert wird, wobei die N Fehlerprozent­ sätze in Form eines N-dimensionalen Prüfergebnisvektors aus­ drückbar sind, und wobei von dem i-ten Element des Prüf­ ergebnisvektors der Fehlerprozentsatz des i-ten Prüfabschnittes für i = 1 bis N repräsentiert wird;
einem Einrichtmittel (62), von dem eine N × N-Kon­ vertierungsmatrix auf der Basis von empirischen Daten bereitstellbar ist, die aus den Beziehungen zwischen den Prüf­ abschnitten und bekannten Prozeßproblemen gewonnen werden; und
einem Rechenmittel (60), welchem der N-dimensionale Prüf­ ergebnisvektor von dem Prüfmittel und die N × N-Konvertierungs­ matrix von dem Einrichtmittel als Eingangsgrößen zuführbar sind, so daß ein N-dimensionaler Fehlerstrukturvektor mit Fehlerstrukturen als Basis durch Multiplizieren des N- dimensionalen Prüfergebnisvektors mit der N × N-Konvertierungs­ matrix berechenbar ist, wobei der resultierende Fehlerstruktur­ vektor N Elemente aufweist, und wobei das j-ste Element des Fehlerstrukturvektors den Prozentsatz der j-sten Fehlerstruktur für j = 1 bis N repräsentiert.
DE19906396A 1998-12-24 1999-02-16 Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung Expired - Fee Related DE19906396C2 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP36743398A JP3369494B2 (ja) 1998-12-24 1998-12-24 ウェハーテストの不良パターン自動識別装置と方法
US09/237,181 US6274394B1 (en) 1998-12-24 1999-01-25 Method and system for determining the fail patterns of fabricated wafers in automated wafer acceptance test
DE19906396A DE19906396C2 (de) 1998-12-24 1999-02-16 Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP36743398A JP3369494B2 (ja) 1998-12-24 1998-12-24 ウェハーテストの不良パターン自動識別装置と方法
US09/237,181 US6274394B1 (en) 1998-12-24 1999-01-25 Method and system for determining the fail patterns of fabricated wafers in automated wafer acceptance test
DE19906396A DE19906396C2 (de) 1998-12-24 1999-02-16 Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung

Publications (2)

Publication Number Publication Date
DE19906396A1 DE19906396A1 (de) 2000-08-24
DE19906396C2 true DE19906396C2 (de) 2002-02-07

Family

ID=27218976

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19906396A Expired - Fee Related DE19906396C2 (de) 1998-12-24 1999-02-16 Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung

Country Status (3)

Country Link
US (1) US6274394B1 (de)
JP (1) JP3369494B2 (de)
DE (1) DE19906396C2 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510395B2 (en) * 2000-08-11 2003-01-21 Sensys Instruments Corporation Method of detecting residue on a polished wafer
US6963813B1 (en) * 2000-09-13 2005-11-08 Dieter Rathei Method and apparatus for fast automated failure classification for semiconductor wafers
JP2002174603A (ja) * 2000-12-08 2002-06-21 Olympus Optical Co Ltd 欠陥分類方法
US6915177B2 (en) * 2002-09-30 2005-07-05 Advanced Micro Devices, Inc. Comprehensive integrated lithographic process control system based on product design and yield feedback system
CA2683198C (en) 2003-11-26 2016-03-22 Cardionet, Inc. System and method for processing and presenting arrhythmia information to facilitate heart arrhythmia identification and treatment
US7035770B2 (en) * 2003-12-18 2006-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fuzzy reasoning model for semiconductor process fault detection using wafer acceptance test data
EP3982326A4 (de) * 2020-07-27 2022-10-19 Changxin Memory Technologies, Inc. Fehlermusteraufnahmeverfahren und aufnahmegerät

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0427328A2 (de) * 1989-11-08 1991-05-15 Philips Patentverwaltung GmbH Verfahren zum Herstellen von integrierten Schaltungen sowie integrierte Schaltung
US5047711A (en) * 1989-08-23 1991-09-10 Silicon Connections Corporation Wafer-level burn-in testing of integrated circuits
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
DE19702862A1 (de) * 1996-06-14 1997-12-18 Mitsubishi Electric Corp Verfahren und System zur Fehleranalyse eines Halbleiterbauelements

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406522A (en) * 1992-01-31 1995-04-11 Hirano; Hiroshige Dynamic random access memory device and inspection method thereof
US5475624A (en) * 1992-04-30 1995-12-12 Schlumberger Technologies, Inc. Test generation by environment emulation
US5963881A (en) * 1995-09-22 1999-10-05 Texas Instruments Incorporated Method and system for enhancing the identification of causes of variations in the performance of manufactured articles
US5771243A (en) * 1997-02-07 1998-06-23 Etron Technology, Inc. Method of identifying redundant test patterns

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047711A (en) * 1989-08-23 1991-09-10 Silicon Connections Corporation Wafer-level burn-in testing of integrated circuits
EP0427328A2 (de) * 1989-11-08 1991-05-15 Philips Patentverwaltung GmbH Verfahren zum Herstellen von integrierten Schaltungen sowie integrierte Schaltung
US5239191A (en) * 1990-01-19 1993-08-24 Kabushiki Kaisha Toshiba Semiconductor wafer
DE19702862A1 (de) * 1996-06-14 1997-12-18 Mitsubishi Electric Corp Verfahren und System zur Fehleranalyse eines Halbleiterbauelements

Also Published As

Publication number Publication date
US6274394B1 (en) 2001-08-14
JP3369494B2 (ja) 2003-01-20
JP2000195910A (ja) 2000-07-14
DE19906396A1 (de) 2000-08-24

Similar Documents

Publication Publication Date Title
EP0523594B1 (de) Verfahren zur Korpuskularstrahl-Prüfung von Substraten für Flüssigkeitskristallanzeigen (LCD)
DE2240653A1 (de) Ausschussratenverringerung bei herstellung monolithisch integrierter schaltkreise
DE3603953C2 (de) Gate-Array-Halbleiteranordnung in CMOS-Technologie
DE2351761A1 (de) Monolithisch integrierte, in chips aufgeteilte halbleiterschaltungsanordnung
DE10014492A1 (de) Prüfverfahren für Halbleiterwafer
DE3009434A1 (de) Monolithischer analog/digital- umsetzer
DE1957788A1 (de) Verfahren zur Erzielung einer optischen Ausbeute bei der Herstellung von integrierten Schaltungen
DE2319011A1 (de) Verfahren zum eektrischen pruefen eines chips untereinander verbindenden leiternetzes auf einem substrat
DE2418906A1 (de) Verfahren zur verbindung der in einer halbleiterscheibe erzeugten schaltungskreise
DE112004001975T5 (de) Verfahren und Anordnung zur Verbindung von Teststrukturen oder Leitungsarrays zur Überwachung der Herstellung integrierter Schaltungen
DE4017617C2 (de) Spannungserzeugungsschaltung mit geringer Leistungsaufnahme und stabiler Ausgangsspannung bei kleiner Schaltkreisfläche
DE3008754C2 (de)
DE19801557A1 (de) Halbleitereinrichtung mit Kontakt-Prüfschaltung
DE2014649A1 (de) Elektronisches Zuordnernetzwerk
DE2329659A1 (de) Monolithisch integrierte halbleiterschaltungsanordnung
DE19906396C2 (de) Verfahren und System zum Bestimmen der Fehlerstrukturen von hergestellten Halbleiterscheiben bei einer automatisierten Halbleiterscheiben-Abnahmeprüfung
DE10036961A1 (de) Verfahren zum Testen von Halbleiterwafern
DE3817143C2 (de)
DE102020128282A1 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10014914C2 (de) Verfahren zur Herstellung und Überprüfung von Strukturen elektronischer Schaltungen in einem Halbleitersubstrat
DE1901665C3 (de) Verfahren zur Herstellung und Prüfung monolithisch integrierter Halbleiterschaltungen
DE60109807T2 (de) Verfahren zur lokalisierung von defekten in einer teststruktur
DE4327290C2 (de) Integrierte Halbleiterschaltung
EP0213409A1 (de) Struktur zur Qualitätsprüfung einer Substratscheibe aus Halbleitermaterial
DE102004060369A1 (de) Halbleiterscheibe mit Teststruktur

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: MOSEL VITELIC INC., HSINCHU, TW

Owner name: PROMOS TECHNOLOGIES, INC., HSINCHU, TW

8339 Ceased/non-payment of the annual fee