DE19882870C2 - Verfahren und Einrichtung zum Weiterleiten eines Signals zwischen synchronen Taktdomänen, die bei einem nicht-ganzzahligen Frequenzverhältnis arbeiten - Google Patents

Verfahren und Einrichtung zum Weiterleiten eines Signals zwischen synchronen Taktdomänen, die bei einem nicht-ganzzahligen Frequenzverhältnis arbeiten

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Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf die Ausbreitung von Signalen zwischen verschiedenen Taktdomänen und insbesondere auf die Signalausbreitung zwischen Taktdo­ mänen, die bei abweichenden aber synchronen Frequenzen be­ trieben werden, welche nicht-ganzzahlige Vielfache voneinan­ der sind, gemäß den Patentansprüchen 1, 9, 16, 24, 26 und 30.
HINTERGRUND DER ERFINDUNG
Fortschritte traten bei den für die Konstruktion von Computersystemen verwendeten verschiedenen Bauelementen und Subsystemen nicht in gleichem Maße auf. Beispielsweise er­ höhten sich die Betriebsfrequenzen bestimmter Komponenten, wie beispielsweise der Mikroprozessoren und Mikro-Control­ ler, mit einer höheren Geschwindigkeit als die Betriebsfre­ quenzen der anderen Komponenten und Systemplatinen. Dement­ sprechend ist es typisch, daß in einem einzigen Computersy­ stem eine Reihe unterschiedlicher Komponenten bei verschie­ denen Frequenzen arbeiten. Die US-Patentschriften 5,535,377 und 5,448,715 beschreiben Verfahren und Einrichtungen, die die Verbindung von unterschiedlichen Komponenten eines Computersystem ermöglichen, wenn diese bei verschiedenen Taktfrequenzen arbeiten.
Andere Faktoren, welche zu der Ausbreitung von Komponen­ ten in einem Computersystem, die bei verschiedenen Frequen­ zen arbeiten, beitrugen, umfassen die Verwendung verschiede­ ner Halbleitertechnologien zum Herstellen verschiedener Bau­ elemente, wobei jede Halbleitertechnologie eine abweichende maximale Betriebsfrequenz zur Verfügung stellt. Darüber hin­ aus ist es erwünscht, Computersysteme zur Verfügung zu stel­ len, die die Fähigkeit zur Unterstützung bereits vorhandener Einrichtungen aufweisen, bei welchen es sein kann, daß sie bei Frequenzen arbeiten, die deutlich unterhalb derjenigen der moderneren Komponenten liegen.
Eine bestimmte Einrichtung, eine Schnittstelle oder ein Bus, die bei einer speziellen Frequenz arbeiten, können eine bestimmte Taktdomäne definieren. Die Übertragung von Signa­ len (d. h. Daten-, Steuer- oder Adreßsignalen) zwischen ver­ schiedenen Taktdomänen schafft eine Reihe von Herausforde­ rungen an die Konstrukteure und Hersteller von Computersy­ stemen. Eine Lösung besteht darin, einen asynchronen Daten­ mechanismus bereitzustellen, bei welchem keine Synchronisa­ tion zwischen den Taktsignalen einer sendenden und einer empfangenden Zeitdomäne vorausgesetzt wird. Um jedoch eine ausreichende Garantie zu schaffen, daß Signale erfolgreich zwischen Zeitdomänen übertragen werden, ist es typischerwei­ se erforderlich, eine ziemlich ausgeklügelte Anordnung von Latch-Speichern und Steuerschaltungen zur Verfügung zu stel­ len, was die Datenübertragungsverzögerung zwischen den je­ weiligen Taktdomänen erhöht. Eine derartige Schaltungsanord­ nung ist darüber hinaus energiehungrig und verbraucht wert­ volle Chipfläche.
Eine alternative Lösung besteht darin, synchrone Taktdo­ mänen in einem Computersystem zu implementieren. Ein syn­ chroner Übertragungsmechanismus kann deshalb vorteilhaft sein, weil er eine relativ unkomplizierte Schaltungsstruktur aufweist. Ein synchroner Übertragungsmechanismus kann dem­ entsprechend weniger Nachteile einer Übertragungsverzögerung einbringen und kann weniger Chipfläche belegen, als ein asynchroner Übertragungsmechanismus.
ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG
Gemäß der Erfindung wird ein Verfahren zum Senden eines Signals aus einer ersten Taktdomäne zu einer zweiten Taktdo­ mäne bereitgestellt. Das Verfahren beginnt mit dem Erzeugen eines ersten und zweiten Taktsignals, um die erste bzw. die zweite Taktdomäne zu takten. Ein in der ersten Taktdomäne erzeugtes Signal wird daran gehindert, in der zweiten Takt­ domäne bei einem Übergang des zweiten Taktsignals, der in­ nerhalb einer vorgegebenen Zeitdauer eines Übergangs des er­ sten Taktsignals auftritt, latch-gespeichert zu werden.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen ausgegeben.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird beispielhaft in den Figuren der begleitenden Zeich­ nungen veranschaulicht, in welchen gleiche Bezugszeichen ähnliche Elemente anzeigen und in welchen:
Fig. 1 eine schematische Darstellung eines Computersy­ stems ist, in welchem die vorliegende Erfindung implemen­ tiert werden kann.
Fig. 2 ist ein Zeitdiagramm, das ein beispielhaftes Verfahren des Übertragens eines Signals aus einer schnellen Taktdomäne zu einer langsamen Taktdomäne veranschaulicht.
Fig. 3 ist eine schematische Veranschaulichung einer Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zum Übertragen eines Signals aus einer schnellen Taktdomäne zu einer langsamen Taktdomäne.
Fig. 4 ist ein Zeitdiagramm, das ein beispielhaftes Verfahren des Übertragens eines Signals aus einer langsamen Taktdomäne zu einer schnellen Taktdomäne veranschaulicht.
Fig. 5 ist eine schematische Veranschaulichung einer Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zum Übertragen eines Signals aus einer langsamen Taktdomäne zu einer schnellen Taktdomäne.
DETAILLIERTE BESCHREIBUNG
Es werden ein Verfahren und Einrichtungen zum Ausbreiten eines Signals zwischen synchronen Taktdomänen beschrieben. In der folgenden Beschreibung werden aus Gründen der Erläu­ terung zahlreiche spezielle Details angegeben, um ein besse­ res Verständnis der vorliegenden Erfindung zu erreichen. Für einen Fachmann ist es jedoch klar, daß die vorliegende Er­ findung auch ohne diese speziellen Details ausgeführt werden kann.
Fig. 1 veranschaulicht eine schematische Darstellung eines Computersystems 10, in welchem gemäß einem Ausfüh­ rungsbeispiel die vorliegende Erfindung implementiert werden kann. Das Computersystem 10 weist einen oder mehrere Prozes­ soren 12 auf, von denen jeder ein gemäß einem komplexen Be­ fehlssatz berechnender (CISC) Mikroprozessor, ein gemäß ei­ nem reduzierten Befehlssatz berechnender (RISC) Mikroprozes­ sor, ein Mikroprozessor mit einem sehr langen Befehlswort (VLIW) oder ein beliebiges anderes Prozessorbauelement sein kann. Jeder der Prozessoren 12 ist mit einem Host-Bus 14 ge­ koppelt, welcher wiederum mit einer Steuereinrichtung 16 über eine Host-Schnittstelle 18, die in der Steuereinrich­ tung 16 enthalten ist, gekoppelt ist. Der Host-Bus 14 und die Host-Schnittstelle 18 können bei einer ersten Frequenz (z. B. 100 MHz) betrieben werden und somit eine eigenständige Taktdomäne bilden. Die gezeigte Steuereinrichtung 16 enthält eine Hauptspeicherschnittstelle 20, über welche die Steuer­ einrichtung 16 mit einem Hauptspeicher 22 gekoppelt wird. Der Hauptspeicher 22 und die Hauptspeicherschnittstelle 20 können eine eigenständige Taktdomäne sein oder können in die Taktdomäne des Host-Busses 14 und der Host-Schnittstelle 18 integriert sein.
Die Steuereinrichtung 16 enthält ferner eine Peripherie­ komponentenverbindungs(PCI)-Schnittstelle 24, wie sie durch die PCI Local Bus Specification, Revision 2.1, veröffent­ licht am 1. Juni 1995, definiert ist, durch welche die Steu­ ereinrichtung 16 mit einem PCI-Bus 26 gekoppelt wird. Bei einem Ausführungsbeispiel arbeiten die PCI-Schnittstelle 24 und der PCI-Bus 26 bei einer Frequenz von 33 MHz und bilden dementsprechend eine weitere eigenständige Taktdomäne. Eine spezielle Grafikschnittstelle, welche bei dem Ausführungs­ beispiel eine Schnittstelle 28 eines beschleunigten Grafik- Ports (AGP) ist, koppelt die Steuereinrichtung über einen Grafikbus, welcher bei dem Ausführungsbeispiel ein AGP-Bus ist, mit einem speziellen Grafikprozessor 32. Die AGP- Schnittstelle 28 funktioniert gemäß der A. G. P. Interface Specification, Revision 1.0, veröffentlicht am 1. August 1996. Der Grafikprozessor 32 kann das Intel 740-Grafikbe­ schleunigerchip umfassen. Der Grafikprozessor 32 ist mit ei­ nem speziellen und lokalen Grafikspeicher 34 gekoppelt und mit einer Anzeigeeinheit 36, welche ein Computermonitor oder ein Fernsehempfänger sein kann. Bei einem Ausführungsbei­ spiel arbeiten die AGP-Schnittstelle 28 und der AGP-Bus 30 bei einer Frequenz von 66 MHz und bilden demzufolge eine weitere eigenständige Taktdomäne.
Demzufolge ist es klar, daß die Schnittstellen 18, 20, 24 und 28 sich jeweils in einer verschiedenen und eigenstän­ digen Taktdomäne aufhalten. Um die Übertragung von Signalen zwischen den Taktdomänen, in denen sich die verschiedenen Schnittstellen aufhalten, zu erleichtern, enthält die Steu­ ereinrichtung 16 eine Übertragungslogik 38, welche gemäß ei­ nem Ausführungsbeispiel der vorliegenden Erfindung konstru­ iert ist und betrieben wird, um Signale zwischen den ver­ schiedenen Taktdomänen zu übertragen. Die Übertragungslogik 38 enthält ferner eine Schaltungsanordnung zum Synchronisie­ ren der Taktsignale, welche die Taktdomänen der. Host- und der AGP-Schnittstelle takten. Die Funktion und Struktur ei­ nes Ausführungsbeispiels der Übertragungslogik 38 gemäß den Lehren der vorliegenden Erfindung wird unten näher unter Be­ zugnahme auf die Fig. 2-5 beschrieben.
Das Computersystem 10 enthält ferner eine Brücke 40, welche die Kommunikation zwischen dem PCI-Bus 26 und einem herkömmlichen Bus 42 ermöglicht, welcher bei dem veranschau­ lichten Ausführungsbeispiel ein Industriestandardarchitek­ tur(ISA)-Bus ist, wie er durch die ISA Bus Specification P996 definiert ist. Es ist klar, daß der herkömmliche Bus 42 ein beliebiger herkömmlicher Bus, wie beispielsweise ein er­ weiterter Industriestandardarchitektur (EISA)-Bus oder ein Micro Channel Architecture (MCA)-Bus sein kann. Die gezeigte Brücke 40 ist ferner mit einem universellen seriellen Bus (USB) 44 und mit einer USB-Einrichtung 46 gekoppelt, die beide der USB Specification, Revision 1.0, veröffentlicht am 15. Januar 1996, entsprechen. Die gezeigte Brücke 40 ist darüber hinaus mit einer Integrated Device Electronics (IDE)-Einrichtung 48 gekoppelt, welche typischerweise eine Massenspeichereinrichtung in Form eines Plattenlaufwerks für das Computersystem 10 umfaßt. Jeweilige PCI- und ISA-Ein­ richtungen 50 und 52 sind mit den PCI- bzw. ISA-Bussen 24 und 42 verbunden. Es ist klar, daß eine beliebige Anzahl von PCI-Einrichtungen 50 und ISA-Einrichtungen 52 mit den jewei­ ligen Bussen 26 und 42 gekoppelt sein kann und beliebige Einrichtungen einer Reihe von Peripherieeinrichtungen, die Speicher-, Eingabe-, Audio-, Anzeige- oder Netzwerkeinrich­ tungen umfassen, enthalten kann.
Es wird auf die Fig. 2-4 Bezug genommen, die Verfah­ ren und Schaltungsanordnungen zum Übertragen von Signalen zwischen verschiedenen, aber synchronen Taktdomänen zeigen, die bei Frequenzen arbeiten, welche nicht-ganzzahlige Viel­ fache voneinander sind. Wie oben unter Bezugnahme auf Fig. 0 l erwähnt, können der Host-Bus 14 und die Host-Schnittstelle 18 eine erste Taktdomäne bilden, die bei einer Frequenz von 100 MHz arbeitet, während die AGP-Schnittstelle und der zu­ gehörige AGP-Bus 30 eine zweite Taktdomäne sind, die bei ei­ ner Frequenz von 66 MHz betrieben wird. Die 100 MHz- und 66 5 MHz- Taktsignale werden darüber hinaus synchronisiert. Insbe­ sondere werden das 100 MHz- und das 66 MHz-Taktsignal durch jeweilige Phasenverriegelungsschleifen (PLL)-Schaltungen er­ zeugt, welche mit einem gemeinsamen Oszillator gekoppelt oder durch ein gemeinsames Taktsignal angesteuert werden. Die PLL-Schaltungen sind so konstruiert, daß sie einen vor­ gegebenen Maximalversatz zwischen dem 100- und dem 66-MHz- Taktsignal garantieren. Um die Übertragung der Signale zwi­ schen dieser ersten und der zweiten Taktdomäne zu erleich­ tern, kann die Übertragungslogik 38 die in den Fig. 3 und 5 veranschaulichte Schaltungsanordnung enthalten.
Es wird insbesondere auf Fig. 2 Bezug genommen, in der ein Zeitdiagramm 60 gezeigt ist, das ein Verfahren gemäß ei­ nem Ausführungsbeispiel der vorliegenden Erfindung zum Über­ tragen eines Datensignals aus einer ersten Taktdomäne, die bei einer schnellen (oder relativ höheren) Frequenz arbei­ tet, zu einer zweiten Taktdomäne, die bei einer langsamen (relativ langsameren) Frequenz arbeitet, veranschaulicht. Fig. 3 veranschaulicht eine Übertragungsschaltung 90 gemäß einem Ausführungsbeispiel der Erfindung zum Ausführen dieser Übertragung und zum Erzeugen der in Fig. 2 veranschaulich­ ten Signale. Bei dem veranschaulichten Beispiel wird eine Signalübertragung aus einer hochfrequenten ersten Taktdomäne 94, welche durch ein 100 MHz-Taktsignal 64 getaktet wird, zu einer niedrigerfrequenten zweiten Taktdomäne 92, welche durch ein 66 MHz-Taktsignal 62 getaktet wird, veranschau­ licht und erörtert.
Es wird auf Fig. 2 Bezug genommen, in der die 66 MHz- und 100 MHz-Taktsignale 62 und 64 als zu synchronisierend gezeigt sind, wobei jede zweite ansteigende Flanke (D0, D1) des Taktsignals 62 mit jeder dritten ansteigenden Flanke (A0, A1) des Taktsignals 64 zusammenfällt. Während in Fig. 2 die ansteigenden Flanken so gezeigt sind, daß sie exakt zusammenfallen, ist es klar, daß ein Taktversatz zwischen den Taktsignalen 62 und 64 vorhanden sein kann, in welchem Fall die jeweiligen ansteigenden Flanken nicht exakt zusam­ menfallen würden, wie es veranschaulicht ist. Es ist darüber hinaus klar, daß jeweils zwei Taktperioden (oder Zyklen) des 66 MHz-Taktsignals 62 drei Taktperioden (oder Zyklen) des 100 MHz-Taktsignals 64 entsprechen. Zur Vereinfachung kann die Zeitdauer zwischen den ansteigenden koinzidenten Flanken der Taktsignale 62 und 64 als "koinzidenter Zyklus" 64 be­ zeichnet werden. Jeder koinzidente Zyklus 64 weist erste, zweite und dritte Taktperioden (oder Zyklen) 84a, 84b und 84c des 100 MHz-Taktsignals 64 und erste und zweite Taktpe­ rioden (oder Zyklen) 84d und 84e des 66 MHz-Taktsignals 62 auf. Gemäß Fig. 3 wird das Taktsignal 62 durch die Schal­ tung 63 erzeugt, und das Taktsignal 64 wird durch die Schal­ tung 65 erzeugt. Bei einem Ausführungsbeispiel weisen die Schaltungen 63 und 65 jeweils eine PLL-Schaltung auf, welche mit einem gemeinsamen Oszillator gekoppelt sind oder als Eingangssignal ein gemeinsames Taktsignal aufweisen, aus welchem das 66 MHz- bzw. das 100 MHz-Signal abgeleitet wird. Dieses gemeinsame Eingangssignal für die Schaltungen 63 und 65 sichert, daß das 66 MHz- und das 100 MHz-Taktsignal syn­ chronisiert sind.
Ein Signal (Signal A_D) 66 ist ein aus einem Signal (Signal A_UD) 65 abgeleitetes verzögertes Signal, das jen­ seits der ansteigenden Flanke A0 des 100 MHz-Taktsignals 64 erzeugt ist. Insbesondere gemäß Fig. 3 wird ein Eingangssi­ gnal auf Leitung 100 an dem D-Eingang eines Flip-Flop 102 empfangen. Dieses Eingangssignal kann beispielsweise an der Host-Schnittstelle 18 der Steuereinrichtung 16 über den Host-Bus 14 empfangen und dann zu der Übertragungslogik 38 weitergeleitet worden sein, in welcher sich die Übertra­ gungsschaltung 90 aufhält.
Das Eingangssignal wird durch das Flip-Flop 102 an der ansteigenden Flanke A0 des 100 MHz-Taktsignals 64, durch welches das Flip-Flop 102 über eine Taktsignalleitung 104 getaktet wird, latch-gespeichert. Der Zustand des auf der ansteigenden Flanke A0 des Taktsignals 64 latch-gespeicher­ ten Eingangssignals bestimmt den Q-Ausgang des Flip-Flop 102. Angenommen, daß das Eingangssignal bei der ansteigenden Flanke AC angelegt ist, so gibt das Flip-Flop 102 das Signal (Signal A_UD) 65 auf den Leitungen 104 und 106 aus. Leitung 106 speist in das Verzögerungselement 108 ein, welches das Signal (Signal A_UD) 65 verzögert, um das Signal (Signal A_D) 66 auf Leitung 110 zu erzeugen. Dementsprechend ist das Signal (Signal A_D) 66 so gezeigt, daß es relativ zu der an­ steigenden Flanke A0 des Taktsignals 64 durch die bei 86 an­ gezeigte Zeitdauer verzögert ist. Die Zeitdauer 86, durch welche das Signal 66 relativ zu der ansteigenden Flanke A0 des Taktsignals 64 verzögert wird, wird durch das Verzöge­ rungselement 108 bestimmt und ist größer als ein maximaler Taktversatz, welcher zwischen den Taktsignalen 62 und 64 auftreten kann. Das Verzögerungselement 108 kann einen Puf­ fer oder hintereinandergeschaltete Inverter enthalten. Die durch das Verzögerungselement 108 eingeführte Verzögerung hindert das Signal (Signal A_UD) 65 daran, in nicht korrek­ ter Weise (durch ein Flip-Flop 134, wie es unten beschrieben wird) bei einer ansteigenden Flanke D0 des 66 MHz-Takts 62, welche mit der ansteigenden Flanke A0 des 100 MHz-Takts 64 zusammenfällt, latch-gespeichert zu werden. Wenn beispiels­ weise infolge des Taktversatzes das Taktsignal 62 relativ zu dem Taktsignal 64 verzögert wurde und das unverzögerte Si­ gnal (Signal A_UD) 65 zu der 66 MHz-Domäne weitergeleitet wurde, ist es denkbar, daß das Signal 65 auf der ansteigen­ den Flanke D0 des Taktsignal 62 latch-gespeichert werden könnte. Die vorliegende Erfindung dient dazu, diese Situa­ tion zu vermeiden.
Es wird wieder auf Fig. 3 Bezug genommen, aus der er­ sichtlich ist, daß das Signal (Signal A_UD) 65 und das Si­ gnal (Signal A_D) 66 auf den Leitungen 104 bzw. 110 einen Multiplexer (MUX) 112 präsentiert werden. Der Multiplexer 112 leitet ein ausgewähltes Signal dieser Signale auf eine Ausgabeleitung 114 weiter, was von dem Zustand eines Aus­ wahlsignals, nämlich des Signals (Schneller Pfad) 82, abhän­ gig ist, welches die Invertierte des Signals (Phase C_D) 80.
Das Signal (Schneller Pfad) 82 wird dem Multiplexer 112 auf Leitung 116 präsentiert. Die Erzeugung des Signals 82 beginnt mit der Ausgabe eines (nicht gezeigten) nicht-latch­ gespeicherten Signals (Phase C_L) aus einer Periodenbestim­ mungsschaltung 99 zu einem Flip-Flop 118 über Leitung 119. Die Periodenbestimmungsschaltung 99 kann einen Zähler umfas­ sen, welcher in der Lage ist, eine Zählung aufeinanderfol­ gender Perioden oder Zyklen des 100 MHz-Taktsignals 64 zu halten und Signale auszugeben (Perioden- oder "Phase"-Si­ gnale), die zwischen diesen aufeinanderfolgenden Perioden oder Zyklen unterscheiden. Wie dementsprechend gezeigt ist, ist die Periodenbestimmungsschaltung 99 mit der 100 MHz- Takterzeugungsschaltung 63 gekoppelt.
Das Signal (Phase C_L) wird in Abhängigkeit von einer ansteigenden Flanke des 100 MHz-Taktsignals 64 durch ein Flip-Flop 118 latch-gespeichert. Das Flip-Flip 118 gibt dann ein Signal (Phase C) 78 auf Leitung 120 aus, welches durch ein Verzögerungselement 122 verzögert wird, um das Signal (Phase C_D) 80 zu erzeugen. Das Verzögerungselement 122 kann hintereinandergeschaltete Invertierer enthalten und eine Zeitverzögerung einführen, die im wesentlichen gleich derje­ nigen ist, die durch das Verzögerungselement 108 eingeführt wird. Das Signal 80 wird dann einem Invertierer 123 einge­ speist, um das Signal (Schneller Pfad) 82 auf Leitung 116 zu erzeugen.
Der Multiplexer 112 wird so betrieben, daß er das Signal auf Leitung 104 (d. h. das unverzögerte Signal) als Ausgangs­ signal auf Leitung 114 und als Eingangssignal für die 66 MHz- Domäne 92 auswählt, wenn das Signal (Schneller Pfad) 82 angelegt ist. In ähnlicher Weise wird das auf Leitung 110 präsentierte Signal (d. h. das verzögerte Signal) auf Leitung 114 an die 66 MHz-Domäne 92 ausgegeben, wenn das Signal (Schneller Pfad) 82 weggenommen ist.
Es wird wiederum auf das Signal (Signal A_D) 66 Bezug genommen; da das Signal (Schneller Pfad) 82 bei der anstei­ genden Flanke A0 des Taktsignals 64 weggenommen ist, wird das verzögerte Signal (Signal A_D) 66 und nicht das unverzö­ gerte Signal (Signal A_D) 65 an die 66 MHz-Domäne 92 wei­ tergeleitet. Demzufolge breitet sich bei der ansteigenden Flanke D0 des 66 MHz-Taktes das Signal (Signal A_D) 66 zu der 66 MHz-Domäne aus. Da das Signal 66 bei der ansteigenden Flanke D0 des 66 MHz-Taktsignals 62 nicht angelegt ist (ungeachtet irgendeines zulässigen Taktversatzes, der zwi­ schen den Taktsignalen 62 und 64 vorhanden sein kann), wird somit das Signal 66 in der 66 MHz-Domäne nicht in Abhängig­ keit von der ansteigenden Flanke D0 latch-gespeichert. In der 66 MHz-Domäne 92 kann das Signal auf Leitung 114 durch die Logik 130 hindurch weitergeleitet werden, welche eine vorgegebene maximale Verzögerung in das ausgebreitete Signal einführt.
Es ist klar, daß dann, wenn das Signal (Schneller Pfad) 82, wieder angelegt wird, wie es bei 89 gezeigt ist, das Si­ gnal (Signal A_UD) 65 aus dem Multiplexer 112 in die 66 MHz- Domäne 92 weitergeleitet wird. Das Signal 65 wird dann einem weiteren Flip-Flop 134 eingegeben und auf der ansteigenden Flanke E0 latch-gespeichert, wie es bei 87 gezeigt ist, um das Signal (Signal A_LE) 68 auf Leitung 136 zu erzeugen. Das Signal 68 ist das übertragene (Ausgangs-)Signal.
Die Logik 130 kann eine beliebige Logik umfassen, vor­ ausgesetzt, sie führt keine Verzögerung über das vorgegebene Maximum hinaus ein. Bei dem veranschaulichten Ausführungs­ beispiel wurde bestimmt, daß diese maximale Verzögerung 10 ns ist.
Es wird wieder auf Fig. 2 Bezug genommen; das Signal (Signal A_UD) 65, welches nach dem Anlegen des Signals (Schneller Pfad) 82 bei 89 in die 66 MHz-Taktdomäne 62 wei­ tergeleitet wird, wird dementsprechend auf der ansteigenden Flanke E0 des Taktsignals 62 latch-gespeichert, um das Si­ gnal (Signal A_LE) 68 zu erzeugen. Das Signal 68 ist das Ausgangssignal des Flip-Flop 134 auf der Leitung 136. Damit das Signal 65 auf der ansteigenden Flanke E0 des 66 MHz- Taktsignals 62 latch-gespeichert werden kann, muß der Zu­ stand des Signals 65, das jenseits (nach) der ansteigenden Flanke A0 des 100 MHz-Taktsignals 64 erzeugt worden ist, hinter die nächste ansteigende Flanke (d. h. die ansteigende Flanke B0) bis wenigstens zur ansteigenden Flanke E0 des 66 MHz- Taktsignals 62 gehalten werden. Mit anderen Worten, es sollte keine Änderung in dem Zustand des Signals 66 in Erwi­ derung der ansteigenden Flanke B0 des Taktsignals 64 auftre­ ten.
Dieses Erfordernis kann in Taktperioden des 100 MHz- Taktsignals 64 ausgedrückt werden. Insbesondere gibt es das Erfordernis, daß der Zustand des in der 100 MHz-Taktdomäne in Abhängigkeit vom Beginn der ersten Periode 84a des Takt­ signals 64 latch-gespeicherten Signals 65 sowohl durch die erste als auch die zweite Periode 84a und 84b hindurch ge­ halten (bzw. aufrechterhalten) werden soll und dann nur in Abhängigkeit vom Beginn der abschließenden oder dritten Pe­ riode 84c des Taktsignals 64 sich ändert. Der Zustand des Signals 65 wird dann in der 66 MHz-Taktdomäne 92 in Abhän­ gigkeit vom Beginn des zweiten Abschnitts 84e des 66 MHz- Taktsignals 62 (d. h. auf der ansteigenden Flanke E0) latch­ gespeichert.
Gemäß Fig. 3 schlägt ein Ausführungsbeispiel der Erfin­ dung vor, ein Signal (Phase B) 76 an einen Freigabe/Sperr- Eingang des Flip-Flop 102 zu liefern, so daß das Flip-Flop 102 während der zweiten Periode 84b des 100 MHz-Taktsignals 64 gesperrt wird, wenn das Signal 76 angelegt wird, um ein Signal aufrechtzuerhalten, das in Abhängigkeit von dem Be­ ginn der ersten Periode 84a des Taktsignals 64 latch-gespei­ chert wird. Das Signal (Phase B) 76 wird wiederum durch die Periodenbestimmungsschaltung 99 erzeugt, so daß das Signal 76 in Abhängigkeit vom Beginn der zweiten Periode 84b des 100 MHz-Taktsignals 64 während jedes koinzidenten Zyklus 84 angelegt wird. Beim Wegnehmen des Signals (Phase B) 76 wird das Flip-Flop 102 dann erneut freigegeben und dem D-Eingang des Flip-Flop über die Leitung 100 bereitgestellte Latch-Si­ gnale in Abhängigkeit von der ansteigenden Flanke des 100 MHz- Takts auf Leitung 104 geliefert.
Wie oben erwähnt, ist die ansteigende Flanke A0 etwa ko­ inzident mit der ansteigenden Flanke D0 des 66 MHz-Taktsi­ gnals 62. Darüber hinaus tritt, wie oben beschrieben wurde, keine Latch-Speicherungsaktivität in Abhängigkeit von der dazwischenliegenden ansteigen Flanke (z. B. der ansteigenden Flanke B0) des 100 MHz-Taktsignals 64 auf, so daß es dem Si­ gnal 65 (das aus der ansteigenden Flanke A0 erzeugt worden ist) ermöglicht wird, bis hinter die ansteigende Flanke E0 des 66 MHz-Taktsignals 62 gehalten zu werden. Die Übertra­ gung eines Signals aus der 100 MHz-Taktdomäne 64 zu der 66 MHz- Taktdomäne 92, wobei das Signal nach der letzten anstei­ genden Flanke (d. h. der ansteigenden Flanke C0) des 100 MHz- Taktsignals 64 erzeugt worden ist und nicht koinzident mit einer ansteigenden Flanke des 66 MHz-Taktes ist, wird jetzt unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Ange­ nommen, daß ein Signal dem Flip-Flop 102 präsentiert und dann in Abhängigkeit von der ansteigenden Flanke C0 des 100 MHz- Taktes 64 latch-gespeichert wird, so wird das Flip-Flop 102 ein Signal (Signal C_UD) 70 (d. h. ein unverzögertes Si­ gnal) auf den Leitungen 104 und 106 ausgeben. Das Verzöge­ rungselement 108 verzögert dann das Signal 70, um eine ver­ zögerte Version des Signals 70, nämlich das Signal (Signal C_D) 72 auf der Leitung 110 auszugeben. Wie aus Fig. 2 er­ sichtlich ist, wird das Signal 70 nur für die Dauer der dritten Periode 84c des 100 MHz-Taktsignals 64 gehalten oder aufrechterhalten und wird in Abhängigkeit von der ansteigen­ den Flanke A1 weggenommen. Dementsprechend und im Unter­ schied zu dem aus der ansteigenden Flanke A0 erzeugten Si­ gnal 65 wird das Signal 70 nur für eine einzige Periode des 100 MHz-Taktsignals 64 aufrechterhalten, im Unterschied zu dem Signal 65, welches über zwei aufeinanderfolgende Taktpe­ rioden 84a und 84b des 100 MHz-Taktsignals 64 gehalten wird.
Ein weiterer wesentlicher Unterschied zwischen den Si­ gnalen, die aus der ansteigenden Flanke A0 erzeugt worden sind, und den Signalen, die aus der ansteigenden Flanke C0 des 100 MHz-Taktsignals 64 erzeugt worden sind, besteht darin, daß beim Auftreten der ansteigenden Flanke D1 des 66 MHz- Taktsignals 62 das Signal (Schneller Pfad) 82 weggenom­ men wird, was den Multiplexer 112 veranlaßt, das auf der Leitung 110 präsentierte Eingangssignal auf der Ausgangslei­ tung 114 auszugeben. Dementsprechend wird in Erwiderung des Wegnehmens des Signals (Schneller Pfad) 82 bei dem Punkt 91 das Signal (Signal C_D) 72 (d. h. das verzögerte Signal) aus dem Multiplexer 112 auf Leitung 114 zu der 66 MHz-Taktdomäne 92 weitergeleitet. Das Signal (Signal C_D) 72 kann dann durch die Logik 130 durchgeleitet und als Eingangssignal dem Flip-Flop 134 zur Verfügung gestellt werden. Das Signal (Signal C_D) 72 wird dann am Flip-Flop 134 in Abhängigkeit von der ansteigenden Flanke D1 des 66 MHz-Taktes 62 latch­ gespeichert, um das latch-gespeicherte Signal (Signal C_LD1) 74 auf der Ausgangsleitung 136 zu erzeugen.
Es ist somit klar, daß zwei "Pfade" für die Übertragung eines Signals aus der schnellen Taktdomäne in die langsame Taktdomäne existieren und daß die Bestimmung darüber, wel­ cher Pfad ausgewählt wird, davon abhängt, welche ansteigende Flanke des schnellen Taktsignals verwendet wird, um ein Si­ gnal in der schnellen Taktdomäne in einem Latch zu spei­ chern. Insbesondere dann, wenn das Signal aus einer ersten ansteigenden Flanke des schnellen Taktsignals (z. B. der Taktflanke A0) erzeugt wird, welche mit der ansteigenden Flanke des langsamen Signals zusammenfällt, wird dieses Si­ gnal in der langsamen Taktdomäne auf der Taktflanke E0 latch-gespeichert. Die Verzögerung zwischen den Taktflanken A0 und E0 ist beispielsweise 15 ns und bildet somit einen langsamen "Pfad". Im Unterschied dazu wird dann, wenn das Signal in der schnellen Taktdomäne aus einer zweiten anstei­ genden Flanke des schnellen Taktsignals (z. B. der Taktflanke C0) erzeugt wird, welche nicht mit einer ansteigenden Flanke des langsamen Taktsignals koinzident ist, dieses Signal in der langsamen Taktdomäne auf der Taktflanke D1 latch-gespei­ chert. Die Verzögerung zwischen den Taktflanken C0 und D1 ist beispielsweise 10 ns und bildet somit einen schnellen "Pfad".
Es wird jetzt auf die Fig. 4 und 5 Bezug genommen, in denen ein Verfahren und eine Einrichtung zum Übertragen ei­ nes Signals zwischen einer langsamen (oder tieferfrequenten) Taktdomäne und einer schnellen (oder höherfrequenten) Takt­ domäne beschrieben ist, wobei die schnelle und die langsame Frequenz synchronisiert sind und ein nicht-ganzzahliges Fre­ quenzverhältnis aufweisen. Insbesondere wird ein Ausfüh­ rungsbeispiel der Erfindung für die Übertragung eines Si­ gnals aus einer 100 MHz-Taktdomäne 94 in eine 66 MHz-Taktdo­ mäne 92 beschrieben und veranschaulicht. Fig. 5 veranschau­ licht eine Übertragungsschaltung 200, welche bei einem Aus­ führungsbeispiel in der Übertragungslogik 38 der Steuerein­ richtung 16, wie sie in Fig. 1 gezeigt ist, zum Durchführen von Übertragungsoperationen enthalten sein kann. Es wird auf die Fig. 4 und 5 Bezug genommen; ein an ein Flip-Flop 206 auf einer Eingangsleitung 202 angelegtes Eingangssignal wird abgetastet und auf einer ansteigenden Flanke D0 des 66 MHz- Taktsignals 62 latch-gespeichert, um ein 66 MHz-Signal 154 auf Leitung 208 in der 66 MHz-Taktdomäne zu erzeugen. Es sei angemerkt, daß die ansteigende Flanke D0 des 66 MHz-Taktsi­ gnals 62 im wesentlichen mit der ansteigenden Flanke A0 des 100 MHz-Taktsignals 64 zusammenfällt (koinzident ist). Ein bestimmtes Maß eines Taktversatzes (z. B. 1,25 ns) kann sich jedoch bei den Taktflanken A0 und D0, welche nicht exakt zu­ sammenfallen, ergeben. Das Signal 154 (66 MHz_sig1) auf Lei­ tung 208 wird dann aus der 66 MHz-Taktdomäne 92 zu der 100 MHz- Taktdomäne 94 weitergeleitet und bildet ein D-Eingangs­ signal zu einem Flip-Flop 210. Das Flip-Flop 210 wird durch das 100 MHz-Taktsignal 64 getaktet und speichert in Abhän­ gigkeit von der ansteigenden Flanke B0 des 100 MHz-Taktsi­ gnals 64 das Signal (66 MHz_sig1) 154, um das 100 MHz-Signal (100 MHz_sig1) 156 zu erzeugen, wie es bei 157 angezeigt ist.
Es sei angemerkt, daß ein Maskensignal (100 MHz_mask) 152 bei den zusammenfallenden ansteigenden Flanken A0 und D0 angelegt wird. Das Maskensignal (100 MHz_mask) 152 wird an­ gelegt, um zu verhindern, daß das Signal (66 MHz_sig1) 154 auf der ansteigenden Flanke A0 des 100 MHz-Taktsignals 64 bei Situationen latch-gespeichert wird, bei denen der Takt­ versatz zwischen den Taktsignalen 62 und 64 ausreichend groß ist, so daß dies anderenfalls auftreten könnte. In dem Fall beispielsweise, daß die Flanke A0 relativ zur Flanke D0 durch eine Zeitdauer verzögert würde, die größer als die Zeitdauer 86 ist (wobei die Zeitdauer 86 geringer als die Zeitdauer 89 ist), würde das Signal (66 MHz_sig1) 154 in die 100 MHz-Domäne 94 durch die Flanke A0 und nicht durch B0 latch-gespeichert werden.
Insgesamt bewirkt das Maskensignal (100 MHz_mask) 152, daß das Flip-Flop 210 für eine vorgegebene Dauer nach dem Auftreten der zusammenfallenden ansteigenden Flanken der Taktsignale 62 und 64 gesperrt wird, um zu vermeiden, daß ein in der 66 MHz-Taktdomäne aus der ansteigenden Flanke D0 erzeugtes Signal in der 100 MHz-Taktdomäne auf der anstei­ genden Flanke A0 latch-gespeichert wird. Dementsprechend kann die Maskenschaltung 153 eine beliebige Anordnung von Schaltungen zum Erfassen oder Vorhersagen zusammenfallender Flanken der Taktsignale 62 und 64 aufweisen. Bei dem veran­ schaulichten Ausführungsbeispiel wird das Maskensignal 154 durch die Maskenschaltung 153 erzeugt, welche das 100 MHz- Taktsignal 64 und ein (nicht gezeigtes) PhaseC-Signal als Eingangssignale empfängt. Das Maskensignal 152 kann bei­ spielsweise in Abhängigkeit vom Beginn einer dritten Periode 84c des 100 MHz-Taktsignals, welche der ansteigenden Flanke vorhergeht, angelegt werden.
Das 66 MHz-Signal 156 kann aus dem Flip-Flop 210 auf der Leitung 212 zur Logik 214 weitergeleitet werden, welche die Wirkung der Verzögerung des Signals 156 durch eine vorgege­ bene Maximalzeit haben kann. Bei dem Ausführungsbeispiel der Erfindung ist diese Maximalzeit 10 ns. Die Logik 214 kann eine beliebige Logik enthalten, welche die spezifizierten Verzögerungskriterien erfüllt.
Aus der Logik 214 wird das Signal 156 zu dem Flip-Flop 218 über die Leitung 216 weitergeleitet. Das Flip-Flop 218 und die Logik 214 bilden eine Zustandsmaschine in der 66 MHz- Taktdomäne.
Kehren wir erneut zu Fig. 4 zurück; in Erwiderung einer zweiten ansteigenden Flanke E0, welche den Beginn einer zweiten Taktperiode des 66 MHz-Taktsignals 62 markiert, speichert das Flip-Flop 206 ein zweites auf Leitung 202 an­ gelegtes Eingangssignal zwischen. In Abhängigkeit von dem Latch-Speichern des Eingangssignals gibt das Flip-Flop 206 ein 66 MHz-Signal 158 aus, welches auf Leitung 208 zu dem D- Eingang des Flip-Flop 210 weitergeleitet wird. Das Flip-Flop 210 speichert dann das Signal 158 in Abhängigkeit von der ansteigenden Flanke C0 des 100 MHz-Taktsignals zwischen, um ein 100 MHz-Signal 160 auf Leitung 212 zu erzeugen. Man be­ achte, daß das Maskensignal 152 nicht für Signale angelegt wird, die aus der ansteigenden Flanke E0 erzeugt werden, da diese Flanke sich nicht in der Nähe einer ansteigenden Flanke des 100 MHz-Taktsignals 64 befindet. Es gibt demzu­ folge keine Möglichkeit, daß das Signal 158 in die 100 MHz- Domäne infolge eines Taktversatzes, welcher zwischen den Taktsignalen 62 und 64 vorhanden sein kann, nach irgendeiner anderen Flanke als der Flanke C0 latch-gespeichert werden kann.
Das Signal 160 bleibt bis hinter die ansteigende Flanke A1 des 100 MHz-Taktsignals angelegt und wird in Abhängigkeit von der ansteigenden Flanke B1 des Taktsignals 64 weggenom­ men.
Somit wurden ein Verfahren und eine Einrichtung zum Wei­ terleiten eines Signals zwischen synchronen Taktdomänen be­ schrieben.

Claims (34)

1. Ein Verfahren zum Senden eines Signals aus einer er­ sten Taktdomäne in eine zweite Taktdomäne, umfassend:
Erzeugen eines ersten und eines zweiten Taktsignals zum Takten der ersten bzw. der zweiten Taktdomäne, wobei die Taktsignale im wesentlichen synchron sind und jeweils Fre­ quenzen aufweisen, welche nicht-ganzzahlige Vielfache sind; und
Hindern eines ersten Signals, das in der ersten Taktdo­ mäne in Abhängigkeit von einem Übergang des ersten Taktsi­ gnals, der im wesentlichen koinzident mit einem Übergang des zweiten Taktsignals ist, erzeugt worden ist, daran, in der zweiten Domäne in Abhängigkeit von dem Übergang des zweiten Taktsignals latch-gespeichert zu werden.
2. Das Verfahren nach Anspruch 1, wobei das erste Takt­ signal eine höhere Frequenz als das zweite Taktsignal hat, umfassend:
Erzeugen eines zweiten Signals in der ersten Taktdomäne, wobei das zweite Signal aus dem ersten Signal abgeleitet wird und relativ zu dem ersten Signal um eine vorgegebene Dauer verzögert wird;
Feststellen, ob das erste Signal in Erwiderung des Über­ gangs des ersten Taktsignals erzeugt worden ist; und
Ableiten eines dritten Signals in der zweiten Taktdomäne aus dem zweiten Signal, wenn dies der Fall ist, und Ableiten des dritten Signals in der zweiten Taktdomäne aus dem ersten Signal, wenn dies nicht der Fall ist.
3. Das Verfahren nach Anspruch 2, wobei die vorgegebene Dauer größer als ein maximaler Taktversatz zwischen dem er­ sten und dem zweiten Taktsignal ist.
4. Das Verfahren nach Anspruch 2, wobei das Ableiten des dritten Signals in der zweiten Taktdomäne das Latch- Speichern entweder des ersten oder zweiten Signals unter Verwendung eines durch das zweite Taktsignal getakteten Latch umfaßt.
5. Das Verfahren nach Anspruch 2, umfassend das Erzeu­ gen eines Auswahlsignals, um das erste oder das zweite Si­ gnal auszuwählen, damit es an die zweite Taktdomäne weiter­ geleitet wird.
6. Das Verfahren nach Anspruch 5, wobei N Perioden des ersten Taktsignals M Perioden des zweiten Taktsignals ent­ sprechen, eine erste Periode des ersten Taktsignals gleich­ zeitig mit einer ersten Periode des zweiten Taktsignals be­ ginnt und das Auswahlsignal in Abhängigkeit vom Beginn der N-ten Periode des ersten Taktsignals angelegt wird.
7. Das Verfahren nach Anspruch 1, wobei das erste Takt­ signal eine geringere Frequenz als das zweite Taktsignal aufweist, wobei das Verfahren das Sperren eines Latch-Spei­ chers in der zweiten Taktdomäne für eine vorgegebene Zeit­ dauer umfaßt, so daß das Latch daran gehindert wird, das er­ ste Signal in der zweiten Taktdomäne in Abhängigkeit von dem Übergang des zweiten Taktsignals zwischenzuspeichern.
8. Das Verfahren nach Anspruch 7, wobei die vorgegebene Zeitdauer größer als ein maximaler Taktversatz zwischen dem ersten und dem zweiten Taktsignal ist.
9. Schaltung zum Weiterleiten eines Signals aus einer ersten Taktdomäne zu einer zweiten Taktdomäne, wobei die Schaltung aufweist:
erste und zweite Taktsignalgeneratoren zum Erzeugen ei­ nes ersten und eines zweiten Taktsignals, die im wesentli­ chen synchron sind und jeweils Frequenzen aufweisen, welche nicht-ganzzahlige Vielfache sind; und
eine Verhinderungsschaltung zum Hindern eines ersten Si­ gnals, das in der ersten Taktdomäne in Abhängigkeit von ei­ nem Übergang des ersten Taktsignals, der im wesentlichen mit einem Übergang des zweiten Taktsignals koinzident ist, er­ zeugt wird, daran, in der zweiten Taktdomäne in Abhängigkeit von dem Übergang des zweiten Taktsignals latch-gespeichert zu werden.
10. Die Schaltung nach Anspruch 9, wobei das erste Takt­ signal eine höhere Frequenz als das zweite Taktsignal auf­ weist, wobei die Verhinderungsschaltung aufweist:
eine erste Schaltung zum Erzeugen eines zweiten Signals in der ersten Taktdomäne, wobei das zweite Signal aus dem ersten Signal abgeleitet und relativ zu dem ersten Signal um eine vorgegebene Dauer verzögert ist; und
eine zweite Schaltung zum Bestimmen, ob das erste Signal in Abhängigkeit vom Übergang des ersten Taktsignals erzeugt worden ist, und zum Ableiten eines dritten Signals in der zweiten Taktdomäne aus dem zweiten Signal, wenn dies der Fall ist, und zum Ableiten des dritten Signals in der zwei­ ten Taktdomäne aus dem ersten Signal, wenn dies nicht der Fall ist.
11. Die Schaltung nach Anspruch 10, wobei die vorgegebe­ ne Dauer größer als ein maximaler Taktversatz zwischen dem ersten und dem zweiten Taktsignal ist.
12. Die Schaltung nach Anspruch 10, wobei die erste Schaltung aufweist:
ein mit dem ersten Taktsignalgenerator gekoppeltes Latch zum Latch-Speichern eines Eingangssignalzustands und zum Ausgeben des ersten Signals in Übereinstimmung mit dem latch-gespeicherten Zustand des Eingangssignals; und
ein mit dem Latch gekoppeltes Verzögerungselement zum Empfangen des ersten Signals und zum Ausgeben des zweiten Signals derart, daß das zweite Signal in bezug auf das erste Signal um die vorgegebene Dauer verzögert ist.
13. Die Schaltung nach Anspruch 10, wobei die zweite Schaltung aufweist:
eine Bestimmungsschaltung zum Ausgeben eines Periodensi­ gnals, welches zwischen einer ersten Periode des ersten Taktsignals und einer weiteren Periode des ersten Taktsi­ gnals differenziert, wobei die erste Periode mit dem Über­ gang des ersten Taktsignals beginnt;
einen mit der Bestimmungsschaltung und zum Empfangen des ersten und zweiten Signals gekoppelten Multiplexer zum Aus­ wählen entweder des ersten oder des zweiten Signals als ein weitergeleitetes Signal, wobei die Auswahl in Abhängigkeit von dem Periodensignal durchgeführt wird; und
ein mit dem Multiplexer gekoppeltes Latch zum Latch- Speichern des weitergeleiteten Signals bei Beginn einer er­ sten Taktperiode des zweiten Taktsignal, um das dritte Si­ gnal zu erzeugen.
14. Die Schaltung nach Anspruch 9, wobei das erste Takt­ signal eine geringere Frequenz als das zweite Taktsignal hat, wobei die Verhinderungsschaltung aufweist:
eine Maskenschaltung zum Anlegen eines Maskensignals über eine Zeitdauer, die den Übergängen des ersten und zwei­ ten Taktsignals entspricht; und
ein mit der Maskenschaltung gekoppeltes Latch zum Latch- Speichern des ersten Signals in der zweiten Taktdomäne, wo­ bei das Latch durch das Anlegen des Maskensignals gesperrt wird.
15. Die Schaltung nach Anspruch 14, wobei die Verhinde­ rungsschaltung ferner eine Bestimmungsschaltung enthält, welche zwischen Perioden des zweiten Taktsignals differen­ ziert, wobei die Bestimmungsschaltung mit der Maskenschal­ tung gekoppelt ist und ein Periodensignal ausgibt, das eine Periode des zweiten Taktsignals anzeigt, die dem Übergang des Signals unmittelbar vorhergeht, wobei die Maskenschal­ tung das Maskensignal in Abhängigkeit von dem Periodensignal anlegt.
16. Eine Steuereinrichtung zur Verwendung in einem Com­ putersystem, wobei die Steuereinrichtung aufweist:
eine in einer ersten Taktdomäne betreibbare erste Schal­ tung, die durch ein erstes Taktsignal getaktet wird;
eine in einer zweiten Taktdomäne betreibbare zweite Schaltung, die durch ein zweites Taktsignal getaktet wird, wobei das erste und das zweite Taktsignal im wesentlichen synchron sind und jeweils Frequenzen aufweisen, welche nicht-ganzzahlige Vielfache sind; und
eine Verhinderungsschaltung zum Hindern eines ersten Si­ gnals, das in der ersten Taktdomäne in Abhängigkeit von ei­ nem Übergang des ersten Taktsignals, der im wesentlichen mit einem Übergang des zweiten Taktsignals koinzident ist, er­ zeugt worden ist, daran, in der zweiten Taktdomäne in Abhän­ gigkeit von dem koinzidenten Übergang des zweiten Taktsi­ gnals latch-gespeichert zu werden.
17. Die Steuereinrichtung nach Anspruch 16, wobei das erste Taktsignal eine höhere Frequenz als das zweite Taktsi­ gnal hat und die Verhinderungsschaltung aufweist:
eine Verzögerungsschaltung zum Erzeugen eines zweiten Signals in der ersten Taktdomäne, wobei das zweite Taktsi­ gnal aus dem ersten Signal abgeleitet und in bezug auf das erste Signal um eine vorgegebene Dauer verzögert ist; und
eine Bestimmungsschaltung zum Bestimmen, ob das erste Signal in Abhängigkeit von dem koinzidenten Übergang des er­ sten Taktsignals erzeugt worden ist, und zum Ableiten eines dritten Signals in der zweiten Taktdomäne aus dem zweiten Signal, wenn dies der Fall ist, und zum Ableiten des dritten Signals in der zweiten Taktdomäne aus dem ersten Signal, wenn dies nicht der Fall ist.
18. Die Steuereinrichtung nach Anspruch 17, wobei die Verzögerungsschaltung aufweist:
ein mit dem ersten Taktsignalgenerator gekoppeltes Latch zum Latch-Speichern eines Eingangssignalzustands und zum Ausgeben des ersten Signals in Übereinstimmung mit dem latch-gespeicherten Zustand des Eingangssignals; und
ein mit dem Latch gekoppeltes Verzögerungselement zum Empfangen des ersten Signals und zum Ausgeben des zweiten Signals derart, daß das zweite Signal relativ zu dem ersten Signal um die vorgegebene Dauer verzögert wird.
19. Die Steuereinrichtung nach Anspruch 17, wobei die Bestimmungsschaltung aufweist:
eine Phasenschaltung zum Ausgeben eines Periodensignals, welches zwischen der ersten Periode und einer weiteren Peri­ ode des ersten Taktsignals differenziert;
einen mit der Phasenschaltung und zum Empfangen des er­ sten und des zweiten Signals gekoppelten Multiplexer zum Auswählen entweder des ersten oder des zweiten Signals als ein weitergeleitetes Signal in Abhängigkeit von dem Peri­ odensignal; und
ein mit dem Multiplexer gekoppeltes Latch zum Latch- Speichern des weitergeleiteten Signals bei Beginn einer er­ sten Taktperiode des zweiten Taktsignals, um das dritte Si­ gnal zu erzeugen.
20. Die Steuereinrichtung nach Anspruch 16, wobei die erste Schaltung eine erste Schnittstelle aufweist, die mit einem ersten Bus gekoppelt werden soll, und die zweite Schaltung eine zweite Schnittstelle aufweist, die mit einem zweiten Bus gekoppelt werden soll.
21. Die Steuereinrichtung nach Anspruch 20, wobei der erste Bus mit einem Mehrzweckprozessor eines Computersystems gekoppelt ist und der zweite Bus mit einem Graphikprozessor des Computersystems gekoppelt werden soll.
22. Die Steuereinrichtung nach Anspruch 16, wobei das erste Taktsignal eine geringere Frequenz als das zweite Taktsignal hat, wobei die Verhinderungsschaltung aufweist:
eine Maskenschaltung zum Anlegen eines Maskensignals über eine Zeitdauer, die den koinzidenten Übergängen des er­ sten und des zweiten Taktsignals entspricht; und
ein mit der Maskenschaltung gekoppeltes Latch zum Latch- Speichern des ersten Signals in der zweiten Taktdomäne, wo­ bei das Latch durch das Anlegen des Maskensignals gesperrt wird.
23. Die Steuereinrichtung nach Anspruch 22, wobei die Verhinderungsschaltung ferner eine Bestimmungsschaltung auf­ weist, welche zwischen den jeweiligen Perioden des zweiten Taktsignals differenziert, wobei die Bestimmungsschaltung mit der Maskenschaltung gekoppelt ist und ein Periodensignal ausgibt, das die Periode des zweiten Taktes anzeigt, die dem koinzidenten Übergang unmittelbar vorhergeht, wobei die Mas­ kenschaltung das Maskensignal in Abhängigkeit von dem Peri­ odensignal anlegt.
24. Ein Computersystem, aufweisend:
einen ersten Prozessor;
einen zweiten Prozessor;
eine mit dem ersten Prozessor über einen ersten Bus und mit dem zweiten Prozessor über einen zweiten Bus gekoppelte Steuereinrichtung, wobei die Steuereinrichtung enthält:
eine mit dem ersten Bus gekoppelte und in einer ersten Taktdomäne, die durch ein erstes Taktsignal getaktet wird, betreibbare erste Schnittstelle;
eine mit dem zweiten Bus gekoppelte und in einer zweiten Taktdomäne, die durch ein zweites Taktsignal getak­ tet wird, betreibbare zweite Schnittstelle, wobei das erste und das zweite Taktsignal im wesentlichen synchron sind und jeweils Frequenzen aufweisen, welche nicht-ganzzahlige Viel­ fache sind; und
eine Verhinderungsschaltung zum Hindern eines er­ sten Signals, das in der ersten Taktdomäne in Abhängigkeit von einem Übergang des ersten Taktsignals, der im wesentli­ cher koinzident mit einem Übergang des zweiten Taktsignals ist, erzeugt wurde, daran, in der zweiten Taktdomäne in Ab­ hängigkeit von dem koinzidenten Übergang des zweiten Taktsi­ gnals latch-gespeichert zu werden.
25. Das Computersystem nach Anspruch 24, wobei der erste Prozessor ein Mehrzweckprozessor und der zweite Prozessor ein Graphikprozessor ist.
26. Ein Verfahren zum Übertragen eines Signals aus einer ersten Taktdomäne in eine zweite Taktdomäne, wobei das Ver­ fahren umfaßt:
Erzeugen eines ersten und eines zweiten Taktsignals zum Takten der ersten bzw. der zweiten Taktdomäne; und
Hindern eines in der ersten Taktdomäne erzeugten Signals daran, in der zweiten Taktdomäne beim Übergang des zweiten Taktsignals latch-gespeichert zu werden, wenn der Übergang des zweiten Taktsignals innerhalb einer vorgegebenen Zeit­ dauer in Bezug auf den Übergang des ersten Taktsignals auf­ tritt.
27. Das Verfahren nach Anspruch 26, wobei die vorgegebe­ ne Zeitdauer länger als eine maximale Taktversatzdauer zwi­ schen dem ersten und dem zweiten Taktsignal ist.
28. Das Verfahren nach Anspruch 26, wobei das erste und das zweite Taktsignal im wesentlichen synchron sind und je­ weils Frequenzen aufweisen, die nicht-ganzzahlige Vielfache voneinander sind.
29. Das Verfahren nach Anspruch 28, wobei das erste und das zweite Taktsignal Frequenzen von 100 MHz bzw. 66 MHz aufweisen.
30. Ein Computersystem, aufweisend:
einen in einer ersten Taktdomäne, die durch ein erstes Taktsignal getaktet wird, betreibbaren ersten Bus;
einen in einer zweiten Taktdomäne, die durch ein zweites Taktsignal getaktet wird, betreibbaren zweiten Bus; und
eine Signalübertragungsschaltung zum Übertragen von Si­ gnalen zwischen der ersten und der zweiten Taktdomäne und zum Hindern eines in der ersten Taktdomäne erzeugten Signals daran, in der zweiten Taktdomäne bei einem Übergang des zweiten Taktsignals, der innerhalb einer vorgegebenen Zeit­ dauer eines Übergangs des ersten Taktsignals auftritt, latch-gespeichert zu werden.
31. Das Computersystem nach Anspruch 30, wobei die vor­ gegebene Zeitdauer länger als eine zulässige Taktversatzdau­ er zwischen dem ersten und dem zweiten Taktsignal ist.
32. Das Computersystem nach Anspruch 30, wobei der erste Bus ein Host-Bus und der zweite Bus ein AGP-Bus ist.
33. Das Computersystem nach Anspruch 30, wobei das erste und das zweite Taktsignal im wesentlichen synchron sind und jeweils Frequenzen aufweisen, die nicht-ganzzahlige Vielfa­ che voneinander sind.
34. Das Computersystem nach Anspruch 33, wobei das erste und das zweite Taktsignal jeweils Frequenzen von 100 MHz bzw. 66 MHz aufweisen.
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