DE19809554B4 - silicon carbide semiconductor device - Google Patents

silicon carbide semiconductor device Download PDF

Info

Publication number
DE19809554B4
DE19809554B4 DE19809554A DE19809554A DE19809554B4 DE 19809554 B4 DE19809554 B4 DE 19809554B4 DE 19809554 A DE19809554 A DE 19809554A DE 19809554 A DE19809554 A DE 19809554A DE 19809554 B4 DE19809554 B4 DE 19809554B4
Authority
DE
Germany
Prior art keywords
silicon carbide
region
type
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19809554A
Other languages
German (de)
Other versions
DE19809554A1 (en
Inventor
Rajesh Kariya Kumar
Tsuyoshi Kariya Yamamoto
Shoichi Kariya Onda
Mitsuhiro Kariya Kataoka
Kunihiko Kariya Hara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP25907697A external-priority patent/JP3385938B2/en
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE19809554A1 publication Critical patent/DE19809554A1/en
Application granted granted Critical
Publication of DE19809554B4 publication Critical patent/DE19809554B4/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

Halbleitervorrichtung, die aufweist:
ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das einkristallines Siliziumkarbid und eine Siliziumkarbidepitaxieschicht des ersten Leitfähigkeitstyps aufweist, welche auf der Hauptseite des Halbleitersubstrats ausgebildet ist;
einen ersten Halbleiterbereich, der auf der Siliziumkarbidepitaxieschicht ausgebildet ist und Siliziumkarbid eines zweiten Leitfähigkeitstyps aufweist;
einen zweiten Halbleiterbereich, der auf dem ersten Halbleiterbereich ausgebildet ist, Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und durch den ersten Halbleiterbereich von der Siliziumkarbidepitaxieschicht des ersten Leitfähigkeitstyps getrennt ist;
einen dritten Halbleiterbereich, der auf dem ersten Halbleiterbereich ausgebildet ist, der mit der Siliziumkarbidepitaxieschicht und dem zweiten Halbleiterbereich verbunden ist, der Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und einen höheren Widerstand als das Halbleitersubstrat aufweist; und
eine Gateelektrode, die mit einer sich dazwischen befindenden Isolationsschicht auf dem dritten Halbleiterbereich ausgebildet ist, wobei
die Dicke des dritten Halbleiterbereichs eine derartige Dicke ist, daß eine vollständige Verarmung auftritt, wenn keine Spannung an die Gateelektrode angelegt ist.Semiconductor device comprising:
a semiconductor substrate of a first conductivity type comprising single crystal silicon carbide and a silicon carbide epitaxial layer of the first conductivity type formed on the main side of the semiconductor substrate;
a first semiconductor region formed on the silicon carbide epitaxial layer and having silicon carbide of a second conductivity type;
a second semiconductor region formed on the first semiconductor region, having silicon carbide of the first conductivity type and separated by the first semiconductor region from the silicon carbide epitaxial layer of the first conductivity type;
a third semiconductor region formed on the first semiconductor region connected to the silicon carbide epitaxial layer and the second semiconductor region having silicon carbide of the first conductivity type and having a higher resistance than the semiconductor substrate; and
a gate electrode formed with an insulating layer interposed therebetween on the third semiconductor region, wherein
the thickness of the third semiconductor region is such a thickness that complete depletion occurs when no voltage is applied to the gate electrode.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft eine Siliziumkarbid-(SiC-)Halbleitervorrichtung, wie zum Beispiel einen Isolierschicht-Feldeffekttransistor und insbesondere einen vertikalen Hochleistungs-MOSFET bzw. -Metalloxidhalbleiter-Feldeffekttransistor.The The present invention relates to a silicon carbide (SiC) semiconductor device. such as an insulated gate field effect transistor and in particular a vertical high-power MOSFET or metal oxide semiconductor field effect transistor.

Allgemein ist eine breite Vielfalt von vertikalen MOS-Transistoren und anderen Vorrichtungen bekannt, welche SiC verwenden. Beispiele beinhalten diejenigen, die in der JP 04-239778 A , der US-5 323 040 A und Shenoy et al., "High – Voltage Druble – Implanted Power MOSFET'S in 6H-Sic", In: IEEE Electron Device Letters, Vol. Nr. 3, Seiten 93 bis 95, beschrieben sind. Die in diesen Druckschriften offenbarten vertikalen MOS-Transistoren sind mit hochqualitativen Materialien für eine hohe Durchbruchspannung und einen niedrigen Durchlaßwiderstand verglichen mit aus Silizium ausgebildeten MOS-Transistoren aufgebaut.In general, a wide variety of vertical MOS transistors and other devices using SiC are known. Examples include those listed in the JP 04-239778 A , of the U.S. 5,323,040A and Shenoy et al., "High Voltage Druble - Implanted Power MOSFETs in 6H-Sic", In: IEEE Electron Device Letters, Vol. No. 3, pp. 93-95. The vertical MOS transistors disclosed in these references are constructed with high quality materials for high breakdown voltage and low on-resistance as compared to MOS transistors formed of silicon.

Aus der JP 55-121681 A ist ein VMOSFET aus Si bekannt, in welchem ein FET, der einen Kanal aufweist, der durch Inversion einer Schicht eines P-Typs ausgebildet ist, um Hochfrequenzcharakteristiken zu verbessern, in Reihe mit einem FET kontaktiert und geschaltet ist, der eine Schicht eines n-Typs aufweist, um die Verbindungskapazität zu verringern, und in welchem der Strom des FETs durch invertieren der Schicht des P-Typs geschaltet wird.From the JP 55-121681 A For example, there is known a VMOSFET of Si in which an FET having a channel formed by inversion of a P-type layer to improve high-frequency characteristics is contacted and connected in series with a FET having a n-type layer. Type, in order to reduce the connection capacitance, and in which the current of the FET is switched by inverting the P-type layer.

Es ist eine Aufgabe der vorliegenden Erfindung, einen Siliziumkarbid-MOS-Transistor zu schaffen, welcher vollen Gebrauch von den Charakteristiken von SiC macht, um noch einen niedrigeren Durchlaßwiderstand und noch eine höhere Durchbruchspannung als SiC-MOS-Transistoren im Stand der Technik zu erzielen, und welcher für einen einfacheren Gebrauch ausgelegt ist.It It is an object of the present invention to provide a silicon carbide MOS transistor What full use of the characteristics of SiC to give even lower on-resistance and even higher breakdown voltage as SiC-MOS transistors to achieve in the prior art, and for easier use is designed.

Diese Aufgabe wird erfindungsgemäß mittels den in Anspruch 1 angegebenen Maßnahmen gelöst.These The object is achieved by means of solved the measures specified in claim 1.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.Further advantageous embodiments of the present invention are the subject the dependent claims.

Gemäß Anspruch 1 ist der dritte Halbleiterbereich (die dünne Kanalepitaxieschicht) verarmt und weist eine normalerweise ausgeschaltete Charakteristik auf, wenn keine Spannung an die Gateelektrode angelegt ist. Zu derartigen Zeiten muß der dritte Halbleiterbereich die verarmte Schicht aufweisen, die sich über die volle Breite zwischen dem ersten Halbleiterbereich und dem Gateisolationsfilm ausdehnt, um eine normalerweise ausgeschaltete Charakteristik aufzuweisen, aber es ist nicht notwendig, daß sich die verarmte Schicht vollständig über die gesamte Länge des dritten Halbleiterbereichs ausdehnt. Genauer gesagt ist die Verarmung des dritten Halbleiterbereichs dort nicht notwendig, wo sich der dritte Halbleiterbereich zu dem zweiten Halbleiterbereich oder dem Bereich ausdehnt, der die Siliziumkarbidepitaxieschicht des ersten Leitfähigkeitstyps berührt (Driftbereich).According to claim 1, the third semiconductor region (the thin channel epitaxial layer) is depleted and has a normally off characteristic, when no voltage is applied to the gate electrode. To such Times must be third semiconductor region having the depleted layer extending over the full width between the first semiconductor region and the gate insulating film expands to exhibit a normally-off characteristic, but it is not necessary for that the depleted layer completely over the whole length of the third semiconductor region. More precisely, that is Depletion of the third semiconductor region is not necessary where the third semiconductor region to the second semiconductor region or the area that covers the silicon carbide epitaxial layer of the first conductivity type touched (drift area).

Bei dem zuvor beschriebenen Aufbau wird, wenn eine Spannung an die Gateelektrode angelegt wird, um ein elektrisches Feld auf der Gateisolationsschicht auszubilden, ein Kanal eines Anreicherungstyps auf den dritten Halbleiterbereich (die dünne Kanalepitaxieschicht) induziert und fließen die Ladungsträger zwischen der Sourceelektrode und der Drainelektrode (das heißt, ein eingeschalteter Zustand wird erzielt).at As described above, when a voltage is applied to the gate electrode is applied to an electric field on the gate insulation layer form a channel of an enrichment type on the third semiconductor region (the thin one Kanalepitaxieschicht) induces and flow the charge carriers between the Source electrode and the drain electrode (that is, an on state is achieved).

Dieser Aufbau kann das Problem einer niedrigen Kanalbeweglichkeit eines SiC-Leistungstransistors eines Inversionstyps im Stand der Technik lösen, da die Vorrichtung als ein Anreicherungstyp arbeitet. Es ist festgestellt worden, daß in elektronischen Vorrichtungen aus Si die Anreicherungsschichtkanalbeweglichkeit viel höher als die Inversionsschichtkanalbeweglichkeit ist (siehe zum Beispiel S. C. Sun et al., IEEE Transactions an Electron Device, Bd. ED-27, Seite 1497, 1980). Das gleiche gilt für auf MOS basierende SiC-Leistungsvorrichtungen. Eine große Verringerung des Durchlaßwiderstands kann ebenso für SiC-Leistungsvorrichtungen eines Anreicherungstyps erwartet werden.This Construction can solve the problem of low channel mobility SiC power transistor of an inversion type in the prior art to solve, because the device works as an enhancement type. It is stated been that in Si Si enrichment layer channel mobility much higher than is the inversion layer channel mobility (see for example S.C. Sun et al., IEEE Transactions on Electron Device, Vol. ED-27, Page 1497, 1980). The same applies to MOS-based SiC power devices. A big Reduction of the on-resistance can as well for SiC power devices of an enrichment type can be expected.

Die normalerweise ausgeschaltete Charakteristik des dritten Halbleiterbereichs wird durch wechselseitiges Verbinden der verarmten Schicht, welche sich zwischen der Gateelektrode und dem dritten Halbleiterbereich ausdehnt, und der verarmten Schicht zwischen dem zweiten Halbleiterbereich und dem dritten Halbleiterbereich erzielt. Daher lassen die Störstellenkonzentration und die Dicke des dritten Halbleiterbereichs und der zweite Halbleiterbereich und die Gateelektrode auch dann eine vollständige Verarmung der dritten Halbleiterschicht zu, wenn keine Spannung an die Gateelektrode angelegt ist, was daher zuläßt, daß eine normalerweise ausgeschaltete Charakteristik erzielt wird, so daß sie ähnlich einer normalerweise ausgeschalteten Vorrichtung im Stand der Technik verwendet werden kann.The normally off characteristic of the third semiconductor region is made by mutually connecting the depleted layer, which between the gate electrode and the third semiconductor region expands, and the depleted layer between the second semiconductor region and the third semiconductor region. Therefore, let the impurity concentration and the thickness of the third semiconductor region and the second semiconductor region and the gate electrode is also a complete depletion of the third one Semiconductor layer when no voltage is applied to the gate electrode is, which therefore allows one normally switched off characteristic is achieved so that it is similar to a normally off device used in the prior art can be.

Weiterhin werden die Störstellenkonzentration des ersten Halbleiterbereichs und die Störstellenkonzentration des dritten Halbleiterbereichs, in welchem der Kanal ausgebildet wird, unabhängig gesteuert, um eine Siliziumkarbidhalbleitervorrichtung mit einer hohen Durchbruchspannung, einem niedrigen Stromverlust und einer niedrigen Schwellwertspannung zu schaffen. Das heißt, die Störstellenkonzentration des ersten Halbleiterbereichs kann erhöht werden, so daß, während eine hohe Durchbruchspannung zwischen der Source und dem Drain aufrechterhalten wird, die Tiefe des ersten Halbleiterbereichs verkürzt werden kann, um den Sperrschichtfeldeffekt (JFET-Effekt) zu verringern. Außerdem kann dadurch, daß die Störstellenkonzentration des Kanals verringert werden kann, um den Effekt einer Störstellenstreuung während des Ladungsträgerflusses zu verringern, die Kanalbeweglichkeit erhöht werden. Als Ergebnis ist es möglich, eine Siliziumkarbidhalbleitervorrichtung mit einer hohen Durchbruchspannung und niedrigen Stromverlusten zu erzielen.Farther become the impurity concentration of the first semiconductor region and the impurity concentration of the third Semiconductor region in which the channel is formed, independently controlled, around a silicon carbide semiconductor device having a high breakdown voltage, a low current loss and a low threshold voltage to accomplish. This means, the impurity concentration of the first semiconductor region can be increased, so that while a maintained high breakdown voltage between the source and the drain is shortened, the depth of the first semiconductor region can to reduce the junction field effect (JFET effect). Furthermore can by the fact that the Impurity concentration of the Channel can be reduced to the effect of impurity scattering while the charge carrier flow to reduce the channel mobility. As a result is it possible, one Silicon carbide semiconductor device with a high breakdown voltage and to achieve low power losses.

Die Siliziumkarbidhalbleitervorrichtung ist ein planarer vertikaler Feldeffekttransistor, aber sie kann ebenso an planaren Transistoren oder Transistoren mit einem Graben angewendet werden.The Silicon carbide semiconductor device is a planar vertical one Field effect transistor, but it can also be connected to planar transistors or trench transistors.

Nachfolgend werden bevorzugte Ausgestaltungen der Halbleitervorrichtung des planaren Typs beschrieben.

  • (1) Die Hauptoberfläche des Siliziumkarbidhalbleitersubstrats ist eine (0001)-Si-Fläche, eine (0001)-C-Fläche, eine (1120)-a-Fläche oder eine (1100)-Prismafläche. Die (0001)-Si-Fläche oder die (1120)-a-Fläche ist für den niedrigen Übergangsoberflächenzustand des Siliziumkarbid/Isolatorübergangs bevorzugt.
  • (2) Die Dotierstoffkonzentration der Oberflächenkanalschicht ist nicht größer als die Dotierstoffkonzentrationen der Siliziumkarbidepitaxieschicht und des Basisbereichs.
  • (3) Die Gateelektrode weist ein erstes Austrittsarbeitspotential auf, der Basisbereich weist ein zweites Austrittsarbeitspotential auf, die Oberflächenkanalschicht weist ein drittes Austrittsarbeitspotential auf und die ersten, zweiten und dritten Austrittsarbeitspotentiale sind derart eingestellt, daß die Ladungsträger des ersten Leitfähigkeitstyps in der Oberflächenkanalschicht verarmt sind.
  • (4) Die ersten, zweiten und dritten Austrittsarbeitspotentiale sind derart eingestellt, daß die Ladungsträger des ersten Leitfähigkeitstyps in der Oberflächenkanalschicht verarmt sind, wenn sich die Gateelektrode bezüglich des Drainbereichs auf Nullpotential befindet.
  • (5) Die Oberflächenkanalschicht ist durch epitaktisches Wachstum oder Ionenimplantation ausgebildet.
  • (6) Die Oberflächenkanalschicht ist durch epitaktisches Wachstum ausgebildet und das Kristallsystem/polymorph des Siliziumkarbids, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, ist zu dem des Siliziumkarbids der Oberflächenkanalschicht unterschiedlich. Zum Beispiel ist das Siliziumkarbid, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, ein hexagonales System, während das Siliziumkarbid der Oberflächenkanalschicht ein kubisches System ist.
  • (7) Die Oberflächenkanalschicht ist durch epitaktisches Wachstum ausgebildet und das Siliziumkarbid, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, ist 6H-SiC, während das Siliziumkarbid der Oberflächenkanalschicht 3C-SiC ist. Unter Verwendung einer Oberflächenkanalschicht, die durch epitaktisches Wachstum ausgebildet ist, bei dem sich das Siliziumkarbidkristallsystem/polymorph, wie in Punkt (5) und (6), von dem der Basis unterscheidet, ist es möglich, eine Vorrichtung mit guten Charakteristiken und einer hohen Zuverlässigkeit zu verwirklichen.
  • (8) Ein Abschnitt des ersten Halbleiterbasisbereichs ist dicker hergestellt. Dies läßt zu, daß ein Durchbruch leichter auftritt.
  • (9) In der Siliziumkarbidhalbleitervorrichtung gemäß dem vorhergehenden Punkt (8) ist die Störstellenkonzentration des verdickten Bereichs des ersten Halbleiterbasisbereichs höher hergestellt als die Störstellenkonzentration der dünneren Bereiche. Dies erleichtert weiter einen Durchbruch.
  • (10) In der Siliziumkarbidhalbleitervorrichtung gemäß dem vorhergehenden Punkt (8) kann der verdickte Bereich des Basisbereichs unter dem Sourcebereich ausgebildet sein. Dies läßt eine gemeinsame Verwendung der Maske zum Ausbilden eines tiefen Basisbereichs und der Maske zum Ausbilden eines Sourcebereichs zur Herstellung zu.
  • (11) Eine Siliziumkarbidepitaxieschicht eines ersten Leitfähigkeitstyps, die eine niedrigere Dotierstoffkonzentration als das Halbleitersubstrat aufweist, wird auf der Hauptoberfläche des Halbleitersubstrats des ersten Leitfähigkeitstyps ausgebildet, welches aus einkristallinem Siliziumsubstrat besteht, und ein erster Basisbereich eines ersten Leitfähigkeitstyps, der eine vorbestimmte Tiefe aufweist, wird auf einem vorbestimmten Bereich des Oberflächenbereichs der Siliziumkarbidepitaxieschicht ausgebildet. Weiterhin wird eine Oberflächenkanalschicht des ersten Leitfähigkeitstyps, die aus Siliziumkarbid besteht, auf der Siliziumkarbidepitaxieschicht angeordnet, wird ein zweiter Basisbereich des zweiten Leitfähigkeitstyps mit einer größeren Tiefe als der erste Basisbereich auf einem vorbestimmten Bereich in dem ersten Basisbereich ausgebildet und wird dann die Maske zum Ausbilden eines zweiten Basisbereichs verwendet, um einen Sourcebereich des ersten Leitfähigkeitstyps, welcher eine flachere Tiefe als der erste Basisbereich aufweist, auf einem vorbestimmten Bereich des Oberflächenbereichs des ersten Basisbereichs auszubilden. Danach wird eine Gateelektrode auf der Oberfläche der Oberflächenkanalschicht mit einem sich dazwischen befindenden Gateisolationsfilm ausgebildet, während eine Sourceelektrode ausgebildet wird, die den Basisbereich und den Sourcebereich berührt. Daher ist es möglich, den Sourcebereich unter Verwendung der Maske zum Ausbilden eines zweiten Basisbereichs auszubilden, um eine Verwendung der Maske für beide Zwecke zuzulassen.
  • (12) In der Siliziumkarbidhalbleitervorrichtung gemäß dem vorhergehenden Punkt (8) ist der verdickte Bereich des Basisbereichs an einer Stelle ausgebildet, die den Sourcebereich nicht überlappt. Dies hilft, den Durchbruch zu verhindern.
  • (13) Die Oberflächenkanalschicht kann einen Abschnitt des zweiten Halbleitersourcebereichs überlappen. Dies läßt ein Aufweiten des Kontaktbereichs von dem zweiten Halbleitersourcebereich zu der Oberflächenkanalschicht zu.
  • (14) In der Halbleitervorrichtung des planaren Typs kann der Bereich der Oberflächenkanalschicht, welcher sich auf dem Oberflächenbereich der Siliziumkarbidepitaxieschicht befindet, mit einem niedrigeren Widerstand hergestellt werden als die Siliziumkarbidepitaxieschicht, um noch eine weitere Verringerung des Durchlaßwiderstands des MOSFET eines Anreicherungstyps zuzulassen. Der Durchlaßwiderstand des MOSFET wird durch den Kontaktwiderstand zwischen der Sourceelektrode und dem Sourcebereich, den Innenwiderstand des Sourcebereichs, den Anreicherungskanalwiderstand in dem Kanalbereich, der auf der Oberflächenkanalschicht ausgebildet ist, den Innenwiderstand des Anreicherungsdriftwiderstands der Oberflächenkanalschicht, den JFET-Widerstand des JFET-Bereichs, den Innenwiderstand der Epitaxieschicht, den Innenwiderstand des Halbleitersubstrats und den Kontaktwiderstand zwischen dem Halbleitersubstrat und der Drainelektrode bestimmt, deren Summe den Durchlaßwiderstand bildet.
Hereinafter, preferred embodiments of the semiconductor device of the planar type will be described.
  • (1) The main surface of the silicon carbide semiconductor substrate is a (0001) Si surface, a (0001) C surface, a (1120) a surface, or a (1100) prism surface. The (0001) Si area or the (1120) a area is preferred for the low transition surface state of the silicon carbide / insulator junction.
  • (2) The dopant concentration of the surface channel layer is not larger than the dopant concentrations of the silicon carbide epitaxial layer and the base region.
  • (3) The gate electrode has a first work function potential, the base region has a second work function potential, the surface channel layer has a third work function potential, and the first, second, and third work function potentials are set such that the first conductivity type carriers in the surface channel layer are depleted.
  • (4) The first, second and third work function potentials are set such that the first conductivity type carriers in the surface channel layer are depleted when the gate electrode is at zero potential with respect to the drain region.
  • (5) The surface channel layer is formed by epitaxial growth or ion implantation.
  • (6) The surface channel layer is formed by epitaxial growth, and the crystal system / polymorph of the silicon carbide constituting the semiconductor substrate, the silicon carbide epitaxial layer, the base region and the source region is different from that of the silicon carbide of the surface channel layer. For example, the silicon carbide forming the semiconductor substrate, the silicon carbide epitaxial layer, the base region, and the source region is a hexagonal system, while the silicon carbide of the surface channel layer is a cubic system.
  • (7) The surface channel layer is formed by epitaxial growth, and the silicon carbide constituting the semiconductor substrate, the silicon carbide epitaxial layer, the base region and the source region is 6H-SiC, while the silicon carbide of the surface channel layer is 3C-SiC. By using a surface channel layer formed by epitaxial growth in which the silicon carbide crystal system / polymorph differs from that of the base as in (5) and (6), it is possible to provide a device having good characteristics and high reliability to realize.
  • (8) A portion of the first semiconductor base region is made thicker. This allows breakthrough to occur more easily.
  • (9) In the silicon carbide semiconductor device according to the foregoing item (8), the impurity concentration of the thickened region of the first semiconductor base region is made higher than the impurity concentration of the thinner regions. This further facilitates a breakthrough.
  • (10) In the silicon carbide semiconductor device according to the foregoing item (8), the thickened region of the base region may be formed below the source region. This allows for common use of the mask for forming a deep base region and the mask for forming a source region for fabrication.
  • (11) A silicon carbide epitaxial layer of a first conductivity type having a lower impurity concentration than the semiconductor substrate is formed on the main surface of the first conductivity type semiconductor substrate made of single crystal silicon substrate and a first base region of a first conductivity type having a predetermined depth formed on a predetermined area of the surface area of the silicon carbide epitaxial layer. Furthermore, a surface channel layer of the first conductivity type consisting of silicon carbide is disposed on the silicon carbide epitaxial layer, a second base region of the second conductivity type having a depth greater than the first base region is formed on a predetermined region in the first base region, and then the mask for forming a second base region used to a source region of the first conductivity type, which has a shallower depth than the first base region to form on a predetermined area of the surface area of the first base area. Thereafter, a gate electrode is formed on the surface of the surface channel layer with a gate insulating film therebetween while forming a source electrode contacting the base region and the source region. Therefore, it is possible to form the source region using the mask to form a second base region to allow use of the mask for both purposes.
  • (12) In the silicon carbide semiconductor device according to the foregoing item (8), the thickened region of the base region is formed at a position not overlapping the source region. This helps to prevent the breakthrough.
  • (13) The surface channel layer may overlap a portion of the second semiconductor source region. This allows for widening of the contact region from the second semiconductor source region to the surface channel layer.
  • (14) In the semiconductor device of the planar type, the portion of the surface channel layer which is on the surface portion of the silicon carbide epitaxial layer can be made lower in resistance than the silicon carbide epitaxial layer to allow even further reduction of on-state resistance of the enhancement type MOSFET. The ON resistance of the MOSFET is determined by the contact resistance between the source electrode and the source region, the internal resistance of the source region, the enhancement channel resistance in the channel region formed on the surface channel layer, the internal resistance of the enhancement drift resistor of the surface channel layer, the JFET resistance of the JFET region Internal resistance of the epitaxial layer, determines the internal resistance of the semiconductor substrate and the contact resistance between the semiconductor substrate and the drain electrode, the sum of which forms the on-resistance.

Folglich ist es durch derartiges Herstellen der Störstellenkonzentration des Bereichs der Oberflächenkanalschicht, die sich auf dem Oberflächenbereich der Epitaxieschicht befindet, daß sie höher als die der Epitaxieschicht ist, möglich, den Widerstand der anderen Bereiche der Oberflächenkanalschicht als den Kanalbereich (Anreicherungsdriftwiderstand der Kanalschicht) zu verringern, was daher den Durchlaßwiderstand des MOSFET verringert. Dies läßt zu, daß für den MOSFET ein noch niedrigerer Durchlaßwiderstand erzielt wird.consequently it is by making the impurity concentration of the region the surface channel layer, which are on the surface area the epitaxial layer is located higher than that of the epitaxial layer is possible, the resistance of the other regions of the surface channel layer than the channel region (Enhancement drift resistance of the channel layer) to reduce what therefore the on resistance of the MOSFET reduced. This allows for the MOSFET an even lower on-resistance is achieved.

Wenn zum Beispiel die Oberflächenkanalschicht durch Ionenimplantation ausgebildet wird und ebenso eine Ionenimplantation in den anderen Bereichen der Oberflächenkanalschicht als dem Kanalbereich ausgeführt wird, dann kann die Störstellenkonzentration des Bereichs der Oberflächenkanalschicht, der sich auf dem Oberflächenbereich der Epitaxieschicht befindet, gleichzeitig mit einem Ausbilden der Oberflächenkanalschicht über die Störstellenkonzentration der Epitaxieschicht erhöht werden. Dies läßt eine Vereinfachung des Herstellungsverfahrens für die Siliziumkarbidhalbleitervorrichtung zu.If for example the surface channel layer is formed by ion implantation and also ion implantation in the other areas of the surface channel layer than the channel area accomplished is, then the impurity concentration the area of the surface channel layer, which is on the surface area the epitaxial layer is simultaneously with a forming of the Surface channel layer over the impurity concentration the epitaxial layer increased become. This leaves one Simplification of the manufacturing process for the silicon carbide semiconductor device to.

Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.The The present invention will be described below with reference to exemplary embodiments explained in more detail with reference to the accompanying drawings.

Es zeigen:It demonstrate:

1 eine schematische Querschnittsansicht eines Leistungs-MOSFET eines planaren Typs gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung; 1 a schematic cross-sectional view of a power MOSFET of a planar type according to a first embodiment of the present invention;

2 bis 9 Querschnittsansichten eines Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs; 2 to 9 Cross-sectional views of a manufacturing method for a planar-type power MOSFET;

10 einen Graph der Beziehung zwischen einer Oberflächenkanalepitaxieschichtdicke, einer Störstellenkonzentration und einer Durchbruchspannung; 10 FIG. 12 is a graph showing the relationship between a surface channel epitaxial layer thickness, an impurity concentration and a breakdown voltage; FIG.

11 eine Querschnittsansicht eines anderen Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung; 11 FIG. 12 is a cross-sectional view of another planar-type power MOSFET manufacturing method according to the first embodiment of the present invention; FIG.

12 eine schematische Querschnittsansicht eines Leistungs-MOSFET eines planaren Typs gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung; 12 a schematic cross-sectional view of a power MOSFET of a planar type according to a second embodiment of the present invention;

13 bis 20 Querschnittsansichten eines Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs; 13 to 20 Cross-sectional views of a manufacturing method for a planar-type power MOSFET;

21 eine schematische Querschnittsansicht eines Leistungs-MOSFET eines planaren Typs gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung; 21 a schematic cross-sectional view of a power MOSFET of a planar type according to a third embodiment of the present invention;

22 eine schematische Querschnittsansicht eines Leistungs-MOSFET eines planaren Typs gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung; 22 a schematic cross-sectional view of a power MOSFET of a planar type according to a fourth embodiment of the present invention;

23 bis 27 Querschnittsansichten eines Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs; 23 to 27 Cross-sectional views of a manufacturing method for a planar-type power MOSFET;

28 eine Querschnittsansicht eines anderen Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung; 28 FIG. 12 is a cross-sectional view of another manufacturing method of a planar type power MOSFET according to the fourth embodiment of the present invention; FIG.

29 eine Querschnittsansicht noch eines weiteren Herstellungsverfahrens für einen Leistungs-MOSFET eines planaren Typs gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung; 29 12 is a cross-sectional view of still another manufacturing method of a planar type power MOSFET according to the fourth embodiment of the present invention;

30 eine schematische Querschnittsansicht eines herkömmlichen MOSFET eines Inversionstyps zum Erklären des Standes der Technik; 30 a schematic cross-sectional view of a conventional MOSFET of an inversion type for explaining the prior art;

31 eine Querschnittsansicht eines vertikalen Leistungs-MOSFET gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung; 31 a cross-sectional view of a vertical power MOSFET according to a fifth embodiment of the present invention;

32 einen den Durchlaßwiderstand des vertikalen Leistungs-MOSFET in 31 zeigenden Graph einer Gateanlegespannungs/Drainstromcharakteristik; 32 a the on-resistance of the vertical power MOSFET in 31 a graph of a gate voltage / drain current characteristic;

33 bis 41 Ansichten eines Herstellungsverfahrens für den vertikalen Leistungs-MOSFET in 31; und 33 to 41 Views of a manufacturing process for the vertical power MOSFET in 31 ; and

42 und 43 Querschnittsansichten eines vertikalen Leistungs-MOSFET gemäß einem sechsten bzw. siebten Ausführungsbeispiel der vorliegenden Erfindung. 42 and 43 Cross-sectional views of a vertical power MOSFET according to a sixth or seventh embodiment of the present invention.

Es folgt die Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung.It follows the description of embodiments of the present invention.

Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a first embodiment of the present invention Invention.

1 zeigt eine Querschnittsansicht eines planaren vertikalen Leistungs-MOSFET mit einem n-Kanal gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung. Diese Vorrichtung kann zweckmäßig als ein Inverter oder ein Wechselspannungsgenerator für ein Fahrzeug angewendet werden. 1 FIG. 12 shows a cross-sectional view of a n-channel planar vertical power MOSFET according to this embodiment of the present invention. FIG. This device may be suitably applied as an inverter or an AC generator for a vehicle.

Das verwendete Siliziumkarbidhalbleitersubstrat 1 eines n+-Typs ist hexagonales Siliziumkarbid. Das Siliziumkarbidhalbleitersubstrat 1 des n+-Typs kann kubisches Kristall sein. Ebenso weist das Siliziumkarbidhalbleitersubstrat 1 des n+-Typs die Oberseite als die Hauptseite 1a und die Unterseite, die der Hauptseite 1a gegenüberliegt, als die Rückeite 1b auf. Auf der Hauptseite 1a des Siliziumkarbidhalbleitersubstrats des n+-Typs ist eine Siliziumkarbidepitaxieschicht eines n–-Typs (hier im weiteren Verlauf "Siliziumkarbidepischicht des n–-Typs") 2 geschichtet, die eine niedrigere Dotierstoffkonzentration als das Substrat 1 aufweist.The silicon carbide semiconductor substrate used 1 n + type is hexagonal silicon carbide. The silicon carbide semiconductor substrate 1 of the n + type may be cubic crystal. Likewise, the silicon carbide semiconductor substrate 1 of the n + type the top than the main page 1a and the bottom, the main page 1a opposite, as the back 1b on. On the main page 1a of the n + -type silicon carbide semiconductor substrate is a n - type silicon carbide epitaxial layer (hereinafter, "n - type silicon carbide p-layer") 2 layered, which has a lower dopant concentration than the substrate 1 having.

Hierbei sind die Oberseite des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs und die Halbleiterepischicht des n–-Typs die (0001)-Si-Fläche oder die (0001)-C-Fläche. Alternativ können die Oberseite des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs und die Halbleiterepischicht des n–-Typs die (1120)-a-Fläche oder die (1100)-Prismafläche sein. Genauer gesagt kann eine niedrige Übergangszu standsdichte von Siliziumkarbid/Isolator erzielt werden, wenn die (0001)-Si- und die (1200)-a-Fläche verwendet werden.Here, the upper surface of the silicon carbide semiconductor substrate 1 of the n + type and the semiconductor layer layer of the n - type, the (0001) -Si surface or the (0001) -C surface. Alternatively, the top surface of the silicon carbide semiconductor substrate 1 of the n + type and the n - type semiconductor layer layer may be the (1120) -a surface or the (1100) -prism surface. More specifically, a low transition state density of silicon carbide / insulator can be achieved when using the (0001) Si and (1200) a faces.

Auf vorbestimmten Bereichen des Oberflächenbereichs der Siliziumkarbidepischicht des n–-Typs sind getrennt ein Siliziumkarbidbasisbereich 3a eines p–-Typs und ein Siliziumkarbidbasisbereich 3b eines p–-Typs bis zu einer vorbestimmten Tiefe ausgebildet. Ebenso ist auf einem vorbestimmten Bereich des Oberflächenbereichs des Siliziumkarbidbasisbereichs 3a des p–-Typs ein Sourcebereich 4a des n+-Typs ausgebildet, welcher flacher als der Basisbereich 3a ist, und ist auf einem vorbestimmten Bereich des Oberflächenbereichs des Siliziumkarbidbasisbereichs 3b des p–-Typs ein Sourcebereich 4b des n+-Typs ausgebildet, welcher flacher als der Basisbereich 3b ist. Weiterhin ist eine SiC-Schicht 5 des n–-Typs auf der Siliziumkarbidepischicht 2 des n–-Typs zwischen dem Sourcebereich 4a des n+-Typs und dem Sourcebereich 4b des n+-Typs und auf Oberflächenbereichen der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs vorgesehen. Das heißt, die SiC-Schicht 5 des n–-Typs ist derart angeordnet, daß sie die Sourcebereiche 4a, 4b auf den Oberflächenbereichen der Basisbereiche 3a, 3b und die Siliziumkarbidepischicht 2 des n–-Typs verbindet. Diese SiC-Schicht 5 des n–-Typs ist durch epitaktisches Wachstum ausgebildet und die Kristalle des Epitaxiefilms sind 4H, 6H oder 3C. Die Epitaxieschicht kann unberücksichtigt des Barunterliegenden Substrats 1 unterschiedliche Kristalltypen ausbilden, wenn unterschiedliche Bedingungen eines epitaktischen Wachstums verwendet werden. Während eines Betriebs der Vorrichtung dient sie als eine Kanalausbildungsschicht auf der Vorrichtungsoberfläche. Die SiC-Schicht 5 des n–-Typs wird hier im weiteren Verlauf als die Oberflächenkanalepischicht bezeichnet.On predetermined areas of the surface portion of the n - -type silicon carbide layer are separately a silicon carbide base region 3a of a p - type and a silicon carbide base region 3b of a p - type up to a predetermined depth. Also, on a predetermined area of the surface area of the silicon carbide base area 3a p - type a source region 4a of the n + type, which is shallower than the base region 3a is, and is on a predetermined area of the surface area of the silicon carbide base area 3b p - type a source region 4b of the n + type, which is shallower than the base region 3b has. Furthermore, a SiC layer 5 of the n - type on the silicon carbide layer 2 of the n - type between the source region 4a of the n + type and the source area 4b of the n + type and surface areas of the silicon carbide base regions 3a . 3b of the p - type. That is, the SiC layer 5 of the n - -type is arranged to be the source regions 4a . 4b on the surface areas of the base areas 3a . 3b and the silicon carbide layer 2 of the n - type connects. This SiC layer 5 The n - type is formed by epitaxial growth, and the crystals of the epitaxial film are 4H, 6H or 3C. The epitaxial layer can be disregarded by the underlying substrate 1 form different crystal types when different conditions of epitaxial growth are used. During operation of the device, it serves as a channel formation layer on the device surface. The SiC layer 5 The n - type is referred to herein as the surface channel layer.

Hierbei ist die Dotierstoffkonzentration der Oberflächenkanalepischicht 5 eine niedrige Konzentration von unge fähr 1,0E14 cm–3 bis 1,0E16 cm–3, welche niedriger als die Dotierstoffkonzentration der Siliziumkarbidepischicht 2 des n–-Typs und der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs ist. Dies läßt zu, daß ein niedriger Durchlaßwiderstand erzielt wird.Here, the dopant concentration of the surface channel layer is 5 a low concentration of approximately 1.0E14 cm -3 to 1.0E16 cm -3 , which is lower than the dopant concentration of the silicon carbide layer 2 n - type and silicon carbide base regions 3a . 3b of the p - type. This allows a low on-resistance to be achieved.

Weiterhin sind Vertiefungen 6a, 6b auf der Oberfläche der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und der Sourcebereiche 4a, 4b des n+-Typs ausgebildet.Furthermore, wells are 6a . 6b on the surface of the silicon carbide base regions 3a . 3b p - type and source regions 4a . 4b of the n + type formed.

Ein Gateisolationsfilm (Siliziumoxidfilm) 7 ist auf der Oberseite der Oberflächenkanalepischicht 5 und der Sourcebereiche 4a, 4b des n+-Typs ausgebildet. Ebenso ist eine Polysiliziumgateelektrode 8 auf dem Gateisolationsfilm 7 ausgebildet. Die Polysiliziumgateelektrode 8 ist von einem Isolationsfilm 9 bedeckt. Ein Oxidfilm wird als der Isolationsfilm 9 ausgebildet. Eine Sourceelektrode 10 ist darüber ausgebildet und die Sourceelektrode 10 berührt die Sourcebereiche 4a, 4b des n+-Typs und die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs. Ebenso ist eine Siliziumkarbiddrainschicht 11 auf der Rückseite 1b des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs ausgebildet.A gate insulation film (silicon oxide film) 7 is on top of the surface channel layer 5 and the source areas 4a . 4b of the n + type formed. Likewise, a polysilicon gate electrode 8th on the gate insulation film 7 educated. The polysilicon gate electrode 8th is from an isolation film 9 covered. An oxide film is called the insulating film 9 educated. A source electrode 10 is formed above and the source electrode 10 touches the source areas 4a . 4b of the n + type and the silicon carbide base regions 3a . 3b of the p - type. Likewise, a silicon carbide drain layer 11 on the back side 1b of the silicon carbide semiconductor substrate 1 of the n + type formed.

Ein Herstellungsverfahren für einen Leistungs-MOSFET eines planaren Typs ist in den 2 bis 9 dargestellt.A manufacturing method of a planar type power MOSFET is disclosed in U.S.P. 2 to 9 shown.

Zuerst wird, wie es in 2 gezeigt ist, ein 4H-, 6H- oder 3C-SiC-Substrat 1 eines n-Typs, das heißt, ein Siliziumkarbidhalbleitersubstrat 1 eines n+-Typs, vorbereitet. Hierbei beträgt die Dicke des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs 400 Mikrometer und ist die Hauptoberfläche 1a die (0001)-Si-Fläche, (0001)-C-Fläche, (1120)-a-Fläche oder (1100)-Prismafläche. Eine Siliziumkarbidepischicht 2 des n–-Typs wird epitaktisch bis zu einer Dicke von 5 bis 10 Mikrometern auf die Hauptoberfläche 1a des Substrats 1 aufgewachsen. In diesem Ausführungsbeispiel der vorliegenden Erfindung erhält die Siliziumkar bidepischicht 2 des n–-Typs die gleichen Kristalle wie das darunterliegende Substrat 1 für eine 4H-, 6H- oder 3C-SiC-Schicht des n–-Typs.First, as it is in 2 a 4H, 6H or 3C SiC substrate is shown 1 n type, that is, a silicon carbide semiconductor substrate 1 an n + type, prepared. Here, the thickness of the silicon carbide semiconductor substrate is 1 of the n + type is 400 microns and is the major surface 1a the (0001) Si surface, (0001) C surface, (1120) a surface, or (1100) prism surface. A silicon carbide layer 2 The n - type epitaxially strikes the main surface to a thickness of 5 to 10 microns 1a of the substrate 1 grew up. In this embodiment of the present invention, the silicon carbide coating layer is obtained 2 of the n - type have the same crystals as the underlying substrate 1 for a 4H, 6H or 3C SiC layer of the n - type.

Ebenso wird, wie es in 3 gezeigt ist, ein Isolationsfilm 20 auf einem vorbestimmten Bereich der Siliziumkarbidepischicht 2 des n–-Typs angeordnet und dieser wird als eine Maske zur Ionenimplantation von Störstellen der Gruppe IIIA, das heißt, B+ (Borionen), Al+ (Aluminiumionen) oder Ga+ (Galliumionen) verwendet, um die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs auszubilden. Die Ionenimplantationsbedingungen sind eine Temperatur von 700°C und eine Dosis von 1E14 cm–2.Likewise, as it is in 3 shown is an insulation film 20 on a predetermined region of the silicon carbide layer 2 of the n - -type arranged and this is used as a mask for ion implantation of impurities of Group IIIA, that is, B + (boron ions), Al + (aluminum ion) or Ga + (gallium) used to Siliziumkarbidbasisbereiche 3a . 3b of the p - type. The ion implantation conditions are a temperature of 700 ° C and a dose of 1E14 cm -2 .

Nach einem Entfernen des Isolationsfilms 20 wird, wie es in 4 gezeigt ist, eine Oberflächenkanalepischicht 5 des n–-Typs epitaktisch auf die Siliziumkarbidepischicht 2 des n–-Typs aufgewachsen. Als die Wachstumsbedingungen werden hierbei SiH4, C3H8 und H2 als die Quellengase verwendet und die Wachstumstemperatur beträgt 1600°C.After removing the insulation film 20 will, as it is in 4 is shown a surface channel layer 5 of the n - type epitaxially on the silicon carbide layer 2 of the n - type grew up. Here, as the growth conditions, SiH 4 , C 3 H 8 and H 2 are used as the source gases and the growth temperature is 1600 ° C.

Als nächstes wird, wie es in 5 gezeigt ist, ein Isolationsfilm 21 auf einem vorbestimmten Bereich der Oberflächenkanalepischicht 5 angeordnet und dieser wird als die Maske zur Ionenimplantation von N+ (Stickstoffionen) verwendet, um Sourcebereiche 4a, 4b des n+-Typs auszubilden. Die Ionenimplantationsbedingungen sind eine Temperatur von 700°C und eine Dosis von 1E15 cm–2.Next, as it is in 5 shown is an insulation film 21 on a predetermined area of the surface channel layer 5 and this is used as the mask for ion implantation of N + (nitrogen ions) to source regions 4a . 4b of the n + type. The ion implantation conditions are a temperature of 700 ° C and a dose of 1E15 cm -2 .

Ebenso wird nach einem Entfernen des Isolationsfilms 21, wie es in 6 gezeigt ist, das Photoresistverfahren verwendet, um einen Isolationsfilm 22 auf einem vorbestimmten Bereich der Oberflächenkanalepischicht 5 anzuordnen, und dieser wird als eine Maske zum Ätzen eines Abschnitts der Sourcebereiche 4a, 4b des n+-Typs und der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs durch RIE bzw. reaktives Ionenätzen verwendet, um Vertiefungen 6a, 6b auszubil den. Die RIE-Quellengase, die hierbei verwendet werden, sind CF4 und O2.Likewise, after removing the insulation film 21 as it is in 6 The photoresist process used to form an insulating film 22 on a predetermined area of the surface channel layer 5 and this is used as a mask to etch a portion of the source regions 4a . 4b of the n + type and silicon carbide base regions 3a . 3b p - type by RIE or reactive ion etching used to depressions 6a . 6b Trainee. The RIE source gases used here are CF 4 and O 2 .

Nach einem nachfolgenden Entfernen des Isolationsfilms 22 wird, wie es in 7 gezeigt ist, ein Gateisolationsfilm (Gateoxidfilm) 7 durch Naßoxidation auf dem Substrat 1 ausgebildet. Hierbei beträgt die Atmosphärentemperatur 1080°C.After a subsequent removal of the insulation film 22 will, as it is in 7 shown is one Gate insulation film (gate oxide film) 7 by wet oxidation on the substrate 1 educated. Hereby the atmospheric temperature is 1080 ° C.

Dann wird, wie es in 8 gezeigt ist, eine Polysiliziumgateelektrode 8 durch LPCVD bzw. chemische Niederdruck-Dampfphasenabscheidung auf den Gateisolationsfilm 7 abgeschieden. Die Filmausbildungstemperatur beträgt hierbei 600°C.Then, as it is in 8th a polysilicon gate electrode is shown 8th by LPCVD or low pressure chemical vapor deposition on the gate insulation film 7 deposited. The film forming temperature here is 600 ° C.

Als nächstes wird, wie es in 9 gezeigt ist, nach einem Entfernen der unerwünschten Abschnitte des Gateisolationsfilms 7 ein Isolationsfilm 9 derart ausgebildet, daß er den Gateisolationsfilm 7 bedeckt. Genauer gesagt beträgt die Filmausbildungstemperatur 425°C und wird ein Glühen bei 1000°C nach der Filmausbildung durchgeführt.Next, as it is in 9 is shown after removal of the unwanted portions of the gate insulation film 7 an isolation film 9 formed so that it the gate insulation film 7 covered. More specifically, the film-forming temperature is 425 ° C, and annealing is performed at 1000 ° C after the film formation.

Ebenso werden, wie es in 1 gezeigt ist, die Sourceelektrode 10 und die Drainelektrode 11 durch Metallzerstäubung bei Raumtemperatur erzeugt. Dann wird ein Glühen bei 1000°C nach der Filmausbildung durchgeführt.Likewise, as it is in 1 is shown, the source electrode 10 and the drain electrode 11 produced by metal atomization at room temperature. Then, annealing is performed at 1000 ° C after film formation.

Dies vervollständigt den Leistungs-MOSFET eines planaren Typs.This completed the power MOSFET of a planar type.

Nun wird die Funktionsweise (der Betrieb) des vertikalen planaren Leistungs-MOSFET erklärt.Now becomes the operation (operation) of the vertical planar power MOSFET explained.

Dieser MOSFET arbeitet als ein normalerweise ausgeschalteter Anreicherungstyp, so daß, wenn keine Spannung an die Polysiliziumgateelektrode angelegt ist, die Ladungsträger der Oberflächenkanalschicht 5 durch das Potential voll ständig verarmt sind, das durch die Differenz der statischen Potentiale der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und der Oberflächenkanalschicht 5 und die Differenz der Austrittsarbeiten der Oberflächenkanalschicht 5 und der Polysiliziumgateelektrode 8 erzeugt wird. Ein Anlegen einer Spannung an die Polysiliziumgateelektrode 8 ändert die Potentialdifferenz, die durch die Summe der Differenz der Austrittsarbeiten der Oberflächenkanalepischicht 5 und der Polysiliziumgateelektrode 8 und der extern angelegten Spannung erzeugt wird. Dies läßt ein Steuern des Kanalzustands zu.This MOSFET operates as a normally-off enhancement type, so that when no voltage is applied to the polysilicon gate electrode, the charge carriers of the surface channel layer 5 are completely depleted by the potential that is due to the difference in the static potentials of the silicon carbide base regions 3a . 3b p - type and surface channel layer 5 and the difference of the work functions of the surface channel layer 5 and the polysilicon gate electrode 8th is produced. Applying a voltage to the polysilicon gate electrode 8th changes the potential difference, which is the sum of the difference of the work functions of the surface channel layer 5 and the polysilicon gate electrode 8th and the externally applied voltage is generated. This allows for control of the channel state.

Anders ausgedrückt, wenn das Austrittsarbeitspotential der Polysiliziumgateelektrode 8 als das erste Austrittsarbeitspotential definiert ist, das Austrittsarbeitspotential der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs als das zweite Austrittsarbeitspotential definiert ist und das Austrittsarbeitspotential der Oberflächenkanalepischicht 5 als das dritte Austrittsarbeitspotential definiert ist, dann können die ersten bis dritten Austrittsarbeitspotentiale derart eingestellt werden, daß die Ladungsträger des n-Typs in der Oberflächenkanalepischicht 5 enthalten sind. Das heißt, die ersten bis dritten Austrittsarbeitspotentiale werden derart eingestellt, daß die Ladungsträger des n-Typs (Elektronen) in der Oberflächenkanalepischicht 5 verarmt sind, wenn sich das Polysiliziumgatepotential 8 bezüglich des Drainbereichs auf Nullpotential befindet.In other words, when the work function potential of the polysilicon gate electrode 8th is defined as the first work function potential, the work function potential of the silicon carbide base regions 3a . 3b p - type is defined as the second work function potential and the work function potential of the surface channel layer is defined 5 is defined as the third work function potential, then the first to third work function potentials may be set such that the n-type carriers in the surface channel are coated 5 are included. That is, the first to third work function potentials are set so that the n-type (electron) carriers in the surface channel are laminated 5 are depleted when the polysilicon gate potential 8th is at zero potential with respect to the drain region.

Es wird mit der Erklärung des Betriebs fortgefahren. Ein verarmter Bereich wird in der Oberflächenkanalepischicht 5 durch das elektrische Feld ausgebildet, das durch die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und die Polysiliziumgateelektrode 8 erzeugt wird. Wenn in diesem Zustand eine positive Vorspannung an die Polysiliziumgateelektrode 8 angelegt wird, wird ein Kanalbereich des Anreicherungstyps in der Oberflächenkanalepischicht 5 ausgebildet, der sich von den Sourcebereichen 4a, 4b des n+-Typs in die Richtung des Driftbereichs 2 des n–-Typs ausdehnt, so daß ein Schalten zu dem eingeschalteten Zustand bewirkt wird, was bewirkt, daß die Ladungsträger zwischen der Sourceelektrode 10 und der Drainelektrode 11 fließen.It continues with the explanation of the operation. An impoverished area becomes in the surface channel layer 5 formed by the electric field passing through the silicon carbide base regions 3a . 3b of the p - type and the polysilicon gate electrode 8th is produced. When in this state, a positive bias voltage to the polysilicon gate electrode 8th is applied, a channel region of the enhancement type in the surface channel layer is formed 5 formed, extending from the source areas 4a . 4b of the n + type in the direction of the drift region 2 of the n - type so as to cause switching to the on-state, causing the carriers between the source electrode 10 and the drain electrode 11 flow.

Hierbei fließen die Elektronen von den Sourcebereichen 4a, 4b des n+-Typs durch die Oberflächenkanalepischicht 5 und von der Oberflächenkanalepischicht 5 zu der Siliziumkarbidepischicht 2 des n–-Typs. Ebenso fließen die Elektronen nach Erreichen der Siliziumkarbidepischicht 2 (des Driftbereichs) des n–-Typs vertikal zu dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs.In this case, the electrons flow from the source regions 4a . 4b of the n + type through the surface channel layer 5 and from the surface channel layer 5 to the silicon carbide layer 2 of the n - type. Likewise, the electrons flow after reaching the Siliziumkarbidepischicht 2 (the drift region) of the n - -type vertical to the silicon carbide semiconductor substrate 1 of the n + type.

Jedoch muß die an die Gateelektrode 8 angelegte Spannung mindestens so hoch wie die vorbestimmte Schwellwertspannung Vth sein. Diese Schwellwertspannung Vth wird nun erklärt.However, the to the gate electrode 8th applied voltage at least as high as the predetermined threshold voltage V th . This threshold voltage V th will now be explained.

Als Verweis wird die Schwellwertspannung Vth für einen MOSFET eines Inversionstyps als die Grundlage zum Erklären der Schwellwertspannung Vth für den Leistungs-MOSFET eines Anreicherungstyps gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung erklärt.By way of example, the threshold voltage V th for an inversion type MOSFET is explained as the basis for explaining the threshold voltage V th for the enhancement type power MOSFET according to this embodiment of the present invention.

Schwellwertspannungen Vth für MOSFETs eines Inversionstyps sind im allgemeinen durch die folgende Gleichung (1) ausgedrückt. Vth = VFB + 2ΦB (1)wobei VFB = Φms – (Qs + Qfc + Qi + Qss)/Coxide ist
und ein Einsetzen die folgende Gleichung (2) ergibt. Vth = Φms – (Qs + Qfc + Qi + Qss)/Coxide + 2ΦB (2) Threshold voltages V th for MOSFETs of an inversion type are generally expressed by the following equation (1). V th = V FB + 2Φ B (1) where V FB = Φ ms - (Q s + Q fc + Q i + Q ss ) / C oxides
and inserting gives the following equation (2). V th = Φ ms - (Q s + Q fc + Q i + Q ss ) / C oxide + 2Φ B (2)

Im allgemeinen ist das Energieband auf der Grundlage des Effekts der Austrittsarbeitsdifferenz (Elektronenergiedifferenz) Φms zwischen dem Metall und dem Halbleiter, der festgelegten Ladung Qfc an dem Übergang zwischen dem Gateoxidfilm (SiO2) und der Schicht des n–-Typs (hier im weiteren als der SiO2/SiC-Übergang bezeichnet), den beweglichen Ionen Qi in dem Oxidfilm und der Oberflächenladung Qss an dem SiO2/SiC-Übergang gekrümmt. Folglich ist die Schwellwertspannung Vth die Summe der Spannung, welche diese Energiebandkrümmung versetzt, und der Spannung 2ΦB, welche beginnt; einen Inversionszustand auszubilden, und ist durch die Gleichungen (1) und (2) dargestellt. Qs stellt die Raumladung in dem Gateisolationsfilm (Oxidfilm) 7 dar und Coxide stellt die Kapazität des Gateisolationsfilms (Oxidfilms) 7 dar.In general, the energy band is based on the effect of the work function difference (electron energy difference) Φ ms between the metal and the semiconductor, the fixed charge Q fc at the junction between the gate oxide film (SiO 2 ) and the n - type layer (here other than the SiO 2 / SiC junction), the movable ions Q i in the oxide film and the surface charge Q ss at the SiO 2 / SiC junction are curved. Consequently, the threshold voltage V th is the sum of the voltage which offset this energy band curvature and the voltage 2Φ B which begins; to form an inversion state, and is represented by the equations (1) and (2). Q s represents the space charge in the gate insulating film (oxide film) 7 and C oxide represents the capacity of the gate insulating film (oxide film) 7 represents.

Dies wird als die Grundlage für den vertikalen Leistungs-MOSFET des Anreicherungstyps gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung betrachtet, da das Energieband der Oberflächenkanalschicht 5 durch den Grad der Austrittsarbeitsdifferenz Vbuilt an dem PN-Übergang (in den PN-Übergang eingebaute Spannung) für die Basisbereiche 3a, 3b des p–-Typs und die Oberflächenkanalschicht 5 verglichen mit dem MOSFET des Inversionstyps gekrümmt ist und keine Spannung 2ΦB für einen Inversionszustand notwendig ist, wobei die Schwellwertspannung Vth deshalb durch die folgende Gleichung (3) dargestellt ist. Vth = Vbuiilt + Φms – (Qs + Qfc + Qi + Qss)/Coxide (3) This is considered to be the basis for the enhancement type vertical power MOSFET according to this embodiment of the present invention, since the energy band of the surface channel layer 5 by the degree of the work function difference V built at the PN junction (voltage built into the PN junction) for the base regions 3a . 3b p - type and the surface channel layer 5 is curved as compared with the inversion type MOSFET, and no inversion state voltage 2Φ B is necessary, and the threshold voltage V th is therefore represented by the following equation (3). V th = V buiilt + Φ ms - (Q s + Q fc + Q i + Q ss ) / C oxide (3)

Anders ausgedruckt, da sich das Energieband aufgrund der Austrittsarbeitsdifferenz Vbuilt an der PN-Übergangsseite der Oberflächenkanalschicht 5, der Austrittsarbeitsdifferenz ms zwischen dem Polysilizium (Metall) und Halbleiter an der Gateisolationsfilmseite und des Grads einer Krümmung des Energiebands, der durch den Oxidfilm verursacht wird ((Qs + Qfc + Qi + Qss)/Coxide) krümmt, wird ein Anlegen einer Versatzspannung das Energieband abflachen und bewirken, daß Strom fließt. Deshalb ist die Schwellwertspannung Vth des MOSFET des Anreicherungstyps dieses Ausführungsbeispiels der vorliegenden Erfindung durch Gleichung (3) dargestellt.Expressed differently, because the energy band is due to the work function difference V built at the PN junction side of the surface channel layer 5 , the work function difference ms between the polysilicon (metal) and semiconductor at the gate insulation film side and the degree of curvature of the energy band caused by the oxide film ((Q s + Q fc + Q i + Q ss ) / C oxide ) curves applying an offset voltage flatten the energy band and cause current to flow. Therefore, the threshold voltage V th of the enhancement type MOSFET of this embodiment of the present invention is represented by Equation (3).

Demgemäß wird gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung eine Spannung, die größer als die Schwellwertspannung Vth ist, die durch Gleichung (3) dargestellt ist, als die Gateanlegespannung verwendet.Accordingly, according to this embodiment of the present invention, a voltage greater than the threshold voltage V th represented by equation (3) is used as the gate application voltage.

Im übrigen ist das Funktionsprinzip dieser Vorrichtung ähnlich zu dem eines vertikalen Kanal-JFET (siehe B. J. Baliga, "Modem Power Devices", Kreiger Press, Malabar, Florida, 1992).Otherwise it is the operating principle of this device similar to that of a vertical Channel JFET (see B.J. Baliga, "Modem Power Devices ", Kreiger Press, Malabar, Florida, 1992).

Diese normalerweise ausgeschaltete Vorrichtung des Anreicherungstyps kann auch einem Lawinendurchbruchszustand widerstehen. Um einen vertikalen Leistungs-MOSFET eines normalerweise ausgeschalteten Typs zu erzielen, ist es notwendig, daß er eine ausreichende Sperrschichthöhe aufweist, so daß die ausgedehnte Verarmungsschicht in der n–-Schicht die elektrische Leitung nicht verhindert, wenn keine Gatespannung angelegt ist. Die maximale Dicke der Epitaxiewachstumsschicht 5, die bei dem Aufbau eines normalerweise ausgeschalteten MOSFET eines planaren Typs verwendet wird, wird von der Störstellenkonzentration, der SiO2-Filmdecke und des Polysiliziumleitfähigkeittyps abhängen, der für die Gateelektrode verwendet wird.This normally-off enhancement type device can also withstand avalanche breakdown. In order to achieve a normally off type vertical power MOSFET, it is necessary that it has a sufficient junction height so that the extended depletion layer in the n - layer does not prevent electrical conduction when no gate voltage is applied. The maximum thickness of the epitaxial growth layer 5 used in the construction of a normally-off planar type MOSFET will depend on the impurity concentration, the SiO 2 film cap, and the polysilicon conductivity type used for the gate electrode.

Bei diesem Aufbau kann, um eine ausreichende Sperrschichthöhe zu erzielen, um eine Leitung zwischen der Source und dem Drain zu verhindern, die Dicke der Oberflächenkanalepischicht 5 unter Verwendung der nachstehend gegebenen Gleichung (4) bestimmt werden. Die Bedingungen sind durch die folgendde Gleichung ausgedrückt:

Figure 00200001
In this structure, in order to obtain a sufficient junction height to prevent conduction between the source and the drain, the thickness of the surface channel can be interleaved 5 be determined using equation (4) given below. The conditions are expressed by the following equation:
Figure 00200001

Hierbei ist Tepi die Höhe der verarmten Schicht, die in die Schicht des n–-Typs diffundiert, ist ND die Donatorenkonzentration in dem Kanalbereich des n–-Typs, ist NA die Akzeptorenkonzentration des Basisbereichs des p–-Typs, ist Vbuilt die eingebaute Spannung des PN-Übergangs, ist ms die Differenz der Austrittsarbeit des Gatepolysiliziums (Metalls) und des Halbleiters, ist Qs die Raumladung in dem Gateisolationsfilm, ist Qf'c die festgelegte Oberflächenladung an dem SiO2/SiC-Übergang, sind Qi die beweglichen Ionen in dem Oxid mit einer Ladung, sind Qss die geladenen Oberflächenzustände an dem SiO2/SiC-Übergang und ist Coxide die Kapazität des Gateisolationsfilms.Here, Tepi is the height of the depleted layer that diffuses into the n - -type layer, N D is the donor concentration in the n - type channel region, N A is the acceptor concentration of the p - -type base region, V is built the built-in voltage of the PN junction, ms is the difference of the output ar With the gate polysilicon (metal) and the semiconductor, Q s is the space charge in the gate insulating film, Q f'c is the fixed surface charge at the SiO 2 / SiC junction, Q i are the mobile ions in the oxide with a charge Q ss is the charged surface states at the SiO 2 / SiC junction and C oxide is the capacitance of the gate insulating film.

Der erste Ausdruck auf der rechten Seite von Gleichung (4) ist der Ausdehnungsgrad der verarmten Schicht aufgrund einer eingebauten Spannung Vbuilt an dem PN-Übergang zwischen der Oberflächenkanalschicht 5 und den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs, das heißt, der Ausdehnungsgrad der Verarmungsschicht von den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs zu der Oberflächenkanalschicht 5 und ist der zweite Ausdruck der Ausdehnungsgrad der Verarmungsschicht aufgrund der Ladung und ist Φms die Differenz der Austrittsarbeit des Gatepolysiliziums (Metalls) und der Siliziumkarbidkanalschicht 5, welche den Ausdehnungsgrad der Verarmungsschicht von dem Gateisolationsfilm 7 zu der Oberflächenkanalschicht 5 darstellt.The first term on the right side of Equation (4) is the degree of expansion of the depleted layer due to a built-in voltage V built at the PN junction between the surface channel layer 5 and the silicon carbide base regions 3a . 3b p - -type, that is, the degree of expansion of the depletion layer from the silicon carbide base regions 3a . 3b of the p - type to the surface channel layer 5 and the second term is the degree of expansion of the depletion layer due to the charge and Φ ms is the difference of the work function of the gate polysilicon (metal) and the silicon carbide channel layer 5 indicative of the degree of expansion of the depletion layer from the gate insulating film 7 to the surface channel layer 5 represents.

Folglich kann, wenn die Summe der Ausdehnung der Verarmungsschicht von den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs und der Ausdehnung der Verarmungsschicht von dem Gateisolationsfilm 7 größer als die Dicke der Oberflächenkanalschicht 5 hergestellt wird, der vertikale Leistungs-MOSFET als ein normalerweise ausgeschalteter Typ hergestellt werden.Consequently, when the sum of the expansion of the depletion layer from the silicon carbide base regions 3a . 3b of the p - type and the extension of the depletion layer from the gate insulating film 7 greater than the thickness of the surface channel layer 5 The vertical power MOSFET is manufactured as a normally-off type.

Deshalb muß die Oberflächenkanalepischicht 5 eine niedrige Dicke (bezüglich der submikronen Größenordnung) aufweisen oder muß sie eine niedrige Konzentration aufweisen. Das heißt, wenn die Einfachheit einer Ausbildung betrachtet wird, ist die Dicke von dem Standpunkt einer Gleichmäßigkeit vorzugsweise größer und ist die Konzentration vorzugsweise höher, um einen Störstelleneinschluß in der Vorrichtung sicherzustellen.Therefore, the surface channel layer has to be 5 have a low thickness (in submicron order of magnitude) or must have a low concentration. That is, when considering the ease of formation, the thickness is preferably larger from the standpoint of uniformity, and the concentration is preferably higher to ensure impurity trapping in the device.

Da dieser vertikale Leistungs-MOSFET des normalerweise ausgeschalteten Typs derart hergestellt werden kann, daß auch dann kein Strom fließt, wenn aufgrund eines Vorrichtungsausfalls oder dergleichen keine Spannung an die Gateelektrode angelegt wird, ist es möglich, eine größere Sicherheit als bei einem normalerweise eingeschalteten Typ sicherzustellen.There this vertical power MOSFET is normally off Type can be made such that even then no current flows when No voltage due to device failure or the like is applied to the gate electrode, it is possible to provide greater security than with a normally on type.

Ebenso sind die zweidimensionalen numerischen Simulationen ausgeführt worden, um eine Optimierung der Elementstrukturparameter, das heißt, der Dicke und Störstellenkonzentration der Oberflächenkanalepischicht 5 des n–-Typs und der Störstellenkonzentration der Siliziumkarbidbasisbereiche 3a, 3b des n–-Typs und der Siliziumkarbidepischicht 2 eines n–-Typs für eine Vorrichtungsdurchbruchspannung von 1000 V zu erzielen.Also, the two-dimensional numerical simulations have been carried out to optimize the element structure parameters, that is, the thickness and impurity concentration of the surface channel layer 5 of n - type and impurity concentration of silicon carbide base regions 3a . 3b of the n - type and the silicon carbide layer 2 of an n - type for a device breakdown voltage of 1000V.

10 zeigt einen Graph, der die Beziehung zwischen der Durchbruchspannung, der Störstellenkonzentration und der Dicke der Oberflächenkanalepischicht 5 des n–-Typs darstellt. 10 Fig. 12 is a graph showing the relationship between the breakdown voltage, the impurity concentration, and the surface channel thickness 5 represents the n - type.

Zwei unterschiedliche Dotierstofftypen sind für die Polysiliziumgateelektrode 8 in den Berechnungen berücksichtigt worden, das heißt, eine, in welche Störstellen des p-Typs dotiert worden sind, und eine andere, in welche Stör stellen des n-Typs dotiert worden sind. Wenn Störstellen des p-Typs als die Polysiliziumgateelektrode 8 dotiert werden, betragen die Störstellenkonzentrationen der Oberflächenepitaxieschicht 5 1E17 cm–3, 1E16 cm–3 und 1E15 cm–3, und wenn Störstellen des n-Typs als die Polysiliziumgateelektrode 8 dotiert werden, beträgt die Störstellenkonzentration der Oberflächenkanalepischicht 5 1E16 cm–3. Es ist aus 10 klar zu sehen, daß die Durchbruchspannung von der Dicke der Oberflächenkanalepischicht 5 abhängt. Die Durchbruchspannung hängt ebenso von dem Leitfähigkeitstyp des Polysiliziums ab, das für die Gateelektrode 8 verwendet wird, und es versteht sich, daß, wenn die Oberflächenkanalepischicht 5 die gleiche Störstellenkonzentration aufweist, die Polysiliziumgateelektrode 8 des p-Typs besser als die Polysiliziumgateelektrode 8 des n-Typs ist (zum Beispiel kann die Oberflächenkanalepischicht 5 mit der gleichen Durchbruchspannung und Störstellenkonzentration dicker hergestellt werden). Anders ausgedrückt ist die Durchbruchspannung besser, wenn sie von dem entgegengesetzten Leitfähigkeitstyp bezüglich der Oberflächenkanalepischicht 5 ist.Two different dopant types are for the polysilicon gate electrode 8th in the calculations, that is, one in which p-type impurities have been doped, and another in which n-type impurities have been doped. When p-type impurities as the polysilicon gate electrode 8th are doped, the impurity concentrations of the Oberflächenepitaxieschicht 5 1E17 cm -3 , 1E16 cm -3 and 1E15 cm -3 , and when n-type impurities as the polysilicon gate electrode 8th to be doped, the impurity concentration of the surface channel layer is 5 1E16 cm -3 . It is off 10 clearly seen that the breakdown voltage of the thickness of the surface channel layer 5 depends. The breakdown voltage also depends on the conductivity type of the polysilicon, that for the gate electrode 8th is used, and it is understood that when the surface channel layer 5 has the same impurity concentration, the polysilicon gate electrode 8th of the p-type better than the polysilicon gate electrode 8th of the n-type (for example, the surface channel layer may be 5 made thicker with the same breakdown voltage and impurity concentration). In other words, the breakdown voltage is better when layered from the opposite conductivity type with respect to the surface channel 5 has.

Weiterhin ist es gemäß dieser Erfindung unter Verwendung der Oberflächenkanalepischicht 5 des n–-Typs möglich, die Störstellenkonzentration des Kanalbereichs und die Störstellenkonzentration der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs getrennt zu steuern. Folglich wird durch getrenntes Steuern der Störstellenkonzentrationen von unterschiedlichen Bereichen ein Leistungs-MOSFET mit einer hohen Durchbruchspannung, einem niedrigen Durchlaßwiderstand und einer niedrigen Schwellwertspannung erzielt. Anders ausgedrückt ist es gemäß dem planaren MOSFET im Stand der Technik, wie er in 30 gezeigt ist, nicht möglich, die Störstellenkonzentrationen des Kanal- und Basisbereichs eines zweiten Leitfähigkeitstyps getrennt zu steuern, um eine höhere Durchbruchspannung, einen niedrigen Durchlaßwiderstand und eine niedrige Schwellwertspannung zu erzielen, aber dies ist mit der Vorrichtung gemäß der vorliegenden Erfindung möglich.Furthermore, it is according to this invention using the surface channel layer 5 of the n - -type possible, the impurity concentration of the channel region and the impurity concentration of the silicon carbide base regions 3a . 3b to control the p - type separately. Thus, by separately controlling the impurity concentrations of different regions, a power MOSFET having a high breakdown voltage, a low on-resistance and a low threshold voltage is obtained. In other words, according to the planar MOSFET in the prior art as shown in FIG 30 is not possible, the impurity concentrations of the channel and base region of a second conductivity type ge to achieve a higher breakdown voltage, a low on-resistance and a low threshold voltage, but this is possible with the device according to the present invention.

30 zeigt eine Querschnittsansicht eines Siliziumkarbid-MOSFET eines planaren Typs im Stand der Technik. In 30 ist auf ein Siliziumkarbidhalbleitersubstrat 70 des n+-Typs eine Siliziumkarbidepitaxieschicht 71 des n–-Typs geschichtet und sind auf dem Oberflächenbereich der Siliziumkarbidepitaxieschicht 71 des n–-Typs ein Siliziumkarbidbasisbereich 72 eines p–-Typs und ein Sourcebereich 73 des n+-Typs durch Doppelionenimplantation ausgebildet. Ebenso befindet sich auf der Epitaxieschicht 71 des n–-Typs eine Gateelektrode 75 über einem Gateisolationsfilm 74 und die Gateelektrode 75 ist mit einem Isolationsfilm 76 bedeckt. Eine Sourceelektrode 77 ist derart angeordnet, daß sie den Siliziumkarbidbasisbereich 72 des p–-Typs und den Sourcebereich 73 des n+-Typs berührt, während sich eine Drainelektrode 78 auf der Rückseite des Siliziumkarbidhalbleitersubstrats 70 des n+-Typs befindet. 30 FIG. 12 shows a cross-sectional view of a planar type silicon carbide MOSFET in the prior art. FIG. In 30 is on a silicon carbide semiconductor substrate 70 n + type silicon carbide epitaxial layer 71 of the n - -type layer, and are on the surface area of the silicon carbide epitaxial layer 71 n - type silicon carbide base region 72 a p - type and a source region 73 of the n + type formed by double ion implantation. Also located on the epitaxial layer 71 n - -type gate electrode 75 over a gate insulation film 74 and the gate electrode 75 is with an isolation film 76 covered. A source electrode 77 is disposed so as to be the silicon carbide base region 72 of the p - type and the source region 73 of the n + type while touching a drain electrode 78 on the back of the silicon carbide semiconductor substrate 70 of the n + type.

Es werden die Probleme im Stand der Technik bezüglich dessen betrachtet, daß der MOSFET im Stand der Technik den Basisbereich 72 und den Sourcebereich 73 verwendet, die durch Doppelionenimplantation ausgebildet sind, da das Diffusionsverfahren nicht in SiC angewendet werden kann. Deshalb behält der SiC/SiO2-Übergang eines Kanalbereichs, der durch Oxidation ausgebildet ist, die Kristallbeschädigung aufgrund einer Ionenimplantation, was zu einer hohen Übergangszustandsdichte führt. Ebenso kann aufgrund der schlechten Qualität der Ionenimplantation des Basisbereichs 72 des p–-Typs, welcher die Kanalschicht des Inversionstyps ausbildet, offensichtlich keine Verbesserung der Kanalbeweglichkeit erwartet werden. Im Gegensatz dazu kann in dem Ausführungsbespiel der vorliegenden Erfindung, das in 1 gezeigt ist, ein reiner Übergang durch Ausbilden der Kanalschicht mit einer hochqualitativen Epitaxieschicht 5 erzielt werden.The problems in the prior art regarding the MOSFET in the prior art are considered to be the base region 72 and the source area 73 used, which are formed by double ion implantation, since the diffusion method can not be applied in SiC. Therefore, the SiC / SiO 2 transition of a channel region formed by oxidation retains the crystal damage due to ion implantation, resulting in a high transition state density. Similarly, due to the poor quality of the ion implantation of the base region 72 Of the p - type constituting the channel layer of the inversion type, obviously no improvement in channel mobility is expected. In contrast, in the exemplary embodiment of the present invention, which is disclosed in U.S. Pat 1 a pure transition is shown by forming the channel layer with a high quality epitaxial layer 5 be achieved.

Ebenso kann eine SiC-Schicht durch Ionenimplantation ebenso anstelle der Oberflächenkanalepischicht 5 verwendet werden. Das heißt, während die Epitaxieschicht 5 auf dem Substrat in 4 ausgebildet worden ist, kann alternativ, wie es in 11 gezeigt ist, N+ in ein SiC-Substrat implantiert werden, um eine Kanalausbildungs-SiC-Schicht 25 des n–-Typs in dem Substratoberflächenbereich auszubilden.Also, an SiC layer may be ion-implanted instead of the surface channel layer 5 be used. That is, while the epitaxial layer 5 on the substrate in 4 may have been formed alternatively, as it is in 11 N + is implanted into a SiC substrate to form a channel-forming SiC layer 25 of the n - -type in the substrate surface area.

Zusätzlich zu dem Aufbau für das zuvor beschriebene Ausführungsbeispiel der vorliegenden Erfindung, welches zum Anwenden an einem vertikalen MOSFET mit einem n-Kanal erklärt worden ist, kann der gleiche Effekt für vertikale MOSFETs mit einem p-Kanal durch Vertauschen des p-Typs und n-Typs in 1 erzielt werden.In addition to the structure for the previously described embodiment of the present invention, which has been explained for application to a n-channel vertical MOSFET, the same effect can be obtained for p-channel vertical MOSFETs by swapping the p-type and n-channel. Type in 1 be achieved.

Nachstehend erfolgt die Beschreibung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a second embodiment of the present invention Invention.

Das zweite Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Betonung bezüglich der Unterschiede verglichen mit dem ersten Ausführungsbeispiel der vorliegenden Erfindung erklärt.The second embodiment The present invention will now be emphasized with respect to the differences compared with the first embodiment of the present invention.

12 zeigt eine Querschnittsansicht eines MOSFET eines planaren Typs mit einem n-Kanal (vertikalen Leistungs-MOSFET) gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung. 12 FIG. 12 is a cross-sectional view of a planar type MOSFET having an n-channel (vertical power MOSFET) according to this embodiment of the present invention. FIG.

In 12 ist eine Siliziumkarbidepischicht 2 des n-Typs mit einer niedrigeren Dotierstoffkonzentration als das Substrat 1 auf die Hauptoberfläche eines Siliziumkarbidhalbleitersubstrats 1 des n+-Typs geschichtet. Auf vorbestimmten Bereichen des Oberflächenbereichs dieser Siliziumkarbidepischicht 2 des n–-Typs sind getrennt ein Siliziumkarbidbasisbereich 3a des p–-Typs und ein Siliziumkarbidbasisbereich 3b des p–-Typs ausgebildet, die eine vorbestimmte Dicke aufweisen. Ebenso ist auf einem vorbestimmten Bereich des Oberflächenbereichs des Siliziumkarbidbasisbereichs 3a des p–-Typs ein Sourcebereich 4a des n+-Typs ausgebildet, welcher flacher als der Basisbereich 3a ist, und ist auf einem vorbestimmten Bereich des Oberflächenbereichs des Siliziumkarbidbasisbereichs 3b des p–-Typs ein Sourcebereich 4b des n+-Typs ausgebildet, welcher flacher als der Basisbereich 3b ist.In 12 is a silicon carbide layer 2 of the n-type with a lower dopant concentration than the substrate 1 on the main surface of a silicon carbide semiconductor substrate 1 layered n + type. On predetermined areas of the surface area of this Siliziumkarbidepischicht 2 The n - type are separately a silicon carbide base region 3a of the p - type and a silicon carbide base region 3b formed of the p - type, which have a predetermined thickness. Also, on a predetermined area of the surface area of the silicon carbide base area 3a p - type a source region 4a of the n + type, which is shallower than the base region 3a is, and is on a predetermined area of the surface area of the silicon carbide base area 3b p - type a source region 4b of the n + type, which is shallower than the base region 3b has.

Hierbei ist ein Abschnitt von jedem der Basisbereiche 3a, 3b dicker hergestellt. Das heißt, tiefe Basisbereiche 30a, 30b sind ausgebildet. Die Störstellenkonzentration an den verdickten Bereichen der Basisbereiche 3a, 3b (den tiefen Basisbereichen 30a, 30b) ist höher als die Störstellenkonzentration an den dünneren Bereichen. Ebenso sind die tiefen Basisbereiche 30a, 30b unter den Sourcebereichen 4a, 4b ausgebildet.Here is a section of each of the base areas 3a . 3b made thicker. That is, deep base areas 30a . 30b are trained. The impurity concentration at the thickened areas of the base areas 3a . 3b (the deep base areas 30a . 30b ) is higher than the impurity concentration at the thinner areas. Likewise, the deep base areas 30a . 30b under the source areas 4a . 4b educated.

Weiterhin ist eine SiC-Schicht (Oberflächenkanalepischicht) 5 des n–-Typs auf dem Oberflächenbereich der Siliziumkarbidepischicht 2 des n–-Typs und den Oberflächenbereichen der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs zwischen dem Sourcebereich 4a des n+-Typs und dem Sourcebereich 4b des n+-Typs ausgebildet. Die SiC-Schicht (Oberflächenkanalepischicht) 5 des n–-Typs ist durch epitaktisches Wachstum ausgebildet und sie dient während des Betriebs der Vorrichtung als die Kanalausbildungsschicht auf der Vorrichtungsoberfläche.Furthermore, a SiC layer (surface channel layer) 5 of the n - type on the surface portion of the silicon carbide layer 2 of the n - type and surface areas of the silicon carbide base che 3a . 3b of the p - type between the source region 4a of the n + type and the source area 4b of the n + type formed. The SiC layer (surface channel layer) 5 The n - -type is formed by epitaxial growth and serves as the channel formation layer on the device surface during operation of the device.

Hierbei ist das Siliziumkarbid, das das Halbleitersubstrat 1, die Siliziumkarbidepischicht 2 des n–-Typs, die Basisbereiche 3a, 3b und die Sourcebereiche 4a, 4b bildet, 6H-SiC, während das der Oberflächenkanalepischicht 5 3C-SiC ist.Here, the silicon carbide, which is the semiconductor substrate 1 , the silicon carbide layer 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b forms 6H-SiC while that of the surface channel layer 5 3C-SiC is.

Ebenso sind Vertiefungen 6a, 6b auf den Oberflächenbereichen der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und der Sourcebereiche 4a, 4b des n–-Typs ausgebildet.Likewise, wells are 6a . 6b on the surface areas of the silicon carbide base areas 3a . 3b p - type and source regions 4a . 4b formed of the n - type.

Ein Gateisolationsfilm (Siliziumoxidfilm) 7 ist auf der Oberseite der Oberflächenkanalepischicht 5 und der Sourcebereiche 4a, 4b des n+-Typs ausgebildet. Ebenso ist eine Polysiliziumgateelektrode 8 auf dem Gateisolationsfilm 7 ausgebildet, wobei diese Polysiliziumgateelektrode 8 mit einem Isolationsfilm 9 bedeckt ist. Eine Sourceelektrode 10 ist darüber ausgebildet und die Sourceelektrode 10 berührt die Sourcebereiche 4a, 4b des n+-Typs und die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs. Eine Drainelektrodenschicht 11 ist ebenso auf der Rückseite 1b des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs ausgebildet.A gate insulation film (silicon oxide film) 7 is on top of the surface channel layer 5 and the source areas 4a . 4b of the n + type formed. Likewise, a polysilicon gate electrode 8th on the gate insulation film 7 formed, this polysilicon gate electrode 8th with an insulation film 9 is covered. A source electrode 10 is formed above and the source electrode 10 touches the source areas 4a . 4b of the n + type and the silicon carbide base regions 3a . 3b of the p - type. A drain electrode layer 11 is also on the back 1b of the silicon carbide semiconductor substrate 1 of the n + type formed.

Nun wird ein Herstellungsverfahren für diesen Leistungs-MOSFET eines planaren Typs unter Bezugnahme auf die 13 bis 20 erklärt.Now, a manufacturing method of this planar type power MOSFET will be described with reference to FIGS 13 to 20 explained.

Zuerst wird, wie es in 13 gezeigt ist, ein 6H-SiC-Substrat 1 des n-Typs, das heißt, ein Siliziumkarbidhalbleitersubstrat 1 des n+-Typs vorbereitet und wird eine Siliziumkarbidepischicht 2 des n-–-Typs epitaktisch bis zu einer Dicke von 5 bis 10 Mikrometern auf die Hauptoberfläche 1a des Substrats 1 aufgewachsen. In diesem Ausführungsbeispiel der vorliegenden Erfindung erhält die Siliziumkarbidepischicht 2 des n–-Typs die gleichen Kristalle wie das darunterliegende Substrat 1 für eine 6H-SiC-Schicht des n-Typs.First, as it is in 13 Shown is a 6H-SiC substrate 1 n-type, that is, a silicon carbide semiconductor substrate 1 of the n + type and becomes a silicon carbide layer 2 of the n- - type epitaxially to a thickness of 5 to 10 microns on the major surface 1a of the substrate 1 grew up. In this embodiment of the present invention, the silicon carbide layer is obtained 2 of the n - type have the same crystals as the underlying substrate 1 for a n-type 6H SiC layer.

Ebenso wird, wie es in 14 gezeigt ist, ein Isolationsfilm 20 auf einem vorbestimmten Bereich der Siliziumkarbidepischicht 2 des n–-Typs angeordnet und dieser wird als die Maske zur Ionenimplantation von Störstellen der Gruppe IIIA, das heißt, B+, Al+ oder Ga+ verwendet, um die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs auszubilden.Likewise, as it is in 14 shown is an insulation film 20 on a predetermined region of the silicon carbide layer 2 of the n - -type and this is used as the mask for ion implantation of group IIIA impurities, that is, B +, Al + or Ga +, around the silicon carbide base regions 3a . 3b of the p - type.

Nach einem Entfernen des Isolationsfilms 20 wird, wie es in 15 gezeigt ist, eine Oberflächenkanalepischicht 5 des n–-Typs epitaktisch unter Verwendung einer LPCVD-Vorrichtung auf die Siliziumkarbidepischicht 2 des n–-Typs aufgewachsen. Als die Wachstumsbedingungen werden hierbei SiH4, C3H8 und H2 als die Quellengase verwendet und das SiH4/C3H8-Flußverhältnis beträgt [0, 5]. Die Wachstumstemperatur beträgt 1300°C. Dieses Verfahren ergibt eine 3C-SiC-Oberflächenkanalepischicht 5. Das heißt, eine 3C-SiC-Oberflächenkanalepischicht 5 wird durch Verringern der Temperatur auf 1200 bis 1300°C verglichen mit den herkömmlichen 1600°C und durch Ausbilden des Films mit einem höheren Si/C-Verhältnis, um die zweidimensionale Keimbildung zu verbessern, anstelle einer Schicht durch Schichtwachstum erzielt. Anders ausgedrückt wird eine 3C-SiC-{111}-Fläche auf der {0001}-Fläche des 6H-SiC ausgebildet.After removing the insulation film 20 will, as it is in 15 is shown a surface channel layer 5 of the n - type epitaxially using an LPCVD device on the silicon carbide layer 2 of the n - type grew up. Here, as the growth conditions, SiH 4 , C 3 H 8 and H 2 are used as the source gases, and the SiH 4 / C 3 H 8 flow ratio is [0, 5]. The growth temperature is 1300 ° C. This procedure gives a 3C-SiC surface channel layer 5 , That is, a 3C-SiC surface channel layer 5 is achieved by reducing the temperature to 1200 to 1300 ° C as compared with the conventional 1600 ° C and by forming the film with a higher Si / C ratio to improve the two-dimensional nucleation instead of a layer by layer growth. In other words, a 3C-SiC {111} surface is formed on the {0001} surface of 6H-SiC.

Als nächstes werden, wie es in 16 gezeigt ist, Störstellen der Gruppe IIIA, das heißt, B+, Al+ oder Ga+, mit einer Maske (einem Isolationsfilm, usw.) 31 ionenimplantiert, die über der Oberflächenkanalepischicht 5 angeordnet ist, um tiefe Basisbereiche 30a, 30b auszubilden.Next, as it is in 16 is shown, group IIIA impurities, that is, B +, Al + or Ga +, with a mask (an insulating film, etc.) 31 ion implanted over the surface channel layer 5 is arranged to deep base areas 30a . 30b train.

Ebenso wird, wie es in 17 gezeigt ist, die zuvor erwähnte Maske 31 zur Implantation von N+ verwendet, um Sourcebereiche 4a, 4b des n+-Typs auszubilden.Likewise, as it is in 17 is shown, the aforementioned mask 31 used for implantation of N + to source regions 4a . 4b of the n + type.

Nach einem Entfernen der Maske wird, wie es in 18 gezeigt ist, das Photoresistverfahren verwendet, um einen Isolationsfilm 22 auf einem vorbestimmten Bereich der Oberflächenkanalepischicht 5 anzuordnen, und dieser wird als eine Maske zum Ätzen von Abschnitten der Sourcebereiche 4a, 4b des n+-Typs und der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs durch RIE verwendet, um Vertiefungen 6a, 6b auszubilden.After removing the mask, as shown in 18 The photoresist process used to form an insulating film 22 on a predetermined area of the surface channel layer 5 and this is used as a mask to etch portions of the source regions 4a . 4b of the n + type and silicon carbide base regions 3a . 3b p - type used by RIE to pits 6a . 6b train.

Nach einem nachfolgenden Entfernen des Isolationsfilms 22 wird, wie es in 19 gezeigt ist, ein Gateisolationsfilm (Gateoxidfilm) 7 durch Naßoxidation auf dem Substrat ausgebildet. Eine Polysiliziumgateelektrode 8 wird dann durch LPCVD auf dem Gateisolationsfilm 7 abgeschieden.After a subsequent removal of the insulation film 22 will, as it is in 19 Shown is a gate insulating film (gate oxide film) 7 formed by wet oxidation on the substrate. A polysilicon gate electrode 8th is then applied by LPCVD on the gate insulation film 7 deposited.

Als nächstes wird, wie es in 20 gezeigt ist, nach einem Entfernen der unerwünschten Abschnitte des Gateisolationsfilms 7 ein Isolationsfilm 9 ausgebildet, um die Polysiliziumgateelektrode 8 zu bedecken. Ebenso werden, wie es in 12 gezeigt ist, die Sourceelektrode 10 und die Drainelektrode 11 durch Metallzerstäubung bei Raumtemperatur erzeugt. Ein Glühen wird dann bei 1000°C nach der Filmausbildung durchgeführt.Next, as it is in 20 is shown after removal of the unwanted sections of the gate insulation film 7 an isolation film 9 formed around the polysilicon gate electrode 8th to cover. Likewise, as it is in 12 is shown, the source electrode 10 and the drain electrode 11 produced by metal atomization at room temperature. Annealing is then carried out at 1000 ° C after film formation.

Dies vervollständigt den Leistungs-MOSFET eines planaren Typs.This completed the power MOSFET of a planar type.

Wenn der Leistungs-MOSFET eines planaren Typs ausgeschaltet ist, befindet er sich aufgrund einer Verarmung durch die Differenz der Austrittsarbeiten der Polysiliziumgateelektrode 8 und der Oberflächenkanalepischicht 5 und dem PN-Übergang zwischen den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs und der Oberflächenkanalepischicht 5 in einem Abschnürzustand.When the power MOSFET of a planar type is turned off, it is due to depletion by the difference in the work functions of the polysilicon gate electrode 8th and the surface channel layer 5 and the PN junction between the silicon carbide base regions 3a . 3b p - type and surface channel layer 5 in a restricted state.

Andererseits wird er durch Anlegen einer Spannung an die Polysiliziumgateelektrode 8 in eine Anreicherungsbetriebsart eingeschaltet, bei der die Ladungsträger auf der Oberflächenkanalepischicht 5 angereichert werden. In dem eingeschalteten Zustand fließen Elektronen von den Sourcebereichen 4a, 4b des n+-Typs durch die Oberflächenkanalepischicht 5 und von der Oberflächenkanalepischicht 5 zu der Siliziumkarbidepischicht 2 des n–-Typs und fließen die Elektronen nach Erreichen der Siliziumkarbidepischicht 2 (des Driftbereichs) des n–-Typs vertikal zu dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs (Drain des n+-Typs).On the other hand, it is made by applying a voltage to the polysilicon gate electrode 8th in an enrichment mode in which the charge carriers on the surface channel are coated 5 be enriched. In the on state, electrons flow from the source regions 4a . 4b of the n + type through the surface channel layer 5 and from the surface channel layer 5 to the silicon carbide layer 2 of the n - -type and the electrons flow after reaching the Siliziumkarbidepischicht 2 (the drift region) of the n - -type vertical to the silicon carbide semiconductor substrate 1 of n + type (drain of n + type).

Gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung ist es, da 3C-SiC, welches eine hohe Beweglichkeit aufweist, als eine Oberflächenkanalepischicht 5, getrennt von der Substratseite SiC verwendet wird, möglich, die Transistoreigenschaften (den Durchlaßwiderstand) des FET stark zu verbessern und insbesondere, aufgrund dieser Verringerung des Durchlaßwiderstands, einen Verlust stark zu verringern, wenn er als ein Modul verwendet wird.According to this embodiment of the present invention, since 3C-SiC having high mobility is layered as a surface channel 5 is used separately from the substrate side SiC, it is possible to greatly improve the transistor characteristics (on-state resistance) of the FET, and in particular, because of this reduction in on-state resistance, to greatly reduce a loss when used as a module.

Anders ausgedrückt, wenn eine Oberflächenkanalepischicht 5 mit dem gleichen Kristallsystem/polymorph auf die Substratseite SiC aufgewachsen wird (zum Beispiel, wenn eine 6H-SiC-Epitaxieschicht auf dem 6H-SiC-Substrat ausgebildet wird und eine 4H-SiC-Epitaxieschicht auf dem 4H-SiC-Substrat ausgebildet wird), wird im allgemeinen 4H-SiC verwendet, das bevorzugte Charakteristiken ergibt, aber mit einem 4H-SiC-Substrat mit einer schlechten Qualität wird ebenso die Qualität der Epitaxieschicht beeinträchtigt. Im Gegensatz dazu ist es unter Verwendung einer Oberflächenkanalepischicht 5 mit einem unterschiedlichen Kristallsystem/polymorph zu der Substratseite möglich, ein SiC-Halbleitersubstrat mit guten Charakteristiken und einer hohen Zuverlässigkeit zu erzielen.In other words, if a surface channel layer 5 grown with the same crystal system / polymorph on the substrate side SiC (for example, when a 6H-SiC epitaxial layer is formed on the 6H-SiC substrate and a 4H-SiC epitaxial layer is formed on the 4H-SiC substrate), For example, 4H-SiC which gives preferable characteristics is generally used, but with a poor quality 4H-SiC substrate, the quality of the epitaxial layer is also deteriorated. In contrast, it is using a surface channel layer 5 with a different crystal system / polymorph to the substrate side, it is possible to obtain a SiC semiconductor substrate having good characteristics and high reliability.

Die Kombination eines unterschiedlichen Kristallsystem/polymorph der SiC-Substrate (1, 2, 3, 3a, 3b, 4a, 4b) und der Oberflächenkanalepischicht 5 kann ein 6H-SiC-Substrat und eine 3C-SiC-Epitaxieschicht 5 oder andere verschiedene Kombinationen, zum Beispiel ein 6H-SiC-Substrat und eine 4H-SiC-Epitaxieschicht 5 oder ein 4H-SiC-Substrat und eine 3C-SiC-Epitaxieschicht 5, sein.The combination of a different crystal system / polymorph of the SiC substrates ( 1 . 2 . 3 . 3a . 3b . 4a . 4b ) and the surface channel layer 5 may be a 6H-SiC substrate and a 3C-SiC epitaxial layer 5 or other various combinations, for example, a 6H-SiC substrate and a 4H-SiC epitaxial layer 5 or a 4H-SiC substrate and a 3C-SiC epitaxial layer 5 , be.

Da tiefe Basisbereiche 30a, 30b auf den Basisbereichen 3a, 3b ausgebildet werden, um einen Abschnitt der Basisbereiche 3a, 3b zu verdicken, ist ebenso die Dicke an der Siliziumkarbidepischicht 2 des n–-Typs unter den tiefen Basisbereichen 30a, 30b niedriger (der Abstand zwischen dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs und den tiefen Basisbereichen 30a, 30b ist verkürzt), was daher einen Durchbruch fördert. Da außerdem die Störstellenkonzentration an den tiefen Basisbereichen 30a, 30b höher als die Störstellenkonzentration an den dünneren Bereichen ist, wird weiterhin ein Durchbruch gefördert. Da die tiefen Basisbereiche 30a, 30b unter den Sourcebereichen 4a, 4b ausgebildet sind, ist es weiterhin möglich, einen gemeinsamen Gebrauch der Maske 31 zu machen, wie es in den 16 und 17 gezeigt ist.Because deep base areas 30a . 30b on the base areas 3a . 3b be formed to a section of the base areas 3a . 3b To thicken, is also the thickness of the Siliziumkarbidepischicht 2 of the n - type among the deep base regions 30a . 30b lower (the distance between the silicon carbide semiconductor substrate 1 of the n + type and the deep base regions 30a . 30b is shortened), which therefore promotes a breakthrough. In addition, the impurity concentration at the deep base regions 30a . 30b is higher than the impurity concentration at the thinner areas, a breakthrough is further promoted. Because the deep base areas 30a . 30b under the source areas 4a . 4b are formed, it is still possible, a common use of the mask 31 to do it like that in the 16 and 17 is shown.

Daher weist dieses Ausführungsbeispiel der vorliegenden Erfindung die folgenden Merkmale auf:

  • (a) Das Siliziumkarbid, das das Halbleitersubstrat 1, die Siliziumkarbidepischicht 2 des n–-Typs, die Basisbereiche 3a, 3b und die Sourcebereiche 4a, 4b bildet, ist 6H, während das Siliziumkarbid der Oberflächenkanalschicht 5 3C ist. Das heißt, das Siliziumkarbid, das das Halbleitersubstrat 1, die Siliziumkarbidepischicht 2 des n–-Typs, die Basisbereiche 3a, 3b und die Sourcebereiche 4a, 4b bildet, ist hexagonal, während das Siliziumkarbid der Oberflächenkanalepischicht 5 kubisch ist. Anders ausgedrückt, das Siliziumkarbid, das das Halbleitersubstrat 1, die Siliziumkarbidepischicht 2 des n–-Typs, die Basisbereiche 3a, 3b und die Sourcebereiche 4a, 4b bildet, und das Siliziumkarbid der Oberflächenkanalepischicht 5 weisen ein unterschiedliches Kristallsystem/polymorph auf. Daher ist es unter Verwendung einer Oberflächenkanalepischicht 5 mit einem unterschiedlichen Kristallsystem/polymorph zu dem der Substratseite möglich, eine SiC-Halbleitervorrichtung mit guten Charakteristiken und einer hohen Zuverlässigkeit zu erzielen.
  • (b) Da tiefe Basisbereiche 30a, 30b als verdickte Abschnitte der Basisbereiche 3a, 3b vorgesehen sind, wird ein Durchbruch erleichtert.
  • (c) Da die Störstellenkonzentration der tiefen Basisbe reiche 30a, 30b höher als die Störstellenkonzentration der dünneren Bereiche ist, wird ein Durchbruch weiter erleichtert.
  • (d) Da die tiefen Basisbereiche 30a, 30b (verdickten Bereiche der Basisbereiche) unter den Sourcebereichen 4a, 4b ausgebildet sind, kann während der Herstellung die Maske 31 sowohl als die Maske zum Ausbilden eines tiefen Basisbereichs als auch die Maske zum Ausbilden eines Sourcebereichs verwendet werden, wie es in den 16 und 17 gezeigt ist, und kann daher der MOSFET eines planaren Typs in 12, ohne zu erhöhen Herstellungskosten zu führen, hergestellt werden.
Therefore, this embodiment of the present invention has the following features:
  • (a) The silicon carbide, which is the semiconductor substrate 1 , the silicon carbide layer 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b is 6H, while the silicon carbide is the surface channel layer 5 3C is. That is, the silicon carbide, which is the semiconductor substrate 1 , the silicon carbide layer 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b is hexagonal, while the silicon carbide is the surface channel layer 5 is cubic. In other words, the silicon carbide, which is the semiconductor substrate 1 , the silicon carbide layer 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b forms, and the silicon carbide of the surface channel layer 5 have a different crystal system / polymorphic. Therefore, it is using a surface channel layer 5 with a different crystal system / polymorphic to that of the substrate side, it is possible to obtain a SiC semiconductor device having good characteristics and high reliability.
  • (b) Because deep basal areas 30a . 30b as thickened sections of the base areas 3a . 3b are provided a breakthrough is made easier.
  • (c) Since the impurity concentration of the deep base region is rich 30a . 30b is higher than the impurity concentration of the thinner areas, a breakthrough is further facilitated.
  • (d) Because the deep base areas 30a . 30b (Thickened regions of the base regions) under the source regions 4a . 4b are formed during manufacture, the mask 31 both as the mask for forming a deep base region and the mask for forming a source region may be used as shown in FIGS 16 and 17 is shown, and therefore, the MOSFET of a planar type in 12 , without increasing manufacturing costs, are produced.

Das heißt, wie es in 13 gezeigt ist, eine Siliziumkarbidepischicht 2 des n–-Typs wird auf der Hauptoberfläche 1a des Halbleitersubstrats 1 ausgebildet, und, wie es in 14 gezeigt ist, Basisbereiche 3a, 3b einer vorbestimmten Tiefe werden auf vorbestimmten Bereichen des Oberflächenbereichs der Siliziumkarbidepischicht 2 des n–-Typs ausgebildet. Ebenso wird, wie es in 15 gezeigt ist, eine Oberflächenkanalepischicht 5 auf der Siliziumkarbidepischicht 2 des n–-Typs angeordnet, werden, wie es in 16 gezeigt ist, tiefe Basisbereiche 30a, 30b, welche tiefer als die Basisbereiche 3a, 3b sind, auf vorbestimmten Bereichen der Basisbereiche 3a, 3b ausgebildet, und wird, wie es in 17 gezeigt ist, die Maske 31 zum Ausbilden eines tiefen Basisbereichs verwendet, um Sourcebereiche 4a, 4b auf vorbestimmten Bereichen der Oberflächenbereiche der Basisbereiche 3a, 3b bis zu einer flacheren Tiefe als die Basisbereiche 3a, 3b auszubilden. Dann wird eine Gateelektrode 8 auf der Oberfläche der Oberflächenkanalepischicht 5 über einem Gatelektrodenfilm 7 ausgebildet und wird eine Sourceelektrode 10 in Kontakt mit den Basisbereichen 3a, 3b und Sourcebereichen 4a, 4b ausgebildet.That is, as it is in 13 is shown, a Siliziumkarbidepischicht 2 of the n - type becomes on the main surface 1a of the semiconductor substrate 1 trained, and, as it is in 14 shown is base areas 3a . 3b of a predetermined depth, on predetermined areas of the surface area of the silicon carbide layer 2 formed of the n - type. Likewise, as it is in 15 is shown a surface channel layer 5 on the silicon carbide layer 2 of the n - type are arranged, as in 16 shown is deep base areas 30a . 30b which are deeper than the base areas 3a . 3b are, on predetermined areas of the base areas 3a . 3b educated, and will, as it is in 17 shown is the mask 31 used to form a deep base region to source regions 4a . 4b on predetermined areas of the surface areas of the base areas 3a . 3b to a shallower depth than the base regions 3a . 3b train. Then, a gate electrode becomes 8th on the surface of the surface channel layer 5 over a gate electrode film 7 is formed and becomes a source electrode 10 in contact with the base areas 3a . 3b and source areas 4a . 4b educated.

Daher wird die Maske 31 zum Ausbilden eines tiefen Ba sisbereichs verwendet, um die Sourcebereiche 4a, 4b auszubilden, so daß sie als beide Masken verwendet werden kann.Therefore, the mask becomes 31 used to form a deep base region around the source regions 4a . 4b so that it can be used as both masks.

Nachstehend erfolgt die Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a third embodiment of the present invention Invention.

Das dritte Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Betonung bezüglich seiner Unterschiede zu dem zweiten Ausführungsbeispiel der vorliegenden Erfindung erklärt.The third embodiment The present invention will now be emphasized with respect to its differences to the second embodiment of the present invention.

21 zeigt eine Querschnittsansicht eines planaren vertikalen Leistungs-MOSFET mit einem n-Kanal gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung. 21 FIG. 12 shows a cross-sectional view of a n-channel planar vertical power MOSFET according to this embodiment of the present invention. FIG.

In 21 sind die verdickten Bereiche der Basisbereiche 3a, 3b, das heißt, die tiefen Basisbereiche 30c, 30d an Stellen ausgebildet, die die Sourcebereiche 4a, 4b nicht überlappen. Dies hilft, die Zerstörung der Vorrichtung zu verhindern.In 21 are the thickened areas of the base areas 3a . 3b that is, the deep base areas 30c . 30d formed at locations that the source areas 4a . 4b do not overlap. This helps to prevent the destruction of the device.

Der Grund dafür wird nun erklärt.Of the the reason for this will now be explained.

Ein Durchbruch tritt an den tiefen Basisbereichen 30c, 30d auf und ein Durchbruchstrom fließt zwischen der Sourceelektrode 10 und der Drainelektrode 11. Zu einem derartigen Zeitpunkt tritt, wenn ein Sourcebereich in dem Pfad des Durchbruchstromflusses vorhanden ist, ein Spannungsabfall in dem Sourcebereich auf, wird der PN-Übergang mit den Basisbereichen 3a, 3b des p–-Typs vorwärts vorgespannt und beginnt deshalb der NPN-Transistor, der aus der Siliziumkarbidepischicht 2 des n–-Typs, dem Basisbereich 3a (3b) und dem Sourcebereich 4a (4b) besteht, zu arbeiten, was einen großen Strom erzeugt und das Element erwärmt, was bezüglich einer Zuverlässigkeit unerwünscht sein kann. Folglich kann dieser Zustand durch Entfernen der Sourcebereiche 4a, 4b aus dem Hauptpfad eines Durchbruchstromflusses, wie es gemäß diesem Ausführungsbeispiel der Erfindung ist, vermieden werden.A breakthrough occurs at the deep base areas 30c . 30d and a breakdown current flows between the source electrode 10 and the drain electrode 11 , At such a time, when a source region exists in the path of the breakdown current flow, a voltage drop occurs in the source region, the PN junction with the base regions 3a . 3b of the p - type is biased forward and therefore the NPN transistor starting from the silicon carbide layer starts 2 of the n - type, the base region 3a ( 3b ) and the source area 4a ( 4b ), which generates a large current and heats the element, which may be undesirable in terms of reliability. Consequently, this state can be achieved by removing the source regions 4a . 4b be avoided from the main path of a breakdown current flow, as is according to this embodiment of the invention.

Somit weist dieses Ausführungsbeispiel der vorliegenden Erfindung das folgende Merkmal auf.Consequently has this embodiment The present invention has the following feature.

Da die verdickten Bereiche der Basisbereiche 3a, 3b (die tiefen Basisbereiche 30c, 30d) an Stellen vorgesehen sind, die die Sourcebereiche 4a, 4b nicht überlappen, ist es möglich, eine Zerstörung zu vermeiden.Because the thickened areas of the base areas 3a . 3b (the deep base areas 30c . 30d ) are provided at locations that represent the source regions 4a . 4b do not overlap, it is possible to avoid destruction.

Nachstehend erfolgt die Beschreibung eines vierten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a fourth embodiment of the present invention Invention.

Das vierte Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Betonung bezüglich seiner Unterschiede zu dem ersten Ausführungsbeispiel der vorliegenden Erfindung erklärt.The fourth embodiment The present invention will now be emphasized with respect to its differences to the first embodiment of the present invention.

22 zeigt eine Querschnittsansicht eines planaren MOSFET mit einem n-Kanal (vertikalen Leistungs-MOSFET) gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung. 22 FIG. 12 shows a cross-sectional view of a planar MOSFET having an n-channel (vertical power MOSFET) according to this embodiment of the present invention. FIG.

In 22 dehnt sich eine SiC-Schicht 40 des n–-Typs auf der Oberfläche der Siliziumkarbidepischicht 2 des n–-Typs aus. Das heißt, die SiC-Schicht 40 des n–-Typs ist derart angeordnet, daß sie die Sourcebereiche 4a, 4b auf den Oberflächenbereichen der Basisbereiche 3a, 3b und die Siliziumkarbidschicht 2 des n–-Typs verbindet. Diese SiC-Schicht 40 des n–-Typs ist durch epitaktisches Wachstum ausgebildet und die Kristalle des Epitaxiefilms sind 3C. Ebenso dient die SiC-Schicht 40 des n–-Typs als die Kanalausbildungsschicht auf der Vorrichtungsoberfläche während des Betriebs der Vorrichtung. Die SiC-Schicht 40 des n–-Typs wird hier im weiteren Verlauf als die Oberflächenkanalepischicht bezeichnet.In 22 a SiC layer expands 40 of the n - type on the surface of the silicon carbide layer 2 of the n - type. That is, the SiC layer 40 of the n - -type is arranged to be the source regions 4a . 4b on the surface areas of the base areas 3a . 3b and the silicon carbide layer 2 of the n - type connects. This SiC layer 40 of the n - type is formed by epitaxial growth, and the crystals of the epitaxial film are 3C. Likewise, the SiC layer serves 40 n - -type as the channel formation layer on the device surface during operation of the device. The SiC layer 40 The n - type is referred to herein as the surface channel layer.

Daher überlappt die Oberflächenkanalepischicht 40 mit einem Abschnitt S von jedem der Sourcebereiche 4a, 4b. Genauer gesagt bedeckt die Oberflächenkanalepischicht 40 nicht die Gesamtheit der Sourcebereiche 4a, 4b.Therefore, the surface channel layer overlaps 40 with a portion S of each of the source regions 4a . 4b , More specifically, the surface channel layer does not cover 40 not the entirety of the source areas 4a . 4b ,

Der Rest des Aufbaus ist der gleiche wie in 1 und mit gleichen Bezugszeichen bezeichnet und seine Erklärung wird weggelassen.The rest of the construction is the same as in 1 and denoted by like reference numerals, and its explanation is omitted.

Ein Herstellungsverfahren für diesen Leistungs-MOSFET eines planaren Typs wird unter Bezugnahme auf die 23 bis 27 erklärt.A manufacturing method of this planar type power MOSFET will be described with reference to FIGS 23 to 27 explained.

Als erstes wird, wie es in 23 gezeigt ist, ein 6H-SiC-Substrat 1 des n–-Typs, das heißt, ein Siliziumkarbidhalbleitersubstrat 1 des n+-Typs, vorbereitet, und wird eine Siliziumkarbidepischicht 2 des n–-Typs bis zu einer Dicke von 5 bis 10 Mikrometern epitaktisch auf die Hauptoberfläche 1a des Substrats 1 aufgewachsen. In diesem Ausführungsbeispiel der vorliegenden Erfindung erhält die Siliziumkarbidepischicht 2 des n–-Typs die gleichen Kristalle wie das darunterliegende Substrat 1 für eine 6H-SiC-Schicht des n–-Typs.First, as it is in 23 Shown is a 6H-SiC substrate 1 n - -type, that is, a silicon carbide semiconductor substrate 1 of the n + type, and becomes a silicon carbide layer 2 of the n - type to a thickness of 5 to 10 microns epitaxially on the main surface 1a of the substrate 1 grew up. In this embodiment of the present invention, the silicon carbide layer is obtained 2 of the n - type have the same crystals as the underlying substrate 1 for a n - type 6H-SiC layer.

Ebenso wird, wie es in 24 gezeigt ist, ein Isolationsfilm 20 auf einem vorbestimmten Bereich der Siliziumkarbidepischicht 2 des n–-Typs angeordnet und dieser wird als eine Maske zur Ionenimplantation von Störstellen der Gruppe IIIA, das heißt, B+, Al+ oder Ga+, verwendet, um die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs auszubilden.Likewise, as it is in 24 shown is an insulation film 20 on a predetermined region of the silicon carbide layer 2 of the n - -type and this is used as a mask for ion implantation of group IIIA impurities, that is, B +, Al + or Ga +, around the silicon carbide base regions 3a . 3b of the p - type.

Nach einem Entfernen des Isolationsfilms 20 wird, wie es in 25 gezeigt ist, ein Isolationsfilm 41 auf einem vorbestimmten Bereich der Siliziumkarbidepischicht 2 des n-Typs angeordnet, und dieser wird als eine Maske zur Ionenimplantation von N+ verwendet, um die Sourcebereiche 4a, 4b des n+-Typs auszubilden.After removing the insulation film 20 will, as it is in 25 shown is an insulation film 41 on a predetermined region of the silicon carbide layer 2 of the n-type, and this is used as a mask for ion implantation of N + to the source regions 4a . 4b of the n + type.

Nach einem Entfernen des Isolationsfilms 41 wird, wie es in 26 gezeigt ist, eine Oberflächenkanalepischicht 40 des n–-Typs epitaktisch auf die Siliziumkarbidschicht 2 des n–-Typs aufgewachsen. Als die Wachstumsbedingungen werden hierbei SiH4, C3H8 und H2 als die Quellengase verwendet und das Si/C-Verhältnis beträgt [0, 5]. Die Wachstumstemperatur beträgt 1200°C. Dieses Verfahren ergibt eine 3C-SiC-Oberflächenkanalepischicht 40.After removing the insulation film 41 will, as it is in 26 is shown a surface channel layer 40 of the n - type epitaxially on the silicon carbide layer 2 of the n - type grew up. Here, as the growth conditions, SiH 4 , C 3 H 8 and H 2 are used as the source gases, and the Si / C ratio is [0.5]. The growth temperature is 1200 ° C. This procedure gives a 3C-SiC surface channel layer 40 ,

Als nächstes wird, wie es in 27 gezeigt ist, die unnötige Oberflächenkanalepischicht 40 entfernt. Das heißt, ein Maskenmaterial M eines Photoresistmaterials, ein SiO2-Film, ein Si3N4-Film oder dergleichen wird ausgebildet und die unnötige Oberflächenkanalepischicht 40 wird durch Trockenätzen (zum Beispiel RIE) entfernt. Wenn das Maskenmaterial M ein Si3N4-Film ist, kann die Oberflächenkanalepischicht 40 thermisch oxidiert werden, um sie zum Entfernen zu einem Oxidfilm zu wandeln. Wenn die Oberflächenkanalepischicht 40 durch Trockenätzen entfernt wird, werden die Oberflächen der Sourcebereiche 4a, 4b des n+-Typs und der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs, die durch das Ätzen freigelegt werden, durch das Trockenätzen aufgerauht, aber die aufgerauhten Oberflächen können durch Oxidation entfernt werden.Next, as it is in 27 shown is the unnecessary surface channel layer 40 away. That is, a mask material M of a photoresist, an SiO 2 film, a Si 3 N 4 film or the like is formed, and the unnecessary surface channel is coated 40 is removed by dry etching (for example RIE). When the mask material M is a Si 3 N 4 film, the surface channel layer may be layered 40 thermally oxidized to convert to an oxide film for removal. If the surface channel layer is 40 is removed by dry etching, the surfaces of the source regions 4a . 4b of the n + type and silicon carbide base regions 3a . 3b of the p - type exposed by the etching are roughened by the dry etching, but the roughened surfaces can be removed by oxidation.

Dann wird, wie es in 22 gezeigt ist, ein Gateisolationsfilm (Gateoxidfilm) 7 ausgebildet. Dann wird eine Polysiliziumgateelektrode 8 durch LPCVD auf den Gateisolationsfilm 7 abgeschieden. Ein Isolationsfilm 9 wird dann derart ausgebildet, daß er den Gateisolationsfilm 7 bedeckt. Ebenso werden eine Sourceelektrode 10 und eine Drainelektrode 11 durch Metallzerstäubung bei Raumtemperatur erzeugt. Dann wird ein Glühen bei 1000°C nach der Filmausbildung durchgeführt.Then, as it is in 22 Shown is a gate insulating film (gate oxide film) 7 educated. Then, a polysilicon gate electrode becomes 8th by LPCVD on the gate insulation film 7 deposited. An isolation film 9 is then formed so that it the gate insulation film 7 covered. Likewise, a source electrode 10 and a drain electrode 11 produced by metal atomization at room temperature. Then, annealing is performed at 1000 ° C after film formation.

Dies vervollständigt den Leistungs-MOSFET eines plana ren Typs.This completed the power MOSFET of a planar type.

Wenn der Leistungs-MOSFET eines planaren Typs ausgeschaltet ist, befindet er sich aufgrund einer Verarmung durch die Differenz der Austrittsarbeiten der Polysiliziumgateelektrode 8 und der Oberflächenkanalepischicht 40 und dem PN-Übergang zwischen den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs und der Oberflächenkanalepischicht 40 in einem Abschnürzustand.When the power MOSFET of a planar type is turned off, it is due to a Depletion by the difference in the work functions of the polysilicon gate electrode 8th and the surface channel layer 40 and the PN junction between the silicon carbide base regions 3a . 3b p - type and surface channel layer 40 in a restricted state.

Andererseits wird er durch Anlegen einer Spannung an die Polysiliziumgateelektrode 8 in die Anreicherungsbetriebsart eingeschaltet, bei der sich die Ladungsträger auf der Oberflächenkanalepischicht 40 anreichern. In dem eingeschalteten Zustand fließen Elektronen von den Sourcebereichen 4a, 4b des n+-Typs durch die Oberflächenkanalepischicht 40 und von der Oberflächenkanalepischicht 40 zu der Siliziumkarbidepischicht 2 des n–-Typs und fließen die Elektronen nach Erreichen der Siliziumkarbidschicht 2 (des Driftbereichs) des n–-Typs vertikal zu dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs.On the other hand, it is made by applying a voltage to the polysilicon gate electrode 8th turned on in the enrichment mode in which the charge carriers on the surface channel epi layer 40 accumulate. In the on state, electrons flow from the source regions 4a . 4b of the n + type through the surface channel layer 40 and from the surface channel layer 40 to the silicon carbide layer 2 of the n - type and the electrons flow after reaching the silicon carbide layer 2 (the drift region) of the n - -type vertical to the silicon carbide semiconductor substrate 1 of the n + type.

Hierbei bildet die Kontaktstelle S zwischen den Sourcebereichen 4a, 4b und der Oberflächenkanalepischicht 40 den Kontaktbereich, so daß mit der Oberflächenkanalepischicht 40 verglichen mit dem Aufbau in 1 ein größerer Kontaktbereich erzielt wird.In this case, the contact point S forms between the source regions 4a . 4b and the surface channel layer 40 the contact area, so that with the Oberflächenkanalepischicht 40 compared with the construction in 1 a larger contact area is achieved.

Daher weist dieses Ausführungsbeispiel die vorliegenden Merkmale auf.

  • (a) Da die Oberflächenkanalepischicht 40 einen Aufbau aufweist, welcher mit einem Abschnitt von jedem der Sourcebereiche 4a, 4b überlappt, ist es möglich, den Kontaktbereich von den Sourcebereichen 4a, 4b zu der Oberflächenkanalepischicht 40 aufzuweiten.
  • (b) Als das Herstellungsverfahren wird in diesem Fall, wie es in 23 gezeigt ist, eine Siliziumkarbidepischicht 2 des n–-Typs auf der Hauptoberfläche des Halbleitersubstrats 1 ausgebildet, werden, wie es in 24 gezeigt ist, Basisbereiche 3a, 3b einer vorbestimmten Tiefe auf vorbestimmten Bereichen des Oberflächenbereichs der Siliziumkarbidepischicht 2 des n–-Typs ausgebildet und werden, wie es in 25 gezeigt ist, Sourcebereiche 4a, 4b einer flacheren Tiefe als die Basisbereiche 3a, 3b auf vorbestimmten Bereichen der Oberflächenbereiche der Basisbereiche 3a, 3b ausgebildet. Ebenso wird, wie es in 26 gezeigt ist, die Oberflächenkanalepischicht 40 epitaktisch auf die Siliziumkarbidepischicht 2 des n–-Tys aufgewachsen und wird, wie es in 27 gezeigt ist, die unnötige Oberflächenkanalepischicht 40 von der Oberflächenkanalepischicht 40 entfernt, die auf den Abschnitten der Sourcebereiche 4a, 4b verbleibt. Außerdem wird, wie es in 22 gezeigt ist, die Gateelektrode 8 auf der Oberfläche der Oberflächenkanalepischicht 40 mit dem sich dazwischen befindenden Gateisolationsfilm 7 ausgebildet, während die Sourceelektrode 10 in Kontakt mit den Basisbereichen 3a, 3b und den Sourcebereichen 4a, 4b ausgebildet wird. Die Halb leitervorrichtung in Punkt (a) ist daher auf diese Weise hergestellt.
Therefore, this embodiment has the present features.
  • (a) Since the surface channel layer 40 has a structure which is connected to a portion of each of the source regions 4a . 4b overlaps, it is possible to change the contact area of the source areas 4a . 4b to the surface channel layer 40 dilate.
  • (b) As the manufacturing process in this case, as in 23 is shown, a Siliziumkarbidepischicht 2 of the n - -type on the main surface of the semiconductor substrate 1 be trained, as it is in 24 shown is base areas 3a . 3b a predetermined depth on predetermined areas of the surface area of the silicon carbide layer 2 of the n - type are formed and, as it is in 25 shown is source areas 4a . 4b a shallower depth than the base areas 3a . 3b on predetermined areas of the surface areas of the base areas 3a . 3b educated. Likewise, as it is in 26 the surface channel layer is shown 40 epitaxially on the silicon carbide layer 2 of the n - -Tys grew up and becomes, as it in 27 shown is the unnecessary surface channel layer 40 from the surface channel layer 40 removed on the sections of the source areas 4a . 4b remains. Also, as it is in 22 is shown, the gate electrode 8th on the surface of the surface channel layer 40 with the gate insulating film interposed therebetween 7 formed while the source electrode 10 in contact with the base areas 3a . 3b and the source areas 4a . 4b is trained. The semiconductor device in item (a) is therefore made in this way.

Dieses Ausführungsbeispiel der vorliegenden Erfindung kann auf die folgende Weise angewendet werden.This embodiment The present invention can be applied in the following manner.

Wie es in 28 gezeigt ist, ist ein Bereich von jedem der Basisbereiche 3a, 3b verdickt. Das heißt, tiefe Basisbereiche 50a, 50b sind ausgebildet. Die Störstellenkonzentration an den verdickten Bereichen der Basisbereiche 3a, 3b (den tiefen Basisbereichen 50a, 50b) ist höher als die Störstellenkonzentration an den dünneren Bereichen. Ebenso sind die tiefen Basisbereiche 50a, 50b unter den Sourcebereichen 4a, 4b ausgebildet.As it is in 28 is an area of each of the base areas 3a . 3b thickened. That is, deep base areas 50a . 50b are trained. The impurity concentration at the thickened areas of the base areas 3a . 3b (the deep base areas 50a . 50b ) is higher than the impurity concentration at the thinner areas. Likewise, the deep base areas 50a . 50b under the source areas 4a . 4b educated.

Die Vertiefungen 6a, 6b sind ebenso in den Sourcebereichen 4a, 4b ausgebildet, die auf die gleiche Weise wie in den ersten und zweiten Ausführungsbeispielen der vorliegenden Erfindung die Sourceelektrode 10 berühren. Diese erhöht den Kontaktbereich mit der Elektrode um den Grad der Vertiefungen 6a, 6b.The wells 6a . 6b are also in the source areas 4a . 4b formed in the same manner as in the first and second embodiments of the present invention, the source electrode 10 touch. This increases the contact area with the electrode by the degree of the recesses 6a . 6b ,

Alternativ sind, wie es in 29 gezeigt ist, tiefe Basisbereiche 50c und 50d als Bereiche einer größeren Dicke in den Basisbereichen 3a, 3b ausgebildet und diese tiefen Basisbereiche 50c, 50d sind an Stellen ausgebildet, die nicht mit den Sourcebereichen 4a, 4b überlappen. Dies hilft, ihre Zerstörung zu verhindern.Alternatively, as it is in 29 shown is deep base areas 50c and 50d as areas of greater thickness in the base areas 3a . 3b trained and these deep base areas 50c . 50d are trained in places that are not with the source areas 4a . 4b overlap. This helps to prevent their destruction.

Ebenso kann das Kristallsystem/polymorph des Siliziumkarbids, das das Halbleitersubstrat 1, die Siliziumkarbidepischicht 2 des n–-Typs, die Basisbereiche 3a, 3b und die Sourcebereiche 4a, 4b bildet, das gleiche wie das Kristallsystem/polymorph des Siliziumkarbids der Oberflächenkanalepischicht 40 sein.Likewise, the crystal system / polymorph of the silicon carbide forming the semiconductor substrate 1 , the silicon carbide layer 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b forms the same as the crystal system / polymorph of the silicon carbide surface channel layer 40 be.

Nachstehend erfolgt die Beschreibung eines fünften Ausführungsbeispiels der vorliegenden Erfindung.below the description of a fifth occurs embodiment of the present invention.

31 zeigt eine Querschnittsansicht eines normalerweise ausgeschalteten planaren vertikalen Leistungs-MOSFET mit einem n-Kanal gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung. Diese Vorrichtung ist zur Anwendung an Invertern oder Wechselspannungsgeneratoren für Fahrzeuge geeignet. 31 FIG. 12 shows a cross-sectional view of a normally-off n-channel planar vertical power MOSFET according to this embodiment of the present invention. FIG. This device is suitable for use on inverters or AC generators for vehicles.

Der Aufbau des vertikalen Leistungs-MOSFET wird nun unter Bezugnahme auf 31 erklärt. Jedoch werden, da der vertikale Leistungs-MOSFET dieses Ausführungsbeispiels der vorliegenden Erfindung im allgemeinen den gleichen Aufbau wie der MOSFET aufweist, der in 1 gezeigt ist, lediglich die unterschiedlichen Aspekte erklärt. Die Aspekte des vertikalen Leistungs-MOSFET dieses Ausführungsbeispiels der vorliegenden Erfindung, welche die gleichen wie diejenigen des MOSFET sind, der in 1 gezeigt ist, sind mit gleichen Bezugszeichen bezeichnet.The structure of the vertical power MOSFET will now be described with reference to FIG 31 explained. However, since the vertical power MOSFET of this embodiment of the present invention generally has the same structure as the MOSFET disclosed in FIG 1 is shown, only explains the different aspects. The aspects of the vertical power MOSFET of this embodiment of the present invention, which are the same as those of the MOSFET disclosed in FIG 1 are shown are designated by like reference numerals.

In dem MOSFET, der in 1 gezeigt ist, ist die Oberflächenkanalschicht 5 vollständig aus einer Schicht eines n–-Tpys hergestellt, aber in dem vertikalen Leistungs-MOSFET dieses Ausführungsbeispiels der vorliegenden Erfindung ist der Kanalbereichsabschnitt 5a der Oberflächenkanalschicht aus einer Schicht eines n–-Typs ausgebildet, während die anderen Bereiche 5b als der Kanalbereich aus einer Schicht eines n+-Typs ausgebildet sind.In the MOSFET, which is in 1 is shown is the surface channel layer 5 is made entirely of one layer of n - -Ty, but in the vertical power MOSFET of this embodiment of the present invention, the channel region portion 5a of the surface channel layer is formed of an n - -type layer while the other regions 5b are formed as the channel region of an n + -type layer.

Das heißt, die Oberflächenkanalschicht 5 ist derart ausgebildet, daß sie die Sourcebereiche 4a, 4b und die Siliziumkarbidepischicht 2 des n–-Typs auf den Oberflächenbereichen der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und den Oberflächenbereich der Siliziumkarbidepischicht 2 des n–-Typs verbindet, aber die Oberflächenbereiche der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs bestehen aus Schichten des n–-Typs, während der Oberflächenbereich der Siliziumkarbidepischicht 2 des n–-Typs aus einer Schicht eines n+-Typs besteht.That is, the surface channel layer 5 is designed to be the source regions 4a . 4b and the silicon carbide layer 2 of the n - type on the surface portions of the silicon carbide base portions 3a . 3b p - type and surface area of silicon carbide layer 2 of the n - type but connects the surface areas of the silicon carbide base regions 3a . 3b The p - type consists of n - type layers, while the surface area of the silicon carbide layer 2 of the n - type consists of a layer of an n + type.

Bezüglich des inneren Anreicherungsdriftwiderstands Racc-drift der Oberflächenkanalschicht 5 ist, da die anderen Bereiche 5b als der Kanalbereichsabschnitt 5a der Oberflächenkanalschicht 5 aus einer Schicht des n+-Typs ausgebildet sind, der Innenwiderstand von diesen Abschnitten 5b kleiner als wenn sie aus einer Schicht des n–-Typs ausgebildet sind. Folglich ist die Summe des Durchlaßwiderstands Ron kleiner, was zuläßt, daß der Durchlaßwiderstand Ron veringert wird.Regarding the internal enhancement drag resistance R acc drift of the surface channel layer 5 is because the other areas 5b as the channel area section 5a the surface channel layer 5 are formed of n + -type layer, the internal resistance of these sections 5b smaller than when formed of n - type layer. Consequently, the sum of the on-resistance R on is smaller, which allows the on-resistance R on to be reduced.

Der Durchlaßwiderstand Ron eines planaren vertikalen Leistungs-MOSFET wird durch den Kontaktwiderstand Rs-cont zwischen der Sourceelektrode und den Sourcebereichen des n+-Typs, den inneren Driftwiderstand Rsource der Sourcebereiche den n+-Typs, den Anreicherungskanalwiderstand Rchannel in dem Kanalbereich, der in der Oberflächenkanalschicht ausgebildet ist, den inneren Anreicherungsdriftwiderstand Racc-drift der Oberflächenkanalschicht, den JFET-Widerstand RJFET des JFET-Bereichs, den inneren Driftwiderstand Rdrift der Siliziumkarbidkanalepischicht des n–-Typs, den inneren Widerstand Rsub des Siliziumkarbidhalbleitersubstrats des n+-Typs und den Kontaktwiderstand Rd-cont zwischen dem Siliziumkarbidhalbleitersubstrat des n+-Typs und der Drainelektrode bestimmt. Die Summe der vorhergehenden Komponenten bildet den Durchlaßwiderstand. Das heißt, er ist durch die folgende Gleichung (5) dargestellt. Ron = Rs-cont + Rsource + Rchannel + Racc-drift + RJFET + Rdrift + Rsub + Rd-cont (5) The ON resistance R on of a planar vertical power MOSFET is determined by the contact resistance R s-cont between the source electrode and the n + -type source regions, the inner drift resistance R source of the n + -type source regions, the enhancement channel resistance R channel in the channel region formed in the surface channel layer, the internal enhancement drift drag R acc drift of the surface channel layer, the JFET resistor R JFET of the JFET region, the internal drift resistor R drift the silicon carbide channel layer of the n - type, the internal resistance R sub of the silicon carbide semiconductor substrate of the n + type and the contact resistance R d-cont between the n + -type silicon carbide semiconductor substrate and the drain electrode. The sum of the preceding components forms the on-resistance. That is, it is represented by the following equation (5). R on = R s-cont + R source + R channel + R acc-drift + R JFET + R drift + R sub + R d-cont (5)

32 zeigt einen Vergleich der Drainstrom/Drainspannungscharakteristiken des vertikalen Leistungs-MOSFET dieses Ausführungsbeispiels der vorliegenden Erfindung, das in 31 gezeigt ist, und von einem, wie er zum Beispiel in 1 gezeigt ist, bei dem die anderen Bereiche als der Kanalbereich der Oberflächenkanalschicht 5 ebenso aus einer Schicht des n–-Typs hergestellt sind. Diese Darstellung zeigt die Änderung des Drainstroms, wenn die Gateanlegespannung geändert wird. 32 FIG. 16 shows a comparison of the drain current / drain voltage characteristics of the vertical power MOSFET of this embodiment of the present invention disclosed in FIG 31 is shown, and by one, as he is for example in 1 is shown in which the regions other than the channel region of the surface channel layer 5 are also made of a layer of the n - type. This illustration shows the change of the drain current when the gate application voltage is changed.

Wie es in 32 gezeigt ist, ist, wenn die anderen Bereiche 5b als der Kanalbereich der Oberflächenkanalschicht 5 aus einer Schicht des n+-Typs bestehen, der Drainstrom größer als wenn die anderen Bereiche 5b als der Kanalbereich aus einer Schicht des n–-Typs bestehen. Dies besteht aufgrund des verringerten Durchlaßwiderstands Ron des vertikalen Leistungs-MOSFET. Daher ist es durch Herstellen der anderen Bereiche 5b als der Kanalbereich der Oberflächenkanalschicht 5 mit einer Schicht des n+-Typs möglich, den Durchlaßwiderstand Ron des vertikalen Leistungs-MOSFET weiter zu verringern.As it is in 32 is shown is when the other areas 5b as the channel region of the surface channel layer 5 consist of one layer of n + type, the drain current greater than when the other areas 5b as the channel region consists of a layer of n - type. This is due to the reduced on -resistance R on of the vertical power MOSFET. Therefore, it is by making the other areas 5b as the channel region of the surface channel layer 5 with an n + -type layer, it is possible to further reduce the on -resistance R on of the vertical power MOSFET.

Ebenso sind tiefe Basisschichten 30a, 30b ausgebildet, welche verdickte Bereiche der Basisbereiche 3a, 3b sind. Die tiefen Basisschichten 30a, 30b sind auf Bereichen ausgebildet, die nicht mit dem Sourcebereich des n+-Typs überlappen, und die verdickten Bereiche, an denen die tiefen Basisbereiche 30a, 30b in den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs ausgebildet sind, weisen eine höhere Störstellenkonzentration als die dünneren Bereiche auf, auf welchem die tiefen Basisschichten 30a, 30b nicht ausgebildet sind.Likewise are deep base layers 30a . 30b formed, which thickened areas of the base areas 3a . 3b are. The deep base layers 30a . 30b are formed on areas that do not overlap with the source region of the n + type, and the thickened areas where the deep base areas 30a . 30b in the silicon carbide base areas 3a . 3b of the p - -type have a higher impurity concentration than the thinner regions on which the deep base layers are formed 30a . 30b are not trained.

Mit diesen tiefen Basisschichten 30a, 30b wird die Dicke der Siliziumkarbidepischicht 2 des n–-Typs unter den tiefen Basisschichten 30a, 30b verringert (der Abstand zwischen dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs und der tiefen Basisschicht 30a, 30b wird verkürzt), was eine Erhöhung der Feldintensität zuläßt und einen Lawinendurchbruch erleichtert.With these deep base layers 30a . 30b becomes the thickness of the silicon carbide layer 2 of the n - type under the deep base layers 30a . 30b decreases (the distance between the silicon carbide semiconductor substrate 1 of the n + type and the deep base layer 30a . 30b is shortened), which increases the field intensity permits and facilitates avalanche breakdown.

Da die tiefen Basisschichten 30a, 30b auf Bereichen ausgebildet sind, die nicht mit dem Sourcebereich des n+-Typs überlappen, ergibt sich der folgende Zustand.Because the deep base layers 30a . 30b are formed on regions which do not overlap with the n + -type source region, the following state results.

Ein Lawinendurchbruch tritt an den tiefen Basisbereichen 30a, 30b auf und eine Durchbruchstrom fließt deshalb zwischen der Sourceelektrode 10 und der Drainelektrode 11. Zu einem derartigen Zeitpunkt tritt, wenn der Pfad eines Durchbruchstromflusses (Stromflusses positiver Löcher) die Basisbereiche 3a, 3b des p–-Typs, die zwischen den Sourcebereichen 4a, 4b und dem Driftbereich 2 des n–-Typs beidseitig umfaßt sind, ist, ein Spannungsabfall in den Sourcebereichen 3a, 3b des p–-Typs auf, wird der PN-Übergang zwischen den Basisbereichen 3a, 3b des p–-Typs und den Sourcebereichen 4a, 4b vorwärts vorgespannt und beginnt deshalb der parasitäre NPN-Transistor, der aus der Siliziumkarbidepischicht 2 des n–-Typs, den Basisbereichen 3a, 3b und den Sourcebereichen 4a, 4b gebildet ist, zu arbeiten, was einen großen Strom erzeugt. Das Element wird daher erwärmt, was bezüglich einer Zuverlässigkeit unerwünscht sein kann. Folglich kann dieses Problem vermieden werden, da die tiefen Basisbereiche 30a, 30b auf Bereichen ausgebildet sind, die nicht mit dem Sourcebereich des n+-Typs überlappen.An avalanche breakdown occurs at the deep base areas 30a . 30b on and a breakdown current therefore flows between the source electrode 10 and the drain electrode 11 , At such a time, when the path of a breakdown current flow (positive hole current flow) enters the base regions 3a . 3b of the p - type, between the source regions 4a . 4b and the drift area 2 of the n - type are on both sides, is a voltage drop in the source regions 3a . 3b of the p - type, the PN junction becomes between the base regions 3a . 3b of the p - type and the source regions 4a . 4b biased forward and therefore begins the parasitic NPN transistor, which consists of the silicon carbide 2 of the n - type, the base regions 3a . 3b and the source areas 4a . 4b is formed to work, which generates a large current. The element is therefore heated, which may be undesirable in terms of reliability. Consequently, this problem can be avoided because the deep base areas 30a . 30b are formed on regions that do not overlap with the n + -type source region.

Ein Herstellungsverfahren für den vertikalen Leistungs-MOSFET, der in 31 gezeigt ist, wird nun unter Bezugnahme auf die 33 bis 41 erklärt.A manufacturing method for the vertical power MOSFET used in 31 is now shown with reference to the 33 to 41 explained.

Es folgt die Beschreibung des in 33 gezeigten Schritts.Following is the description of in 33 shown step.

Zuerst wird ein 4H-, 6H- oder 3C-SiC-Substrat 1, das heißt, ein Siliziumkarbidhalbleitersubstrat 1 des n+-Typs vorbereitet. Hierbei beträgt die Dicke des Siliziumkarbidhalbleitersubstrats 1 des n+-Typs 400 Mikrometer und ist die Hauptoberfläche 1a ist die (0001)-Si-Fläche, die (0001)-C-Fläche, die (1120)-a-Fläche oder die (1100)-Prismafläche. Eine Siliziumkarbidepischicht 2 des n–-Typs wird epitaktisch bis zu einer Dicke von 5 bis 10 Mikrometern auf die Hauptoberfläche 1a des Substrats 1 aufgewachsen. In diesem Ausführungsbeispiel der vorliegenden Erfindung erhält die Siliziumkarbidepischicht 2 des n–-Typs die gleichen Kristalle wie das darunterliegende Substrat 1 für eine 2H-, 4H-, 6H-, 15R- oder 3C-SiC-Schicht.First becomes a 4H, 6H or 3C SiC substrate 1 that is, a silicon carbide semiconductor substrate 1 of the n + type prepared. Here, the thickness of the silicon carbide semiconductor substrate is 1 of the n + type is 400 microns and is the major surface 1a is the (0001) Si surface, the (0001) C surface, the (1120) a surface, or the (1100) prism surface. A silicon carbide layer 2 The n - type epitaxially strikes the main surface to a thickness of 5 to 10 microns 1a of the substrate 1 grew up. In this embodiment of the present invention, the silicon carbide layer is obtained 2 of the n - type have the same crystals as the underlying substrate 1 for a 2H, 4H, 6H, 15R or 3C SiC layer.

Es folgt die Beschreibung des in 34 gezeigten Schritts.Following is the description of in 34 shown step.

Ein Isolationsfilm 20 wird auf einem vorbestimmten Bereich der Siliziumkarbidepischicht 2 des n–-Typs angeordnet und dieser wird als die Maske zur Ionenimplantation von Störstellen der Gruppe IIIA, das heißt, B+, Al+ oder Ga+, verwendet, um die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs auszubilden. Die Ionenimplantationsbedingungen sind eine Temperatur von 700°C und eine Dosis von 1E14 cm–2.An isolation film 20 becomes on a predetermined area of the silicon carbide layer 2 of the n - -type and this is used as the mask for ion implantation of group IIIA impurities, that is, B +, Al + or Ga +, around the silicon carbide base regions 3a . 3b of the p - type. The ion implantation conditions are a temperature of 700 ° C and a dose of 1E14 cm -2 .

Es folgt die Beschreibung des in 35 gezeigten Schritts.Following is the description of in 35 shown step.

Nach einem Entfernen des Isolationsfilms 20 wird eine Ionenimplantation von N+ von der Oberseite des Substrats 1 bewirkt, um eine Oberflächenkanalschicht 5 auf dem Oberflächenbereich der Siliziumkarbidepischicht 2 des n–-Typs und den Oberflächenbereichen (Oberflächenschichtabschnitten) der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs auszubilden. Die Ionenimplantationsbedingungen sind eine Temperatur von 700°C und eine Dosis von 1E12 cm–2. Daher wird die Oberflächenkanalschicht 5 auf den Oberflächenbereichen der Basisbereiche 3a, 3b des p–-Typs kompensiert, die dort als eine Schicht des n–-Typs mit einer niedrigen Störstellenkonzentration des n-Typs ausgebildet ist, und wird auf dem Oberflächenbereich der Siliziumkarbidschicht 2 des n–-Typs als eine Schicht des n+-Typs mit einer hohen Störstellenkonzentration des n-Typs ausgebildet.After removing the insulation film 20 becomes an ion implantation of N + from the top of the substrate 1 causes a surface channel layer 5 on the surface portion of the silicon carbide layer 2 of the n - -type and the surface areas (surface layer portions) of the silicon carbide base regions 3a . 3b of the p - type. The ion implantation conditions are a temperature of 700 ° C and a dose of 1E12 cm -2 . Therefore, the surface channel layer becomes 5 on the surface areas of the base areas 3a . 3b of the p - -type formed there as an n - type layer having a low n-type impurity concentration, and becomes on the surface area of the silicon carbide layer 2 of the n - -type is formed as an n + -type layer having a high n-type impurity concentration.

In diesem Ausführungsbeispiel der vorliegenden Erfindung wird der Oberflächenkanal mit einer Ionenimplantation in Siliziumkarbid hergestellt, da es, wenn die Herstellung unter Verwendung von Silizium durchgeführt wird, schwierig wird, den Grad einer thermischen Diffusion der Störstellen in die Oberflächenkanalschicht 5 zu steuern, was Bemühungen erschwert, einen MOSFET eines normalerweise ausgeschalteten Typs mit dem gleichen Aufbau herzustellen, wie er zuvor beschrieben worden ist. Folglich ist es unter Verwendung von SiC, wie es gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung ist, möglich, einen vertikalen Leistungs-MOSFET mit einer größeren Genauigkeit als unter Verwendung von Silizium herzustellen.In this embodiment of the present invention, the surface channel is fabricated with ion implantation into silicon carbide since, when manufacturing using silicon, it becomes difficult to control the degree of thermal diffusion of the impurity into the surface channel layer 5 controlling efforts to fabricate a normally-off type MOSFET having the same structure as described above. Consequently, by using SiC as in this embodiment of the present invention, it is possible to produce a vertical power MOSFET with greater accuracy than using silicon.

Außerdem ist es, um einen vertikalen Leistungs-MOSFET eines normalerweise ausgeschalteten Typs zu erzielen, notwendig, die Dicke der Oberflächenkanalschicht 5 derart einzustellen, daß sie die Bedingung von Gleichung (5), die zuvor erwähnt worden ist, erfüllt; jedoch wird es notwendig, da Vbuilt niedrig ist, wenn Silizium verwendet wird, die Oberflächenkanalschicht 5 mit einer niedrigen Dicke und mit einer niedrigen Störstellenkonzentration auszubilden, was es schwierig macht, den Grad einer Streuung der Störstellenionen zu steuern, und dies erschwert stark eine Herstellung. Weiterhin ist, wenn SiC verwendet wird, Vbuilt ungefähr dreimal höher als bei Silizium, was eine Ausbildung einer dicken Schicht eines n–-Typs und einer hohen Störstellenkonzentration zuläßt, und es wird deshalb einfacher, einen normalerweise ausgeschalteten MOSFET eines Anreicherungstyps herzustellen.In addition, in order to achieve a vertical power MOSFET of a normally-off type, it is necessary to increase the thickness of the surface channel layer 5 set so as to satisfy the condition of equation (5) mentioned above; however, it becomes necessary because V built is low, though Silicon is used, the surface channel layer 5 with a low thickness and with a low impurity concentration, which makes it difficult to control the degree of scattering of the impurity ions, and this greatly hinders production. Further, when SiC is used, V built is about three times higher than silicon, allowing formation of a thick layer of n - -type and high impurity concentration, and therefore it becomes easier to manufacture a normally-off enhancement type MOSFET.

Es folgt die Beschreibung des in 36 gezeigten Schritts.Following is the description of in 36 shown step.

Ein Isolationsfilm 21 wird auf einen vorbestimmten Bereich der Oberflächenkanalschicht 5 angeordnet und dieser wird als die Maske zur Ionenimplantation von N+ verwendet, um die Sourcebereiche 4a, 4b des n+-Typs auszubilden. Die Ionenimplantationsbedingungen sind eine Temperatur von 700°C und eine Dosis von 1E15 cm–2.An isolation film 21 is applied to a predetermined area of the surface channel layer 5 and this is used as the mask for ion implantation of N + to the source regions 4a . 4b of the n + type. The ion implantation conditions are a temperature of 700 ° C and a dose of 1E15 cm -2 .

Es folgt die Beschreibung des in 37 gezeigten Schritts.Following is the description of in 37 shown step.

Nach einem Entfernen des Isolationsfilms 21 wird das Photoresistverfahren verwendet, um einen Isolationsfilm 22 auf einem vorbestimmten Bereich der Oberflächenkanalschicht 5 anzuordnen, und dieser wird als eine Maske zum teilweisen Ätzentfernen der Oberflächenkanalschicht 5 auf den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs durch RIE verwendet.After removing the insulation film 21 For example, the photoresist method is used to form an insulating film 22 on a predetermined area of the surface channel layer 5 and this is used as a mask to partially etch away the surface channel layer 5 on the silicon carbide basis areas 3a . 3b p - type used by RIE.

Es folgt die Beschreibung des in 38 gezeigten Schritts.Following is the description of in 38 shown step.

Ebenso wird der Isolationsfilm 22 als eine Maske zur Ionenimplantation von B+ verwendet, um tiefe Basisschichten 30a, 30b auszubilden. Diese erzeugt dickere Bereiche auf den Basisbereichen 3a, 3b. Die tiefen Basisschichten 30a, 30b werden auf Bereichen ausgebildet, die nicht mit den Sourcbereichen 4a, 4b des n+-Typs überlappen und die verdickten Bereiche, an denen die tiefen Basisschichten 30a, 30b in den Siliziumkarbidbasisbereichen 3a, 3b des p–_-Typs ausgebildet werden, weisen eine höhere Störstellenkonzentration als die dünneren Bereiche auf, auf welchen die tiefen Basisschichten 30a, 30b nicht ausgebildet sind.Likewise, the insulation film 22 used as a mask for ion implantation of B + to deep base layers 30a . 30b train. This creates thicker areas on the base areas 3a . 3b , The deep base layers 30a . 30b are trained on areas that are not with the source areas 4a . 4b overlap the n + type and the thickened areas where the deep base layers 30a . 30b in the silicon carbide base areas 3a . 3b of the p - _ type have a higher impurity concentration than the thinner regions on which the deep base layers 30a . 30b are not trained.

Es folgt die Beschreibung des in 39 gezeigten Schritts.Following is the description of in 39 shown step.

Nach einem Entfernen des Isolationsfilms 22 wird ein Gateisolationsfilm (Gateoxidfilm) 7 durch Naßoxidation auf dem Substrat ausgebildet. Hierbei beträgt die Atmosphärentemperatur 1080°C.After removing the insulation film 22 becomes a gate insulation film (gate oxide film) 7 formed by wet oxidation on the substrate. Hereby the atmospheric temperature is 1080 ° C.

Dann wird eine Polysiliziumgateelektrode 8 durch LPCVD auf dem Gateisolationsfilm 7 angehäuft. Die Filmausbildungstemperatur beträgt hierbei 600°C.Then, a polysilicon gate electrode becomes 8th by LPCVD on the gate insulation film 7 accumulated. The film forming temperature here is 600 ° C.

Es folgt die Beschreibung des in 40 gezeigten Schritts.Following is the description of in 40 shown step.

Als nächstes wird nach einem Entfernen der unerwünschten Abschnitte des Gateisolationsfilms 7 ein Isolationsfilm 9 derart ausgebildet, daß er den Gateisolationsfilm 7 bedeckt. Genauer gesagt beträgt die Filmausbildungstemperatur 425°C und wird ein Glühen bei 1000°C nach der Filmausbildung durchgeführt.Next, after removing the unwanted portions of the gate insulating film 7 an isolation film 9 formed so that it the gate insulation film 7 covered. More specifically, the film-forming temperature is 425 ° C, and annealing is performed at 1000 ° C after the film formation.

Es folgt die Beschreibung des in 41 gezeigten Schritts.Following is the description of in 41 shown step.

Ebenso werden eine Sourceelektrode 10 und eine Drainelektrode 11 durch Metallzerstäubung bei Raumtemperatur erzeugt. Dann wird ein Glühen bei 1000°C nach der Filmausbildung durchgeführt.Likewise, a source electrode 10 and a drain electrode 11 produced by metal atomization at room temperature. Then, annealing is performed at 1000 ° C after film formation.

Gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung befindet, wenn die Leistungsvorrichtung ausgeschaltet ist, sie sich aufgrund einer Verarmung durch die Differenz der Austrittsarbeiten der Polysiliziumgateelektrode 8 und der Oberflächenkanalschicht 5a, 5b und dem PN-Übergang zwischen den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs und der Oberflächenkanalschicht 5a, 5b in einem Abschnürzustand. Andererseits wird sie durch Anlegen einer Spannung an die Polysiliziumgateelektrode 8 in eine Anreicherungsbetriebsart eingeschaltet, bei der sich die Ladungsträger auf der Oberflächenkanalschicht 5a angereichern. In dem eingeschalteten Zustand fließen die Elektronen von den Sourcebereichen 4a, 4b des n+-Typs durch die Oberflächenkanalschicht 5a des n–-Typs- und von der Oberflächenkanalschicht 5b des n+-Typs zu der Siliziumkarbidepischicht 2 des n–-Typs und fließen die Elektronen nach Erreichen der Siliziumkarbidepischicht 2 des n–-Typs (Driftbereichs) vertikal zu dem Siliziumkarbidhalbleitersubstrat 1 des n+-Typs.According to this embodiment of the present invention, when the power device is turned off, it is due to depletion by the difference in the work functions of the polysilicon gate electrode 8th and the surface channel layer 5a . 5b and the PN junction between the silicon carbide base regions 3a . 3b p - type and surface channel layer 5a . 5b in a restricted state. On the other hand, it is made by applying a voltage to the polysilicon gate electrode 8th in an enrichment mode, in which the charge carriers on the surface channel layer 5a being enriched. In the on state, the electrons flow from the source regions 4a . 4b of the n + type through the surface channel layer 5a of the n - -type and surface channel layer 5b of the n + type to the silicon carbide layer 2 of the n - -type and the electrons flow after reaching the Siliziumkarbidepischicht 2 n - -type (drift region) vertical to the silicon carbide semiconductor substrate 1 of the n + type.

Ebenso befinden sich, wie es in 31 gezeigt ist, die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs in Kontakt mit der Sourceelektrode 10 und sind daher an Masse gelegt. Folglich kann die eingebaute Spannung Vbuilt an dem PN-Übergang zwischen der Oberflächenkanalschicht 5 und den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs verwendet werden, um die Oberflächenkanalschicht 5 zu einem Abschnürzustand zu bringen. Zum Beispiel kann die verarmte Schicht, wenn die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs nicht an Masse gelegt sind und sich in einem schwebenden Zustand befinden, unter Verwendung der eingebauten Spannung Vbuilt nicht von den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs ausgedehnt werden, und kann deshalb der Kontakt zwischen den Siliziumkarbidbasisbereichen 3a, 3b des p–-Typs und der Sourceelektrode 10 als eine wirksame Struktur zum Bringen der Oberflächenkanalschicht 5 zu einem Abschnürzustand betrachtet werden. Gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung werden die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs mit einer niedrigen Störstellenkonzentration ausgebildet, kann aber die eingebaute Spannung Vbuilt auch weiter mit einer hohen Störstellenkonzentration verwendet werden.Likewise, as it is in 31 shown is the silicon carbide base regions 3a . 3b of the p - type in contact with the source electrode 10 and are therefore grounded. Consequently, the built-in voltage V built at the PN junction between the surface channel layer 5 and the silicon carbide base regions 3a . 3b of the p - type used to form the surface channel layer 5 to bring it to a state of constriction. For example, the depleted layer may be when the silicon carbide base regions 3a . 3b of the p - type are not grounded and are in a floating state, using the built-in voltage V built not from the silicon carbide base regions 3a . 3b of the p - type can be extended, and therefore the contact between the silicon carbide base regions 3a . 3b of the p - type and the source electrode 10 as an effective structure for bringing the surface channel layer 5 be considered to a constricted state. According to this embodiment of the present invention, the silicon carbide base regions become 3a . 3b of the p - type is formed with a low impurity concentration, but the built-in voltage V built can be further used with a high impurity concentration.

Dies vervollständigt den vertikalen Leistungs-MOSFET, der in 31 gezeigt ist.This completes the vertical power MOSFET used in 31 is shown.

Dieses Ausführungsbeispiel der vorliegenden Erfindung weist die folgenden Merkmale auf.This embodiment The present invention has the following features.

Durch Herstellen der Störstellenkonzentration des Bereichs der Oberflächenkanalschicht, die sich auf dem Oberflächenbereich der Epitaxischicht befindet, daß sie höher als die der Epitaxischicht ist, ist es möglich, den Widerstand der anderen Bereiche der Oberflächenkanalschicht als den Kanalbereich (Anreicherungsdriftwiderstand der Kanalschicht) zu verringern, was den Durchlaßwiderstand des MOSFET verringert. Dies läßt zu, daß für den MOSFET ein ziemlich niedrigerer Durchlaßwiderstand erzielt wird.By Establishing the impurity concentration the area of the surface channel layer, which are on the surface area the epitaxial layer is that they higher than which is the epitaxial layer, it is possible to resist others Regions of the surface channel layer as the channel area (enhancement drift resistance of the channel layer) to reduce what the on-resistance of the MOSFET decreases. This allows for the MOSFET a fairly lower on-resistance is achieved.

Nachstehend erfolgt die Beschreibung eines sechsten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a sixth embodiment of the present invention Invention.

In dem vorhergehenden Ausführungsbeispiel der vorliegenden Erfindung wird die Oberflächenkanalschicht 5 durch direkte Ionenimplantation in den Oberflächenbereich der Si liziumkarbidepischicht 2 des n–-Typs und die Oberflächenbereiche (Oberflächenschichten) der Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs ausgebildet, wird aber, wie es in 42 gezeigt ist, eine Oberflächenkanalschicht 5 des n–-Typs epitaktisch über sie aufgewachsen, worauf die Störstellenkonzentration des n-Typs an den anderen Bereichen als dem Kanalbereich der Oberflächenkanalschicht 5 durch einen Photoschritt und eine Ionenimplantation selektiv angehoben werden kann. Jedoch ist es, da dieses Verfahren die Anzahl von Herstellungsschritten erhöht, für vertikale Leistungs-MOSFETs bevorzugt, daß sie durch das Verfahren des vorhergehenden Ausführungsbeispiels der vorliegenden Erfindung hergestellt werden.In the foregoing embodiment of the present invention, the surface channel layer becomes 5 by direct ion implantation into the surface region of the Si liziumkarbidepischicht 2 of the n - -type and the surface areas (surface layers) of the silicon carbide base regions 3a . 3b is formed of the p - type, but, as it is in 42 is shown a surface channel layer 5 of the n - -type epitaxially grown over them, whereupon the n-type impurity concentration at the regions other than the channel region of the surface channel layer 5 can be selectively raised by a photo step and ion implantation. However, since this method increases the number of manufacturing steps, it is preferable for vertical power MOSFETs to be manufactured by the method of the foregoing embodiment of the present invention.

Nachstehend erfolgt die Beschreibung eines siebten Ausführungsbeispiels der vorliegenden Erfindung.below the description will be made of a seventh embodiment of the present invention Invention.

Ebenso können, wie es in 43 gezeigt ist, nach einem Ausbilden der Sourcebereiche 4a, 4b des n+-Typs, wenn eine Oberflächenkanalschicht 40 epitaktisch auf die Oberflächen der Sourcebereiche 4a, 4b des n+-Typs oder die Siliziumkarbidbasisbereiche 3a, 3b des p–-Typs und die Siliziumkarbidepischicht 2 des n–-Typs aufgewachsen wird, die anderen Bereiche als der Kanalbereich als eine Schicht des n+-Typs ausgebildet werden. Jedoch ist in diesem Fall ebenso, da die Anzahl von Herstellungsschritten um ein epitaktisches Wachstum der Oberflächenkanalschicht erhöht werden muß, dem eine Ionenimplantation folgt, wie in dem Fall, der in 42 gezeigt ist, das Verfahren gemäß dem vorhergehenden Ausführungsbeispiel der vorliegenden Erfindung wirksamer.Likewise, as it can in 43 is shown after forming the source regions 4a . 4b of the n + type when a surface channel layer 40 epitaxially on the surfaces of the source regions 4a . 4b of the n + type or the silicon carbide base regions 3a . 3b p - type and the silicon carbide layer 2 of the n - -type, the regions other than the channel region are formed as an n + -type layer. However, in this case as well, since the number of manufacturing steps must be increased by an epitaxial growth of the surface channel layer followed by ion implantation as in the case of FIG 42 is shown, the method according to the previous embodiment of the present invention more effective.

Weiterhin ist in den vorhergehenden Ausführungsbeispielen der vorliegenden Erfindung die Anwendung an einem vertikalen MOSFET mit einem n-Kanal beschrieben worden. Das Vertauschen des p-Typs und des n-Typs miteinander in jedem Ausführungsbeispiel der vorliegenden Erfindung, daß heißt, ein vertikaler MOSFET mit einem p-Kanal bietet den gleichen Effekt.Farther is in the previous embodiments The present invention is applied to a vertical MOSFET described with an n-channel. The swapping of the p-type and the n-type with each other in each embodiment of the present invention Invention, that is, a vertical MOSFET with a p-channel has the same effect.

Gemäß der vorhergehenden Beschreibung wird eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat, das Siliziumkarbid eines ersten Leitfähigkeitstyps aufweist, eine Siliziumkarbidepitaxischicht des ersten Leitfähigkeitstyps, einen ersten Halbleiterbereich, der auf dem Halbleitersubstrat ausgebildet ist und Siliziumkarbid eines zweiten Leitfähigkeitstyps aufweist, einen zweiten Halbleiterbereich, der auf dem ersten Halbleiterbereich ausgebildet ist, Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und durch den ersten Halbleiterbereich von dem Halbleitersubstrat des ersten Leitfähigkeitstyps getrennt ist, einen dritten Halbleiterbereich, der auf dem Halbleiterbereich ausgebildet ist, der mit dem Halbleitersubstrat und dem zweiten Halbleiterbereich verbunden ist, der Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und einen höheren Widerstand als das Halbleitersubstrat aufweist, und eine Gateelektrode aufweist, die auf dem dritten Halbleiterbereich über einer Isolationsschicht ausgebildet ist, wobei der dritte Halbleiterbereich verarmt ist, wenn keine Spannung an die Gateelektrode angelegt ist, so daß die Halbleitervorrichtung eine normalerweise ausgeschaltete Charakteristik aufweist.According to the foregoing description, there is provided a semiconductor device comprising a semiconductor substrate comprising silicon carbide of a first conductivity type, a silicon carbide epitaxial layer of the first conductivity type, a first semiconductor region formed on the semiconductor substrate and silicon carbide of a second conductivity type, a second semiconductor region mounted on the semiconductor substrate first semiconductor region, silicon carbide of the first conductivity type and separated by the first semiconductor region from the semiconductor substrate of the first conductivity type, a third semiconductor region formed on the semiconductor region, which is connected to the semiconductor substrate and the second half and a gate electrode formed on the third semiconductor region over an insulating layer, wherein the third semiconductor region is depleted when no voltage is applied to the gate electrode so that the semiconductor device has a normally-off characteristic.

Claims (20)

Halbleitervorrichtung, die aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das einkristallines Siliziumkarbid und eine Siliziumkarbidepitaxieschicht des ersten Leitfähigkeitstyps aufweist, welche auf der Hauptseite des Halbleitersubstrats ausgebildet ist; einen ersten Halbleiterbereich, der auf der Siliziumkarbidepitaxieschicht ausgebildet ist und Siliziumkarbid eines zweiten Leitfähigkeitstyps aufweist; einen zweiten Halbleiterbereich, der auf dem ersten Halbleiterbereich ausgebildet ist, Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und durch den ersten Halbleiterbereich von der Siliziumkarbidepitaxieschicht des ersten Leitfähigkeitstyps getrennt ist; einen dritten Halbleiterbereich, der auf dem ersten Halbleiterbereich ausgebildet ist, der mit der Siliziumkarbidepitaxieschicht und dem zweiten Halbleiterbereich verbunden ist, der Siliziumkarbid des ersten Leitfähigkeitstyps aufweist und einen höheren Widerstand als das Halbleitersubstrat aufweist; und eine Gateelektrode, die mit einer sich dazwischen befindenden Isolationsschicht auf dem dritten Halbleiterbereich ausgebildet ist, wobei die Dicke des dritten Halbleiterbereichs eine derartige Dicke ist, daß eine vollständige Verarmung auftritt, wenn keine Spannung an die Gateelektrode angelegt ist.Semiconductor device comprising: one Semiconductor substrate of a first conductivity type, the monocrystalline Silicon carbide and a silicon carbide epitaxial layer of the first conductivity type which is formed on the main side of the semiconductor substrate is; a first semiconductor region disposed on the silicon carbide epitaxial layer is formed and silicon carbide of a second conductivity type having; a second semiconductor region located on the first Semiconductor region is formed, silicon carbide of the first conductivity type and through the first semiconductor region of the silicon carbide epitaxial layer of the first conductivity type is separated; a third semiconductor region located on the first semiconductor region is formed with the Siliziumkarbidepitaxieschicht and the second semiconductor region, the silicon carbide of the first conductivity type and a higher one Having resistance as the semiconductor substrate; and a gate electrode, those with an intervening insulating layer on the third semiconductor region is formed, wherein the fat of the third semiconductor region is such a thickness that a complete depletion occurs when no voltage is applied to the gate electrode. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine normalerweise ausgeschaltete Charakteristik des dritten Halbleiterbereichs durch wechselseitiges Verbinden einer Verarmungsschicht, welche sich von der Gateelektrode in den dritten Halbleiterbereich ausdehnt, und einer Verarmungsschicht erzielt wird, welche sich von dem zweiten Halbleiterbereich in den dritten Halbleiterbereich ausdehnt.Semiconductor device according to Claim 1, characterized that one normally off characteristic of the third semiconductor region by mutually connecting a depletion layer, which extends from the gate electrode into the third semiconductor region, and a depletion layer which differs from the second Semiconductor area in the third semiconductor area expands. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode eine Polysiliziumgateelektrode ist und die Polysiliziumgateelektrode einen Leitfähigkeitstyp aufweist, der zu dem des dritten Halbleiterbereichs entgegengesetzt ist.Semiconductor device according to Claim 1, characterized that the Gate electrode is a polysilicon gate electrode and the polysilicon gate electrode a conductivity type which is opposite to that of the third semiconductor region is. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Halbleiterbereich Siliziumkarbid des zweiten Leitfähigkeitstyps ist und einen höheren Widerstand als die Siliziumkarbidepitaxieschicht oder das Halbleitersubstrat aufweist; der erste Halbleiterbereich ein Basisbereich ist, der bis zu einer vorbestimmten Tiefe auf einem vorbestimmten Bereich der Siliziumkarbidepitaxieschicht ausgebildet ist; der zweite Halbleiterbereich ein Sourcebereich ist, der auf einem vorbestimmten Bereich der Oberflächenschicht des Basisbereichs ausgebildet ist und eine flachere Tiefe als der Basisbereich aufweist; der dritte Halbleiterbereich eine Oberflächenkanalschicht ist, die aus Siliziumkarbid des ersten Leitfähigkeitstyps besteht, einen höheren Widerstand als das Halbleitersubstrat aufweist und derart auf der Oberfläche des Basisbereichs angeordnet ist, daß er den Sourcebereich und den ersten Halbleiterbereich verbindet, wobei die Oberflächenkanalschicht verarmt ist, wenn keine Spannung an die Gateelektrode angelegt ist, um eine normalerweise ausgeschaltete Charakteristik aufzuweisen; und die Halbleitervorrichtung weiterhin einen Gateisolationsfilm, der auf der Oberflächenkanalschicht ausgebildet ist, eine Gateelektrode, die auf dem Gateisolationsfilm ausgebildet ist, eine Sourcelektrode, die derart ausgebildet ist, daß sie den Basisbereich und den Sourcebereich berührt, und eine Drainelektrode aufweist, die auf der Rückseite des Halbleitersubstrats ausgebildet ist.Semiconductor device according to Claim 1, characterized that of the first semiconductor region silicon carbide of the second conductivity type is and a higher one Resistance as the silicon carbide epitaxial layer or the semiconductor substrate having; the first semiconductor region is a base region, up to a predetermined depth on a predetermined range the silicon carbide epitaxial layer is formed; the second Semiconductor region is a source region that is at a predetermined Area of the surface layer is formed of the base region and a shallower depth than the Base area has; the third semiconductor region has a surface channel layer is made of silicon carbide of the first conductivity type, a higher Has resistance as the semiconductor substrate and so on the surface of the base region is arranged to be the source region and connects the first semiconductor region, wherein the surface channel layer is depleted when no voltage is applied to the gate electrode, to have a normally off characteristic; and the semiconductor device further includes a gate insulating film, that on the surface channel layer is formed, a gate electrode on the gate insulating film is formed, a source electrode, which is designed such that she contacts the base region and the source region, and a drain electrode that has on the back of the semiconductor substrate is formed. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Bereich der Oberflächenkanalschicht, welcher auf der Oberfläche der Siliziumkarbidepitaxieschicht angeordnet ist, einen niedrigeren Widerstand als die Siliziumkarbidepitaxieschicht aufweist.Semiconductor device according to claim 4, characterized in that that the Area of the surface channel layer, which on the surface the silicon carbide epitaxial layer is disposed, a lower one Has resistance as the silicon carbide epitaxial layer. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Hauptoberfläche des Siliziumkarbidhalbleitersubstrats die (0001)-Si-Fläche oder die (1120)-a-Fläche für eine niedrige Übergangszustandsdichte an dem Siliziumkarbid/Isolatorübergang ist.Semiconductor device according to Claim 1, characterized that the main surface of the silicon carbide semiconductor substrate, the (0001) Si surface or the (1120) -a surface for one low transition state density at the silicon carbide / insulator junction is. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Dotierstoffkonzentration der Oberflächenkanalschicht nicht größer als die Dotierstoffkonzentrationen der Siliziumkarbidepitaxieschicht und des Basisbereichs ist.Semiconductor device according to claim 4, characterized in that the dopant concentration of the Surface channel layer is not greater than the dopant concentrations of the silicon carbide epitaxial layer and the base region. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Gateelektrode ein erstes Austrittsarbeitspotential aufweist, der Basisbereich ein zweites Austrittsarbeitspotential aufweist, die Oberflächenkanalschicht ein drittes Austrittsarbeitspotential aufweist und die ersten, zweiten und dritten Austrittsarbeitspotentiale derart eingestellt sind, daß die Ladungsträger des ersten Leitfähigkeitstyps in der Oberflächenkanalschicht verarmt sind.Semiconductor device according to claim 4, characterized in that that the Gate electrode has a first work function potential, the Base region has a second work function potential, the Surface channel layer has a third work function potential and the first, second and third work function potentials are set such that the charge carrier of the first conductivity type in the surface channel layer are impoverished. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Austrittsarbeitspotentiale derart eingestellt sind, daß die Ladungsträger des ersten Leitfähigkeitstyps in der Oberflächenkanalschicht verarmt sind, wenn sich die Gateelektrode bezüglich dem Drainbereich an Nullpotential befindet.Semiconductor device according to Claim 8, characterized that the set first, second and third work function potentials such are that the charge carrier of the first conductivity type in the surface channel layer are depleted when the gate electrode is at zero potential with respect to the drain region located. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Oberflächenkanalschicht durch epitaktisches Wachstum oder Ionenimplantation ausgebildet ist.Semiconductor device according to claim 4, characterized in that that the Surface channel layer through epitaxial growth or ion implantation is formed. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Oberflächenkanalschicht durch epitaktisches Wachstum ausgebildet ist und das Kristallsystem/polymorph des Siliziumkarbids, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, zu dem des Siliziumkarbids der Oberflächenkanalschicht unterschiedlich ist.Semiconductor device according to claim 4, characterized in that that the Surface channel layer through epitaxial growth is formed and the crystal system / polymorph silicon carbide comprising the semiconductor substrate, the silicon carbide epitaxial layer, forms the base region and the source region, to that of the silicon carbide the surface channel layer is different. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Siliziumkarbid, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, von einem hexagonalen System ist, während das Siliziumkarbid der Oberflächenkanalschicht von einem kubischen System ist.A semiconductor device according to claim 11, characterized characterized in that Silicon carbide comprising the semiconductor substrate, the silicon carbide epitaxial layer, forms the base region and the source region, of a hexagonal System is while the silicon carbide of the surface channel layer from a cubic system. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Oberflächenkanalschicht durch epitaktisches Wachstum ausgebildet ist und das Siliziumkarbid, das das Halbleitersubstrat, die Siliziumkarbidepitaxieschicht, den Basisbereich und den Sourcebereich bildet, 6H-SiC ist, während das Siliziumkarbid der Oberflächenkanalschicht 3C-SiC ist.Semiconductor device according to claim 4, characterized in that that the Surface channel layer through epitaxial growth is formed and the silicon carbide, the the semiconductor substrate, the silicon carbide epitaxial layer, the base region and the source region is 6H-SiC, while the silicon carbide is the Surface channel layer 3C-SiC is. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein Abschnitt des Basisbereichs dicker hergestellt ist.Semiconductor device according to claim 4, characterized in that the existence Section of the base area is made thicker. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Störstellenkonzentration des verdickten Bereichs des Basisbereichs höher als die Störstellenkonzentration der dünneren Bereiche hergestellt ist.A semiconductor device according to claim 14, characterized characterized in that Impurity concentration of the Thickened region of the base region higher than the impurity concentration the thinner one Areas is made. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der verdickte Bereich des Basisbereichs unter dem Sourcebereich ausgebildet ist.A semiconductor device according to claim 14, characterized characterized in that thickened region of the base region formed below the source region is. Halbleitervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der verdickte Bereich des Basisbereichs an einer Stelle ausgebildet ist, die nicht mit dem Sourcebereich überlappt.A semiconductor device according to claim 14, characterized characterized in that thickened region of the base region formed at one point is that does not overlap with the source area. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Oberflächenkanalschicht mit einem Abschnitt des Sourcebereichs überlappt.Semiconductor device according to claim 4, characterized in that that the Surface channel layer overlapped with a portion of the source area. Halbleitervorrichtung nach Anspruch 1, wobei eine Kanalschicht durch epitaktisches Wachstum ausgebildet ist.A semiconductor device according to claim 1, wherein a Channel layer is formed by epitaxial growth. Halbleitervorrichtung nach Anspruch 1, wobei eine Störstellenkonzentration eines Bereichs einer Oberflächenkanalschicht, die sich auf einem Oberflächenbereich einer Epitaxieschicht befindet, höher als die eines verbleibenden Bereichs einer Oberflächenkanalepitaxieschicht und der Siliziumkarbidepitaxieschicht ist, wodurch der Durchlaßwiderstand verringert ist.A semiconductor device according to claim 1, wherein a impurity concentration a portion of a surface channel layer, which are on a surface area an epitaxial layer is higher than that of a remaining one Area of a surface channel epitaxy layer and the silicon carbide epitaxial layer is, whereby the on-resistance is reduced.
DE19809554A 1997-03-05 1998-03-05 silicon carbide semiconductor device Expired - Lifetime DE19809554B4 (en)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP9-50233 1997-03-05
JP5023397 1997-03-05
JP25907697A JP3385938B2 (en) 1997-03-05 1997-09-24 Silicon carbide semiconductor device and method of manufacturing the same
JP9-259076 1997-09-24
JP602798 1998-01-14
JP10-6027 1998-01-14

Publications (2)

Publication Number Publication Date
DE19809554A1 DE19809554A1 (en) 1998-09-10
DE19809554B4 true DE19809554B4 (en) 2008-04-03

Family

ID=27276989

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19809554A Expired - Lifetime DE19809554B4 (en) 1997-03-05 1998-03-05 silicon carbide semiconductor device

Country Status (1)

Country Link
DE (1) DE19809554B4 (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8330244B2 (en) 2006-08-01 2012-12-11 Cree, Inc. Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8710510B2 (en) 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251592A (en) * 1998-01-05 1999-09-07 Denso Corp Carbon silicon semiconductor device
US6100169A (en) * 1998-06-08 2000-08-08 Cree, Inc. Methods of fabricating silicon carbide power devices by controlled annealing
US6972436B2 (en) 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6429041B1 (en) 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
JP3881840B2 (en) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 Semiconductor device
US7022378B2 (en) 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7615801B2 (en) 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
US7727904B2 (en) 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
CN100593243C (en) 2005-10-19 2010-03-03 三菱电机株式会社 MOSFET and method for manufacturing MOSFET
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8288220B2 (en) 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
CN103918079B (en) 2011-09-11 2017-10-31 科锐 Including the high current density power model with the transistor for improving layout
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55121682A (en) * 1979-03-14 1980-09-18 Nec Corp Field effect transistor
JPH0423977A (en) * 1990-05-16 1992-01-28 Kyowa Hakko Kogyo Co Ltd Production of powdery sake lees
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55121682A (en) * 1979-03-14 1980-09-18 Nec Corp Field effect transistor
JPH0423977A (en) * 1990-05-16 1992-01-28 Kyowa Hakko Kogyo Co Ltd Production of powdery sake lees
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330244B2 (en) 2006-08-01 2012-12-11 Cree, Inc. Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US9548374B2 (en) 2006-08-17 2017-01-17 Cree, Inc. High power insulated gate bipolar transistors
US8710510B2 (en) 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
US9064840B2 (en) 2007-02-27 2015-06-23 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance

Also Published As

Publication number Publication date
DE19809554A1 (en) 1998-09-10

Similar Documents

Publication Publication Date Title
DE19809554B4 (en) silicon carbide semiconductor device
DE19900171B4 (en) Silicon carbide semiconductor device and method for its production
DE102010036818B4 (en) Bipolar semiconductor device and manufacturing method
DE10214150B4 (en) Silicon carbide semiconductor device and method of manufacturing the same
DE10000754B4 (en) Semiconductor component and method for its production
DE102005017814B4 (en) Silicon carbide semiconductor device and process for its production
DE19649686B4 (en) Structure and Method of Producing a High Voltage Metal Oxide Silicon Field Effect Transistor (MOSFET)
DE102014117780B4 (en) Semiconductor device with a trench electrode and method of manufacture
DE19900169B4 (en) Method for producing a vertical silicon carbide field effect transistor
DE112006000229B4 (en) Non-planar MOS structure with a strained channel region and method of fabricating such a structure
DE102014113946B4 (en) Integrated circuit and method of making an integrated circuit
DE102014107325A1 (en) Semiconductor device
DE19629088A1 (en) Vertical silicon carbide field effect transistor for use in extreme environment
DE102013010245A1 (en) Semiconductor device
DE102009033302B4 (en) Manufacturing Method for a Unipolar Semiconductor Device and Semiconductor Device
DE102012206605A1 (en) TRANSISTOR ARRANGEMENT WITH A MOSFET AND METHOD OF MANUFACTURING
DE102013007685A1 (en) SILICON CARBIDE SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF
DE112006000522T5 (en) Semiconductor component and method for its production
DE2455730B2 (en) Field effect transistor
DE102014118766A1 (en) Field effect semiconductor device and manufacture thereof
DE102019111308A1 (en) SILICON CARBIDE SEMICONDUCTOR ELEMENT
EP0748520B1 (en) Silicon carbide-based mis structure with high latch-up resistance
DE112016006723T5 (en) SEMICONDUCTOR DEVICE
DE112016004718T5 (en) Semiconductor unit
DE102014101859B4 (en) Superjunction semiconductor device with overcompensation zones and method for their production

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R071 Expiry of right