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Die
Erfindung betrifft eine Dünnfilmtransistor-Flüssigkristallanzeigevorrichtung
(DFT-FKA) und insbesondere einen Treiber für eine Flüssigkristallanzeigevorrichtung
(FKA) mit einer Mehrfach-Abtastfunktion und ein Verfahren zum Treiben
der FKA.
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Mehrfachabtastung
bewirkt, daß Videobilder mit
geringer Auflösung
(gering auflösender
Videomodus) zum Anzeigen auf einer FKA-Bildtafel mit hoher Auflösung in
vertikaler Richtung vergrößert werden. Das
Vergrößern von
Videobildern in horizontaler Richtung kann leicht durch Erhöhen der
Abtastrate erreicht werden. Im Gegensatz dazu ist das Vergrößern von
Videobildern in vertikaler Richtung nicht einfach zu realisieren
und wird durch ein Verfahren erreicht, bei dem Bilddaten unter Verwendung
von Bildspeichern gespeichert werden.
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Es
ist Teil der Mehrfachabtastung, daß ein Videobild mit hoher Auflösung zum
Anzeigen auf einer FKA-Bildtafel mit geringer Auflösung verkleinert oder
ein Teil des Bildes entfernt wird. In diesem Fall ist es möglich, einige
der Videodaten zu entfernen.
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In
einem herkömmlichen
Treiber für
eine FKA sollten Signale mit einer für das entsprechende FKA-Modul
geeigneten Auflösung
einem integrierten Treiberschaltkreis (Treiber-IC) zugeführt werden.
Außerdem
sollte die Auflösung
eines zusätzlichen
externen Bildsignals für
das anzeigende FKA-Modul geeignet konvertiert werden, um ein Videobild
mit geringer Auflösung
von dem FKA-Modul mit hoher Auflösung
anzeigen zu lassen.
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Ein
solcher herkömmlicher
FKA-Treiber wird unter Bezugnahme auf die Zeichnung beschrieben.
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Aus 1 ist
ein Blockdiagramm eines herkömmlichen
Treibers für
eine FKA ersichtlich. Aus dieser Figur ist die Struktur eines 192
Ausgänge
aufweisenden Datentreiber-ICs ersichtlich, wobei jedem Ausgang eine
6-Bit breite Grauwertskala zugeordnet ist. Aus 2 ist
eine Detailansicht des 2-zeiligen 192 × 6-Bit Zwischenspeicherteils 2 nach 1 ersichtlich.
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Wie
aus 1 ersichtlich, weist ein herkömmlicher FKA-Treiber
ein
bidirektionales 64-Bit Schieberegister 1 zum bidirektionalen
Schieben eines Eingabe/Ausgabe-Trägersignals (E/A-Trägersignal)
gemäß einem
externen Taktsignal,
ein 2-zeiliges 192 × 6-Bit Zwischenspeicherteil 2,
um externe R-, G- und B-Bildsignaldaten mit jeweils 6 Bit gemäß dem von
dem bidirektionalen 64-Bit Schieberegister ausgegebenen E/A-Trägersignal
aufeinanderfolgend zu speichern, und um die gespeicherten Daten
gemäß einem
externen Ladesignal auszugeben,
einen 192 × 6-Bit Digital/Analog-Wandler
(D/A-Wandler) 3 zum Konvertieren der von dem 2-zeiligen
192 × 6-Bit
Zwischenspeicher 2 ausgegebenen Bildsignaldaten in analoge
Signale gemäß einem
externen POL-Signal, und
192 Datenausgangskreise 4 auf,
um die von dem 192 × 6-Bit
Digital/Analog-Wandler 3 ausgegebenen analogen Bildsignale
an eine DFT-FKA-Bildtafel gemäß einem
externen Bildsignal auszugeben.
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Aus 2 ist
die detaillierte Struktur des 2-zeiligen 192 × 6-Bit Zwischenspeichers 2 des FKA-Treibers
ersichtlich.
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Wie
aus 2 ersichtlich, weist das 2-zeilige 192 × 6-Bit
Zwischenspeicherteil 2 zwei Zwischenspeicher auf, die als
erster und als zweiter Zwischenspeicher 2a und 2b bezeichnet
werden. Für
jeden der beiden Zwischenspeicher 2a und 2b sind
drei Register oder drei 192 × 6-Bit
Zwischenspeicher zum Speichern der R-, G- und B-Bildsignale erforderlich.
Wenn der erste Zwischenspeicher 2a gemäß dem externen Ladesignal Bildsignaldaten
speichert, gibt der zweite Zwischenspeicher 2b gespeicherte
Daten an den 192 × 6-Bit
D/A-Wandler 3 aus. Wenn der zweite Zwischenspeicher 2b Bildsignaldaten
speichert, gibt der erste Zwischenspeicher 2a gespeicherte
Daten aus. Die Zwischen speicher 2a und 2b sind
zum alternierenden Speichern und Ausgeben für jede Bildzeile ausgelegt.
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Der
Betrieb des herkömmlichen
FKA-Treibers wird nachfolgend beschrieben.
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Wie
aus 1 ersichtlich, sind für den Fall, daß ein FKA-Modul mit VGA-Auflösung anzeigen soll,
welche einer Auflösung
von 640 × 480
Bildpunkten entspricht, wenigstens 10 Treiber-ICs erforderlich.
Für den
Fall, daß ein
FKA-Modul mit XGA-Auflösung
anzeigen soll, welche einer Auflösung
von 1024 × 768
Bildpunkten entspricht, sind wenigstens 16 Treiber-ICs erforderlich.
Da das VGA-Modul je Zeile 1920 (640 × 3) Punkte aufweist, d. h.
3 Punkte je Bildpunkt, wobei jeder Bildpunkt aus einem R(rot)-,
einem G(grün)-
und einem B(blau)-Signal zusammengesetzt ist, weist der aus 1 ersichtliche
Treiber-IC 192 Ausgänge
auf. Somit sind 10 Treiber-ICs (192 × 10 = 1920) erforderlich,
um 1920 Punkte zu erhalten. Das XGA-Modul weist je Zeile 3072 (1024 × 3) Punkte
auf, so daß 16
Treiber-ICs (192 × 16
= 3072) erforderlich sind.
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Wie
oben beschrieben, hängt
die Anzahl der erforderlichen Treiber-ICs, die einer FKA-Bildtafel
zugeordnet sind, von der Art des verwendeten FKA-Moduls ab. Ferner
sollte ein für
das Modul geeignetes Bildsignal dem Treiber-IC zugeführt werden.
Falls entsprechend das für
das Modul geeignete Bildsignal zugeführt wird, speichern die Zwischenspeicher 2a und 2b eingelesene
Daten und geben die gespeicherten Daten aus, wobei das Speichern
und das Ausgeben gemäß einem
Ladesignal alternierend erfolgt. Dann konvertiert der D/A-Wandler 3 die
von dem Zwischenspeicherteil 2 ausgegebenen Daten in analoge
Signale, und die Datenausgangskreise 4 legen die konvertierten
analogen Signale für
jeden Punkt der Datenzeile an die FKA-Bildtafel an.
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Jedoch
weist der herkömmliche
FKA-Treiber folgende Nachteile auf:
Erstens, da der FKA-Treiber
in einem für
sein FKA-Modul geeigneten Treiber-IC eingegliedert sein sollte und
für das
FKA-Modul geeignete Bildsignale zum Anzeigen der Bildsignale bereitgestellt
werden sollten, kann keine Mehrfach-Abtast-Funktion zum Anzeigen ausgeführt werden.
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Zweitens,
für den
Fall, daß für das Modul
ungeeignete Bildsignale zum Anzeigen vorgesehen sind, muß, ohne
daß Treiber-ICs
geändert
oder hinzugefügt
werden, eine zusätzliche
Modulwandlereinrichtung hinzugefügt
werden.
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EP 0 391 655 A2 offenbart
einen Treiber für eine
Flüssigkristallanzeigevorrichtung,
bei dem R-, G- und B-Signale,
die in digitialen Eingangs-Videosignalen enthalten sind, jeweils
separiert und in Zwischenspeichern jeweils einmal zwischengespeichert werden.
anschließend
werdne sie entsprechend dem Ausgang eines Decoders jeweils in einem
R-Speicher, einem
G-Speicher und einem B-Speicher gespeichert.
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US 4 500 908 A offenbart
ein Verfahren und eine Vorrichtung zum Standardisieren von Videosignalen,
bei denen nichtstandardisierte Videosignale in NTSC-Videosignale
umgewandelt werden.
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EP 0 368 572 A2 offenbart
eine Vorrichtung und ein Verfahren zum Treiben eines Flüssigkristallanzeigepaneels,
bei denen eine Vielzahl von Source-Treibern und zwei Speicher vorgesehen
sind, wobei jeder Speicher so geschaltet wird, dass er sich entweder
im Eingabemodus oder im Ausgabemodus befindet.
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EP 0 574 142 A1 offenbart
einen Treiberschaltkreis zum Anlegen von Anzeigedaten mit niedriger
Auflösung
an eine hochauflösende
Anzeigevorrichtung, wobei der Treiberschaltkreis Zwischenwerte erzeugt.
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EP 0 546 780 A1 offenbart
ein Steuergerät für hochauflösende Aktivmatrix-Flüssigkristallanzeigen.
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US 4 642 628 A offenbart
eine Flüssigkristallanzeige
mit einem Zeilenspeicher und Farbsignal-Verarbeitungsschaltkreisen
zum Anordnen von R-, G- und B-Farbsignalen in jeder Horizontal-Abtastzeitspanne
in einer richtigen Reihenfolge.
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US 5 406 304 A offenbart
einen Flüssigkristall-Treiber
mit einem Zeilenspeicher zum Aufteilen eines eingegebenen Videosignals
für jede
Horizontal-Abtastzeitspanne in n Gruppen, so dass die Ansteuerungsfrequenz
um den Faktor 1/n reduziert wird.
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DE 197 16 095 A1 offenbart
eine Bildsignal-Umsetzvorrichtung und Anzeigevorrichtung, die ein
Bildsignal mit niedriger Auflösung
in ein Bildsignal mit dazu verschiedener Auflösung umsetzen kann, auf, wobei
Auflösungssignale
verglichen werden.
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Die
Erfindung betrifft einen FKA-Treiber und ein Verfahren zum Treiben
der FKA, womit die Probleme aufgrund der aus dem Stand der Technik
bekannten Beschränkungen
und Nachteile im wesentlichen beseitigt werden.
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Erfindungsgemäß wird ein
FKA-Treiber mit einer Mehrfach-Abtast-Funktion geschaffen, wobei ein Bild
zum Anzeigen in einer geeigneten Größe für den Bildschirm vergrößerbar oder
verkleinerbar ist.
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Diese
Aufgabe wird gelöst
durch einen Treiber für
eine Flüssigkristallanzeige
gemäß den Ansprüchen 1 und
5, und ein Verfahren zum Treiben einer Flüssigkristallanzeigevorrichtung
gemäß Anspruch
13. Weitere vorteilhafte Ausführungsformen sind
in den abhängigen
Patentansprüchen
beschrieben.
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Die
Erfindung wird anhand bevorzugter Ausführungsformen unter Bezugnahme
auf die Zeichnung beschrieben. In der Zeichnung zeigen
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1 ein
Blockdiagram, aus dem die Struktur eines herkömmlichen FKA-Treibers ersichtlich
ist,
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2 eine
Ansicht, aus der die detaillierte Struktur des 2-zeiligen 192 × 6-Bit Zwischenspeichers nach 1 ersichtlich
ist,
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3 ein
Blockdiagramm, aus dem die Struktur einer ersten Ausführungsform
des erfindungsgemäßen FKA-Treibers
ersichtlich ist,
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4 eine
detaillierte Ansicht, aus der die Struktur des Zwischenspeichers
nach 3 ersichtlich ist,
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5 eine
Detailansicht, aus der die Struktur einer Steuervorrichtung gemäß der Ausführungsform nach 3 ersichtlich
ist,
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6 ein
Schaltkreisdiagramm des aus 5 ersichtlichen
Komparators,
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7 eine
den Betrieb der Mehrfachabtastung in dem FKA-Treiber gemäß der ersten Ausführungsform
erläuternde
Ansicht,
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8 eine
das Prinzip einer zweiten Ausführungsform
des erfindungsgemäßen FKA-Treibers
erläuternde
Ansicht,
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9 ein
Blockdiagram, aus dem die Struktur der zweiten Ausführungsform
des erfindungsgemäßen FKA-Treibers
ersichtlich ist, und
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10 ein
detailliertes Schaltkreisdiagramm der Steuervorrichtung nach 9.
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3 zeigt
ein Blockdiagramm, aus dem die Struktur einer ersten Ausführungsform
des erfindungsgemäßen FKA-Treibers
mit 192 Ausgängen
ersichtlich ist, von denen jeder 6-Bit (Grauwertskala) umfaßt. 4 zeigt
eine Detailansicht, aus welcher der Zwischenspeicher nach 3 ersichtlich
ist, 5 zeigt eine Detailansicht, aus welcher die Struktur
einer Steuervorrichtung gemäß der Ausführungsform
nach 3 ersichtlich ist, und 6 zeigt
ein Schaltkreisdiagramm, aus dem die Struktur des Komparators nach 5 ersichtlich
ist.
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Wie
aus 3 ersichtlich, weist der erfindungsgemäße FKA-Treiber
ein
bidirektionales 64-Bit Schieberegister 11 zum bidirektionalen
Schieben eines Eingabe/Ausgabe-Trägersignals gemäß einem
externen Taktsignal,
ein Zwischenspeicherteil 12 mit
drei Zwischenspeichern (einem ersten, einem zweiten und einem dritten
Zwischenspeicher), um R-, G- und B-Bildsignaldaten (6 Bit je Signal)
aufeinanderfolgend zu speichern, die unter Synchronisation von den
von dem bidirektionalen 64-Bit Schieberegister 11 ausgegebenen
E/A-Trägersignalen
in eine Zwischenspeichereinheit gemäß einem externen Steuersignal
eingelesen werden (Datenspeichermodus), um gespeicherte Daten festzuhalten
(Datenhaltemodus), und um festgehaltene Bildsignaldaten auszugeben
(Datenausgebemodus),
einen 192 × 6-Bit Digital/Analog-Wandler 13 zum Konvertieren
der von dem Zwischenspeicherteil 12 ausgegebenen Bildsignaldaten
in Analogsingnale gemäß einem
externen POL-Signal,
192 Datenausgangskreise 14 zum
Ausgeben der von dem 192 × 6-Bit D/A-Wandler 13 ausgegebenen
analogen Bildsignale an eine DFT-FKA gemäß dem externen POL-Signal;
und
eine Steuervorrichtung auf, um das Einlesen, das Ausgeben
und das Halten von Daten in dem 3-zeiligen 192 × 6-Bit Zwischenspeicherteil 12 zu
steuern.
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Das
Zwischenspeicherteil 12 weist hier drei Zwischenspeicher
auf, die z. B. als 3-zeilige 192 × 6-Bit Speicher ausgelegt
sind. Das heißt,
daß das Zwischenspeicherteil 12 drei
Zwischenspeicher aufweist, welche als der erste, der zweite und
der dritte Zwischenspeicher 12a, 12b und 12c bezeichnet
werden, wobei jeder der Zwischenspeicher zum Speichern von R-, G-
und B-Bildsignaldaten und zum wiederholenden Ausführen eines
Datenspeichermodus, eines Datenhaltemodus und eines Datenausgabemodus
in Übereinstimmung
mit von der Steuervorrichtung ausgegebenen Steuersignalen ausgelegt ist.
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Aus 5 ist
die Struktur der Steuervorrichtung ersichtlich, wobei die Steuervorrichtung
aufweist:
ein erstes Auswahlteil 16 zum Ausgeben eines
Auswahlsignals, um einen im Datenmodus zu betreibenden Zwischenspeicher
von den drei Zwischenspeichern 12a, 12b, 12c des
Zwischenspeicherteils 12 unter Verwendung eines horizontalen
Synchronisationssignals des Bildsignals als ein Taktsignal und eines
vertikalen Synchronisationssignals als ein Lösch- und Ladesignal auszuwählen,
ein
Phasenregelkreis-Teil (PLL-Teil) 17 zum Ausgeben eines
Punkttaktsignals oder eines Haupttaktsignals, dessen Frequenz dem
Quotient aus der Frequenz des horizontalen Synchronisationssignals
und der Anzahl von Bildpunkten je Zeile (1024 im Falle von 1024 × 768) für das entsprechende
FKA-Modul entspricht,
ein variables Oszillatorteil 18 zum
Ausgeben von Gatter-Startimpulsen,
deren Anzahl (768 im Falle von 1024 × 768) in einer vertikalen
Synchronisationsperiode der Anzahl von Abtast zeilen des FKA-Moduls entspricht,
um das Bild durch Frequenzvariation in vertikaler Richtung zu vergrößern oder
zu verkleinern,
einen Komparator 19, der ein gleichzeitiges
Eintreten des Datenausgabemodus und des Datenspeichermodus für einen
einzigen Zwischenspeicher 12a, 12b, 12c des
Zwischenspeicherteils 12 verhindert, und
ein zweites
Auswahlteil 20 zum Auswählen
eines im Ausgabemodus zu betreibenden Zwischenspeichers von den
drei Zwischenspeichern 12a, 12b, 12c des Zwischenspeicherteils 12 unter
Verwendung eines von dem Komparator 19 ausgegebenen Signals
als ein Taktsignal und eines vertikalen Synchronisationssignals
als ein Lösch-
und Ladesignal.
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Aus 6 ist
der Komparator 19 ersichtlich, wobei der Komparator aufweist:
ein
erstes UND-NICHT-Gatter 19a zum logischen Verknüpfen eines
von dem ersten Auswahlteil 16 ausgegebenen ersten Speichermodus-Auswahlsignals
IN A mit einem von dem zweiten Auswahlteil 20 ausgegebenen
dritten Ausgabemodus-Auswahlsignal OUT C,
ein zweites UND-NICHT-Gatter 19b zum
logischen Verknüpfen
eines von dem ersten Auswahlteil 16 ausgegebenen zweiten
Speichermodus-Auswahlsignals IN B mit einem von dem zweiten Auswahlteil 20 ausgegebenen
ersten Ausgabemodus-Auswahlsignal OUT A,
ein drittes UND-NICHT-Gatter 19c zum
logischen Verknüpfen
eines von dem ersten Auswahlteil 16 ausgegebenen dritten
Speichermodus-AuswahlsignalS IN C mit einem von dem zweiten Auswahlteil 20 ausgegeben
zweiten Ausgabemodus-Auswahlsignal OUT B,
ein erstes UND-Gatter 19d zum
Bilden eines logischen Produkts aus den von dem ersten, dem zweiten
und dem dritten UND-NICHT-Gatter 19a, 19b und 19c ausgegebenen
Signalen, und
ein zweites UND-Gatter 19e zum Bilden
eines logischen Produkts aus dem Ausgangssignal des ersten UND-Gatters 19d und
dem Ausgangssignal des variablen Oszillatorteils 18, und
zum Ausgeben des Produkts an den Taktsignaleingang des zweiten Auswahlteils 20.
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Der
Betrieb des erfindungsgemäßen FKA-Treibers
mit der oben beschriebenen Struktur gemäß der ersten Ausführungsform
wird nachfolgend beschrieben.
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Aus 7 ist
der Betrieb des Mehrfachabtastens des FKA-Treibers gemäß der ersten Ausführungsform
ersichtlich. Um den Betrieb des FKA-Treibers einfach zu beschreiben,
sollen z. B. Bildsignaldaten für
eine VGA-Auflösung
von 640 × 480
Bildpunkten auf einer FKA-Bildtafel mit einer XGA-Auflösung von
1024 × 768
Bildpunkten angezeigt werden.
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Erstens,
immer wenn das horizontale Synchronisationssignal H-sync einen H-Pegel
annimmt, wird von dem ersten Auswahlteil 16 unter Verwendung
des horizontalen Synchronisationssignals (H-sync) von dem Bildsignal für VGA-Auflösung als ein
Taktsignal nacheinander der erste, dann der zweite und dann der
dritte Zwischenspeicher 12a, 12b und 12c ausgewählt, so
daß diese
rotierend, aufeinanderfolgend in den Datenspeichermodus gesetzt werden.
Hier wird der erste Zwischenspeicher 12a zuerst ausgewählt, und
dann werden der Reihe nach der zweite und dann der dritte Zwischenspeicher 12b und 12c ausgewählt. Das
Auswählen
wird in dieser Reihenfolge wiederholt durchgeführt. Falls ein vertikales Synchronisationssignal
V-sync während
des Wiederholens des Zwischenspeicherauswählens eingegeben wird, wird
der erste Zwischenspeicher 12a ausgewählt. Das PLL-Teil 17 teilt
das horizontale Synchronisationssignal H-sync von dem VGA-Bildsignal durch
1024. Einer der drei Zwischenspeicher 12a, 12b, 12c wird
von dem ersten Auswahlteil 16 zum Betrieb im Speichermodus
ausgewählt,
und gleichzeitig wird ein anderer der drei Zwischenspeicher 12a, 12b, 12c von
dem zweiten Auswahlteil 20 zum Betrieb im Ausgabemodus
ausgewählt.
Der Betrieb des zweiten Auswahlteils 20 wird derart initialisiert,
daß der
dritte Zwischenspeicher 12c zuerst im Ausgabemodus betrieben
wird, und dann werden der Reihe nach der erste und dann der zweite
Zwischenspeicher 12a und 12b unter der Steuerung
von dem variablen Oszillatorteil 18 und dem Komparator 19 ausgewählt.
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Das
heißt,
sobald das erste Auswahlteil 16 initialisiert ist, wählt das
erste Auswahlteil 16 den Datenspeichermodus für den ersten
Zwischenspeicher 12a aus, und das zweite Auswahlteil 20 wählt den Datenausgabemodus
für den
dritten Zwischenspeicher 12c aus. Das variable Oszillatorteil 18 gibt
768 Gatter-Startimpulse während
einer vertikalen Synchronisationsperiode aus, um mit XGA-Auflösung anzuzeigen.
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Ferner
bildet der Komparator 19 eine logische Verknüpfung aus
den Auswahlsignalen von dem ersten Auswahlteil 16, den
Auswahlsignalen von dem zweiten Auswahlteil 20 und dem
Taktsignal von dem variablen Oszillatorteil 18, derart,
daß von
dem Komparator dieses Taktsignal ausgebbar ist. Das heißt, daß das erste
Auswahlteil 16 ein Auswahlsignal IN A ausgibt, so daß der erste
Zwischenspeicher 12a zu Beginn im Datenspeichermodus betrieben wird,
während
das zweite Auswahlteil 20 ein Auswahlsignal OUT C ausgibt,
so daß der
dritte Zwischenspeicher im Datenausgabemodus betrieben wird. Da
das erste UND-NICHT-Gatter 19a des Komparators 19 ein
Signal mit L-Pegel ausgibt, geben auch das erste und das zweite
UND-Gatter 19d und 19e unabhängig von den Ausgangssignalen
des zweiten und des dritten UND-NICHT-Gatters 19b und 19c Signale
mit einem L-Pegel aus, und somit wird kein Taktsignal an das zweite
Auswahlteil 20 angelegt. Entsprechend wird der dritte Zwischenspeicher 12c von
dem zweiten Auswahlteil 20 im Datenausgabemodus betrieben.
Da keine Daten in dem dritten Zwischenspeicher 12c gespeichert
sind, existieren jedoch auch keine Ausgabedaten.
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Auf
diese Art und Weise wählt
das erste Auswahlteil 16 den Datenspeichermodus für den ersten Zwischenspeicher 12a aus,
so daß Eingabebildsignale
für eine
erste Zeile in dem ersten Zwischenspeicher 12a gespeichert
werden. Dann wird synchron mit dem nächsten horizontalen Synchronisationssignal
der Datenspeichermodus für
den zweiten Zwischenspeicher 12b ausgewählt. Entsprechend werden Eingabebildsignale
für eine
zweite Zeile in dem zweiten Zwischenspeicher 12b gespeichert.
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Zu
dieser Zeit wählt
das erste Auswahlteil 16 den Datenauswahl modus IN B für den zweiten
Zwischenspeicher 12b aus, und das zweite Zwischenspeicherteil 20 wählt den
Ausgabemodus OUT C für den
dritten Zwischenspeicher 12c aus, so daß das erste, das zweite und
das dritte UND-NICHT-Gatter 19a, 19b und 19c Signale
mit einem H-Pegel ausgeben, und das erste UND-Gatter 19d auch
ein Signal mit einem H-Pegel ausgibt, und das zweite UND-Gatter 19e den
Impuls des variablen Oszillatorteils 18 an das zweite Auswahlteil 20 ausgibt.
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Zu
dem Zeitpunkt, zu dem der von dem zweiten UND-Gatter 19e ausgegebene
Impuls dort eingegeben wird, gibt das zweite Auswahlteil 20 ein
Auswahlsignal OUT A aus, so daß der
erste Zwischenspeicher 12a im Datenausgabemodus betrieben wird.
Entsprechend werden zu diesem Zeitpunkt der erste und der zweite
Zwischenspeicher 12a und 12b im Datenausgabemodus
bzw. im Datenspeichermodus betrieben. Die Auswahlsignale IN B und
OUT A werden als Signale mit einem H-Pegel dem zweiten UND-NICHT-Gatter 19d des
Komparators 19 zugeführt,
und somit gibt der Komparator 19 kein Taktsignal aus. Der
erste und der zweite Zwischenspeicher 12a und 12b werden
gleichzeitig im Datenausgabemodus bzw. im Datenspeichermodus betrieben. Während der
zweite Zwischenspeicher 12b Daten von eingegebenen Bildsignalen
mit einer Geschwindigkeit gemäß der VGA-Auflösung mit
640 × 480 Bildpunkten
speichert, gibt der erste Zwischenspeicher 12a die Daten
jedoch mit einer Geschwindigkeit gemäß der XGA-Auflösung mit
1024 × 768
Bildpunkten aus. Somit wird, direkt bevor eine zweite Zeile eines
eingelesenen Bildsignals in dem zweiten Zwischenspeicher 12b gespeichert
wird, das in dem ersten Zwischenspeicher 12a gespeicherte
Bildsignal der ersten Zeile an den D/A-Wandler 13 ausgegeben. Obwohl
alle in dem ersten Zwischenspeicher 12a gespeicherten Daten
ausgegeben werden, fährt
das zweite Auswahlteil 20 damit fort, Auswahlsignale OUT
A auszugeben, so daß der
erste Zwischenspeicher 12a im Datenausgabemodus betrieben
wird, da das zweite Auswahlteil 20 keine Taktsignale ausgibt. Während der
zweite Zwischenspeicher 12b Daten speichert, wie aus 7 ersichtlich,
gibt der erste Zwischenspeicher 12a entsprechend die in
dem ersten Zwischenspeicher 12a gespeicherten Daten zweimal
aus.
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Nachdem
das Bildsignal der zweiten Zeile vollständig in dem zweiten Zwischenspeicher 12b gespeichert
ist und ein folgendes horizontales Synchronisationssignal eingelesen
wird, gibt das erste Auswahlteil 16 Auswahlsignale IN C
aus, so daß der dritte
Zwischenspeicher 12c im Datenspeichermodus betrieben wird.
Gleichzeitig gibt der Komparator 19 ein Taktsignal an das
zweite Auswahlteil 20 aus, da die Auswahlsignale IN C und
OUT A einen H-Pegel aufweisen, und die restlichen der Auswahlsignale
einen L-Pegel aufweisen.
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Deshalb
gibt gemäß der vorhergehenden
Art und Weise das zweite Auswahlteil 20 ein Auswahlsignal
OUT B aus, so daß der
zweite Zwischenspeicher 12b im Datenausgabemodus betrieben
wird. Zu diesem Zeitpunkt gibt das dritte UND-NICHT-Gatter 19c des
Komparators 19 ein Signal mit einem L-Pegel aus, so daß kein Taktsignal
an das zweite Auswahlteil 20 angelegt wird.
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Falls
alle in dem zweiten Zwischenspeicher 12b gespeicherten
Daten ausgegeben worden sind bevor der dritte Zwischenspeicher 12c das
Speichern der Daten beendet hat, werden die von dem zweiten Zwischenspeicher 12b gespeicherten
Daten erneut ausgegeben. Falls das erste Auswahlteil 16 den
Datenspeichermodus für
den ersten Zwischenspeicher 12a auswählt, steuert das zweite Auswahlteil 20 den dritten
Zwischenspeicher 12c zum Betrieb im Datenausgabemodus.
Zu dieser Zeit, während
in dem dritten Zwischenspeicher 12c gespeicherte Daten
ausgegeben werden, werden Daten für eine nächste Zeile in dem zweiten
Zwischenspeicher 12b gespeichert, nachdem alle Eingabebildsignaldaten
einer Zeile in dem ersten Zwischenspeicher 12a gespeichert
sind, so daß in
dem dritten Zwischenspeicher 12c gespeicherte Daten nur
einmal ausgegeben werden und danach in dem ersten Zwischenspeicher 12a gespeicherte
Daten ausgegeben werden. 5 Zeilen von Bildsignalen für VGR-Auflösung werden
zu 8 Zeilen mehrfach abgetastet, und somit werden 480 Zeilen als
768 Zeilen angezeigt.
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Aus 8 ist
eine das Konzept einer zweiten Ausführungsform des erfindungsgemäßen FKA-Treiber
erläuternde
Ansicht ersicht lich, 9 zeigt ein Blockdiagram, aus
dem die Struktur des FKA-Treibers gemäß der zweiten Ausführungsform
ersichtlich ist, und aus 10 ist
ein detailliertes Schaltkreisdiagram der Steuervorrichtung nach 9 ersichtlich.
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Der
Betrieb des FKA-Treibers gemäß der zweiten
Ausführungsform
ist ähnlich
zu dem Betrieb der ersten Ausführungsform,
aber der FKA-Treiber gemäß der zweiten
Ausführungsform
unterscheidet sich von dem FKA-Treiber gemäß der ersten Ausführungsform.
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Der
FKA-Treiber, der, wie aus 8 ersichtlich,
drei Zeilenspeicher aufweist, wird derart geschaltet, daß er rotierend
nacheinander im Eingabemodus, im Haltemodus und im Ausgabemodus
unter Verwendung eines Multiplexers und eines Demultiplexers betrieben
wird, wobei eine Mehrfachabtastung wie in dem FKA-Treiber gemäß der ersten
Ausführungsform
erfolgt. Hier können
SRAMs (statische Speicher mit wahlfreiem Zugriff) oder DRAMs (dynamische
Speicher mit wahlfreiem Zugriff) anstelle von Zeilenspeichern verwendet
werden.
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Es
wird angenommen, daß Bildsignale
für eine
VGA-Auflösung
auf einer Bildtafel mit XGA-Auflösung
auf die gleiche Art und Weise wie bei der ersten Ausführungsform
angezeigt werden sollen. Für jedes
der R-, G- und B-Bildsignale ist ein identischer Treiber erforderlich,
wobei nachfolgend aber nur eine Beschreibung anhand eines einzigen
Farbsignals erfolgt.
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Der
aus 9 ersichtliche FKA-Treiber gemäß der zweiten Ausführungsform
weist
ein erstes Speicherteil 21 mit einem ersten
Speicher 26 und einem ersten Multiplexer 27, um
ein gemäß einem
externen Steuersignal eingelesenes Zeilensignal eines Bildsignals
in eine entsprechende Adresse zu schreiben, und um ein geschriebenes
Signal zu lesen,
ein zweites Speicherteil 22 mit einem
zweiten Speicher 28 und einem zweiten Multiplexer 29,
um ein gemäß dem externen
Signal eingelesenes Zeilensignal des Bildsignals in eine entsprechende
Adresse zu schreiben, und um ein geschriebenes Signal zu lesen,
ein
drittes Speicherteil 23 mit einem dritten Speicher 30 und
einem dritten Multiplexer 31, um ein gemäß dem externen
Steuersignal eingelesenes Zeilensignal des Bildsignals in eine entsprechende
Adresse zu schreiben, und um ein geschriebenes Signal zu lesen,
ein
Ausgabeauswahlteil 24 mit 3 Dreizustandspuffern 32, 33 und 34 zum
Auswählen
eines einzigen von den von dem ersten, dem zweiten und dem dritten Speicherteil 21, 22 und 23 ausgegebenen
Signalen, und
ein Steuerteil 25 auf, um den Speicherbetrieb
(Lesen oder Schreiben) jedes der Speicherteile 21, 22 und 23,
das Ausgangssignal jedes Multiplexers 27, 29 und 31 und
das Ausgangssignal des Ausgabeauswahlteils 24 zu steuern,
um ein einziges von dem ersten, dem zweiten und dem dritten Speicherteil 21, 22 und 23 im
Eingabemodus, ein anderes von den Speicherteilen 21, 22, 23 im
Haltemodus und das letzte von den Speicherteilen 21, 22, 23 im
Ausgabemodus zu betreiben durch Empfangen von vertikalen und horizontalen
Synchronisationssignalen IV-Sync und IH-Sync von dem eingelesenen
VGA-Auflösungsbildsignal.
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Die
Struktur der Speicherteile wird nun im Detail beschrieben. VGA-Bildsignale
werden den Einleseanschlüssen
der Speicher 26, 28 und 30 zugeführt. Auswahlsignale
von dem Steuerteil 25 werden den Lese/Schreibe-Anschlüssen der
Speicher 26, 28, 30 über Inverter 60, 61 und 62 zugeführt. Ausgangssignale
der Multiplexer 27, 29 und 31 werden den
Adreßtaktanschlüssen der
Speicher 26, 28, 30 zugeführt, und
die Ausgangsanschlüsse
der Speicher 26, 28, 30 werden mit dem
Ausgabeauswahlteil 24 verbunden. Betriebssignale aus logischen
Verknüpfungen
von den Eingabe- und Ausgabeauswahlsignalen für die entsprechenden Speicher
werden den Adreß-Lösch-Anschlüssen der
Speicher 26, 28 und 30 von ODER-Gattern 63, 64 und 65 zugeführt, wobei
die Adreß-Lösch-Anschlüsse entweder
aufgrund einer positiven oder einer negativen Signalflanke aktivierbar
sind.
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Eingabetaktsignale
ICLK und Ausgabetaktsignale OCLK werden jedem der Eingangsanschlüsse der
Multiplexer 27, 29 und 31 zugeführt, und
Auswahlsignale von der Steuervorrichtung 25 werden den
Auswahlanschlüssen
der Multiplexer 27, 29, 31 zugeführt. Zu
diesem Zeitpunkt wird das horizontale Synchronisationssignal von
dem VGA-Bildsignal zu einem Abtasttaktsignal geteilt, welches das
Eingabe-Taktsignal ICLK bildet, das zum Abtasten von 1024 Bildpunkten
in einer horizontalen Periode vorgesehen ist. Und mit dem Ausgabetaktsignal
OCLK werden die Daten aus dem Speicher zum Treiben der FKA-Bildtafel
ausgelesen und den Treiber-ICs zugeführt.
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Aus 10 ist
die Struktur der Steuervorrichtung 25 ersichtlich, wobei
die Steuervorrichtung 25 aufweist:
ein erstes Auswahlteil 41 mit
einem ersten ternären Zähler 52,
der ein 2-Bit Binärzähler ist,
der von einer binären
0 bis zu einer binären
2 zählt,
und einem ersten Dekoder 51 zum Ausgeben von Auswahlsignalen IA,
IB und IC, um ein einziges Speicherteil von dem ersten, dem zweiten
und dem dritten Speicherteil 21, 22 und 23 im
Eingabemodus unter Verwendung des horizontalen Synchronisationssignals
IH-sync des VGA-Bildsignals als ein Taktsignal und des vertikalen Synchronisationssignals
IV-sync als ein Rücksetzsignal
zu betreiben,
ein Phasenregelkreis-Teil (PLL-Teil) 44 zum
Ausgeben des Taktsignals ICLK, um 1024 Bildpunkte in einer horizontalen
Periode durch Teilen des horizontalen Synchronisationssignals IH-Sync
des eingegebenen VGA-Bildsignals durch 1024 abzutasten,
ein
variables Oszillatorteil 42 zum Erzeugen von 768·1024 Gatter-Startimpulsen
OCLK in einer vertikalen Periode unter Verwendung des vertikalen
Synchronisationssignals IV-sync des eingegebenen VGA-Bildsignals
als ein Rücksetzsignal,
einen
1024-Zähler 45 zum
Ausgeben eines vertikalen Synchronisationssignals OH-sync der FKA-Bildtafel
durch Zählen
von 1024 von den von dem variablen Oszillatorteil 42 ausgegebenen
Taktsignalen,
einen Komparator 43 mit 4 UND-Gattern 53, 54, 55 und 57 und
einem ODER-NICHT-Gatter 56, um ein gleichzeitiges Betreiben
eines der Speicherteile im Eingabemodus und im Ausgabemodus zu vermeiden,
indem die Auswahlsignale IA, IB und IC von dem ersten Auswahlteil 41 mit
Auswahlsignalen OA, OB und OC von einem zweiten Auswahlteil 46 zu
einem Signal logisch verknüpft
werden, welches mit den Ausgabeimpulssignalen des 1024-Zählers logisch verknüpft wird,
und
das zweite Auswahlteil 46 mit einem zweiten ternären Zähler 58,
der von der gleichen Art wie der erste ternäre Zähler ist, und einem zweiten
Dekoder 59 zum Ausgeben der Auswahlsignale OA, OB und OC,
um einen der Speicherteile 21, 22 und 23 im
Ausgabemodus unter Verwendung des vertikalen Synchronisationssignals
IV-sync des eingegebenen VGA-Bildsignals als ein Rücksetzsignal
und des Ausgabesignals des Komparators 43 als ein Taktsignal
zu betreiben.
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Die
Struktur des Steuerteils 25 wird nachfolgend im Detail
beschrieben.
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Das
erste Auswahlteil 41 weist
den ersten ternären Zähler 52 zum
ternären
Zählen unter
Verwendung des vertikalen Synchronisationssignals des eingelesenen
VGA-Bildsignals als ein Rücksetzsignal
und des horizontalen Synchronisationssignals als ein Taktsignal,
und
den ersten Dekoder 51 zum Ausgeben der Auswahlsignale
IA, IB und IC auf, um eines der drei Speicherteile 21, 22 und 23 im
Eingabemodus durch Dekodieren eines von dem ersten ternären Zähler 52 ausgegebenen
Signals zu betreiben. Zu diesem Zeitpunkt dient das Auswahlsignal
IA zum Betreiben des ersten Speicherteils 21 im Eingabemodus.
Das Auswahlsignal IB dient zum Betreiben des zweiten Speicherteils 22 im
Eingabemodus, und das Auswahlsignal IC dient zum Betreiben des dritten
Speicherteils 23 im Eingabemodus. Zu Beginn wird das Auswahlsignal IA
ausgegeben.
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Das
zweite Auswahlteil 46 weist
den zweiten ternären Zähler 58 zum
ternären
Zählen unter
Verwendung des vertikalen Synchronisationssignals des eingelesenen
VGA-Bildsignals als ein Rücksetzsignal
und eines Ausgabesignals von dem Komparator 43 als ein
Taktsignal, und
den zweiten Dekoder 59 zum Ausgeben
der Auswahlsignale OA, OB und OC auf, um eines der drei Speicherteile
im Ausgabemodus durch Dekodieren eines von dem zweiten ternären Zähler 58 ausgegebenen
Signals zu betreiben. Zu diesem Zeitpunkt hilft das Auswahlsignal
OA, das erste Speicherteil 21 im Ausgabemodus zu betreiben.
Das Auswahlsignal OB hilft, das zweite Speicherteil 22 im
Ausgabemodus zu betreiben, und das Auswahlsignal OC hilft, das dritte Speicherteil 23 im
Ausgabemodus zu betreiben. Zu Beginn wird das Auswahlsignal OC ausgegeben.
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Der
Komparator 43 weist
das erste UND-Gatter 53 zum
Erzeugen eines logischen Produkts aus dem Auswahlsignal OA von dem zweiten
Auswahlteil 46 und dem Auswahlsignal IB von dem ersten
Auswahlteil 41,
das zweite UND-Gatter 54 zum
Erzeugen eines logischen Produkts aus dem Auswahlsignal OB von dem zweiten
Auswahlteil 46 und dem Auswahlsignal IC von dem ersten
Auswahlteil 41,
das dritte UND-Gatter 55 zum
Erzeugen eines logischen Produkts aus dem Auswahlsignal OC von dem zweiten
Auswahlteil 46 und dem Auswahlsignal IA von dem ersten
Auswahlteil 41,
das ODER-NICHT-Gatter 56 zum
logischen Verknüpfen
der von dem ersten, dem zweiten und dem dritten UND-Gatter 53, 54 und 55 ausgegebenen
Signale, und
das vierte UND-Gatter 57 auf, um ein
logisches Produkt aus dem Ausgangssignal von dem ODER-NICHT-Gatter 56 und
dem Ausgangssignal von dem 1024-Zähler 45 zu erzeugen,
und um dieses an den Taktsignaleingang von dem zweiten Auswahlteil 46 auszugeben.
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Der
Betrieb des FKA-Treibers gemäß der zweiten
Ausführungsform
wird nachfolgend beschrieben. Der Betrieb des FKA-Treibers gemäß der zweiten
Ausführungsform
ist ähnlich
zu dem Betrieb der ersten Ausführungsform.
Der FKA-Treiber weist drei Speicherteile auf, wobei jedes der Speicherteile
dafür ausgelegt
ist, rotierend nacheinander im Eingabemodus, im Haltemodus und im
Ausgabemodus betrieben zu werden. Gemäß diesem FKA-Treiber wird sich
die Zeitdifferenz zwischen dem Schreiben einer Zeile eines Bildsignals
eines VGA-Modul und dem Lesen einer Zeile eines Bildsignals eines
XGA-Modul zunutze gemacht. Der Lese- und der Schreibebetrieb werden
nicht gleich zeitig in einem einzigen Speicher durchgeführt, und
falls ein zu lesender Speicher im Schreibemodus (Eingabemodus) ist,
werden im voraus geschriebenen Bildsignaldaten erneut gelesen, um
eine Mehrfachabtastung durchzuführen.
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Der
Betrieb des Steuerteils 25 wird nachfolgend beschrieben.
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In
dem ersten Auswahlteil 41 zählt der erste ternäre Zähler 52 das
horizontale Synchronisationssignal von dem eingegebenen VGA-Bildsignal
(640 × 480),
und der erste Dekoder 51 dekodiert dieses derart, daß Ausgabesignale
IA, IB und IC ausgegeben werden, so daß die VGA-Bildsignale wiederholend nacheinander
Zeile für
Zeile in das erste, das zweite und das dritte Speicherteil 21, 22 und 23 eingelesen werden.
Dieser Vorgang wird für
die Dauer einer vertikalen Periode durchgeführt. Immer wenn ein vertikales
Synchronisationssignal eingegeben wird, wird dieser Prozeß neu initialisiert.
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Das
PLL-Teil 44 teilt ein horizontales Synchronisationssignal
von dem eingegebenen VGA-Bildsignal in 1024 Takte (Datentreibertakt
für XGA),
um ein Punkttaktsignal ICLK auszugeben, da in einer horizontalen
Synchronisationsperiode VGA- und XGA-Bildsignale mit 640 Takten bzw. 1024
Takten abgetastet werden.
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Das
variable Oszillatorteil 42, welches ein vertikales Synchronisationssignal
IV-sync des eingegebenen VGA-Signals als ein Rücksetzsignal verwendet, erzeugt
in einer vertikalen Synchronisationsperiode 768·1024 Signalimpulse, um diese
als OCLK-Signal auszugeben. Das heißt, in einer vertikalen Synchronisationsperiode
sollten 480 und 768 horizontale Synchronisationsimpulse zum Anzeigen von
VGR- bzw. XGA-Bildsignalen
erzeugt werden. Hier repräsentiert
das Signal OCLK eine Datenlesegeschwindigkeit für einen Speicher im Ausgabemodus.
Der 1024-Zähler 45,
der ein 10-Bit Binärzähler (O0 ~ O9) ist, zählt die
OCLK-Impulse, die von dem variablen Oszillatorteil 42 ausgegeben
werden, und gibt horizontale Synchronisationssignale OH-sync aus,
wie diese zum Anzeigen auf einer Bildtafel eines XGA-Moduls erforderlich
sind.
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In
dem Fall, in dem das Signal OA und das Signal IB gleichzeitig ausgewählt sind,
oder in dem Fall, in dem das Signal OB und das Signal IC gleichzeitig
ausgewählt
sind, oder in dem Fall, in dem das Signal OC und das Signal IA gleichzeitig
ausgewählt sind,
gibt der Komparator 43 das von dem 1024-Zähler 45 ausgegebene
Signal OH-sync nicht aus. In den anderen Fällen wird aber das von dem
1024-Zähler 45 ausgegebene
Signal OH-sync von de zweiten Auswahlteil 46 ausgegeben.
Das heißt,
falls die Signale OA und IB gleichzeitig ausgewählt werden, gibt das erste
UND-Gatter 53 ein Signal mit H-Pegel aus. Falls die Signale
OB und IC gleichzeitig ausgewählt werden,
gibt das zweite UND-Gatter 54 ein Signal mit H-Pegel aus.
Falls die Signale OC und IA gleichzeitig ausgewählt werden, gibt das dritte
UND-Gatter 55 ein Signal mit H-Pegel aus. Falls ein Signal
mit H-Pegel von irgendeinem von dem ersten, dem zweiten und dem
dritten Gatter 53, 54, 55 ausgegeben
wird, gibt das ODER-NICHT-Gatter 56 ein Signal mit einem L-Pegel
aus, und deshalb wird kein Taktsignal an das zweite Auswahlteil 46 angelegt.
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Das
zweite Auswahlteil 46 gibt ein Auswahlsignal aus, so daß das dritte,
dann das erste und dann das zweite Speicherteil 23, 21 und 22 nacheinander
im Ausgabemodus betrieben werden.
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Wie
oben beschrieben, betreibt das Steuerteil 25 als erstes
das erste Speicherteil 21 im Eingabemodus und das dritte
Speicherteil 23 im Ausgabemodus, so daß eine Zeile eines VGA-Bildsignals in das
erste Speicherteil 21 geschrieben wird. Nach dem Eingabemodus
für das
erste Speicherteil 21 wählt
das Steuerteil 25 den Eingabemodus für das zweite Speicherteil 22 und
gleichzeitig den Ausgabemodus für
das erste Speicherteil 21 aus. Hier werden in eine Zeile
zu schreibende Bildsignale im Eingabemodus mit einer Geschwindigkeit
für VGA-Auflösung zugeführt und
in eine Zeile geschriebene Daten im Ausgabe-Modus mit einer Geschwindigkeit
für XGA-Auflösung ausgelesen.
Der Ausgabemodus ist schneller als der Eingabemodus. Somit können der Ausgabemodus
und der Eingabemodus für
ein einziges Speicherteil nicht gleichzeitig ausgewählt sein. Falls
für das zweite
Speicherteil 22 der Eingabemodus ausgewählt ist, weil für das erste
Speicherteil 21 der Ausgabemodus erneut ausgewählt ist,
ist für
das erste Speicherteil 21 der Ausgabemodus zweimal ausgewählt worden.
Falls danach der Eingabemodus für
das zweite Speicherteil 22 beendet ist, wird der Eingabemodus
für das
dritte Speicherteil 23 und der Ausgabemodus für das zweite
Speicherteil 22 ausgewählt.
In der gleichen Art und Weise wird der Ausgabemodus für das zweite
Speicherteil 22 erneut ausgewählt, falls der Ausgabemodus
für das
zweite Speicherteil 22 früher beendet ist als der Eingabemodus
für das
dritte Speicherteil 23. Auch werden 5 Zeilen von VGA-Bildsignalen zu 8
Zeilen von XGA-Bildsignalen zum erneuten Anzeigen mehrfach abgetastet.
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Der
erfindungsgemäße FKA-Treiber
und das Verfahren zum Treiben desselben weisen die folgenden Vorteile
auf:
Erstens, die zum Mehrfachabtasten erforderliche Schaltkreiskonstruktion
ist einfach.
Zweitens, falls der erfindungsgemäße FKA-Treiber mit
einer FKA-Bildtafel
verbunden ist, können
Bildsignale für
unterschiedliche Auflösungen
ohne zusätzliche
Schaltkreise mehrfach abgetastet werden.