DE19758197A1 - Stapelanordnung für zwei Halbleiterspeicherchips und Leiterplatte zur Aufnahme einer Vielzahl derartiger Stapelanordnungen - Google Patents

Description

Auf dem Gebiet der Rechneranwendungen werden immer größere Speicherkapazitäten benötigt. Das gilt auch für Personal Com­ puter, die immer weitere Verbreitung finden. Markterforder­ nisse wie Mobilität, Komfort, Anwendungsvielfalt und dgl. sind wichtige Antriebskräfte für fortschreitende Integration und weitere Miniaturisierung der Packungstechnik. So rechnet man in der Entwicklung von Halbleiterspeicherchips alle zwei Jahre mit der Vervierfachung der Kapazität. Trotzdem ist es nötig, mit jeder Generation von Halbleiterspeicherchips Packungstechniken anzuwenden, die möglichst große Gesamtkapazi­ täten erreichen.

Während man bisher die Halbleiterspeicherchips in Personal Computern insbesondere in Einsteckmontage auf Platinen gelö­ tet hat, kommen mehr und mehr sog. Memory Cards zur Anwen­ dung. Diese Speicherkarten enthalten zahlreiche gleichartige Halbleiterspeicherchips auf engem Raum und sind für den Nut­ zer leicht anwendbar. Schon länger bekannt sind Chipmodule, die ebenfalls mehrere Halbleiterspeicherchips enthalten, aber meist auf Hauptplatinen eingelötet werden müssen.

Auf dem Gebiet der Speicherkarten hat sich ein Gremium zur Standardisierung etabliert, das unter der Bezeichnung PCMCIA (Personal Computer Memory Card International Association) in­ zwischen allgemein bekannt ist. Speicherkarten bzw. Memory Cards haben demnach ein Format von 60 × 94 mm und 68 An­ schlüsse bei einer Dicke von bis zu 3,3 mm (Typ I), bis zu 5 mm (Typ II), bis zu 10,5 mm (Typ III) und in Planung bis zu 16,5 mm (Typ IV). Derartige Speicherkarten sind leicht zu handhaben und speziell für den zukünftigen Einsatz in Laptops und Notebooks vorgesehen. Der übliche Aufbau besteht in der Montage gehäuster Halbleiterspeicherchips in sog. SMT (Surface Mount Technology) auf Leiterplatten. Auch die Draht­ kontaktierung ungekapselter Halbleiterspeicherchips auf die Verdrahtung ist bekannt. Wegen der notwendigen Vermaschung der Halbleiterspeicherchips untereinander sind doppelseitige oder mehrlagige Verdrahtungen notwendig.

Der in den Ansprüchen 1 und 6 angegebenen Erfindung liegt das Problem zugrunde, die Zusammenfassung gleichartiger Halblei­ terchips auf engem Raum einfacher zu gestalten und damit eine kostengünstige Herstellung zu ermöglichen.

Der Erfindung liegt die Erkenntnis zugrunde, daß zwei Halb­ leiterspeicherchips auf eine flexible Verdrahtung aufgebracht und durch einfache Faltung der flexiblen Verdrahtung zu einem platzsparenden Zweierstapel umgeformt werden können, dessen Außenkontakte an nur einer Seite der Stapelanordnung ausge­ bildet sind. Durch diesen Aufbau kann dann andererseits eine Vielzahl derartiger Stapelanordnungen auf einfach ausgebilde­ te Leiterplatten aufgebracht werden, d. h. mit der vorliegen­ den Erfindung wird eine Einfachbauweise für Speicherkarten bzw. Memory Cards ermöglicht.

Vorteilhafte Ausgestaltungen der erfindungsgemäßen Sta­ pelanordnung gehen aus den Ansprüchen 2 bis 5 hervor.

Vorteilhafte Ausgestaltungen der erfindungsgemäßen Leiter­ platte gehen aus den Ansprüchen 7 bis 11 hervor.

Die Ausgestaltung nach Anspruch 2 ermöglicht in Anlehnung an die TAB-Technik (Tape Automated Bonding) durch die frei über Aussparungen in der Trägerfolie ragenden Innenanschlüsse die Kontaktierung eines Halbleiterspeicherchips in face-up-Lage und die Kontaktierung des anderen Halbleiterspeicherchips in face-down-Lage. Damit wird eine spiegelsymmetrische Anordnung der Anschlußkonfigurationen mit einer einfachen und kreu­ zungsfreien Führung sämtlicher Leiter auf nur einer Seite der Trägerfolie ermöglicht.

Die Weiterbildung nach Anspruch 3 erleichtert durch das im streifenförmigen Kontaktierbereich in die Trägerfolie einge­ brachte Fenster die Faltung der Trägerfolie zu einer Sta­ pelanordnung.

Gemäß Anspruch 4 wird eine besonders einfache Stapelung da­ durch ermöglicht, daß die beiden Halbleiterspeicherchips nach der Faltung der Trägerfolie kongruent in gleicher Lage der Anschlüsse übereinander liegen.

Die Ausgestaltung nach Anspruch 5 ermöglicht unter Verwendung einer zweilagigen durchkontaktierten flexiblen Verdrahtung die Bildung einer Stapelanordnung, bei welcher beide Halbleiter­ speicherchips auf eine Seite aufgebracht sind. Die Leiter ge­ hen im Kreuzungsfall auf die andere Seite, werden aber trotz­ dem gemeinsam über den streifenförmigen Kontaktierbereich ge­ führt.

Die Weiterbildung der Leiterplatte nach Anspruch 7 ermöglicht die Anordnung einer großen Anzahl von Stapelanordnungen auf engstem Raum, wobei die Führung der Leiterbahnen besonders einfach und übersichtlich ist.

Bei der Ausgestaltung nach Anspruch 8 wird die Leiterplatte als besonders einfache und kostengünstige einseitige Verdrah­ tung realisiert.

Gemäß den Ansprüchen 9 bis 11 können die einzelnen Sta­ pelanordnungen flach liegend, schräg überdeckend oder auf­ rechtstehend auf die Leiterplatte montiert werden. Die tat­ sächliche Anzahl der auf der Leiterplatte unterzubringenden Stapelanordnungen hängt dabei nicht nur von der Auswahl der Montageanordnung, sondern auch von der Anzahl der selektiv anzusteuernden Innenanschlüsse, der Anzahl der auf der Lei­ terplatte zur Verfügung stehenden Innenkontakte, der Ver­ lustwärme der Halbleiterchips und den zu treffenden Kühlmaß­ nahmen ab.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dar­ gestellt und werden im folgenden näher beschrieben.

Es zeigen

Fig. 1 eine Draufsicht auf die Anschlüsse eines Halbleiter­ speicherchips,

Fig. 2 eine Draufsicht auf eine Stapelanordnung für zwei Halbleiterspeicherchips vor der Faltung der flexiblen Trägerfolie,

Fig. 3 eine Seitenansicht der ungefalteten Stapelanordnung gemäß Fig. 2,

Fig. 4 eine Draufsicht auf die Stapelanordnung nach den Fig. 2 und 3 nach der Faltung der flexiblen Trägerfolie,

Fig. 5 eine Seitenansicht der Stapelanordnung gemäß Fig. 4,

Fig. 6 eine Seitenansicht einer alternativ gefalteten Sta­ pelanordnung,

Fig. 7 eine Draufsicht auf eine zur Aufnahme von 12 Sta­ pelanordnungen vorgesehene Leiterplatte,

Fig. 8 eine teilweise Draufsicht auf die mit Stapelanordnun­ gen bestückte Leiterplatte gemäß Fig. 7,

Fig. 9 eine Seitenansicht einer mit liegenden Stapelanord­ nungen bestückten Leiterplatte,

Fig. 10 eine Seitenansicht einer Leiterplatte die mit schräg überdeckend montierten Stapelanordnungen bestückt ist,

Fig. 11 eine Seitenansicht einer Leiterplatte die mit auf­ recht stehenden Stapelanordnungen bestückt ist,

Fig. 12 eine Seitenansicht einer zweiten Ausführungsform ei­ ner Stapelanordnung für zwei Halbleiterspeicherchips vor der Faltung der flexiblen Trägerfolie,

Fig. 13 eine Seitenansicht der Stapelanordnung gemäß Fig. 12 nach der Faltung der flexiblen Trägerfolie,

Fig. 14 eine Seitenansicht einer dritten Ausführungsform ei­ ner Stapelanordnung für zwei Halbleiterchips vor der Faltung der flexiblen Trägerfolie und

Fig. 15 eine Seitenansicht der Stapelanordnung gemäß Fig. 14 nach der Faltung der flexiblen Trägerfolie.

Gruppen von Halbleiterchips können derart verdrahtet werden, daß man die meisten ihrer Anschlüsse parallel schaltet und nur einige zu ihrer selektiven Ansteuerung benutzt. Bei dem in Fig. 1 als Beispiel für einen Halbleiterspeicherchip HSC dargestellten 4 M-Chip sind insgesamt 30 Anschlüsse zu erken­ nen. Von diesen 30 Anschlüssen führen in der Einzelgehäuse- Bauart zwanzig zu achtzehn Pins. Die beiden Anschlüsse VSS und die beiden Anschlüsse VCC sind jeweils zusammengefaßt.

Die Anschlüsse WPBE und BFE dienen zur Einstellung der Be­ triebsart und sind entweder offen (normal) oder auf VCC ge­ legt. Im gewählten Ausführungsbeispiel entfallen sie. Es ent­ fallen ebenfalls sämtliche Analyseanschlüsse VBB, VDC, VBI, VPL, GENSW, INHBSW sowie DQ1 und DQ2.

Damit bleiben im Extremfall 13 gemeinsam ansteuerbare An­ schlüsse VCC, A3, A2, A1, A0, A10/A9, VSS, A9/OE, A8, A7, A6, A5 und A4 sowie fünf selektiv anzusteuernde Anschlüsse RAS, WE, D1/DQ0, DO/DQ3 und CAS. Bei günstiger Organisation sind nur die beiden Anschlüsse D1/DQ0 und DO/DQ3 als selektiv an­ zusteuernde Anschlüsse nötig sowie sechzehn gemeinsam anzu­ steuernde Anschlüsse. In den folgenden Ausführungsbeispielen werden jeweils zwei selektiv anzusteuernde Anschlüsse der Halbleiterchips HSC angenommen. Da das Prinzip der Stapelbil­ dung nur beispielhaft geschildert werden soll, wird auf eine etwa notwendige Reihen- oder Zeilenansteuerung in Abhängig­ keit von der Anordnung nicht eingegangen.

Fig. 2 zeigt eine Draufsicht auf eine einlagige flexible Verdrahtung, die unter Anwendung der TAB-Technik hergestellt wurde und dementsprechend am oberen und am unteren Rand eine Transportperforation TP aufweist. Diese flexible Verdrahtung umfaßt eine flexible Trägerfolie TF1, auf deren Oberseite ei­ ne erste Gruppe von Leitern L1 und eine zweite Gruppe von Leitern L2 kreuzungsfrei aufgebracht sind. In die Trägerfolie TF1 sind zwei rechteckförmige Aussparungen A eingebracht, in welche zugeordnete Endbereiche der Leiter L1 und L2 hineinra­ gen und jeweils eine Konfiguration von Innenanschlüssen IA bilden. Auf die in Fig. 2 im Bereich der oberen Aussparung A gebildete Konfiguration von Innenanschlüssen IA ist ein er­ ster Halbleiterspeicherchip HSC von oben her in face-down- Lage kontaktiert. Auf die in Fig. 2 im Bereich der unteren Aussparung A gebildete Konfiguration von Innenanschlüssen IA ist ein zweiter, gleichartiger Halbleiterspeicherchip HSC von unten her in face-up-Lage kontaktiert. Die vorstehend erwähn­ te erste Gruppe von Leitern L1 verbindet gemeinsam ansteuer­ bare Innenanschlüsse IA der beiden Halbleiterchips HSC mit­ einander, wobei die einzelnen Leiter L1 dabei im mittleren Bereich der Trägerfolie TF1 einen mit KB1 bezeichneten strei­ fenförmigen Kontaktierbereich überqueren. Die der zweiten Gruppe zugehörigen Leiter L2 gehen jeweils von selektiv anzu­ steuernden Innenanschlüssen IA der beiden Halbleiterchips HSC aus und führen in den streifenförmigen Kontaktierbereich KB1. In den streifenförmigen Kontaktierbereich KB1 ist ein rechteckförmiges Fenster F derart eingebracht, daß dort samt­ liche Leiter L1 und L2 freiliegen.

Durch die Anordnung der beiden Halbleiterchips HSC in face-down-Lage und in face-up-Lage - die im übrigen auch in der Seitenansicht gemäß Fig. 3 gut zu erkennen ist - wird eine spiegelsymmetrische Führung der Leiter L1 und eine im wesent­ lichen spiegelsymmetrische Führung der Leiter L2 ermöglicht. Damit ist es möglich, sämtliche Leiter L1 und L2 kreuzungs­ frei auf eine Seite der flexiblen Trägerfolie TF1 aufzubrin­ gen.

Die Trägerfolie TF1 besteht im geschilderten Ausführungsbei­ spiel aus einer 50 µm starken Polyimidfolie. Die Leiter L1 und L2 wurden aus einer 25 µm starken und auf die Polyimidfo­ lie aufkaschierten Kupferfolie herausgeätzt. Die beiden Aus­ sparungen A und das Fenster F können beispielsweise durch chemisches Ätzen, durch physikalisches Ätzen oder durch La­ serablation in die Trägerfolie TF1 eingebracht werden.

In den Fig. 2 und 3 ist jeweils eine mittig zum streifen­ förmigen Kontaktierbereich KB1 bzw. mittig zum Fenster F ver­ laufende, strichpunktierte Symmetrielinie zu erkennen. Bei dieser mit BL1 bezeichneten Linie handelt es sich um eine Biegelinie, um welche die gesamte in den Fig. 2 und 3 dar­ gestellte Anordnung gefaltet wird. Das Ergebnis dieser Fal­ tung ist eine in Fig. 4 und Fig. 5 dargestellte Sta­ pelanordnung SO, bei welcher beide Halbleiterspeicherchips HSC kongruent in gleicher Lage der Innenanschlüsse übereinan­ der liegen. In dem gefalteten streifenförmigen Kontaktierbe­ reich KB1 bilden die frei liegenden Leiter L1 und L2 randsei­ tig in einer Reihe nebeneinander liegende Außenkontakte AK.

Die vorstehend beschriebene Stapelanordnung kann durch Biegen nach beiden Seiten erzeugt werden, wobei die zweite Möglich­ keit der Faltung aus Fig. 6 ersichtlich ist. Bei der Faltung kann gemäß Fig. 5 eine isolierende Zwischenlage ZL verwendet werden oder es liegen beide Hälften lose zusammen. Zur Küh­ lung kann auch eine Metallverbundfolie eingelegt werden. Par­ tielles Fixieren der beiden Hälften oder ein Verkleben mit Kleber oder Folie sind ebenfalls möglich.

Die nicht benötigten Randbereiche der flexiblen Trägerfolie TF1 können vor oder vorzugsweise nach der Faltung abgetrennt werden. Im geschilderten Ausführungsbeispiel beträgt die in Fig. 4 mit a bezeichnete Breite der Stapelanordnung SO ca. 18 mm, während die mit b bezeichnete Höhe ca. 11 mm beträgt. Die in Fig. 6 mit d bezeichnete Stärke der Stapelanordnung beträgt ca. 1 mm. Das in Fig. 4 nicht näher bezeichnete Ra­ ster der Außenkontakte KA beträgt ca. 0,4 mm.

Fig. 7 zeigt eine Draufsicht auf eine insgesamt mit LP be­ zeichnete Leiterplatte, auf welche insgesamt zwölf der in den Fig. 4 und 5 dargestellten Stapelanordnungen SO kontak­ tiert werden sollen. Die Leiterplatte LP umfaßt ein Substrat S aus einem elektrisch isolierenden Material, insgesamt 68 in Fig. 7 auf der oberen Randseite des Substrats S angeordnete Randkontakte RK, insgesamt 12 Gruppen von auf dem Substrat S angeordneten Innenkontakten IK, eine erste Gruppe von auf dem Substrat S verlaufenden Leiterbahnen LB1, welche gemeinsam an steuerbare Innenkontakte IK untereinander und mit zugeordne­ ten Randkontakten RK verbinden, sowie eine zweite Gruppe von auf dem Substrat S verlaufenden Leiterbahnen LB2, welche se­ lektiv ansteuerbare Innenkontakte IK jeweils mit zugeordneten Randkontakten RK verbinden. Die Innenkontakte IK sind in ih­ rem Raster und in ihrer Anzahl auf die Außenkontakte AK der Stapelanordnungen SO gemäß den Fig. 5 und 6 abgestimmt. Die Innenkontakte IK sind dabei in zwei Reihen mit jeweils sechs Gruppen auf dem Substrat S angeordnet, wobei die den gemeinsam ansteuerbaren Außenkontakten AK der Stapelanordnun­ gen SO (vgl. Fig. 4 und 5) zugeordneten Leiterbahnen LB1 in Form einer U-förmigen Leiterbahnschar auf das Substrat S aufgebracht sind.

Auf jede der zwölf Gruppen von Innenkontakten IK wird dann eine Stapelanordnung SO mit ihren Außenkontakten AK (vgl. 4 und 5) kontaktiert, wobei die Kontaktierung mit einem auf die entsprechenden Abmessungen abgestimmten streifenförmigen Löt­ werkzeug jeweils in einem Arbeitsgang vorgenommen werden kann. Fig. 8 zeigt eine abgebrochen dargestellte Draufsicht auf die mit Stapelanordnungen SO bestückte Leiterplatte LP. Die Abmessungen dieser Leiterplatte LP, die als Speicherkarte bzw. Memory Card oder auch als Speichermodul eingesetzt wird, betragen 60 mm × 94 mm.

Die Fig. 9 bis 11 zeigen verschiedene Montageanordnungen der Stapelanordnungen SO auf einer Leiterplatte LP. Dabei zeigt Fig. 9 eine der Fig. 8 entsprechende liegende Anord­ nung der einzelnen Stapelanordnungen SO. Die Fig. 10 und 11 zeigen eine schräg überdeckende Anordnung bzw. eine auf­ recht stehende Anordnung der Stapelanordnungen SO auf der Leiterplatte LP. Prinzipiell wäre auch eine beidseitige An­ ordnung der Stapelanordnungen auf einer Leiterplatte möglich. Natürlich hängt die erzielbare Packungsdichte auch von der abzuführenden Verlustwärme ab. Hier sind Kühlmöglichkeiten durch eingelegte Wärmeverteiler und ihre thermische Ankopp­ lung an eine beispielsweise metallene Abdeckung denkbar.

Die Fig. 12 und 13 zeigen in stark vereinfachter schemati­ scher Darstellung eine zweite Ausführungsform einer Sta­ pelanordnung für zwei Halbleiterspeicherchips. Gemäß Fig. 12 wird hier unter Verzicht auf die TAB-Technik eine flexible Trägerfolie TF2 ohne Aussparungen für die Halbleiterspeicher­ chips und ohne Fenster im Biegebereich verwendet. Sämtliche Innenanschlüsse IA sind auf eine Seite der Trägerfolie TF2 aufgebracht. Auf dieser Seite verlaufen auch im wesentlichen beide Gruppen von Leitern, von welchen in Fig. 12 nur die Leiter L1 erkennbar sind. Lediglich im Kreuzungsfall sind die einzelnen Leiter über Durchkontaktierungen D1 auf die andere Seite der Trägerfolie TF2 geführt. In Fig. 12 ist auch zu erkennen, daß beide Halbleiterspeicherchips HSC in face-down-Lage auf die zugeordneten Innenanschlüsse IA kontaktiert sind. Wichtig ist dabei, daß sämtliche Leiter gemeinsam über den hier mit KB2 bezeichneten streifenförmigen Kontaktierbe­ reich geführt sind, so daß nach der Faltung um die Biegelinie BL2 gemäß Fig. 13 die Außenkontakte AK gebildet werden. Bei der in Fig. 12 durch einen Pfeil PF1 aufgezeigten Richtung der Faltung liegen bei der fertigen Stapelanordnung gemäß Fig. 13 beide Halbleiterspeicherchips HSC auf gegenüberliegen­ den Außenseiten des Stapels.

Die Fig. 14 und 15 zeigen in stark vereinfachter schemati­ scher Darstellung eine dritte Ausführungsform einer Sta­ pelanordnung für zwei Halbleiterspeicherchips. Gemäß Fig. 14 wird auch hier unter Verzicht auf die TAB-Technik eine flexi­ ble Trägerfolie TF3 ohne Aussparungen für die Halbleiterspei­ cherchips und ohne Fenster im Biegebereich verwendet. Sämtli­ che Innenanschlüsse IA sind auf eine Seite der Trägerfolie TF3 aufgebracht. Auf diese Seite sind auch beide Halbleiter­ speicherchips HSC in face-down-Lage auf die zugeordneten In­ nenanschlüsse IA kontaktiert. Beide Gruppen von Leitern, von welchen in Fig. 14 nur die Leiter L1 erkennbar sind, wech­ seln dann über Durchkontaktierungen D2 auf die gegenüberlie­ gende Seite der flexiblen Trägerfolie TF3, auf welcher sie gemeinsam über den hier mit KB3 bezeichneten streifenförmigen Kontaktierbereich geführt sind. In Fig. 14 ist ferner zu er­ kennen, daß einzelne Leiter auch im Kreuzungsfall über Durch­ kontaktierungen D2 auf die den beiden Halbleiterspeicherchips HSC gegenüberliegende Seite der flexiblen Trägerfolie TF3 ge­ führt sind.

Nach der Faltung der flexiblen Trägerfolie TF3 um die Biege­ linie BL3 bilden dann die im streifenförmigen Kontaktierbe­ reich KB3 liegenden Leiter gemäß Fig. 15 Außenkontakte AK. Bei der in Fig. 14 durch einen Pfeil PF2 aufgezeigten Rich­ tung der Faltung liegen bei der fertigen Stapelanordnung ge­ mäß Fig. 15 beide Halbleiterspeicherchips HSC im Inneren des Stapels.

Für die Kontaktierung der Halbleiterspeicherchips HSC auf zu­ geordnete Innenanschlüsse IA und für die Kontaktierung der Stapelanordnungen SO auf zugeordnete Innenkontakte IA der Leiterplatte LP stehen bei sämtlichen Ausführungsformen ver­ schiedene Möglichkeiten zur Verfügung. So können Halbleiter­ speicherchips HSC mit Aluminium-Pads durch Thermosonik- Einzelkontaktierung mit den zugeordneten Innenanschlüssen IA verbunden werden. Weisen die Halbleiterspeicherchips HSC Höcker auf, so ist auch eine Simultan-Löt- oder Thermokompressi­ onsverbindung möglich. Andruckverbindungen unter Verwendung einer nicht leitenden Klebefolie sind ebenfalls möglich. Bei den in den Fig. 12 und 13 sowie 14 und 15 dargestell­ ten Ausführungsbeispielen ist neben der Flipchip- Kontaktierung sogar eine Drahtkontaktierung möglich.

Die Kontaktierung der Stapelanordnungen SO auf die Leiter­ platte LP kann als normale Lötverbindung zu der beloteten Leiterplatte LP mit Hilfe der bereits erwähnten streifenför­ migen Lötwerkzeuge vorgenommen werden. Aber auch hier ist zur weiteren Kosteneinsparung eine Klebeverbindung möglich, die entweder wie bei der Kontaktierung der Halbleiterspeicher­ chips HSC als Andruckverbindung mit darüber angeordneter Kle­ befolie oder unter Verwendung einer anisotrop leitenden Kle­ befolie ausgeführt wird.

Claims (11)

1. Stapelanordnung (SO) für zwei Halbleiterspeicherchips (HSC), mit

• - einer flexiblen Trägerfolie (TF1; TF2; TF3) aus einem elektrisch isolierenden Material,
• - einer ersten Konfiguration von Innenanschlüssen (IA), auf welche der eine Halbleiterspeicherchip (HSC) kontak­ tiert ist,
• - einer zweiten Konfiguration von Innenanschlüssen (IA), auf welche der zweite Halbleiterspeicherchip (HSC) kon­ taktiert ist,
• - einer ersten Gruppe von zumindest teilweise auf der Trä­ gerfolie (TF1; TF2; TF3) verlaufenden Leitern (L1), die einen streifenförmigen Kontaktierbereich (KB1; KB2; KB3) überqueren und gemeinsam ansteuerbare Innenanschlüsse (IA) der beiden Halbleiterspeicherchips (HSC) miteinander verbinden,
• - einer zweiten Gruppe von zumindest teilweise auf der Trägerfolie (TF1; TF2; TF3) verlaufenden Leitern (L2), die jeweils von selektiv ansteuerbaren Innenanschlüssen (IA) der beiden Halbleiterspeicherchips (HSC) ausgehen und in den streifenförmigen Kontaktierbereich (KB1; KB2; KB3) führen, wobei
• - die flexible Trägerfolie (TF1; TF2; TF3) um eine im streifenförmigen Kontaktierbereich (KB1; KB2; KB3) lie­ gende Biegelinie (BL1; BL2; BL3) derart gefaltet ist, daß beide Halbleiterspeicherchips (HSC) stapelförmig übereinander angeordnet sind und daß die einzelnen Lei­ ter (L1, L2) im gefalteten Kontaktierbereich (KB1; KB2; KB3) randseitig in einer Reihe nebeneinanderliegende Außenkontakte (AK) bilden.

2. Stapelanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sämtliche Leiter (L1, L2) kreuzungsfrei auf eine Seite der Trägerfolie (TF1) aufgebracht sind, daß die Trägerfolie (TF1) im Bereich der ersten und der zweiten Konfiguration von Innenanschlüssen (IA) jeweils mit einer Aussparung (A) verse­ hen ist, daß der eine Halbleiterspeicherchip (HSC) in face-up-Lage auf die zugeordneten Innenanschlüsse (IA) kontaktiert ist und daß der zweite Halbleiterspeicherchip (HSC) in face-down-Lage auf die zugeordneten Innenanschlüsse (IA) kontak­ tiert ist.

3. Stapelanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im streifenförmigen Kontaktierbereich (KB1) ein Fenster (F) in die Trägerfolie (TF1) eingebracht ist.

4. Stapelanordnung nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß die Trägerfolie (TF1) derart gefaltet ist, daß beide Halbleiterspeicherchips (HSC) kongruent in gleicher Lage der Anschlüsse übereinander liegen.

5. Stapelanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sämtliche Innenanschlüsse (IA) auf eine Seite der Träger­ folie (TF2; TF3) aufgebracht sind, daß die Leiter (L1) mit Hilfe von Durchkontaktierungen (D1; D2) kreuzungsfrei auf beide Seiten der Trägerfolie (TF2; TF3) aufgebracht sind und daß beide Halbleiterspeicherchips (HSC) in face-down-Lage auf die zugeordneten Innenanschlüsse (IA) kontaktiert sind.

6. Leiterplatte (LP) zur Aufnahme einer Vielzahl von Sta­ pelanordnungen (SO) nach einem der Ansprüche 1 bis 5, mit

• - einem Substrat (S) aus einem elektrisch isolierenden Ma­ terial,
• - einer Vielzahl von auf einer Randseite des Substrats (S) angeordneten Randkontakten (RK),
• - einer Vielzahl von auf dem Substrat (S) angeordneten In­ nenkontakten (IK), auf welche die Stapelanordnungen (SO) mit ihren zugeordneten Außenkontakten (AK) kontaktiert sind,
• - einer ersten Gruppe von auf dem Substrat (S) verlaufen den Leiterbahnen (LB1), welche gemeinsam ansteuerbare Außenkontakte (AK) der Stapelanordnungen (SO) unterein­ ander und mit zugeordneten Randkontakten (RK) verbinden, und mit
• - einer zweiten Gruppe von auf dem Substrat (S) verlaufen den Leiterbahnen (LB2), welche selektiv ansteuerbare Außenkontakte (AK) der Stapelanordnungen (SO) jeweils mit zugeordneten Randkontakten (RK) verbinden.

7. Leiterplatte (LP) nach Anspruch 6, dadurch gekennzeichnet, daß die Stapelanordnungen (SO) in zwei nebeneinander verlau­ fenden Reihen auf dem Substrat (S) angeordnet sind und daß die erste Gruppe von Leiterbahnen (LB1) in Form einer U-förmigen Leiterbahnschar auf das Substrat (S) aufgebracht ist.

8. Leiterplatte nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Randkontakte (RK), die Innenkontakte (IK), die erste Gruppe von Leiterbahnen (LB1) und die zweite Gruppe von Lei­ terbahnen (LB2) auf eine Seite des Substrats (S) aufgebracht sind.

9. Leiterplatte nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Stapelanordnungen (SO) flach liegend auf das Substrat (S) aufgebracht sind.

10. Leiterplatte nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Stapelanordnungen (SO) hinter ihren Außenkontakten (AK) abgewinkelt und schräg überdeckend auf dem Substrat (S) angeordnet sind.

11. Leiterplatte nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Stapelanordnungen (SO) hinter ihren Außenkontakten (AK) rechtwinklig abgebogen sind und aufrecht stehend auf dem Substrat (S) angeordnet sind.