DE19733702B4 - Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses - Google Patents

Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses Download PDF

Info

Publication number
DE19733702B4
DE19733702B4 DE19733702A DE19733702A DE19733702B4 DE 19733702 B4 DE19733702 B4 DE 19733702B4 DE 19733702 A DE19733702 A DE 19733702A DE 19733702 A DE19733702 A DE 19733702A DE 19733702 B4 DE19733702 B4 DE 19733702B4
Authority
DE
Germany
Prior art keywords
heat sink
semiconductor chip
semiconductor
leads
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19733702A
Other languages
English (en)
Other versions
DE19733702A1 (de
Inventor
Dong-Seok Cheongju Chun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19733702A1 publication Critical patent/DE19733702A1/de
Application granted granted Critical
Publication of DE19733702B4 publication Critical patent/DE19733702B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29005Structure
    • H01L2224/29007Layer connector smaller than the underlying bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201Structure
    • H01L2224/32012Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73257Bump and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

Halbleitergehäuse, das umfaßt:
einen ersten Kühlkörper;
einen zweiten Kühlkörper, der mit dem ersten Kühlkörper verbunden ist;
einen Halbleiterchip, der an einer Oberfläche des ersten Kühlkörpers angebracht ist;
eine Vielzahl von Zuleitungen, die an dem Halbleiterchip angebracht sind;
leitende Drähte oder eine Erhebung, die die Vielzahl von Zuleitungen mit dem Halbleiterchip verbinden; und
einen Formabschnitt, der den Halbleiterchip, die Vielzahl von Zuleitungen und die leitenden Drähte oder Erhebung versiegelt, dadurch gekennzeichnet, daß der zweite Kühlkörper zur Ausbildung einer topfförmigen Struktur vertikal an seitlichen Abschnitten des ersten Kühlkörpers angeordnet ist und daß der Halbleiterchip innerhalb der topfförmigen Struktur angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft ein Halbleitergehäuse und insbesondere ein Halbleitergehäuse mit einem Kühlkörper sowie ein Verfahren zur Herstellung eines Halbleitergehäuses. Obwohl die vorliegende Erfindung für eine Vielzahl von Halbleiterchips geeignet ist, eignet sie sich insbesondere für Hochleistungschips.
  • 2. Beschreibung des Stands der Technik
  • 1 ist eine Querschnittsansicht, die ein herkömmliches Halbleitergehäuse mit untenliegenden Zuleitungen zeigt. Dieses herkömmliche Gehäuse mit untenliegenden Zuleitungen weist eine Vielzahl von untenliegenden Zuleitungen 2a, die elektrisch mit einer Leiterplatte (PCB) (nicht abgebildet) verbunden sind, innere Zuleitungen 2b, die von jeder untenliegenden Zuleitung 2a aufwärts gebogen sind, einen Halbleiterchip 1, der an einer oberen Oberfläche einer jeden untenliegenden Zuleitung 2a mittels eines Klebstoffs 3 befestigt ist, leitende Drähte 4, die die Chip-Kontaktierungsflächen (nicht abgebildet) des Halbleiterchips 1 und die inneren Zuleitungen 2b elektrisch miteinander verbinden, sowie einen Formabschnitt 5 auf. Der Formabschnitt umschließt den Halbleiterchip 1, die untenliegenden Zuleitungen 2a, die inneren Zuleitungen 2b und die leitenden Drähte 4, läßt jedoch die Unterseiten der untenliegenden Zuleitungen 2a frei, um die Montage und Verbindung mit der Leiterplatte (PCB) zu ermöglichen.
  • Das oben beschriebene herkömmliche Halbleitergehäuse mit untenliegenden Zuleitungen hat jedoch den Nachteil, daß die Wärme, die durch den Halbleiterchip 1 erzeugt wird, aufgrund des Formabschnitts 5, der einen geringen Wärmeübertragungsfaktor aufweist, nicht wirksam aus dem Chip geleitet wird. Das Gehäuse ist insbesondere nicht für einen Hochleistungschip geeignet, der einen hohen Wärmeübertragungsfaktor erfordert.
  • Aus der EP 0 651 440 A1 ist ein Halbleitergehäuse mit zwei miteinander verbundenen Kühlkörpern, einem Halbleiterchip, der an einer Oberfläche eines der Kühlkörper angebracht ist, einer Vielzahl von Zuleitungen, die an dem Halbleiterchip angebracht sind, leitenden Drähten, die die Vielzahl von Zuleitungen mit dem Halbleiterchip verbinden, und einem Formabschnitt, welcher den Halbleiterchip, die Vielzahl von Zuleitungen und die leitenden Drähte versiegelt, bekannt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß betrifft die vorliegende Erfindung ein Halbleitergehäuse und ein Verfahren zur Herstellung eines Halbleitergehäuses, das im wesentlichen eines oder mehrere der Probleme vermeidet, die durch die Nachteile des herkömmlichen Halbleitergehäuses mit untenliegenden Zuleitungen entstehen.
  • Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Halbleitergehäuse bereitzustellen, das die Wärmeübertragung effizient erhöhen kann.
  • Die Lösung der Aufgabe ist in den Patentansprüchen 1 und 9 angegeben.
  • Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
  • Zusätzliche Ausgestaltungen und Vorteile der Erfindung werden in der folgenden Beschreibung erläutert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht, die ein herkömmliches Halbleitergehäuse mit untenliegenden Zuleitungen zeigt;
  • 2 ist eine Querschnittsansicht, die ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 3 ist eine Ansicht, die ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung von unten zeigt;
  • 4 ist eine vergrößerte Querschnittsansicht des Bereichs "A" in 2;
  • 5 ist eine Querschnittsansicht, die ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung zeigt, das auf einer Leiterplatte (PCB) montiert ist; und
  • 6A bis 6H sind Querschnittsansichten, die ein Herstellungsverfahren für ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung zeigen.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im folgenden wird detailliert auf die bevorzugten Ausführungsformen der vorliegenden Erfindung Bezug genommen, von denen Beispiele in den anliegenden Zeichnungen dargestellt sind.
  • 2 ist eine Querschnittsansicht, die ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung zeigt. Unter Bezugnahme auf 2 ist an seitlichen Abschnitten eines ersten Kühlkörpers (erste Wärmesenke) 6 ein zweiter Kühlkörper 7 vertikal ausgeformt. Der zweite Kühlkörper 7 kann am ersten Kühlkörper 6 befestigt werden oder kann zusammen mit diesem als eine Einheit geformt werden. Der erste Kühlkörper 6 und der zweite Kühlkörper 7 bestehen vorzugsweise aus einem Metall und/oder keramischem Material, das einen hohen Wärmeübertragungsfaktor und eine hohe mechanische Festigkeit aufweist. Der Halbleiterchip 1 ist am ersten Kühlkörper 6 mittels eines ersten Klebstoffs 3 befestigt. Der erste Klebstoff ist vorzugsweise aus einem Material gefertigt, das einen guten Wärmeübertragungsfaktor bzw. eine gute Wärmeleitfähigkeit aufweist. Die inneren Zuleitungen 2b eines Zuleitungsrahmens 2 sind an beiden Seiten des Halbleiterchips 1 mittels eines Klebstoffs befestigt und ein dritter Kühlkörper 8 ist an einem Mittelabschnitt einer oberen Oberfläche des Halbleiterchips 1 mittels eines zweiten Klebstoffs 3a befestigt. Der Zuleitungsrahmen 2 ist vorzugsweise so geformt, daß seine untenliegenden Zuleitungen 2a von den inneren Zuleitungen 2b aufwärts weggebogen sind und ist vorzugsweise aus einer Kupfer- oder Nickellegierung gefertigt.
  • Der dritte Kühlkörper 8 ist vorzugsweise aus einem Metall oder keramischem Material gefertigt, das einen guten Wärmeübertragungsfaktor bzw. eine gute Wärmeleitfähigkeit hat und eine hohe mechanische Festigkeit ähnlich dem ersten und zweiten Kühlkörper 6 und 7 aufweist. Zusätzlich weist der dritte Kühlkörper 8 vorzugsweise einen Flansch 11 auf, der an Randabschnitten an beiden Seiten des dritten Kühlkörpers 8 ausgeformt ist, wie in 4 gezeigt. Der hervorstehende Abschnitt ist vorzugsweise zum Erhöhen der Verbundwirkung des dritten Kühlkörpers 8 mit dem Formabschnitt 5 in einer kreisförmigen oder einer vieleckigen Form ausgebildet. Die inneren Zuleitungen 2b und die Chip-Kontaktierungsflächen (nicht gezeigt) des Halbleiterchips 1 sind durch aus einem leitenden Material gefertigte leitende Drähte 4 miteinander verbunden. Ein Bereich, der durch den ersten bis dritten Kühlkörper 6, 7 und 8 festgelegt wird, wird mit einem Gießharz gefüllt bzw. vergossen, um den Halbleiterchip 1, die inneren Zuleitungen 2b, die untenliegenden Zuleitungen 2a und die leitenden Drähte 4 zu versiegeln, wie in 3 gezeigt. Dieser Formabschnitt 5 ist so geformt, daß die untenliegenden Zuleitungen 2a teilweise freigelegt sind.
  • Wie in 3 gezeigt, können die untenliegenden Zuleitungen 2a elektrisch mit einer Leiterplatte (PCB) (nicht gezeigt) verbunden werden und der größte Teil des unteren Bereichs des Halbleitergehäuses mit untenliegenden Zuleitungen mit Ausnahme der untenliegenden Zuleitungen 2a ist von dem dritten Kühlkörper 8 bedeckt.
  • 5 ist eine Querschnittsansicht, die den Zustand zeigt, in dem ein Halbleitergehäuse mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung auf einer Leiterplatte (PCB) angebracht ist. Mit Bezug auf 5 sind lediglich die untenliegenden Zuleitungen 2a mit der Leiterplatte (PCB) 10 unter Verwendung eines Lötmittels 9 verbunden.
  • Die 6a bis 6h sind Querschnittsansichten, die ein Verfahren zur Herstellung des Halbleitergehäuses mit untenliegenden Zuleitungen gemäß der vorliegenden Erfindung zeigen. Obwohl hierbei auf die "oberen" Seiten der Bauteile verwiesen wird, versteht es sich, daß diese und andere Bezugsbegriffe lediglich im Hinblick auf die Darstellungen in den Zeichnungen zu verstehen sind.
  • 6a ist eine Querschnittsansicht, die einen Schritt zeigt, in dem der zweite Kühlkörper 7 vertikal an seitlichen Randabschnitten des flachen, plattenförmigen ersten Kühlkörpers angefügt wird. Der erste und zweite Kühlkörper 6 und 7 können vorzugsweise materialeinheitlich ausgebildet sein und sind aus einem Metall und/oder keramischem Material gefertigt, das einen guten Wärmeübertragungsfaktor und eine hohe mechanische Festigkeit aufweist.
  • 6b ist eine Querschnittsansicht, die einen Schritt zeigt, in dem die obere Oberfläche des ersten Kühlkörpers 6 gleichmäßig mit dem ersten Klebstoff 3 überzogen wird. Der erste Klebstoff 3 ist aus einem Material hergestellt, das einen guten Wärmeübertragungs-Wirkungsgrad hat.
  • 6c ist eine Querschnittsansicht, die einen Schritt darstellt, in dem der Halbleiterchip 1 auf der oberen Oberfläche des ersten Kühlkörpers 6 mittels des ersten Klebstoffs 3 befestigt wird.
  • 6d ist eine Querschnittsansicht, die einen Schritt zeigt, in dem die inneren Zuleitungen 2b des Zuleitungsrahmens 2 auf beiden Seiten der oberen Oberfläche des Halbleiterchips 1 mittels eines Klebstoffs befestigt werden. Der Zuleitungsrahmen 2 ist von den inneren Zuleitungen 2b weg aufwärts gebogen, um einen Aufbau mit untenliegenden Zuleitungen auszubilden.
  • 6e ist eine Querschnittsansicht, die einen Schritt zeigt, in dem die inneren Zuleitungen 2b und die Chip-Kontaktierungsflächen des Halbleiterchips 1 durch Verwendung von leitendem Draht 4 miteinander verbunden werden. Der leitende Draht 4 ist aus einem geeigneten leitenden Material hergestellt.
  • 6f ist eine Querschnittsansicht, die einen Schritt zeigt, in dem der zweite Klebstoff 3a auf einem oberen Mittelabschnitt des Halbleiterchips 1 gleichmäßig aufgetragen wird. Der zweite Klebstoff 3a ist aus einem Material gefertigt, das einen guten Wärmeübertragungsfaktor bzw. eine gute Wärmeleitfähigkeit aufweist.
  • 6g ist eine Querschnittsansicht, die einen Schritt zeigt, in dem der dritte Kühlkörper 8 an dem oberen Mittelabschnitt des Halbleiterchips 1 mittels des zweiten Klebstoffs 3a befestigt wird. Der dritte Kühlkörper 8 ist aus einem Metall oder einem Keramikmaterial mit einem guten Wärmeübertragungsfaktor und einer hohen mechanischen Festigkeit gefertigt.
  • 6h ist eine Querschnittsansicht, die einen Schritt zeigt, in dem der von dem ersten bis dritten Kühlkörper 6, 7 und 8 festgelegte Bereich mit einem Gießharz ausgefüllt bzw. vergossen wird, wobei die unterliegenden Zuleitungen 2a nach außen hin freigelegt bleiben, so daß der Halbleiterchip 1, die inneren Zuleitungen 2b, die untenliegenden Zuleitungen 2a und der leitende Draht 4 versiegelt sind, um so den Formabschnitt 5 zu bilden.
  • Wie zuvor beschrieben, bewirkt das erfindungsgemäße Halbleitergehäuse mit untenliegenden Zuleitungen, daß Wärme, die von dem Halbleiterchip 1 erzeugt wird, unter Verwendung der ersten, zweiten und dritten Kühlkörper 6, 7 und 8, die an der oberen und unteren Oberfläche und den Seitenflächen des Halbleiterchips 1 angebracht sind, effektiver abgestrahlt bzw. abgeleitet wird. Das erfindungsgemäße Halbleitergehäuse mit untenliegenden Zuleitungen ist somit gut für einen Hochleistungschip geeignet, der eine hohe Wärmeübertragungseffizienz erfordert, um die während des Betriebs des Chips erzeugte große Wärme abzuleiten. Außerdem ist es möglich, die Haftung des Formabschnitts 5 zu erhöhen, indem von dem Flansch 11 des dritten Kühlkörpers 8 hervorstehende Abschnitte beispielsweise eine runde oder eine vieleckige Form aufweisen.

Claims (14)

  1. Halbleitergehäuse, das umfaßt: einen ersten Kühlkörper; einen zweiten Kühlkörper, der mit dem ersten Kühlkörper verbunden ist; einen Halbleiterchip, der an einer Oberfläche des ersten Kühlkörpers angebracht ist; eine Vielzahl von Zuleitungen, die an dem Halbleiterchip angebracht sind; leitende Drähte oder eine Erhebung, die die Vielzahl von Zuleitungen mit dem Halbleiterchip verbinden; und einen Formabschnitt, der den Halbleiterchip, die Vielzahl von Zuleitungen und die leitenden Drähte oder Erhebung versiegelt, dadurch gekennzeichnet, daß der zweite Kühlkörper zur Ausbildung einer topfförmigen Struktur vertikal an seitlichen Abschnitten des ersten Kühlkörpers angeordnet ist und daß der Halbleiterchip innerhalb der topfförmigen Struktur angeordnet ist.
  2. Halbleitergehäuse nach Anspruch 1, bei dem der zweite Kühlkörper als Einheit mit dem ersten Kühlkörper ausgebildet ist.
  3. Halbleitergehäuse nach Anspruch 1, das weiter einen dritten Kühlkörper aufweist, der an dem Halbleiterchip angebracht ist.
  4. Halbleitergehäuse nach Anspruch 3, bei dem der dritte Kühlkörper einen Flansch an mindestens einem seiner Randabschnitte aufweist.
  5. Halbleitergehäuse nach Anspruch 4, bei dem der Flansch einen sich von dem Flansch weg erstreckenden Abschnitt aufweist.
  6. Halbleitergehäuse nach Anspruch 1, bei dem ein Teil der Zuleitungen nach außen hin freiliegt.
  7. Halbleitergehäuse nach Anspruch 1, bei dem der erste und zweite Kühlkörper Metall oder keramisches Material aufweisen.
  8. Halbleitergehäuse nach Anspruch 1, bei dem der dritte Kühlkörper an einer Oberseite des Halbleiterchips befestigt ist.
  9. Verfahren zur Herstellung eines Halbleitergehäuses, das folgende Schritte umfaßt: Formen eines ersten Kühlkörpers; Formen eines zweiten Kühlkörpers, der mit dem ersten Kühlkörper verbunden ist; Anbringen eines Halbleiterchips auf dem ersten Kühlkörper; Anbringen einer Vielzahl von Zuleitungen an dem Halbleiterchip; Verbinden der Zuleitungen mit dem Halbleiterchip mittels leitender Drähte oder einer Erhebung; und Vergießen des Halbleiterchips, der Zuleitungen und der leitenden Drähte oder Erhebung, um das Gehäuse zu formen, dadurch gekennzeichnet, daß der zweite Kühlkörper zur Ausbildung einer topfförmigen Struktur vertikal an seitlichen Abschnitten des ersten Kühlkörpers angeordnet wird und daß der Halbleiterchip innerhalb der topfförmigen Struktur auf dem ersten Kühlkörper angebracht wird.
  10. Verfahren nach Anspruch 9, bei dem der zweite Kühlkörper und der erste Kühlkörper in einem Stück geformt werden.
  11. Verfahren nach Anspruch 9, das weiter den Schritt des Formens eines dritten Kühlkörpers auf dem Halbleiterchip umfaßt.
  12. Verfahren nach Anspruch 11, bei dem der dritte Kühlkörper einen Flansch an mindestens einer Seite des dritten Kühlkörpers umfaßt.
  13. Verfahren nach Anspruch 12, bei dem der Flansch einen sich vom Flansch weg erstreckenden Abschnitt umfaßt.
  14. Verfahren nach Anspruch 9, bei dem ein Teil der Zuleitungen nach außen hin freigelassen wird.
DE19733702A 1996-12-30 1997-08-04 Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses Expired - Fee Related DE19733702B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960077510A KR100214549B1 (ko) 1996-12-30 1996-12-30 버텀리드 반도체 패키지
KR77510/1996 1996-12-30

Publications (2)

Publication Number Publication Date
DE19733702A1 DE19733702A1 (de) 1998-07-02
DE19733702B4 true DE19733702B4 (de) 2006-02-23

Family

ID=19492548

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19733702A Expired - Fee Related DE19733702B4 (de) 1996-12-30 1997-08-04 Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses

Country Status (5)

Country Link
US (1) US5933709A (de)
JP (1) JP2920523B2 (de)
KR (1) KR100214549B1 (de)
CN (1) CN1104741C (de)
DE (1) DE19733702B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800208B2 (en) 2007-10-26 2010-09-21 Infineon Technologies Ag Device with a plurality of semiconductor chips

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3837215B2 (ja) * 1997-10-09 2006-10-25 三菱電機株式会社 個別半導体装置およびその製造方法
JPH11214638A (ja) 1998-01-29 1999-08-06 Mitsubishi Electric Corp 半導体記憶装置
US6190945B1 (en) * 1998-05-21 2001-02-20 Micron Technology, Inc. Integrated heat sink
KR100266693B1 (ko) * 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6420779B1 (en) 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
KR100565962B1 (ko) * 2000-01-06 2006-03-30 삼성전자주식회사 플립 칩 기술을 이용한 피지에이 패키지
CN1184684C (zh) * 2000-10-05 2005-01-12 三洋电机株式会社 半导体装置和半导体模块
JP4003860B2 (ja) * 2000-11-02 2007-11-07 富士通株式会社 マイクロアクチュエータ及びその製造方法
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板,半導体デバイス,半導体デバイスのテスト方法及びその実装方法
US6633005B2 (en) 2001-10-22 2003-10-14 Micro Mobio Corporation Multilayer RF amplifier module
DE10201781B4 (de) * 2002-01-17 2007-06-06 Infineon Technologies Ag Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
US6737298B2 (en) * 2002-01-23 2004-05-18 St Assembly Test Services Ltd Heat spreader anchoring & grounding method & thermally enhanced PBGA package using the same
US6858932B2 (en) * 2002-02-07 2005-02-22 Freescale Semiconductor, Inc. Packaged semiconductor device and method of formation
ES2391556T3 (es) 2002-05-03 2012-11-27 Donnelly Corporation Sistema de detección de objetos para vehículo
TW563232B (en) * 2002-08-23 2003-11-21 Via Tech Inc Chip scale package and method of fabricating the same
KR20050016087A (ko) * 2003-08-06 2005-02-21 로무 가부시키가이샤 반도체장치
SE529673C2 (sv) * 2004-09-20 2007-10-16 Danaher Motion Stockholm Ab Kretsarrangemang för kylning av ytmonterade halvledare
US20060060980A1 (en) * 2004-09-22 2006-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic package having ground ic chip and method of manufacturing same
DE102006000724A1 (de) * 2006-01-03 2007-07-12 Infineon Technologies Ag Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
KR100700936B1 (ko) * 2006-01-25 2007-03-28 삼성전자주식회사 냉각 장치 및 이를 갖는 메모리 모듈
KR100947454B1 (ko) * 2006-12-19 2010-03-11 서울반도체 주식회사 다단 구조의 열전달 슬러그 및 이를 채용한 발광 다이오드패키지
JP4995764B2 (ja) * 2008-04-25 2012-08-08 力成科技股▲分▼有限公司 リード支持型半導体パッケージ
JP2012175070A (ja) * 2011-02-24 2012-09-10 Panasonic Corp 半導体パッケージ
TWI508238B (zh) * 2012-12-17 2015-11-11 Princo Corp 晶片散熱系統
CN108615711A (zh) * 2014-01-24 2018-10-02 清华大学 一种基于模板的封装结构及封装方法
CN111385917B (zh) * 2018-12-29 2022-07-15 中微半导体设备(上海)股份有限公司 一种用于组装esc的多平面多路可调节温度的加热器
KR20210017271A (ko) 2019-08-07 2021-02-17 삼성전기주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0488783A2 (de) * 1990-11-30 1992-06-03 Shinko Electric Industries Co. Ltd. Mit einer Wärmesenke versehener Leiterrahmen für eine Halbleiteranordnung
EP0651440A1 (de) * 1993-10-29 1995-05-03 STMicroelectronics S.r.l. Leistungsverpackung mit hoher Zuverlässigkeit für eine elektronische Halbleiterschaltung
WO1996027903A1 (en) * 1995-03-06 1996-09-12 National Semiconductor Corporation Heat sink for integrated circuit packages
US5583317A (en) * 1994-01-14 1996-12-10 Brush Wellman Inc. Multilayer laminate heat sink assembly

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02306639A (ja) * 1989-05-22 1990-12-20 Toshiba Corp 半導体装置の樹脂封入方法
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
JPH04192552A (ja) * 1990-11-27 1992-07-10 Nec Corp 半導体素子用パッケージ
US5552636A (en) * 1993-06-01 1996-09-03 Motorola, Inc. Discrete transitor assembly
JP2974552B2 (ja) * 1993-06-14 1999-11-10 株式会社東芝 半導体装置
US5362679A (en) * 1993-07-26 1994-11-08 Vlsi Packaging Corporation Plastic package with solder grid array
JP3073644B2 (ja) * 1993-12-28 2000-08-07 株式会社東芝 半導体装置
JPH0846098A (ja) * 1994-07-22 1996-02-16 Internatl Business Mach Corp <Ibm> 直接的熱伝導路を形成する装置および方法
US5805427A (en) * 1996-02-14 1998-09-08 Olin Corporation Ball grid array electronic package standoff design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0488783A2 (de) * 1990-11-30 1992-06-03 Shinko Electric Industries Co. Ltd. Mit einer Wärmesenke versehener Leiterrahmen für eine Halbleiteranordnung
EP0651440A1 (de) * 1993-10-29 1995-05-03 STMicroelectronics S.r.l. Leistungsverpackung mit hoher Zuverlässigkeit für eine elektronische Halbleiterschaltung
US5583317A (en) * 1994-01-14 1996-12-10 Brush Wellman Inc. Multilayer laminate heat sink assembly
WO1996027903A1 (en) * 1995-03-06 1996-09-12 National Semiconductor Corporation Heat sink for integrated circuit packages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800208B2 (en) 2007-10-26 2010-09-21 Infineon Technologies Ag Device with a plurality of semiconductor chips

Also Published As

Publication number Publication date
KR100214549B1 (ko) 1999-08-02
US5933709A (en) 1999-08-03
JPH10200021A (ja) 1998-07-31
CN1187037A (zh) 1998-07-08
JP2920523B2 (ja) 1999-07-19
CN1104741C (zh) 2003-04-02
DE19733702A1 (de) 1998-07-02
KR19980058198A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
DE19733702B4 (de) Halbleitergehäuse und Verfahren zur Herstellung eines Halbleitergehäuses
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE102007019809B4 (de) Gehäuste Schaltung mit einem wärmeableitenden Leitungsrahmen und Verfahren zum Häusen einer integrierten Schaltung
DE4421077B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE19743767B4 (de) Verfahren zum Herstellen eines Halbleiterchip-Gehäuses mit einem Halbleiterchip für Oberflächenmontage sowie ein daraus hergestelltes Halbleiterchip-Gehäuse mit Halbleiterchip
DE10009733B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE69838310T2 (de) Halbleitervorrichtung mit J-förmig gebogenen Aussenleitern
DE19716668C2 (de) Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE102014202651A1 (de) Halbleitervorrichtung und Halbleitermodul
DE112018007457B4 (de) Halbleitervorrichtung
DE3521572A1 (de) Leistungshalbleitermodul mit keramiksubstrat
DE102009010199B4 (de) Halbleiterpackage mit Formschlossentlüftung und Verfahren zu dessen Hersstellung
DE19755675B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102010000199A1 (de) Halbleiterbauelement, Systemträger und Einkapselungsverfahren
DE102011053519A1 (de) Elektronisches Bauelement
DE19819217B4 (de) Leiterplatte für eine elektronische Komponente
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
DE4316639A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102017203360A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung
DE102017207727B4 (de) Halbleiteranordnung
DE10297264T5 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112016006336T5 (de) Halbleitervorrichtung
DE102018130965A1 (de) Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140301