DE19727466C2 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung - Google Patents
DRAM-Zellenanordnung und Verfahren zu deren HerstellungInfo
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Description
Die Erfindung betrifft eine DRAM-Zellenanordnung, d. h. eine
Speicherzellen-Anordnung mit dynamischem wahlfreiem Zu
griff, bei der eine Speicherzelle drei Transistoren umfaßt.
In DRAM-Zellenanordnungen werden derzeit fast ausschließ
lich sogenannte Eintransistor-Speicherzellen eingesetzt.
Eine Eintransistor-Speicherzelle umfaßt einen Auslesetran
sistor und einen Speicherkondensator. In dem Speicherkon
densator ist die Information in Form einer elektrischen La
dung gespeichert, die eine logische Größe, 0 oder 1, dar
stellt. Durch Ansteuerung des Auslesetransistors über eine
Wortleitung kann diese Information über eine Bitleitung
ausgelesen werden. Die im Speicherkondensator gespeicherte
elektrische Ladung treibt dabei die Bitleitung.
Da von Speichergeneration zu Speichergeneration die Spei
cherdichte zunimmt, muß die benötigte Fläche der Eintransi
stor-Speicherzelle von Generation zu Generation reduziert
werden. Dies führt zu grundlegenden technologischen und
physikalischen Problemen. Beispielsweise muß der Speicher
kondensator trotz kleinerer Fläche der Eintransistor-
Speicherzelle eine Mindestmenge an elektrischer Ladung
speichern können, um damit die Bitleitung treiben zu kön
nen.
Dieses Problem wird in einer alternativen DRAM-
Zellenanordnung, in der als Speicherzellen sog. Gainzellen
eingesetzt werden, umgangen. Auch hier ist die Information
in Form einer elektrischen Ladung gespeichert. Die elektri
sche Ladung muß jedoch nicht direkt eine Bitleitung trei
ben, sondern wird in einer Gateelektrode eines Transistors
gespeichert und dient nur zu dessen Steuerung, wozu schon
eine sehr kleine Menge an elektrischer Ladung genügt.
In Microelectronic Engineering 15 (1991) Seiten 367-370 wird eine Gainzelle, die
drei Bauelemente, nämlich einen ersten Transistor, einen zweiten Transistor
und eine Diode, umfaßt, beschrieben. Die elektrische Ladung wird in einer zwei
ten Gateelektrode des zweiten Transistors gespeichert. Das Speichern der elek
trischen Ladung geschieht mit Hilfe des ersten Transistors und der Diode. Dazu
ist die zweite Gateelektrode mit der Diode, die Diode mit einem zweiten Source/
Drain-Gebiet des zweiten Transistors und mit einem ersten Source/Drain-Gebiet
des ersten Transistors, ein erstes Source/Drain-Gebiet des zweiten Transistors
mit einer Spannungsquelle und ein zweites Source/Drain-Gebiet des ersten
Transistors mit einer Bitleitung verbunden. Zum Speichern wird eine erste Ga
teelektrode des ersten Transistors über eine Wortleitung angesteuert. Die Menge
an elektrischer Ladung und damit die Information, die dabei in der zweiten Ga
telektrode gespeichert wird, wird durch eine Spannung an der Bitleitung be
stimmt. Die Diode ist dabei in Durchlaßrichtung gepolt. Das Auslesen der Infor
mation geschieht durch Ansteuerung der ersten Gateelektrode des ersten Tran
sistors über die Wortleitung. Die Menge an elektrischer Ladung und damit die
Information, die dabei in der zweiten Gateelektrode gespeichert ist, bestimmt,
ob in der Bitleitung Strom fließt oder nicht. Die Diode ist dabei in Sperrrichtung
gepolt.
Aus der US 5,463,234 ist es bekannt, vertikal integrierte Transistoren in DRAM-
Speichern einzusetzen.
Der Erfindung liegt das Problem zugrunde, eine DRAM-Zellenanordnung anzuge
ben, die als Speicherzellen Gainzellen mit jeweils mindestens drei Bauelementen
umfaßt und mit besonders hoher Packungsdichte herstellbar ist. Ferner soll ein
Herstellungsverfahren für eine solche DRAM-Zellenanordnung angegeben wer
den.
Dieses Problem wird gelöst durch eine DRAM-Zellenanordnung gemäß Anspruch
1 sowie ein Verfahren zu deren Herstellung
gemäß Anspruch 9. Weitere Ausgestaltungen der Erfindung ge
hen aus den übrigen Ansprüchen hervor.
In einer erfindungsgemäßen DRAM-Zellenanordnung sind drei
Bauelemente einer Speicherzelle Transistoren, von denen
mindestens einer als ein vertikaler Transistor ausgebildet
ist. Es ist vorteilhaft, alle drei Transistoren der Spei
cherzelle als vertikale Transistoren auszubilden, da die
Fläche der Speicherzelle dadurch besonders klein wird.
Es liegt im Rahmen der Erfindung, die drei Transistoren an
Flanken eines ersten Grabens und eines zweiten Grabens, die
innerhalb eines Substrats im wesentlichen zueinander paral
lel verlaufen, auszubilden. Die Verbindung einer zweiten
Gateelektrode eines zweiten Transistors, in der die Infor
mation gespeichert wird, mit einem ersten Source/Drain-
Gebiet des dritten Transistors erfolgt beispielsweise über
eine leitende Struktur, die beispielsweise oberhalb einer
Oberfläche des Substrats das erste Source/Drain-Gebiet des
dritten Transistors und die zweite Gateelektrode überlappt.
Die leitende Struktur kann auch Elemente umfassen, die in
nerhalb des zweiten Grabens angeordnet sind und an die
zweite Gateelektrode angrenzen. Das erste Source/Drain-
Gebiet kann auch direkt an die zweite Gateelektrode angren
zen. In diesem Fall wird auf die leitende Struktur verzich
tet.
Damit entlang Flanken der ersten Gräben und der zweiten
Gräben zwischen benachbarten, von einem ersten Leitfähig
keitstyp dotierten Source/Drain-Gebieten verschiedener
Transistoren keine Ströme fließen, können durch schräge Im
plantation an den Flanken der ersten Gräben und der zweiten
Gräben zwischen den Transistoren hochdotierte Channel-Stop-
Gebiete erzeugt werden. Die Channel-Stop-Gebiete sind von
einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetz
ten Leitfähigkeitstyp dotiert.
Es liegt im Rahmen der Erfindung innerhalb des Substrats
angrenzend an einen Boden des ersten Grabens und an einen
Boden des zweiten Grabens ein Kontaktgebiet anzuordnen, das
ein erstes Source/Drain-Gebiet eines ersten Transistors,
ein zweites Source/Drain-Gebiet eines dritten Transistors
und ein zweites Source/Drain-Gebiet des zweiten Transistors
miteinander verbindet. Es ist vorteilhaft, wenn das erste
Source/Drain-Gebiet des ersten Transistors, das zweite
Source/Drain-Gebiet des dritten Transistors und das zweite
Source/Drain-Gebiet des zweiten Transistors Teile des Kon
taktgebiets sind. Für die Erzeugung des Kontaktgebiets ist
es vorteilhaft, wenn der Abstand zwischen dem ersten Graben
und dem zweiten Graben kleiner als Abstände zwischen ersten
Gräben und zweiten Gräben verschiedener Speicherzellen ist.
Dadurch lassen sich voneinander isolierte Kontaktgebiete
ohne Masken durch Implantation erzeugen. Das Kontaktgebiet
kann auch als eine dotierte Schicht oder als eine Schicht,
die Metall enthält, realisiert werden, die mit dem ersten
Source/Drain-Gebiet des ersten Transistors, dem zweiten
Source/Drain-Gebiet des dritten Transistords und dem zwei
ten Source/Drain-Gebiet des zweiten Transistors verbunden
ist.
Werden die Kanalgebiete durch Implantation erzeugt, so ist
es vorteilhaft, vor der Implantation Flanken der ersten
Gräben und der zweiten Gräben durch Abscheiden und Rückät
zen von Material, z. B. SiO2 mit Spacern zu versehen, um die
Flanken vor Implantation zu schützen.
Zur Verkleinerung der Fläche der Speicherzelle ist es vor
teilhaft, wenn der Abstand zwischen dem ersten Graben und
dem zweiten Graben kleiner als die minimale, in der jewei
ligen Technologie herstellbare Strukturgröße F ist. Dazu
wird beim Ätzen des ersten Grabens und des zweiten Grabens
eine als Maske dienende isolierende Schicht verwendet, die
mit Hilfe von ersten Spacern strukturiert und durch zweite
Spacer modifiziert wurde.
Zur Verkleinerung der Fläche der Speicherzelle, ist es vor
teilhaft, wenn ein zweites Source/Drain-Gebiet des ersten
Transistors mit einem zweiten Source/Drain-Gebiet eines er
sten Transistors einer ersten benachbarten Speicherzelle,
und ein erstes Source/Drain-Gebiet des zweiten Transistors
mit einem ersten Source/Drain-Gebiet eines zweiten Transi
stors einer zweiten benachbarten Speicherzelle zusammenfal
len. Das bedeutet, daß benachbarte Speicherzellen bezüglich
einer Achse, die parallel zu den ersten Gräben verläuft,
spiegelsymmetrisch zueinander angeordnet sind.
Es ist vorteilhaft, eine schreibende Wortleitung und eine
auslesende Wortleitung in Form von Spacern an den Flanken
des ersten Grabens anzuordnen. Teile der schreibenden Wort
leitung können als dritte Gateelektroden von dritten Tran
sistoren und Teile der auslesenden Wortleitung als erste
Gateelektroden von ersten Transistoren wirken.
Zur Erzeugung der schreibenden Wortleitung und der ausle
senden Wortleitung ist es vorteilhaft, nachdem der erste
Graben und der zweite Graben mit einem Gatedielektrikum
versehen wurden, leitendes Material konform aufzubringen,
den zweiten Graben mit leitendem Material zu füllen und an
schließend das leitende Material rückzuätzen, bis an den
Flanken des ersten Grabens die schreibende Wortleitung und
die auslesende Wortleitung in Form von Spacern entstehen.
Teile des leitenden Materials in den zweiten Gräben können
mit Hilfe einer Maske entfernt werden. Ein übrigbleibender
Teil des leitenden Materials im zweiten Graben ist als die
zweite Gateelektrode des zweiten Transistors geeignet.
Es liegt im Rahmen der Erfindung zur Erzeugung einer lei
tenden Struktur, das das erste Source/Drain-Gebiet des
dritten Transistors mit der zweiten Gateelektrode des zwei
ten Transistors verbindet, nach der Erzeugung der zweiten
Gateelektrode des zweiten Transistors isolierendes Material
aufzubringen und mit Hilfe einer Maske so zu strukturieren, daß ein Teil des er
sten Source/Drain-Gebiets des dritten Transistors freigelegt wird. Die leitende
Struktur kann z. B. durch selektive Silizierung erzeugt werden. Dazu wird ganz
flächig Metall aufgebracht und anschließend getempert, wodurch auf dem frei
gelegten Teil des ersten Source/Drain-Gebiets des dritten Transistors und auf
der zweiten Gateleektrode des zweiten Transistors Metallsilizid entsteht. Übrig
bleibendes Metall wird durch einen Ätzschritt anschließend entfernt. Die leiten
de Struktur kann z. B. auch durch Aufbringen von leitendem Material, das an
schließend zurückgeätzt oder chemisch-mechanisch poliert wird, erzeugt wer
den.
Zur Verbesserung verschiedener Eigenschaften der DRAM-Zellenanordnung kön
nen zusätzlich zu den drei Transistoren der Speicherzelle weitere Bauelemente,
wie z. B. Kondensatoren, in die Speicherzelle integriert werden.
Aufgrund von Leckströmen muß die Information in regelmäßgen Zeitabständen
neu auf die zweiten Gateelektroden geschrieben werden. Um die Zeitabstände zu
vergrößern, ist es vorteilhaft, die Speicherzellen jeweils mit einem Kondensator
zu versehen, dessen erste Kondensatorplatte mit der zweiten Gateelektrode ver
bunden ist.
Im folgenden werden Ausführungsbeispiele der Erfindung, die in den Figuren
dargestellt sind, näher erläutert.
Fig. 1 zeigt einen Ausschnitt aus einer Oberfläche eines ersten Substrats. Die
Oberfläche umfaßt zu einer x-Achse parallele streifenförmige horizontale Berei
che und zu einer y-Achse parallele streifenförmige vertikale Bereiche.
Fig. 2 zeigt einen Querschnitt parallel zur x-Achse und
senkrecht zu der Oberfläche des in einer Schicht
dotierten ersten Substrats, nachdem ein dotiertes
Gebiet erzeugt wurde.
Fig. 3 zeigt den Querschnitt aus Fig. 2, nachdem erste
vorläufige Gräben, erste Spacer und streifenförmi
ge Strukturen erzeugt wurden.
Fig. 4 zeigt den Querschnitt aus Fig. 3 nachdem zweite
vorläufige Gräben und zweite Spacer erzeugt wur
den.
Fig. 5 zeigt den Querschnitt aus Fig. 4, nachdem zweite
Spacer entfernt wurden und erste Gräben und zweite
Gräben erzeugt wurden. Aus dem dotierten Gebiet
entstehen dabei zweite Source/Drain-Gebiete von
ersten Transistoren, erste Source/Drain-Gebiete
von zweiten Transistoren und erste Source/Drain-
Gebiete von dritten Transistoren.
Fig. 6 zeigt den Querschnitt aus Fig. 5, nachdem Kontakt
gebiete, schreibende Wortleitungen, auslesende
Wortleitungen, Channel-Stop-Gebiete, zweite Gate
elektroden von zweiten Transistoren und ein Gate
dielektrikum erzeugt wurden. Als Teile der aus
lesenden Wortleitungen wurden erste Gateelektroden
von ersten Transistoren und als Teile der schrei
benden Wortleitungen wurden dritte Gateelektroden
von dritten Transistoren erzeugt. Als Teile der
Kontaktgebiete wurden erste Source/Drain-Gebiete
der ersten Transistoren zweite Source/Drain-
Gebiete der zweiten Transistoren dritte Source
/Drain-Gebiete der dritten Transistoren erzeugt.
Fig. 7 zeigt den Querschnitt aus Fig. 6, nachdem erste
isolierende Strukturen und leitende Strukturen er
zeugt wurden.
Fig. 8 zeigt den Querschnitt aus Fig. 7, nachdem zweite
isolierende Strukturen, Kontakte von Bitleitungen
und die Bitleitungen erzeugt wurden.
Fig. 9 zeigt einen Querschnitt senkrecht zu einer Oberflä
che eines in einer Schicht dotierten zweiten
Substrats, nachdem ein dotiertes Gebiet, erste
Gräben, zweite Gräben, zweite Source/Drain-Gebiete
von ersten Transistoren, erste Source/Drain-
Gebiete von zweiten Transistoren und erste Source
/Drain-Gebiete von dritten Transistoren, Kon
taktgebiete, schreibende Wortleitungen, auslesende
Wortleitungen, Channel-Stop-Gebiete, zweite Gate
elektroden von zweiten Transistoren, ein Gate
dielektrikum, erste Gateelektroden von ersten
Transistoren, dritte Gateelektroden von dritten
Transistoren, erste isolierende Strukturen und
leitende Strukturen erzeugt wurden.
Fig. 10 zeigt einen Querschnitt senkrecht zu einer Ober
fläche eines in einer Schicht dotierten dritten
Substrats, nachdem ein dotiertes Gebiet, erste
Gräben, zweite Gräben, zweite Source/Drain-Gebiete
von ersten Transistoren, erste Source/Drain-
Gebiete von zweiten Transistoren und erste Sour
ce/Drain-Gebiete von dritten Transistoren, Kon
taktgebiete, schreibende Wortleitungen, auslesende
Wortleitungen, Channel-Stop-Gebiete, zweite Gate
elektroden von zweiten Transistoren, ein Gate
dielektrikum, erste Gateelektroden von ersten
Transistoren, dritte Gateelektroden von dritten
Transistoren, erste isolierende Strukturen, lei
tende Strukturen, erste Kondensatorplatten, Kondensatordielektrika,
zweite Kondensatorplatten,
zweite isolierende Strukturen, Kontakte von Bit
leitungen und die Bitleitungen erzeugt wurden.
Gemäß eines ersten Ausführungsbeispiels ist ein erstes
Substrat 1 aus Silizium in einer an eine Oberfläche O des
ersten Substrats 1 angrenzenden ca. 2 µm dicken Schicht S,
p-dotiert. Die Dotierstoffkonzentration beträgt ca.
1017 cm-3. Eine x-Achse x und eine zur x-Achse x senkrechte
y-Achse y verlaufen in der Oberfläche O (s. Fig. 1). Die
Oberfläche O umfaßt horizontale Bereiche Bh und vertikale
Bereiche Bv. Die horizontalen Bereiche Bh sind streifenför
mig, verlaufen parallel zur x-Achse x und haben eine Weite
von ca. 500 nm. Der Abstand zwischen Mittellinien benach
barter horizontaler Bereiche Bh beträgt ca. 1000 nm. Die
vertikalen Bereiche Bv sind streifenförmig, verlaufen par
allel zur y-Achse y und haben eine Weite von ca. 1000 nm.
Der Abstand von Mittellinien benachbarter vertikaler Berei
che Bv beträgt ca. 4000 nm. Mit Hilfe einer ersten Maske
aus Fotolack (nicht dargestellt), die die horizontalen Be
reiche Bh und die vertikalen Bereiche Bv nicht bedeckt,
wird durch Implantation ein n-dotiertes ca. 150 nm tiefes
Gebiet Ge erzeugt (siehe Fig. 2). Die Dotierstoffkonzen
tration des Gebietes Ge beträgt ca. 5 × 1020 cm-3.
Auf die Oberfläche O wird eine ca. 600 nm dicke isolierende
Schicht S1 aus SiO2 abgeschieden. Mit Hilfe einer streifen
förmigen zweiten Maske aus Fotolack (nicht dargestellt)
werden durch anisotropes Ätzen parallel zueinander verlau
fende erste vorläufige Gräben GV1 erzeugt (s. Fig. 3). Zum
anisotropen Ätzen von SiO2 ist z. B. CHF3 + O2 geeignet. Eine
Mittellinie eines der vorläufigen Gräben GV1 fällt mit ei
ner Mittellinie eines der vertikalen Bereiche Bv zusammen.
Der Abstand zwischen Mittellinien benachbarter erster vor
läufiger Gräben GV1 beträgt ca. 1000 nm. Die ersten vorläu
figen Gräben GV1 sind ca. 300 nm tief.
Zur Erzeugung von ersten Spacern Sp1 an Flanken der ersten vorläufigen Gra
ben GV1 wird in einem TEOS-Verfahren SiO2 konform in einer Dicke von ca. 125 nm
abgeschieden und anisotrop rückgeätzt (siehe Fig. 3).
Anschließend wird Polysilizium in einer Dicke von ca. 500 nm abgeschieden.
Durch chemisch-mechanisches Polieren wird Polysilizium entfernt, bis das Poly
silizium außerhalb der ersten vorläufigen Gräben GV1 entfernt wird. Anschlie
ßend wird das Polysilizium bis zu einer Tiefe von ca. 150 nm zurückgeätzt, da
durch entstehen streifenförmige Strukturen St aus Polysilizium. Die streifenför
migen Strukturen St weisen eine Weite von ca. 250 nm (siehe Fig. 3) auf.
Zur Erzeugung zweiter vorläufiger Gräben GV2 werden durch anisotropes Ätzen
von SiO2 selektiv zu Silizium Teile der Oberfläche O freigelegt. Die zweiten vor
läufigen Gräben GV2 teilen sich in abwechselnd nebeneinander angeordnete er
ste zweite vorläufige Gräben 1GV2 und zweite zweite vorläufige Gräben 2GV2
auf (s. Fig. 4).
Durch Abscheiden von ca. 250 nm SiO2 in einem TEOS-Verfahren und anschlie
ßendem anisotropen Rückätzen werden an Flanken der zweiten vorläufigen Grä
ben GV2 zweite Spacer Sp2 erzeugt (s. Fig. 4).
Mit Hilfe einer dritten Maske aus Fotolack (nicht dargestellt) werden durch ei
nen anisotropen Ätzschritt zweite Spacer Sp2 an zweiten Flanken 1FV2 der er
sten zweiten vorläufigen Gräben 1GV2 und an den zweiten Flanken 1FV2 der er
sten zweiten vorläufigen Gräben 1GV2 gegenüberliegenden ersten Flanken 2FV1
der zweiten zweiten vorläufigen Gräben 2GV2 entfernt (s. Fig. 5). Mit z. B. Hbr +
NF3 + He + O2 wird Silizium selektiv zu SiO2 bis zu einer Tiefe von ca. 600 nm ge
ätzt. Dadurch entstehen erste Gräben G1 und zweite Gräben
G2. Die zweiten Gräben G2 teilen sich in erste zweite Grä
ben 1G2 und zweite zweite Gräben 2G2 auf. Die ersten Gräben
G1 sind jeweils zu einem der ersten Gräben G1 und zu einem
der ersten zweiten Gräben 1G2 oder zu einem der zweiten
zweiten Gräben 2G2 benachbart. Die ersten zweiten Gräben
1G2 sind jeweils zu einem der ersten Gräben G1 und zu einem
der zweiten zweiten Gräben 2G2 benachbart (siehe Fig. 5).
Ein Abstand zwischen Mittellinien zweier benachbarten er
sten Gräben G1 und ein Abstand zwischen Mittellinien zweier
benachbarten zweiten Gräben G2 sind größer als ein Abstand
zwischen einer Mittellinie eines ersten Grabens G1 und ei
ner Mittellinie eines dem ersten Graben G1 benachbarten
zweiten Grabens G2 und betragen ca 750 nm. Aus dem Gebiet
Ge entstehen dadurch zweite Source/Drain-Gebiete von ersten
Transistoren, die an erste Flanken 1F1 der ersten Gräben
angrenzen, erste Source/Drain-Gebiete von dritten Transi
storen 3S/D1, die an zweite Flanken 1F2 der ersten Gräben
G1 und an erste Flanken 2F1 der zweiten Gräben G2 angren
zen, und erste Source/Drain-Gebiete 2S/D1 von zweiten
Transistoren, die an zweite Flanken 2F2 der zweiten Gräben
G2 angrenzen.
Anschließend werden durch Implantation mit Hilfe einer
vierten Maske aus Fotolack (nicht dargestellt) und an
schließendem Tempern n-dotierte Kontaktgebiete K erzeugt
(s. Fig. 6). Dazu deckt die vierte Maske die horizontalen
Bereiche Bh nicht ab. Durch den geringen Abstand zwischen
dem ersten Graben G1 und dem zum ersten Graben G1 benach
barten zweiten Graben G2 grenzen die Kontaktgebiete K je
weils an einen Boden eines ersten Grabens G1 und an einen
Boden eines zweiten Grabens G2 an. Die Dotierstoffkonzen
tration der Kontaktgebiete K beträgt ca. 5 × 1020 cm-3. Teile
der Kontaktgebiete K, die an Böden der ersten Gräben G1 und
an die ersten Flanken 1F1 der ersten Gräben G1 angrenzen,
sind als erste Source/Drain-Gebiete 1S/D1 der ersten Tran
sistoren geeignet. Teile der Kontaktgebiete K, die an die
Böden der ersten Gräben G1 und an die zweiten Flanken 1F2
der ersten Gräben G1 angrenzen, sind als zweite Sour
ce/Drain-Gebiete 3S/D2 der dritten Transistoren geeignet.
Teile der Kontaktgebiete K, die an Böden der zweiten Gräben
G2 und an die zweiten Flanken 2F2 der zweiten Gräben G2 an
grenzen, sind als zweite Source/Drain-Gebiete 2S/D2 der
zweiten Transistoren geeignet (siehe Fig. 6).
Mit Hilfe einer fünften Maske aus Fotolack (nicht darge
stellt), die Bereiche, die zwischen den horizontalen Berei
chen Bh liegen, sowie die ersten Flanken 2F1 der ersten
zweiten Gräben 1G2 nicht bedeckt, werden durch schräge Im
plantation an die ersten Flanken 2F1 der ersten zweiten
Gräben 1G2 angrenzende p-dotierte erste Channel-Stop-
Gebiete C1 erzeugt (s. Fig. 6). Mit Hilfe einer sechsten
Maske aus Fotolack (nicht dargestellt), die Bereiche, die
zwischen den horizontalen Bereichen Bh liegen, sowie die
ersten Flanken 2F1 der zweiten zweiten Gräben 2G2 nicht be
deckt, werden durch schräge Implantation an die ersten
Flanken 2F1 der zweiten zweiten Gräben 2G2 angrenzende p-
dotierte zweite Channel-Stop-Gebiete C2 erzeugt (s. Fig.
6). Die ersten Channel-Stop-Gebiete C1 und die zweiten
Channel-Stop-Gebiete C2 bilden gemeinsam Channel-Stop-
Gebiete C (s. Fig. 6). Der Dotierstoff wird durch Rapid-
Thermal-Annealing aktiviert. Die Dotierstoffkonzentration
der Channel-Stop-Gebiete C beträgt ca. 1019 cm-3 und ist hö
her als die Dotierstoffkonzentration der Schicht S.
In einem isotropen Ätzschritt werden übrigbleibende Teile
der isolierenden Schicht S1 und übrigbleibende Teile der
zweiten Spacer Sp2 entfernt (s. Fig. 6). Als Ätzmittel ist
z. B. HF geeignet.
Durch thermische Oxidation wird ein ca. 15 nm dickes Gate
dielektrikum Gd erzeugt (siehe Fig. 6).
Anschließend wird in einer Dicke von ca. 125 nm dotiertes
Polisilizium abgeschieden. Darüber wird konform in einem
TEOS-Verfahren SiO2 in einer Dicke von ca. 400 nm abgeschieden. Durch che
misch-mechanisches Polieren wird SiO2 entfernt, bis das SiO2 außerhalb der er
sten Gräben G1 und der zweiten Gräben G2 entfernt wird. Anschließend wird
mit Hilfe einer siebten Maske aus Fotolack (nicht dargestellt), die die zweiten
Gräben G2 nicht bedeckt, SiO2 selektiv zu Silizium geätzt, bis SiO2 aus den
zweiten Gräben G2 entfernt wird. Nach Entfernen der siebten Maske wird dotier
tes Polysilizium in einer Dicke von ca. 400 nm abgeschieden, wodurch die zwei
ten Gräben G2 mit Polysilizium gefüllt werden, und chemisch-mechanisch po
liert, bis das SiO2 in den ersten Gräben G1 freigelegt wird. Anschließend wird
SiO2 aus den ersten Gräben G1 durch isotropes Ätzen entfernt. Durch Rückät
zen von Polysilizium hochselektiv zu SiO2 entstehen an den ersten Flanken 1F1
der ersten Gräben G1 auslesende Wortleitungen WA in Form von Spacern und
an den zweiten Flanken 1F2 der ersten Gräben G1 schreibende Wortleitungen
WS in Form von Spacern (s. Fig. 6). Als hochselektives Ätzmittel ist z. B. C2F6 +
O2 geeignet. Mit Hilfe einer achten Maske aus Fotolack (nicht dargestellt), die
erste Teile der zweiten Gräben G2, die sich in den zwischen den horizontalen
Bereichen Bh liegenden Bereichen befinden, nicht bedeckt, wird Polysilizium
aus den ersten Teilen der zweiten Gräben G2 durch hochselektives Ätzen ent
fernt. Übrigbleibende Teile von Polysilizium in den zweiten Gräben G2 sind als
zweite Gateelektroden Ga2 der zweiten Transistoren geeignet (siehe Fig. 6).
In einem TEOS-Verfahren wird in einer Dicke von ca. 500 nm SiO2 abgeschieden
und durch chemisch-mechanisches Polieren planarisiert. Dabei wird ca. 400 nm
SiO2 abgetragen. Zur Erzeugung von ersten isolierenden Strukturen I1 wird mit
Hilfe einer neunten Maske aus Fotolack (nicht dargestellt), die die ersten Flan
ken 2F1 der zweiten Gräben G2 nicht bedeckt, SiO2 geätzt, bis Teile der ersten
Source/Drain-Gebiete 3S/D1 der dritten Transistoren freigelegt werden (siehe
Fig. 7).
Anschließend wird Titan abgeschieden und durch eine Tempe
rung teilweise siliziert. Dadurch entstehen leitende Struk
turen L. Übrigbleibendes Titan wird mit z. B. NH3 + H2O2 durch
Ätzen entfernt (siehe Fig. 7).
Anschließend wird zur Erzeugung einer zweiten isolierenden
Struktur I2 SiO2 in einer Dicke von 500 nm abgeschieden.
Mit Hilfe einer zehnten Maske aus Fotolack (nicht darge
stellt) wird SiO2 geätzt, so, daß Teile der zweiten Sour
ce/Drain-Gebiete 1S/D2 der ersten Transistoren freigelegt
werden. Anschließend wird Wolfram abgeschieden und rückge
ätzt, wodurch Kontakte KB von zu erzeugenden Bitleitungen B
erzeugt werden. Durch Abscheidung von AlSiCu in einer Dicke
von z. B. 500 nm und Strukturierung mit Hilfe einer elften
Maske aus Fotolack (nicht dargestellt), die die horizonta
len Bereiche Bh bedeckt, werden die Bitleitungen B erzeugt
(siehe Fig. 8).
In einem zweiten Ausführungsbeispiel ist ein zweites
Substrat 1' aus Silizium in einer an eine Oberfläche O' des
zweiten Substrats 1' angrenzenden ca. 2 µm dicken Schicht
S' p-dotiert. Die Dotierstoffkonzentration beträgt ca.
1017 cm-3. Analog zum ersten Ausführungsbeispiel werden er
ste Source/Drain-Gebiete 2S/D1' von zweiten Transistoren,
erste Source/Drain-Gebiete 3S/D1' von dritten Transisto
ren, zweite Source/Drain-Gebiete 1S/D2' von ersten Transi
storen, erste Gräben G1', zweite Gräben G2', ein Gatedie
lektrikum Gd', erste Gateelektroden Ga1' der ersten Transi
storen, zweite Gateelektroden Ga2' der zweiten Transisto
ren, dritte Gateelektroden Ga3' der dritten Transistoren,
schreibende Wortleitungen WS', auslesende Wortleitungen
WA', Channel-Stop-Gebiete C' und erste isolierende Struktu
ren I1' erzeugt. Anschließend wird Wolfram in einer Dicke
von ca. 400 nm abgeschieden und durch chemisch-mechanisches
Polieren strukturiert, wodurch leitende Strukturen L' ent
stehen (s. Fig. 9). Anschließend werden analog wie im ersten
Ausführungsbeispiel zweite isolierende Strukturen I2',
Kontakte KB' von Bitleitungen B' und Bitleitungen B' er
zeugt.
In einem dritten Ausführungsbeispiel ist ein drittes
Substrat 1" aus Silizium in einer an eine Oberfläche O"
des dritten Substrats 1" angrenzenden ca. 2 µm dicken
Schicht S" p-dotiert. Die Dotierstoffkonzentration beträgt
ca. 1017 cm-3. Analog zum zweiten Ausführungsbeispiel werden
erste Source/Drain-Gebiete 2S/D1" von zweiten Transisto
ren, erste Source/Drain-Gebiete 3S/D1" von dritten Tran
sistoren, zweite Source/Drain-Gebiete 1S/D2" von ersten
Transistoren, erste Gräben G1", zweite Gräben G2", ein
Gatedielektrikum Gd", erste Gateelektroden Ga1" der er
sten Transistoren, zweite Gateelektroden Ga2" der zweiten
Transistoren, dritte Gateelektroden Ga3" der dritten Tran
sistoren, schreibende Wortleitungen WS", auslesende Wort
leitungen WA", Channel-Stop-Gebiete C", erste isolierende
Strukturen I1" und leitende Strukturen L" erzeugt.
Dem schließt sich ein Prozeß zur Erzeugung von Stapelkon
densatoren nach dem Stand der Technik an (siehe z. B. EP 0415530B1).
Der Prozeß beinhaltet die Erzeugung und Struk
turierung einer Schichtenfolge oberhalb der zweiten isolie
renden Strukturen I2", die Erzeugung von seitlichen stüt
zenden Strukturen Ss" und die Entfernung einiger Schichten
der Schichtenfolge durch selektives isotropes Ätzen. Stüt
zenden Strukturen Ss" mit angrenzenden übrigbleibenden
Schichten der Schichtenfolge sind jeweils als erste Konden
satorplatten P1" geeignet. Der Prozeß beinhaltet ferner
die Erzeugung eines Kondensatordielektrikums Kd" an Flä
chen der ersten Kondensatorplatten P1" sowie die Abschei
dung und Strukturierung von leitendem Material, wie z. B.
dotiertem Polysilizium, zur Erzeugung zweiter Kondensator
platten P2" (s. Fig. 10).
Nach der Erzeugung der Stapelkondensatoren werden analog
zum zweiten Ausführungsbeispiel zweite isolierende Struktu
ren I2", Kontakte KB" von Bitleitungen B" und Bitleitun
gen B" erzeugt.
Es sind viele Variationen der Ausführungsbeispiele denkbar,
die ebenfalls im Rahmen der Erfindung liegen. Insbesondere
können die Abmessungen der beschriebenen Schichten, Gebie
te, Bereiche und Gräben an die jeweiligen Erfordernisse an
gepaßt werden. Dasselbe gilt auch für die vorgeschlagenen
Dotierstoffkonzentrationen. Strukturen und Schichten aus
SiO2 können insbesondere durch thermische Oxidation oder
durch ein Abscheidungsverfahren erzeugt werden. Polysilizi
um kann sowohl während als auch nach der Abscheidung do
tiert werden. Statt dotiertem Polysilizium lassen sich auch
z. B. Metallsilizide und/oder Metalle verwenden. Statt abge
schiedenes Material, wie SiO2, Wolfram, Polysilizium, durch
chemisch-mechanisches Polieren abzutragen, kann auch rück
geätzt werden. Als Material für die Kondensatordielektrika
eignen sich vor allem Dielektrika mit hohen Dielektrizi
tätskonstanten, wie z. B. Perovskite. Der Kondensator kann
auch als Plattenkondensator realisiert werden.
1
,
1
',
1
" Substrat
B, B" Bitleitung
Bh, Bv Bereich
C, C1, C2, C1', C2', C1", C2" Channel-Stop-Gebiet
1F1, 1F2, 2F1, 2F2, 1FV2, 2FV1Flanke
G1, G2, G1', G2', G1", G2", 1G2, 2G2, GV1, GV2, 1GV2, 2GV2 Graben
Ga1, Ga2, Ga3, Ga1', Ga2', Ga3', Ga1", Ga2", Ga3" Gateelektrode
Ge Gebiet
I1, I2, I1', I2', I1", I2" isolierende Struktur
K, K', K" Kontaktgebiet
KB, KB" Kontakt
Kd" Kondensatordielektrikum
L, L', L" leitende Struktur
O, O', O" Oberfläche
S, S', S" Schicht
1S/D1, 1S/D2, 2S/D1, 2S/D2, 3S/D1, 3S/D2, 1S/D1', 1S/D2', 2S/D1', 2S/D2', 3S/D1', 3S/D2', 1S/D1", 1S/D2", 2S/D1", 2S/D2", 3S/D1", 3S/D2" Source/Drain-Gebiet
Sp1, Sp2 Spacer
Ss" stützende Struktur
St streifenförmige Struktur
S1 isolierende Schicht
WA, WS, WA', WS', WA", WS" Wortleitung
x, y Achse
B, B" Bitleitung
Bh, Bv Bereich
C, C1, C2, C1', C2', C1", C2" Channel-Stop-Gebiet
1F1, 1F2, 2F1, 2F2, 1FV2, 2FV1Flanke
G1, G2, G1', G2', G1", G2", 1G2, 2G2, GV1, GV2, 1GV2, 2GV2 Graben
Ga1, Ga2, Ga3, Ga1', Ga2', Ga3', Ga1", Ga2", Ga3" Gateelektrode
Ge Gebiet
I1, I2, I1', I2', I1", I2" isolierende Struktur
K, K', K" Kontaktgebiet
KB, KB" Kontakt
Kd" Kondensatordielektrikum
L, L', L" leitende Struktur
O, O', O" Oberfläche
S, S', S" Schicht
1S/D1, 1S/D2, 2S/D1, 2S/D2, 3S/D1, 3S/D2, 1S/D1', 1S/D2', 2S/D1', 2S/D2', 3S/D1', 3S/D2', 1S/D1", 1S/D2", 2S/D1", 2S/D2", 3S/D1", 3S/D2" Source/Drain-Gebiet
Sp1, Sp2 Spacer
Ss" stützende Struktur
St streifenförmige Struktur
S1 isolierende Schicht
WA, WS, WA', WS', WA", WS" Wortleitung
x, y Achse
Claims (15)
1. DRAM-Zellenanordnung,
mit Speicherzellen, die jeweils einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor um fassen,
bei der eine erste Gateelektrode (Ga1) des ersten Transi stors mit einer auslesenden Wortleitung (WA) verbunden ist,
bei der ein zweites Source/Drain-Gebiet (1S/D2) des er sten Transistors mit einer Bitleitung (B) verbunden ist,
bei der ein erstes Source/Drain-Gebiet (1S/D1) des er sten Transistors mit einem zweiten Source/Drain-Gebiet (3 S/D2) des dritten Transistors und mit einem zweiten Sour ce/Drain-Gebiet (2S/D2) des zweiten Transistors verbun den ist,
bei der eine dritte Gateelektrode (Ga3) des dritten Tran sistors mit einer schreibenden Wortleitung (WS) verbunden ist,
bei der ein erstes Source/Drain-Gebiet (3S/D1) des drit ten Transistors mit einer zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden ist,
bei der ein erstes Source/Drain-Gebiet (2S/D1) des zwei ten Transistors mit einem Spannungsanschluß verbunden ist,
bei der der erste Transistor und/oder der zweite Transi stor und/oder der dritte Transistor vertikale Transisto ren sind.
mit Speicherzellen, die jeweils einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor um fassen,
bei der eine erste Gateelektrode (Ga1) des ersten Transi stors mit einer auslesenden Wortleitung (WA) verbunden ist,
bei der ein zweites Source/Drain-Gebiet (1S/D2) des er sten Transistors mit einer Bitleitung (B) verbunden ist,
bei der ein erstes Source/Drain-Gebiet (1S/D1) des er sten Transistors mit einem zweiten Source/Drain-Gebiet (3 S/D2) des dritten Transistors und mit einem zweiten Sour ce/Drain-Gebiet (2S/D2) des zweiten Transistors verbun den ist,
bei der eine dritte Gateelektrode (Ga3) des dritten Tran sistors mit einer schreibenden Wortleitung (WS) verbunden ist,
bei der ein erstes Source/Drain-Gebiet (3S/D1) des drit ten Transistors mit einer zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden ist,
bei der ein erstes Source/Drain-Gebiet (2S/D1) des zwei ten Transistors mit einem Spannungsanschluß verbunden ist,
bei der der erste Transistor und/oder der zweite Transi stor und/oder der dritte Transistor vertikale Transisto ren sind.
2. DRAM-Zellenanordnung nach Anspruch 1,
bei der der erste Transistor, der zweite Transistor und der dritte Transistor vertikale MOS-Transistoren sind,
bei der der erste Transistor an einer ersten Flanke (1F1) eines in einem Substrat (1) aus Halbleitermaterial be findlichen ersten Grabens (G1), der zweite Transistor an einer zweiten Flanke (2F2) eines zum ersten Graben (G1) parallel verlaufenden zweiten Grabens (G2) und der dritte Transistor an einer zweite Flanke (1F2) des ersten Gra bens (G1) angeordnet sind,
bei der die erste Flanke (1F1) des ersten Grabens (G1) und die zweite Flanke (1F2) des ersten Grabens (G1) mit einem Gatedielektrikum (Gd) versehen sind,
bei der die auslesende Wortleitung (WA) als Spacer ent lang der ersten Flanke (1F1) des ersten Grabens (G1) an geordnet ist,
bei der die schreibende Wortleitung (WS) als Spacer ent lang der zweiten Flanke (1F2) des ersten Grabens (G1) an geordnet ist,
bei der die erste Gateelektrode (Ga1) des ersten Transi stors Teil der auslesenden Wortleitung (WA) ist,
bei der die dritte Gateelektrode (Ga3) des dritten Tran sistors Teil der schreibenden Wortleitung (WS) ist,
bei der eine erste Flanke (2F1) des zweiten Grabens (G2) und die zweite Flanke (2F2) des zweiten Grabens (G2) mit dem Gatedielektrikum (Gd) versehen sind,
bei der die zweite Gateelektrode (Ga2) des zweiten Tran sistors an der zweiten Flanke (2F2) des zweiten Grabens (G2) angeordnet ist,
bei der ein Kontaktgebiet (K) an einen Boden des ersten Grabens (G1) und an den Boden des zweiten Grabens (G2) innerhalb des Substrats (1) angrenzt,
bei der das erste Source/Drain-Gebiet (1S/D1) des ersten Transistors, das zweite Source/Drain-Gebiet (3S/D2) des dritten Transistors und das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors Teile des Kontaktgebietes (K) sind,
bei der Kontaktgebiete (K), zweite Gateelektroden (Ga2) zweiter Transistoren sowie leitende Strukturen (L) be nachbarter Speicherzellen voneinander isoliert sind,
bei der das zweite Source/Drain-Gebiet (1S/D2) des er sten Transistors an einen Kontakt (KB) der Bitleitung (B) und an die erste Flanke (1F1) des ersten Grabens (G1) an grenzt,
bei der das erste Source/Drain-Gebiet (2S/D1) des zwei ten Transistors an die zweite Flanke (2F2) des zweiten Grabens (G2) angrenzt,
bei der erste Source/Drain-Gebiete (2S/D1) von entlang des zweiten Grabens (G2) benachbarter zweiter Transisto ren miteinander verbunden sind,
bei der die Bitleitung (B) quer zu der schreibenden Wort leitung (WS) verläuft und an den Kontakt (KB) angrenzt.
bei der der erste Transistor, der zweite Transistor und der dritte Transistor vertikale MOS-Transistoren sind,
bei der der erste Transistor an einer ersten Flanke (1F1) eines in einem Substrat (1) aus Halbleitermaterial be findlichen ersten Grabens (G1), der zweite Transistor an einer zweiten Flanke (2F2) eines zum ersten Graben (G1) parallel verlaufenden zweiten Grabens (G2) und der dritte Transistor an einer zweite Flanke (1F2) des ersten Gra bens (G1) angeordnet sind,
bei der die erste Flanke (1F1) des ersten Grabens (G1) und die zweite Flanke (1F2) des ersten Grabens (G1) mit einem Gatedielektrikum (Gd) versehen sind,
bei der die auslesende Wortleitung (WA) als Spacer ent lang der ersten Flanke (1F1) des ersten Grabens (G1) an geordnet ist,
bei der die schreibende Wortleitung (WS) als Spacer ent lang der zweiten Flanke (1F2) des ersten Grabens (G1) an geordnet ist,
bei der die erste Gateelektrode (Ga1) des ersten Transi stors Teil der auslesenden Wortleitung (WA) ist,
bei der die dritte Gateelektrode (Ga3) des dritten Tran sistors Teil der schreibenden Wortleitung (WS) ist,
bei der eine erste Flanke (2F1) des zweiten Grabens (G2) und die zweite Flanke (2F2) des zweiten Grabens (G2) mit dem Gatedielektrikum (Gd) versehen sind,
bei der die zweite Gateelektrode (Ga2) des zweiten Tran sistors an der zweiten Flanke (2F2) des zweiten Grabens (G2) angeordnet ist,
bei der ein Kontaktgebiet (K) an einen Boden des ersten Grabens (G1) und an den Boden des zweiten Grabens (G2) innerhalb des Substrats (1) angrenzt,
bei der das erste Source/Drain-Gebiet (1S/D1) des ersten Transistors, das zweite Source/Drain-Gebiet (3S/D2) des dritten Transistors und das zweite Source/Drain-Gebiet (2 S/D2) des zweiten Transistors Teile des Kontaktgebietes (K) sind,
bei der Kontaktgebiete (K), zweite Gateelektroden (Ga2) zweiter Transistoren sowie leitende Strukturen (L) be nachbarter Speicherzellen voneinander isoliert sind,
bei der das zweite Source/Drain-Gebiet (1S/D2) des er sten Transistors an einen Kontakt (KB) der Bitleitung (B) und an die erste Flanke (1F1) des ersten Grabens (G1) an grenzt,
bei der das erste Source/Drain-Gebiet (2S/D1) des zwei ten Transistors an die zweite Flanke (2F2) des zweiten Grabens (G2) angrenzt,
bei der erste Source/Drain-Gebiete (2S/D1) von entlang des zweiten Grabens (G2) benachbarter zweiter Transisto ren miteinander verbunden sind,
bei der die Bitleitung (B) quer zu der schreibenden Wort leitung (WS) verläuft und an den Kontakt (KB) angrenzt.
3. DRAM-Zellenanordnung nach Anspruch 2,
bei der eine leitende Struktur (L) die zweite Gateelek trode (Ga2) des zweiten Transistors mit dem ersten Sour ce/Drain-Gebiet (3S/D1) des dritten Transistors verbin det,
bei der die leitende Struktur (L) oberhalb der Oberfläche O an die zweite Gateelektrode (Ga2) des zweiten Transi stors und an das erste Source/Drain-Gebiet (3S/D1) des dritten Transistors angrenzt.
bei der eine leitende Struktur (L) die zweite Gateelek trode (Ga2) des zweiten Transistors mit dem ersten Sour ce/Drain-Gebiet (3S/D1) des dritten Transistors verbin det,
bei der die leitende Struktur (L) oberhalb der Oberfläche O an die zweite Gateelektrode (Ga2) des zweiten Transi stors und an das erste Source/Drain-Gebiet (3S/D1) des dritten Transistors angrenzt.
4. DRAM-Zellenanordnung nach Anspruch 2 oder 3,
bei der das erste Source/Drain-Gebiet (1S/D1) des ersten Transistors, das zweite Source/Drain-Gebiet (1S/D2) des ersten Transistors, das erste Source/Drain-Gebiet (2 S/D1) des zweiten Transistors, das zweite Source/Drain- Gebiet (2S/D2) des zweiten Transistors, das erste Sour ce/Drain-Gebiet (3S/D1) des dritten Transistors, das zweite Source/Drain-Gebiet (3S/D2) des dritten Transi stors und das Kontaktgebiet (K) von einem ersten Leitfä higkeitstyp dotiert sind,
bei der das Substrat (1) in einer an eine Oberfläche (O) des Substrats (1) angrenzenden Schicht (5) von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist,
bei der die Schicht (S) eine erste Dotierstoffkonzentra tion aufweist,
bei der Channel-Stop-Gebiete (C) entlang der ersten Flan ke (2F1) des zweiten Grabens (G2) und zwischen entlang des ersten Grabens (G1) benachbarten ersten Gateelektro den (Ga1) der ersten Transistoren und dritten Gateelek troden (Ga3) der dritten Transistoren an der ersten Flan ke (1F1) und an der zweiten Flanke (1F2) des ersten Gra bens (G1) innerhalb des Substrats (1) angeordnet sind,
bei der die Channel-Stop-Gebiete (C) vom zweiten Leitfä higkeitstyp dotiert sind und eine zweite Dotierstoffkon zentration aufweist, die höher als die erste Dotier stoffkonzentration ist.
bei der das erste Source/Drain-Gebiet (1S/D1) des ersten Transistors, das zweite Source/Drain-Gebiet (1S/D2) des ersten Transistors, das erste Source/Drain-Gebiet (2 S/D1) des zweiten Transistors, das zweite Source/Drain- Gebiet (2S/D2) des zweiten Transistors, das erste Sour ce/Drain-Gebiet (3S/D1) des dritten Transistors, das zweite Source/Drain-Gebiet (3S/D2) des dritten Transi stors und das Kontaktgebiet (K) von einem ersten Leitfä higkeitstyp dotiert sind,
bei der das Substrat (1) in einer an eine Oberfläche (O) des Substrats (1) angrenzenden Schicht (5) von einem zweiten, zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp dotiert ist,
bei der die Schicht (S) eine erste Dotierstoffkonzentra tion aufweist,
bei der Channel-Stop-Gebiete (C) entlang der ersten Flan ke (2F1) des zweiten Grabens (G2) und zwischen entlang des ersten Grabens (G1) benachbarten ersten Gateelektro den (Ga1) der ersten Transistoren und dritten Gateelek troden (Ga3) der dritten Transistoren an der ersten Flan ke (1F1) und an der zweiten Flanke (1F2) des ersten Gra bens (G1) innerhalb des Substrats (1) angeordnet sind,
bei der die Channel-Stop-Gebiete (C) vom zweiten Leitfä higkeitstyp dotiert sind und eine zweite Dotierstoffkon zentration aufweist, die höher als die erste Dotier stoffkonzentration ist.
5. DRAM-Zellenanordnung nach einem der Ansprüche 2 bis 4,
bei der der Abstand zwischen dem ersten Graben (G1) und dem
zweiten Graben (G2) kleiner ist als Abstände zwischen Gräben
benachbarter Speicherzellen.
6. DRAM-Zellenanordnung nach einem der Ansprüche 2 bis 5,
bei der entlang der Bitleitung (B) benachbarte Speicher
zellen bezüglich einer Achse, die parallel zum ersten
Graben (G1) und innerhalb des ersten Source/Drain-Gebiets
(2S/D1) des zweiten Transistors verläuft, achsensymme
trisch gebildet sind.
7. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 6,
bei der Speicherzellen jeweils einen Kondensator umfas sen,
bei der der Kondensator eine erste Kondensatorplatte (P1), eine zweite Kondensatorplatte (P2) und ein zwischen der ersten Kondensatorplatte (P1) und der zweiten Konden satorplatte (P2) angeordnetes Kondensatordielektrikum (Kd) umfaßt,
bei der die erste Kondensatorplatte (P1) mit der zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden ist.
bei der Speicherzellen jeweils einen Kondensator umfas sen,
bei der der Kondensator eine erste Kondensatorplatte (P1), eine zweite Kondensatorplatte (P2) und ein zwischen der ersten Kondensatorplatte (P1) und der zweiten Konden satorplatte (P2) angeordnetes Kondensatordielektrikum (Kd) umfaßt,
bei der die erste Kondensatorplatte (P1) mit der zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden ist.
8. DRAM-Zellenanordnung nach Anspruch 7,
bei der der Kondensator als ein Stapelkondensator ausge bildet ist,
bei der die erste Kondensatorplatte (P1) an die leitende Struktur (L) angrenzt und oberhalb der Oberfläche (O) an geordnet ist,
bei der zweite Kondensatorplatten (P2) von entlang des zweiten Grabens (G2) benachbarter Kondensatoren verbunden sind,
bei der jeweils zwei zweite Kondensatorplatten (P2) von entlang der Bitleitung (B) benachbarten Kondensatoren verbunden sind.
bei der der Kondensator als ein Stapelkondensator ausge bildet ist,
bei der die erste Kondensatorplatte (P1) an die leitende Struktur (L) angrenzt und oberhalb der Oberfläche (O) an geordnet ist,
bei der zweite Kondensatorplatten (P2) von entlang des zweiten Grabens (G2) benachbarter Kondensatoren verbunden sind,
bei der jeweils zwei zweite Kondensatorplatten (P2) von entlang der Bitleitung (B) benachbarten Kondensatoren verbunden sind.
9. Verfahren zur Herstellung einer DRAM-Zellenanordnung,
bei dem in einem Substrat (1) erste Gräben (G1) und zwei te Gräben (G2) erzeugt werden, die im wesentlichen paral lel zueinander verlaufen,
bei dem voneinander isolierte Kontaktgebiete (K) erzeugt werden, die jeweils an einen Boden eines der ersten Grä ben (G1) und an einen Boden eines der zweiten Gräben (G2) innerhalb des Substrats (1) angrenzen,
bei dem als Teile einer Speicherzelle ein erster vertika ler Transistor an einer ersten Flanke (1F1) des ersten Grabens (G1), ein zweiter vertikaler Transistor an einer zweiten Flanke (2F2) des zweiten Grabens (G2) und ein dritter vertikaler Transistor an einer zweiten Flanke (1F2) des ersten Grabens (G1) gebildet werden, wobei ei nes der Kontaktgebiete (K) als erstes Source/Drain-Gebiet des ersten Transistors (1S/D1), als zweites Source/Drain- Gebiet (2S/D2) des zweiten Transistors und als zweites Source/Drain-Gebiet des dritten Transistors (3S/D2) dient,
bei dem zur Erzeugung der drei Transistoren die erste Flanke (1F1) und die zweite Flanke (1F2) des ersten Gra bens (G1) und die erste Flanke (2Fd1) und die zweite Flan ke (2F2) des zweiten Grabens (G2) mit einem Gatedielek trikum (Gd) versehen werden,
bei dem eine erste Gateelektrode (Ga1) des ersten Transi stors als Teil einer auslesenden Wortleitung (WA) inner halb des ersten Grabens (G1) als Spacer an die erste Flanke (1F1) des ersten Grabens (G1) angrenzend gebildet werden,
bei dem eine dritte Gateelektrode (Ga3) des dritten Tran sistors als Teil einer schreibenden Wortleitung (WS) in nerhalb des ersten Grabens (G1) als Spacer an die zweite Flanke des ersten Grabens (G1) angrenzend gebildet wer den,
bei dem eine zweite Gateelektrode (Ga2) des zweiten Tran sistors innerhalb eines zweiten Grabens (G2) an die zwei te Flanke (2F2) des zweiten Grabens (G2) angrenzend ge bildet wird,
bei dem eine quer zur auslesenden Wortleitung (WA) und zur schreibenden Wortleitung (WS) verlaufende Bitleitung (B) erzeugt und mit einem zweiten Source/Drain-Gebiet (1S/D2) des ersten Transistors verbunden wird,
bei dem ein erstes Source/Drain-Gebiet (3S/D1) des drit ten Transistors mit der zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden wird.
bei dem in einem Substrat (1) erste Gräben (G1) und zwei te Gräben (G2) erzeugt werden, die im wesentlichen paral lel zueinander verlaufen,
bei dem voneinander isolierte Kontaktgebiete (K) erzeugt werden, die jeweils an einen Boden eines der ersten Grä ben (G1) und an einen Boden eines der zweiten Gräben (G2) innerhalb des Substrats (1) angrenzen,
bei dem als Teile einer Speicherzelle ein erster vertika ler Transistor an einer ersten Flanke (1F1) des ersten Grabens (G1), ein zweiter vertikaler Transistor an einer zweiten Flanke (2F2) des zweiten Grabens (G2) und ein dritter vertikaler Transistor an einer zweiten Flanke (1F2) des ersten Grabens (G1) gebildet werden, wobei ei nes der Kontaktgebiete (K) als erstes Source/Drain-Gebiet des ersten Transistors (1S/D1), als zweites Source/Drain- Gebiet (2S/D2) des zweiten Transistors und als zweites Source/Drain-Gebiet des dritten Transistors (3S/D2) dient,
bei dem zur Erzeugung der drei Transistoren die erste Flanke (1F1) und die zweite Flanke (1F2) des ersten Gra bens (G1) und die erste Flanke (2Fd1) und die zweite Flan ke (2F2) des zweiten Grabens (G2) mit einem Gatedielek trikum (Gd) versehen werden,
bei dem eine erste Gateelektrode (Ga1) des ersten Transi stors als Teil einer auslesenden Wortleitung (WA) inner halb des ersten Grabens (G1) als Spacer an die erste Flanke (1F1) des ersten Grabens (G1) angrenzend gebildet werden,
bei dem eine dritte Gateelektrode (Ga3) des dritten Tran sistors als Teil einer schreibenden Wortleitung (WS) in nerhalb des ersten Grabens (G1) als Spacer an die zweite Flanke des ersten Grabens (G1) angrenzend gebildet wer den,
bei dem eine zweite Gateelektrode (Ga2) des zweiten Tran sistors innerhalb eines zweiten Grabens (G2) an die zwei te Flanke (2F2) des zweiten Grabens (G2) angrenzend ge bildet wird,
bei dem eine quer zur auslesenden Wortleitung (WA) und zur schreibenden Wortleitung (WS) verlaufende Bitleitung (B) erzeugt und mit einem zweiten Source/Drain-Gebiet (1S/D2) des ersten Transistors verbunden wird,
bei dem ein erstes Source/Drain-Gebiet (3S/D1) des drit ten Transistors mit der zweiten Gateelektrode (Ga2) des zweiten Transistors verbunden wird.
10. Verfahren nach Anspruch 9,
bei dem das Substrat (1), das Halbleitermaterial enthält, in einer an die Oberfläche (O) angrenzenden Schicht (5) von einem zweiten Leitfähigkeitstyp mit einer ersten Do tierstoffkonzentration dotiert wird,
bei dem innerhalb des Substrats (1) entlang der ersten Flanke (2F1) des zweiten Grabens (G2) und zwischen ent lang des ersten Grabens (G1) benachbarten ersten Ga teelektroden (Ga1) der ersten Transistoren und dritten Gateelektroden (Ga3) der dritten Transistoren an der er sten Flanke (1F1) und an der zweiten Flanke (1F2) des er sten Grabens (G1) durch schräge Implantation vom zweiten Leitfähigkeitstyp dotierte Channel-Stop-Gebiete (C) er zeugt werden, so, daß sie eine zweite Dotierstoffkonzen tration aufweisen, die höher als die erste Dotier stoffkonzentration ist.
bei dem das Substrat (1), das Halbleitermaterial enthält, in einer an die Oberfläche (O) angrenzenden Schicht (5) von einem zweiten Leitfähigkeitstyp mit einer ersten Do tierstoffkonzentration dotiert wird,
bei dem innerhalb des Substrats (1) entlang der ersten Flanke (2F1) des zweiten Grabens (G2) und zwischen ent lang des ersten Grabens (G1) benachbarten ersten Ga teelektroden (Ga1) der ersten Transistoren und dritten Gateelektroden (Ga3) der dritten Transistoren an der er sten Flanke (1F1) und an der zweiten Flanke (1F2) des er sten Grabens (G1) durch schräge Implantation vom zweiten Leitfähigkeitstyp dotierte Channel-Stop-Gebiete (C) er zeugt werden, so, daß sie eine zweite Dotierstoffkonzen tration aufweisen, die höher als die erste Dotier stoffkonzentration ist.
11. Verfahren nach Anspruch 9 oder 10,
bei dem nach Erzeugung des Gatedielektrikums (Gd) konform leitendes Material aufgebracht wird,
bei dem anschließend isolierendes Material aufgebracht und durch chemisch-mechanisches Polieren abgetragen und planarisiert wird, so, daß das isolierende Material au ßerhalb der ersten Gräben (G1) und der zweiten Gräben (G2) entfernt wird, und die ersten Gräben (G1) und die zweiten Gräben (G2) mit dem isolierenden Material gefüllt werden,
bei dem anschließend mit Hilfe einer siebten Maske das isolierende Material aus den zweiten Gräben (G2) entfernt wird,
bei dem anschließend zum Füllen der zweiten Gräben (G2) mit leitendem Material leitendes Material abgeschieden und abgetragen wird, bis das isolierende Material in den ersten Gräben (G1) freigelegt wird,
bei dem anschließend das isolierende Material aus den er sten Gräben (G1) entfernt wird,
bei dem anschließend das leitende Material rückgeätzt wird, so, daß in den ersten Gräben (G1) die schreibender Wortleitungen (WS) und die auslesenden Wortleitungen (WP) in Form von Spacern entstehen,
bei dem anschließend mit Hilfe einer achten Maske das leitende Material aus Teilen der zweiten Gräben (G2) ent fernt wird, wodurch aus übrigbleibenden Teilen des lei tenden Materials in den zweiten Gräben (G2) die zweiten Gateelektroden (Ga2) der zweiten Transistoren entstehen,
bei dem anschließend zur Erzeugung von ersten isolieren den Strukturen (11) isolierendes Material aufgebracht wird, so, daß die ersten Gräben (G1) mit isolierendem Ma terial gefüllt werden und mit Hilfe einer neunten Maske strukturiert wird, so daß Teile von ersten Source/Drain- Gebieten (3S/D1) der dritten Transistoren freigelegt werden.
bei dem nach Erzeugung des Gatedielektrikums (Gd) konform leitendes Material aufgebracht wird,
bei dem anschließend isolierendes Material aufgebracht und durch chemisch-mechanisches Polieren abgetragen und planarisiert wird, so, daß das isolierende Material au ßerhalb der ersten Gräben (G1) und der zweiten Gräben (G2) entfernt wird, und die ersten Gräben (G1) und die zweiten Gräben (G2) mit dem isolierenden Material gefüllt werden,
bei dem anschließend mit Hilfe einer siebten Maske das isolierende Material aus den zweiten Gräben (G2) entfernt wird,
bei dem anschließend zum Füllen der zweiten Gräben (G2) mit leitendem Material leitendes Material abgeschieden und abgetragen wird, bis das isolierende Material in den ersten Gräben (G1) freigelegt wird,
bei dem anschließend das isolierende Material aus den er sten Gräben (G1) entfernt wird,
bei dem anschließend das leitende Material rückgeätzt wird, so, daß in den ersten Gräben (G1) die schreibender Wortleitungen (WS) und die auslesenden Wortleitungen (WP) in Form von Spacern entstehen,
bei dem anschließend mit Hilfe einer achten Maske das leitende Material aus Teilen der zweiten Gräben (G2) ent fernt wird, wodurch aus übrigbleibenden Teilen des lei tenden Materials in den zweiten Gräben (G2) die zweiten Gateelektroden (Ga2) der zweiten Transistoren entstehen,
bei dem anschließend zur Erzeugung von ersten isolieren den Strukturen (11) isolierendes Material aufgebracht wird, so, daß die ersten Gräben (G1) mit isolierendem Ma terial gefüllt werden und mit Hilfe einer neunten Maske strukturiert wird, so daß Teile von ersten Source/Drain- Gebieten (3S/D1) der dritten Transistoren freigelegt werden.
12. Verfahren nach einem der Ansprüche 9 bis 11,
bei dem die ersten Source/Drain-Gebiete (3S/D1) der dritten Transistoren jeweils an die ersten Flanken (2F1) der zweiten Gräben (G2) angrenzend erzeugt werden,
bei dem nach der Freilegung der Teile der ersten Source /Drain-Gebiete (3S/D1) der dritten Transistoren Metall aufgebracht und durch Tempern selektiv siliziert wird, wodurch die leitenden Strukturen (L), die Metallsilizid enthalten, entstehen,
bei dem übriggebliebenes Metall entfernt wird.
bei dem die ersten Source/Drain-Gebiete (3S/D1) der dritten Transistoren jeweils an die ersten Flanken (2F1) der zweiten Gräben (G2) angrenzend erzeugt werden,
bei dem nach der Freilegung der Teile der ersten Source /Drain-Gebiete (3S/D1) der dritten Transistoren Metall aufgebracht und durch Tempern selektiv siliziert wird, wodurch die leitenden Strukturen (L), die Metallsilizid enthalten, entstehen,
bei dem übriggebliebenes Metall entfernt wird.
13. Verfahren nach einem der Ansprüche 9 bis 11,
bei dem nach der Freilegung der Teile der ersten Sour
ce/Drain-Gebiete (3S/D1) der dritten Transistoren lei
tendes Material aufgebracht und planarisiert wird, wo
durch die leitenden Strukturen (L) entstehen.
14. Verfahren nach einem der Ansprüche 9 bis 13, bei dem
der erste Graben (G1) und der zweite Graben (G2) so her
gestellt werden, daß ihr Abstand voneinander kleiner ist,
als Abstände zwischen Gräben jeweils verschiedener Spei
cherzellen.
15. Verfahren nach Anspruch 14,
bei dem auf einer Oberfläche (O) des Substrats (1) ein erstes Material abgeschieden wird, in dem in gleichmäßi gen Abständen voneinander streifenförmige, zueinander pa rallele erste vorläufige Gräben (GV1) erzeugt werden,
bei dem anschließend konform mehr vom ersten Material aufgebracht und rückgeätzt wird, so, daß an Flanken der ersten vorläufigen Gräben (GV1) erste Spacer (Sp1) ent stehen,
bei dem anschließend ein zweites Material aufgebracht und rückgeätzt wird, so, daß die ersten vorläufigen Gräben (GV1) teilweise gefüllt werden,
bei dem anschließend das erste Material geätzt wird, so, daß zweite vorläufige Gräben (GV2) entstehen und die er sten Spacer (Sp1) entfernt werden,
bei dem anschließend mehr vom ersten Material aufgebracht und rückgeätzt wird, so, daß an Flanken der zweiten vor läufigen Gräben (GV1) zweite Spacer entstehen (Sp2),
bei dem anschließend mit Hilfe einer dritten Maske zweite Spacer (Sp2) abwechselnd an den ersten Flanken (F1) oder an den zweiten Flanken (F2) der zweiten vorläufigen Grä ben (GV2) entfernt werden,
bei dem zur Erzeugung der ersten Gräben (G1) und der zweiten Gräben (G2) anschließend das Halbleitermaterial geätzt wird.
bei dem auf einer Oberfläche (O) des Substrats (1) ein erstes Material abgeschieden wird, in dem in gleichmäßi gen Abständen voneinander streifenförmige, zueinander pa rallele erste vorläufige Gräben (GV1) erzeugt werden,
bei dem anschließend konform mehr vom ersten Material aufgebracht und rückgeätzt wird, so, daß an Flanken der ersten vorläufigen Gräben (GV1) erste Spacer (Sp1) ent stehen,
bei dem anschließend ein zweites Material aufgebracht und rückgeätzt wird, so, daß die ersten vorläufigen Gräben (GV1) teilweise gefüllt werden,
bei dem anschließend das erste Material geätzt wird, so, daß zweite vorläufige Gräben (GV2) entstehen und die er sten Spacer (Sp1) entfernt werden,
bei dem anschließend mehr vom ersten Material aufgebracht und rückgeätzt wird, so, daß an Flanken der zweiten vor läufigen Gräben (GV1) zweite Spacer entstehen (Sp2),
bei dem anschließend mit Hilfe einer dritten Maske zweite Spacer (Sp2) abwechselnd an den ersten Flanken (F1) oder an den zweiten Flanken (F2) der zweiten vorläufigen Grä ben (GV2) entfernt werden,
bei dem zur Erzeugung der ersten Gräben (G1) und der zweiten Gräben (G2) anschließend das Halbleitermaterial geätzt wird.
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