DE19721967C2 - Speicherbaustein - Google Patents

Speicherbaustein

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Description

Die vorliegende Erfindung bezieht sich auf einen Speicherbaustein mit einer Adapterplatine, die mit einer Halbleiterspeichereinrichtung versehen ist, und einer Grundplatine zur Bereitstellung der Adapterplatine.
Herkömmlicherweise wurden in einem Fall der Erhöhung der Anzahl von auf einer Grundplatine vorgesehenen Halbleiterspeichereinrichtungen viele Arten von direkten Befestigungsverfahren auf einer oberen und einer unteren Oberfläche der Grundplatine angewendet. Daher war die Anzahl von zu befestigenden Halbleiterspeichereinrichtungen durch durch eine Befestigungsfläche auf der Grundplatine beschränkt.
Zur Lösung eines derartigen Problems, d. h. zur Erhöhung der Speicherkapazität der Grundplatine, wurde ein in der japanischen Patentveröffentlichung Nr. 8-76947 offenbartes Verfahren vorgeschlagen, bei dem Halbleiterspeichereinrichtungen auf einer Adapterplatine befestigt sind, wobei die Adapterplatinen auf der Grundplatine befestigt sind.
Andererseits hat sich die Speicherkapazität der Halbleiterspeichereinrichtungen mit dem Fortschreiten von Generationen vervierfacht. Wenn die Halbleiterspeichereinrichtungen allerdings durch eine neue Generation von Halbleiterspeichereinrichtungen (d. h. Speichereinrichtungen, die eine viermal größere Speicherkapazität als die vorhergehende Generation von Halbleiterspeichereinrichtungen aufweisen) ersetzt werden, verändert sich die Anzahl von Anschlüssen zur Verbindung der Adapterplatine mit der Grundplatine und deren Zuordnung. Daher müssen die Anzahl von Anschlüssen und deren Zuordnung auf der Grundplatine jedes mal dann verändert werden, wenn sich die Generation der Halbleiterspeichereinrichtungen bei dem vorstehend angeführten Verfahren verändert.
Die DE 37 05 828 A1 offenbart eine Vorrichtung zum Anschließen eines anschlusskompatiblen integrierten Schaltkreises an eine Leiterplatte. Die Leiterplatte eines Einplatinen-Computers enthält u. a. zwei als integrierte Schaltkreise ausgebildete Mikroprozessoren sowie mindestens einen Lötsockel zur Aufnahme eines Speicherchips (RAM). Zur Bildung einer Speichererweiterung wurde der ursprünglich vorhandene RAM-Baustein ausgelötet und durch einen Speicherchip mit größerer Speicherkapazität ersetzt. Da der neue Speicherchip mit dem Lötsockel nicht anschlusskompatibel ist, wurde der Chip auf den Lötplatz einer Adapterplatine gelötet, die ihrerseits mit ihren Randkontaktierungen an die Lötfelder des Lötsockels angelötet ist. Durch entsprechende Verdrahtung der Leiterbahnen auf der Adapterplatine wird die fehlende Anschlusskompatibilität hergestellt. Der Speicherchip weist gegenüber dem Lötsockel einige überzählige Adressanschlüsse auf, die über entsprechende Leiterbahnen innerhalb der Adapterplatine mit den Lötaugen verbunden sind. An diese Lötaugen können Schaltdrähte angelötet werden, über die mit Hilfe mechanischer oder elektronischer Schalter die verschiedenen Adressbereiche des Speicherchips ansprechbar sind.
Ferner offenbart die US-A-5 640 760 ein Verfahren zur dreidimensionalen Verbindung von Baueinheiten elektronischer Komponenten unter Verwendung gedruckter Schaltungen. Die Baueinheiten sind dabei in m Reihen und n Spalten eines isolierenden Substrats auf einer oder beiden Seiten des Substrats angeordnet.
Des weiteren ist in der US-A-5 191 404 eine Baueinheit mit hoher Packungsdichte und geringem Profil für integrierte Schaltungschips offenbart. Gemäß der US-A-5 191 404 sollte eine Speicherarraytechnologie hoher Packungsdichte ausgebildet werden, bei der eine ältere, kostengünstigere Speicherchiptechnologie verwendet werden kann, ohne dass eine Neuentwicklung vorhandener Computerplattformen erforderlich ist.
Der Erfindung liegt die Aufgabe zugrunde, einen Speicherbaustein auszubilden, der für eine neue Generation von darauf anbringbaren Halbleiterspeichereinrichtungen nur durch Veränderung des Entwurfs einer Adapterplatine ohne Veränderung des Entwurfs einer Grundplatine anwendbar ist.
Diese Aufgabe wird durch einen Speicherbaustein mit den Merkmalen gemäß Patentanspruch 1 gelöst.
Als Ergebnis ausführlicher Studien wurde herausgefunden, daß im Fall einer Grundplatine mit Verbindungsanschlüssen zur Verbindung mit zumindest zwei Generationen von Adapterplatinen, wobei ein Teil der Verbindungsanschlüsse bei einer Adapterplatine einer ersten Generation und der andere Teil der Verbindungsanschlüsse bei einer Adapterplatine einer zweiten Generation anwendbar sind, die Grundplatine nicht neu entworfen werden muß, und eine Generationsänderung der Halbleiterspeichereinrichtungen bewältigt wird.
Wenn eine Veränderung der Generation der Halbleiterspeichereinrichtungen unter Verwendung des Speicherbausteins mit einem derartigen Aufbau erforderlich ist, wird nur die Konstruktion bzw. der Entwurf der Adapterplatine verändert, und die Adapterplatine wird durch Auswahl und Verbindung lediglich erforderlicher Anschlüsse aus den zuvor an der Grundplatine vorgesehenen Verbindungsanschlüssen verbunden, so daß die Adapterplatine nach der Entwurfsänderung der Adapterplatine ohne Veränderung des Entwurfs bzw. der Konstruktion der Grundplatine vorgesehen werden kann. Daher ist es erfindungsgemäß möglich, die Generation von Halbleiterspeichereinrichtungen ohne Veränderung des Entwurfs der Grundplatine zu verändern.
Insbesondere wird es unter Verwendung eines derartigen Verfahrens möglich, die Adapterplatine ohne Veränderung der Größe des Grundplatinenbereichs, auf den die Adapterplatine gepackt ist, oder mit einer minimalen Größenveränderung auszutauschen.
Wie vorstehend beschrieben, ist desweiteren erfindungsgemäß die Veränderung der Grundplatine zum Zeitpunkt des Austauschs der Adapterplatine nicht erforderlich. Dem zu Folge wird die Größe der Grundplatine selbst dann nicht verändert, wenn die Adapterplatine mit einer Generationsänderung der Halbleiterspeichereinrichtungen vergrößert wird, und ein Versuch unternommen wird, die Generation der Halbleiterspeichereinrichtungen ohne Veränderung der Größe des Speicherbausteins zu verändern, und beispielsweise die Speicherkapazität der Grundplatine zu erhöhen.
Gemäß einem Ausführungsbeispiel der Erfindung sind Verbindungsanschlüsse an der Grundplatine zur Verbindung mit drei Bauarten von Adapterplatinen vorgesehen. Unter Verwendung dreier Bauarten von Adapterplatinen entsprechend den Verbindungsanschlüssen wird eine Veränderung der Generation der Halbleiterspeichereinrichtungen dreier Generationen möglich.
Der in der Beschreibung verwendete Ausdruck "Generation von Halbleiterspeichereinrichtungen" bezieht sich im Allgemeinen auf die Generation der Speicherkapazität der Halbleiterspeichereinrichtungen. Insbesondere bezieht sich die Generation der Halbleiterspeichereinrichtungen auf die Generation der Speicherkapazität der Halbleiterspeichereinrichtungen, die sich um das vierfache, wie beispielsweise 1 M-Bit, 4 M-Bits, 16 M-Bits und dergleichen erhöht. In der Erfindung schließt die Generationsänderung einen Fall ein, in dem die Speicherkapazität die gleiche ist und sich die Anzahl von Zugriffsbits erhöht.
Da die Anordnung der an den vorstehend angeführten ersten und zweiten Adapterplatinen vorgesehenen Verbindungsanschlüsse zur Verbindung mit der Grundplatine in Übereinstimmung mit einer Stiftanordnung bzw. Pin-Anordnung oder dergleichen der auf jeder Adapterplatine vorgesehenen Halbleiterspeichereinrichtungen entworfen ist, ist es erforderlich, eine Übereinstimmung der Anordnung von an der Grundplatine vorgesehenen Verbindungsanschlüssen zur Verbindung mit zwei Bauarten von Adapterplatinen mit der zugehörigen Stiftanordnung und dergleichen zu ermöglichen. Da die Anordnung (Zuordnungsreihenfolge oder dergleichen) der Verbindungsanschlüsse zur Verbindung mit den vorstehend angeführten zwei verschiedenen Bauarten von Adapterplatinen von einander verschieden ist, ist die Bereitstellung eines gemeinsamen Anschlusses und die gemeinsame Verwendung des gemeinsamen Anschlusses schwierig. Daher sind die Verbindungsanschlüsse zur Verbindung mit der Adapterplatine zur Verbindung der zweiten Adapterplatine erfindungsgemäß parallel zu der Aussenseite der Verbindungsanschlüsse zur Verbindung mit der Adapterplatine zur Verbindung der ersten Adapterplatine angeordnet, und die unter Verbindungsanschlüssen mit jeweiligen Adapterplatinen gemeinsamen Verbindungsanschlüsse sind mit einer Verdrahtung auf der Grundplatine verbunden.
Demnach ist es vorzuziehen, daß die Verbindungsanschlüsse zur Verbindung mit den Adapterplatinen zur Verbindung der ersten und zweiten Adapterplatinen derart entworfen sind, daß die unter den zwei Adapterplatinen gemeinsamen Anschlüsse so nahe wie möglich zu einander angeordnet sind, um die Verdrahtung auf der Grundplatine zu verkürzen und die mehrlagige Verdrahtung zu verringern.
Die Erfindung wird nachstehend an hand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung ausführlich beschrieben. Es zeigen:
Fig. 1 eine Aussenansicht eines Speicherbausteins, bei dem eine Adapterplatine auf einer Grundplatine gemäß dem Ausführungsbeispiel der Erfindung vorgesehen ist, Fig. 2 eine Layout-Ansicht von Verbindungsanschlüssen zur Verbindung mit einer Adapterplatine, die gemeinsam als Adapterplatine für 64 M-Bit dynamische Schreib-Lese-Speicher (× 4) und als Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher (× 4) gemäß dem Ausführungsbeispiel der Erfindung verwendet wird,
Fig. 3 eine Layout-Ansicht von Verbindungsanschlüssen zur Verbindung mit einer Adapterplatine, die gemeinsam als Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher (× 8) und als Adapterplatine für 16 M-Bit dynamische Schreib- Lese-Speicher (× 4) gemäß dem Ausführungsbeispiel der Erfindung verwendet wird,
Fig. 4 eine Draufsicht auf eine Adapterplatine gemäß dem Ausführungsbeispiel der Erfindung,
Fig. 5 eine Seitenansicht einer Adapterplatine gemäß dem Ausführungsbeispiel der Erfindung,
Fig. 6 eine Seitenansicht der Adapterplatine gemäß dem Ausführungsbeispiel der Erfindung,
Fig. 7 eine Unteransicht einer Adapterplatine gemäß dem Ausführungsbeispiel der Erfindung,
Fig. 8 eine Darstellung einer elektrischen Verdrahtung einer Zwei-Systeme-Steuerung gemäß dem Ausführungsbeispiel der Erfindung und
Fig. 9 eine Draufsicht auf eine Adapterplatine gemäß dem Ausführungsbeispiel der Erfindung.
Gemäß einem ersten bevorzugten Ausführungsbeispiel kann jeder der ersten und zweiten Verbindungsanschlüsse der Grundplatine in zwei Reihen parallel zu einander angeordnet sein, sind die zweiten Verbindungsanschlüsse der Grundplatine parallel und an der Außenseite bezüglich der ersten Verbindungsanschlüsse angeordnet und zwischen jeweiligen Adapterplatinen gemeinsame Anschlüsse der ersten und zweiten Verbindungsanschlüsse miteinander auf der Grundplatine verbunden.
Erfindungsgemäß kann jede Adapterplatine mit vier Halbleiterspeichereinrichtungen der ersten Generation versehen werden, um eine Adapterplatine mit einer Speicherkapazität der zweiten Generation zu erhalten. Da die Speicherkapazität der Halbleiterspeichereinrichtungen um das vierfache erhöht wird, wird die Handhabung einer derartigen Adapterplatine als Halbleiterspeichereinrichtung mit der Speicherkapazität der nächsten Generation durch Bereitstellung von vier Halbleiterspeichereinrichtungen auf der Adapterplatine möglich. Da die zur Verfügung stehende Menge an Halbleiterspeichereinrichtungen der jüngsten Generation im Allgemeinen unsicher ist, können vier Halbleiterspeichereinrichtungen der vorhergehenden Generation, die mit einer stabilen Menge bereitgestellt werden können, an Stelle der Halbleiterspeichereinrichtungen der jüngsten Generation verwendet werden.
In diesem Fall ist vorzuziehen, eine Bestückung mit hoher Dichte zu verwirklichen, so daß jeweils zwei Halbleiterspeichereinrichtungen an einer oberen Oberfläche und einer unteren Oberfläche der Adapterplatine vorgesehen werden.
Gemäß einem zweiten Ausführungsbeispiel der Erfindung ist es vorzuziehen, daß die Halbleiterspeichereinrichtungen auf der oberen Oberfläche der Adapterplatine durch ein erstes Steuersystem gesteuert werden können, und daß die Halbleiterspeichereinrichtungen auf der unteren Oberfläche der Adapterplatine durch ein zweiten Steuersystem gesteuert werden können. Dadurch kann ein Zugriff auf die Halbleiterspeichereinrichtungen auf der oberen Oberfläche der Adapterplatine unter Verwendung des ersten Steuersystems und ein Zugriff auf die Halbleiterspeichereinrichtungen auf der unteren Oberfläche der Adapterplatine unter Verwendung des zweiten Steuersystems abwechselnd durchgeführt werden, so daß die für den Zugriff auf die Halbleiterspeichereinrichtungen erforderliche Zeit verringert wird, wodurch das Schreiben von Daten in die Halbleiterspeichereinrichtungen und das Lesen von Daten mit hoher Geschwindigkeit möglich ist. Mit den durch die vorstehend angeführten zwei Steuersysteme gesteuerten Adapterplatinen wird eine Durchführung des Betriebs als Adapterplatine mittels der Steuerung eines Systems entweder durch Entfernung der Halbleiterspeichereinrichtungen auf der oberen Oberfläche der Adapterplatinen oder der Halbleiterspeichereinrichtungen auf der unteren Oberfläche der Adapterplatinen möglich.
Die Verbindungsanschlüsse zur Verbindung mit der Grundplatine können Anschlüsse einer Anschlussart bzw. bedrahtete Anschlüsse sein. Unter Verwendung eines Anschlusses der Anschlussart kann der Verbindungsanschluß verglichen mit dem Fall der Bump-Verbindung (Anschlußverbindung) leicht gehandhabt werden. Des weiteren sind die Verbindungsanschlüsse zur Verbindung mit der Grundplatine vorzugsweise von einer Vier-Richtungs-Bauart entlang von vier Seiten um die Adapterplatine. Durch die Anwendung der Verbindungsanschlüsse zur Verbindung mit einer Grundplatine der Vier-Richtungs-Bauart können die auf der Grundplatine entsprechend ihrer Anwendung vorgesehenen Verbindungsanschlüsse zur Verbindung mit der Adapterplatine auch in einer rechteckigen Struktur angeordnet sein. In folge dessen kann ein Abstand bezüglich des Verbindungsanschlusses zur Verbindung mit der Adapterplatine erweitert und die Pfadlenkung (Routing) der Schaltungsverdrahtung auf der Grundplatine erleichtert werden. Daher wird die mehrlagige Verdrahtung (Verdrahtung auf einer inneren Schicht) verringert und es wird ein Versuch unternommen, den Umfang der Schaltungsverdrahtung zu verringern.
Insbesondere wird der erfindungsgemäße Speicherbaustein für eine ECC-(Fehlerkorrekturcode-)Funktion und/oder eine Paritätsfunktion verwendet. Die vorstehen aufgeführten Halbleiterspeichereinrichtungen können auch für eine ECC- Funktion und/oder eine Paritätsfunktion verwendet werden, da ein Teil der Halbleiterspeichereinrichtungen in dem Speicherbaustein für die ECC-Funktion und/oder die Paritätsfunktion verwendet wird, mit dem Ergebnis, daß der Speicherbaustein eine Überprüfungsfunktion der Halbleiterspeichereinichtungen haben kann.
Wie aus der vorstehenden Beschreibung ersichtlich ist, kann die Generation der Halbleiterspeichereinrichtungen, wenn die Änderung der Generation der Halbleiterspeichereinrichtungen, d. h. eine Erhöhung der Speicherkapazität erforderlich ist, lediglich mittels einer Entwurfveränderung der Adapterplatine ohne Veränderung des Entwurfs der Grundplatine geändert werden. Daher ist es möglich, die Entwicklungszeit des der Speicherkapazität der nächsten Generation entsprechenden Speicherbausteins zu verkürzen und die Entwicklungskosten zu verringern.
Desweiteren wird es möglich, eine derartige Adapterplatine als ein Gebilde als eine Halbleiterspeichereinrichtung mit einer Speicherkapazität der nächsten Generation durch Bereitstellung der vier Halbleiterspeichereinrichtungen auf der Adapterplatine zu handhaben, um eine Adapterplatine mit der Speicherkapazität der nächsten Generation auszubilden.
Insbesondere wird es möglich, Speicherbausteine auf stabile Art und Weise ungeachtet der zur Verfügung stehenden Menge an Halbleiterspeichereinrichtungen unter Verwendung der vorstehend angeführten Adapterplatine mit vier Halbleiterspeichereinrichtungen mit der Speicherkapazität der vorhergehenden Generation an Stelle von Halbleiterspeichereinrichtungen der jüngsten Generation bereitzustellen, deren verfügbare Menge instabil ist.
Fig. 1 zeigt eine Aussenansicht eines Speicherbausteins gemäß dem Ausführungsbeispiel der Erfindung.
Der Speicherbaustein umfaßt eine Grundplatine 1 und eine Adapterplatine 2. Die Grundplatine 1 weißt Verbindungsanschlüsse zur Verbindung mit der Adapterplatine auf. Die Adapterplatine 2 kann auf der Grundplatine 1 durch Anordnung und Verbindung von Verbindungsanschlüssen zur Verbindung mit der Grundplatine an den Verbindungsanschlüssen zur Verbindung mit der Adapterplatine vorgesehen sein. Die vorstehend angeführte Adapterplatine 2 ist mit zwei Halbleiterspeichereinrichtungen auf der Oberfläche der Adapterplatine und zwei Halbleiterspeichereinrichtungen auf der rückwärtigen Oberfläche versehen. Somit sind im ganzen vier Halbleiterspeichereinrichtungen auf der Adapterplatine vorgesehen, wobei die vier Halbleiterspeichereinrichtungen miteinander mittels der Verbindungsanschlüsse zur Verbindung mit der Grundplatine 1 und der Schaltungsverdrahtung verbunden sind.
Als vorstehend angeführte Adapterplatine 2 werden zwei Bauarten von Adapterplatinen derart hergestellt, daß die Halbleiterspeichereinrichtungen verschiedener Generationen darauf vorgesehen werden können. Andererseits werden Verbindungsanschlüsse 4 auf der vorstehend angeführten Grundplatine 1 zur Verbindung mit den zwei Bauarten von Adapterplatinen vorgesehen. Mit einem derartigen Aufbau kann die Adapterplatine 2 durch Auswahl der Verbindungsanschlüsse zur Verbindung mit der Adapterplatine entsprechend der Bauart der. Adapterplatine ausgetauscht werden, um die Adapterplatine 2 mit den Verbindungsanschlüssen 4 zu verbinden, mit dem Ergebnis, daß ein Versuch zur Änderung der Generation der auf der Grundplatine 1 vorgesehenen Halblelterspeichereinrichtungen und zur Erhöhung der Speicherkapazität des Speicherbausteins unternommen werden kann.
Bei diesem Ausführungsbeispiel wird ein Fall beschrieben, in dem zwei Bauarten von Adapterplatinen verwendet werden. Es ist aber auch möglich, drei oder mehrere Bauarten von Adapterplatinen zu verwenden.
Fig. 2 zeigt einen Entwurf bzw. ein Layout von Verbindungsanschlüssen 4 zur Verbindung mit der Adapterplatine, wobei Anschlüsse mit zwei Bauarten von Adapterplatinen verbunden werden können, d. h. mit einer Adapterplatine für 16 M-Byte dynamische Schreib-Lese-Speicher (DRAMs) (JEDEC-Norm 4 M-Bit × 4 DRAMs) und mit einer Adapterplatine für 64 M-Byte dynamische Schreib-Lese-Speicher (DRAMs) (JEDEC-Norm 16 M-Bit × 4 DRAMs).
Zwei Reihen von 16 Verbindungsanschlüssen sind aussen zur Verbindung mit der Adapterplatine zum Anschluß der Adapterplatinen für die 16 M-Bit dynamischen Schreib-Lese- Speicher vorgesehen. Zwei Reihen von 13 Verbindungsanschlüssen sind innen zur Verbindung mit der Adapterplatine zum Anschluß der Adapterplatine für die 16 M- Bit dynamischen Schreib-Lese-Speicher vorgesehen. Gemeinsam von den zwei Bauarten von Verbindungsanschlüssen verwendete Verbindungsanschlüsse sind derart entworfen, daß die Verbindungsanschlüsse so nahe wie möglich aneinander angeordnet und miteinander mittels der Verdrahtung auf der Grundplatine verbunden sind, wie es in Fig. 2 gezeigt ist.
Die vorstehend angeführte Grundplatine 1 weist einen geschichteten Aufbau auf, und die Verdrahtung ist auf der Grundplatine jeweils auf einer äußeren Schicht und auf einer inneren Schicht angebracht (Fig. 2 und 3).
Zuerst wird ein Vorgang zum Lesen von Daten in dem Fall beschrieben, daß die Adapterplatine 2 für dynamische Schreib- Lese-Speicher (DRAMs) mit 16 M-Bit-Einheiten gemäß dem Ausführungsbeispiel auf der Grundplatine 1 vorgesehen ist. Die vorstehend angeführte Adapterplatine 2 ist mit der Grundplatine 1 mittels des Anschlusses (innen) für die 16 M- Bit dynamischen Schreib-Lese-Speicher verbunden, und ein von Adressenanschlüssen A0 bis A11 einzugebendes Adressensignal wird durch RAS/CAS in Bits an höheren Stellen und Bits an niedrigeren Stellen unterteilt.
Bei diesem Ausführungsbeispiel werden die auf der Adapterplatine 2 vorgesehenen Halbleiterspeichereinrichtungen 3 in ein erstes Steuersystem mit zwei Halbleiterspeichereinrichtungen auf der oberen Oberfläche der Adapterplatine 2 und ein zweites Steuersystem mit zwei Halbleiterspeichereinrichtungen an der unteren Oberfläche aufgeteilt, wie es in Fig. 8 gezeigt ist.
Wenn also Daten in den Halbleiterspeichereinrichtungen auf der Adapterplatine 2 gelesen werden, wird das Adressensignal in das durch RAS/CAS ausgewählte erste Steuersystem derart eingegeben, daß die Daten in den zwei Halbleiterspeichereinrichtungen auf der oberen Oberfläche gelesen werden. Da die bei dem Ausführungsbeispiel verwendeten Halbleiterspeichereinrichtungen eine Zugriff auf Vier-Bit-Daten ermöglichen, werden die Vier-Bit-Daten an der durch den RAS/CAS-Anschluß auf die gleiche Weise ausgewählten vorstehend angeführten Adresse der ersten Halbleiterspeichereinrichtung (IC1) als Vier-Bit-Datensignale DQ1 bis DQ4 ausgegeben. Dann werden Vier-Bit-Daten der anderen Halbleiterspeichereinrichtung (IC2) als 4-Bit- Datensignale DQ1 bis DQ4 auf die gleiche Weise ausgegeben.
Danach wird das zweite Steuersystem ausgewählt, und es wird auf die zwei Halbleiterspeichereinrichtungen (IC3, IC4) auf der unteren Oberfläche der Adapterplatine nacheinander zugegriffen, so daß die 4-Bit-Daten aus jeder Halbleiterspeichereinrichtung auf die gleiche Weise ausgegeben werden.
Diese Datenelemente durchlaufen eine (nicht gezeigte) Schaltungsverdrahtung auf der Grundplatine 1, um an einem entsprechend der Beschreibung der JEDEC-Norm vorgesehenen (nicht gezeigten) Eingabe-/Ausgabe-Stift bzw. -Anschluß der Grundplatine ausgegeben zu werden.
Anschlüsse wie VCC, VSS, A0 bis A11, RAS, CAS und dergleichen sind mit den (nicht gezeigten) Eingabe-/Ausgabestiften der Grundplatine jeweils mittels einer Pfadverdrahtung auf der Grundplatine 1 verbunden.
Wenn andererseits die Adapterplatine 2 für die 64 M-Bit dynamischen Schreib-Lese-Speicher vorgesehen ist, sind die Grundplatine 1 und die Adapterplatine 2 miteinander mittels der Verbindungsschlüsse für die 64 M-Bit dynamischen Schreib- Lese-Speicher (außen) verbunden, mit dem Ergebnis, daß von den Adressenanschlüssen A0 bis A12 in die Adapterplatine 2 einzugebende Adressensignale durch den RAS/CAS-Anschluß in Bits an höheren Stellen und Bits an niedrigeren Stellen unterteilt werden. Im Fall der 64 M-Bit dynamischen Schreib- Lese-Speicher (DRAMs) ist ein Anschluß A12 getrennt vorgesehen, da sich die Adressenanzahl erhöht.
Desweiteren kann im Fall der Adapterplatine für die 64 M-Bit dynamischen Schreib-Lese-Speicher das Datensignal durch das Verfahren ähnlich dem Fall der Adapterplatine für die vorstehend angeführten 16 M-Bit dynamischen Schreib-Lese- Speicher gelesen werden. Bei diesem Ausführungsbeispiel können die vorstehend angeführten Dateneingabe- /ausgabeanschlüsse (DQ0 - DQ3) zum Schreiben von Daten durch Umschalten mittels des RAS/CAS-Anschlusses verwendet werden.
Auf der vorstehend beschriebenen Grundplatine 1 sind zwei oder mehrere Verbindungsanschlüsse zur Verbindung mit der Adapterplatine vorgesehen, die derartigen 16/64 M-Bit dynamischen Schreib-Lese-Speichern entsprechen kann. Ein Speicherbaustein, der einer Vielzahl von Generationen entsprechen kann, kann jeweils durch Bereitstellung der Adapterplatinen 2 in Fig. 4 auf der Grundplatine 1 ausgebildet werden. Fig. 1 zeigt einen Fall, in dem jeweils die Verbindungsanschlüsse an zwei Stellen der Grundplatine 1 zur Verbindung mit den vorstehend beschriebenen Adapterplatinen und die Adapterplatinen 2 an zwei Stellen vorgesehen sind.
Die Beschreibung der vorstehend beschriebenen Grundplatine genügt der JEDEC-Norm. Gemäß der JEDEC-Norm sind 168 Stifte und eine 8-Byte-DIMM-Spezifikation für die Grundplatine festgelegt.
Auf diese Weise kann die Generation des gesamten Speicherbausteins verändert werden, d. h., die Speicherkapazität kann lediglich durch das Austauschen der Adapterplatine ohne Veränderung des Entwurfs der Grundplatine 1 erhöht werden, indem zuvor auf der Grundplatine 1 Verbindungsanschlüsse zur Verbindung mit der Adapterplatine vorgesehen werden, die jeweils der Adapterplatine für die 16 M-Bit dynamische Schreib-Lese-Speicher und der Adapterplatine für die 64 M-Bit dynamischen Schreib-Lese-Speicher entspricht.
Wenn somit eine einer Vielzahl von Generationen entsprechende Grundplatine vorab entwickelt wird, kann die Generation der Speicherkapazität des Speicherbausteins lediglich durch die Entwurfsänderung der Adapterplatine verändert werden, mit dem Ergebnis, daß die Entwicklungszeit des Speicherbausteins der nächsten Generation verkürzt und die Entwicklungskosten gesenkt werden können.
Hinsichtlich der Verbindungsanschlüsse zur Verbindung mit der vorstehend beschriebenen Adapterplatine ist, wenn die erste Adapterplatine durch die zweite Adapterplatine durch Anordnung der Verbindungsanschlüsse zur Verbindung mit der der Adapterplatine für die 64 M-Bit dynamischen Schreib-Lese- Speicher entsprechenden Adapterplatine außerhalb der Verbindungsanschlüsse zur Verbindung mit der der Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese- Speicher entsprechenden Adapterplatine, wie es in Fig. 2 gezeigt ist, ausgetauscht wird, ist ein durch die erste Adapterplatine belegter Bereich gleich oder in dem durch die zweite Adapterplatine belegten Bereich enthalten.
In folge dessen wird die Generation der Adapterplatine von dem 16 M-Bit dynamischen Schreib-Lese-Speicher (DRAM) in den 64 M-Bit dynamischen Schreib-Lese-Speicher (DRAM) ohne Änderung des Packungsbereichs der Adapterplatine 2 auf der Grundplatine 1 oder mit einer minimalen Änderung des Packungsbereichs geändert.
Der Verbindungsanschluß 4 zur Verbindung mit der Adapterplatine kann mit der Adapterplatine 2 durch eine Lötverbindung (Fig. 5) unter Verwendung eines an dem Verbindungsanschluß 7 auf der Adapterplatine zur Verbindung mit der Grundplatine ausgebildeten Anschlusses ("bump") 8 oder durch eine Lötverbindung (Fig. 6) des Verbindungsanschlusses 9 zur Verbindung mit der Grundplatine der Anschlussart verbunden werden.
Fig. 3 zeigt einen Entwurf bzw. ein Layout eines Verbindungsanschlusses 4 zur Verbindung mit der Adapterplatine in dem Fall, daß zwei Bauarten von Adapterplatinen 2, die ausgetauscht werden können, eine Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher mit einem 8-Bit-Zugriff (JEDEC-Norm 2 M-Bit × 8 dynamische Schreib-Lese-Speicher (DRAMs)) und eine Adapterplatine für 16 M-Bit dynamische Schreib-Lese-Speicher mit einem 4-Bit- Zugriff (JEDEC-Norm 4 M-Bit × 4 dynamische Schreib-Lese- Speicher (DRAMs)) darstellen.
Des weiteren ist in diesem Fall der Anschluß des dynamischen Schreib-Lese-Speichers für einen 8-Bit-Zugriff parallel angeordnet, so daß die Anschlüsse an der Aussenseite der Anschlüsse für die dynamischen Schreib-Lese-Speicher mit dem 4-Bit-Zugriff wie in dem in Fig. 3 gezeigten vorstehend beschriebenen Fall parallel zueinander sind.
Bei einem derartigen Ausführungsbeispiel sind vier Dateneingabe-/ausgabeanschlüsse (DQ1 bis DQ4) unter den Verbindungsanschlüssen zur Verbindung mit der der Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese- Speicher mit dem 4-Bit-Zugriff entsprechenden Adapterplatine entsprechend der Tatsache vorgesehen, daß die Zugriffs-Bit- Anzahl verschieden ist, während 8 Dateneingabe- /ausgabeanschlüsse (DQ1 bis DQ8) unter den Verbindungsanschlüssen zur Verbindung mit der der Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese- Speicher mit dem 8-Bit-Zugriff entsprechenden Adapterplatine vorgesehen sind, mit dem Ergebnis, daß die Verbindungsanschlüsse jeweils mit den (nicht gezeigten) Eingabe-/Ausgabestiften der Grundplatine verbunden sind.
Bei diesem Ausführungsbeispiel wird der Anschluß A11 aus den Verbindungsanschlüssen zur Verbindung mit der Adapterplatine für die 16 M-Bit dynamischen Schreib-Lese-Speicher (× 4) nicht verwendet (nicht verbunden).
Auf diese Weise können Halbleiterspeichereinrichtungen mit der gleichen Speicherkapazität und unterschiedlichen Zugriffsbitanzahlen durch das Austauschen der zwei Bauarten von DRAM-Adapterplatinen mit unterschiedlichen Zugriffsbitanzahlen ohne Veränderung des Entwurfs der Grundplatine 1 ausgetauscht werden. Daher kann die Entwicklungszeit des Speicherbausteins verkürzt und die Entwicklungskosten können reduziert werden.
Bei diesem Ausführungsbeispiel können zwei Bauarten von Grundplatinen-Verbindungsanschlüssen in vier Reihen parallel zueinander derart angeordnet werden, daß die innen vorgesehenen Anschlüsse (zweite Reihe, dritte Reihe) einer Adapterplatine entsprechen, und daß die außen vorgesehenen Anschlüsse (erste Reihe, vierte Reihe) der anderen Adapterplatine entsprechen. Beispielsweise können die vorstehend beschiebenen Anschlüsse derart ausgebildet sein, daß die in der ersten und dritten Reihe vorgesehenen Anschlüsse einer Adapterplatine entsprechen, während die in der zweiten und vierten Reihe vorgesehenen Anschlüsse der anderen Adapterplatine entsprechen.
Die Fig. 4 und 5 zeigen jeweils eine Draufsicht und eine Seitenansicht einer Adapterplatine gemäß dem Ausführungsbeispiel, wobei die vorstehend beschriebenen vier Halbleiterspeichereinrichtungen 3 vorgesehen sind.
Bezüglich der vorstehend beschriebenen Adapterplatine 2 ist eine Anschlußfläche 5 zur Anordnung der Halbleiterspeichereinrichtungen 3 auf einem mit einem offenen Abschnitt versehenen Substrat an einer Peripherie des offenen Abschnitts vorgesehen. Außerdem ist der Verbindungsanschluß 7 zur Verbindung mit der Grundplatine an dem rechten und linken umgebenden Abschnitt des Substrats 2 an einer Position vorgesehen, die dem Verbindungsanschluß 4 auf der Grundplatine zur Verbindung mit der Adapterplatine entspricht, um mit der Anschlußfläche 5 verbunden zu werden (nicht gezeigt). Des weiteren ist an dem Verbindungsanschluß 7 auf der Grundplatine der Lötanschluß 8 zur Verbindung mit der Grundplatine 1 vorgesehen.
Auf diese Weise kann eine Adapterplatine mit der Speicherkapazität der nächsten Generation unter Verwendung der Halbleiterspeichereinrichtungen mit der Speicherkapazität der vorhergehenden Generation ausgebildet werden, indem die Adapterplatine 2 mit vier eine Gruppe bildenden Halbleiterspeichereinrichtungen 3 gebildet wird. D. h., da sich die Speicherkapazität der Halbleiterspeichereinrichtungen jedesmal um das vierfache erhöht, wenn sich die Generation ändert, wird eine derartige Adapterplatine 2 als eine Gruppe betrachtet und kann als Halbleiterspeichereinrichtung mit der Speicherkapazität der nächsten Generation gehandhabt werden. Da außerdem die zur Verfügung stehende Menge der Halbleiterspeichereinrichtungen mit der Speicherkapazität der jüngsten Generation unsicher ist, wird eine Verwendung der Halbleiterspeichereinrichtungen mit der Speicherkapazität der vorhergehenden Generation mit einer stabilen verfügbaren Menge an Stelle der Halbleiterspeichereinrichtungen der jüngsten Generation möglich.
Auf der in Fig. 5 gezeigten Adapterplatine 2 ist ein Lötanschluß 8 an dem Verbindungsanschluß 7 zur Verbindung mit der Grundplatine vorgesehen. Es kann allerdings auch, wie es in Fig. 6 gezeigt ist, ein Zuleitungsanschluß 9 an Stelle des Lötanschlusses 8 verwendet werden.
Fig. 7 zeigt ein Ausführungsbeispiel (Untenansicht), in dem der Verbindungsanschluß 7 zur Verbindung mit der Grundplatine in vier Richtungen um die Adapterplatine 2 vorgesehen ist. Bei dem in Fig. 4 gezeigten Ausführungsbeispiel ist der Verbindungsanschluß 7 zur Verbindung mit der Grundplatine nur an einer rechten und einer linken Peripherie der Adapterplatine 2 vorgesehen. Andererseits ist bei dem Ausführungsbeispiel der Verbindungsanschluß auch an einer oberen und unteren Peripherie vorgesehen.
In folge dessen kann der Verbindungsanschluß 4 zur Verbindung mit der Adapterplatine, der entsprechend den Verbindungsanschlüssen zur Verbindung mit der Grundplatine vorgesehen ist, in einer rechteckigen Struktur und nicht in zwei Reihen einer linearen Struktur, wie es in Fig. 2 und 3 gezeigt ist, angeordnet sein. Dem zu Folge kann ein Abstand zwischen den Verbindungsanschlüssen 4 zur Verbindung mit der Adapterplatine erweitert und die Pfadlenkung der Schaltungsverdrahtung auf der Grundplatine kann erleichtert werden. Gleichzeitig kann die mehrlagige Verdrahtungsstruktur reduziert werden, und es wird ein Versuch unternommen, den Umfang der Schaltungsverdrahtung und dergleichen zu verringern.
Des weiteren ist die Verwendung der Halbleiterspeichereinrichtungen 3 auf der Adapterplatine 2 als ECC-(Fehlerkorrekturcode-)Funktion und/oder als Paritätsfunktion möglich, wenn dies erforderlich ist. In folge dessen wird die Überprüfung von Fehlern in Eingabe- /Ausgabedaten der Halbleiterspeichereinrichtungen möglich.
Insbesondere dann, wenn eine Vielzahl von Adapterplatinen 2 auf der Grundplatine 1 vorgesehen ist, ist es möglich, die (der in Rechts und Links in Fig. 4 unterteilten Adapterplatine entsprechenden) Adapterplatine mit zwei Halbleiterspeichereinrichtungen 3 auf der oberen und unteren Oberfläche, wie es in Fig. 9 gezeigt ist, zur Erhöhung der Packungsdichte zu verwenden. Unter Verwendung einer derartigen Adapterplatine wird es in einigen Fällen möglich, Halbleiterspeichereinrichtungen in einem nahen Bereich, in dem Halbleiterspeichereinrichtungen nicht gepackt werden können, in eine Adapterplatine 2 mit vier Halbleiterspeichereinrichtungen 3 zu packen.
Erfindungsgemäß ist ein Speicherbaustein ausgebildet, bei dem die Generation von Halbleiterspeichereinrichtungen nur durch Änderung des Entwurfs einer Adapterplatine ohne Änderung des Entwurfs einer Grundplatine geändert werden kann.
Die Grundplatine weist Verbindungsanschlüsse mit der Fähigkeit zur Verbindung mit einer Adapterplatine einer ersten Generation und/oder einer Adapterplatine einer zweiten Generation auf, so daß selbst dann, wenn in Folge einer Generationsänderung der Halbleiterspeichereinrichtungen ein Verbindungsanschlußplatz geändert wird, die Adapterplatine der nächsten Generation mit der Grundplatine durch eine Auswahl eines geeigneten Anschlusses aus den Verbindungsanschlüssen an der Grundplatine verbunden werden kann.

Claims (7)

1. Speicherbaustein mit
einer Grundplatine (1), auf der zumindest zwei Bauarten von Adapterplatinen (2) anbringbar sind, wobei zumindest eine erste oder zweite Adapterplatine an der Grundplatine angebracht ist, wobei die erste Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer ersten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist und die zweite Adapterplatine eine Vielzahl von darauf vorgesehenen Halbleiterspeichereinrichtungen einer zweiten Generation und Verbindungsanschlüssen zur Verbindung mit der Grundplatine aufweist, wobei die Grundplatine
ein erstes Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der ersten Adapterplatine umfasst, wobei das erste Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen erster Grundplatinenverbindungsanschlüsse definiert ist, und die Grundplatine
ein zweites Array von Grundplatinenverbindungsanschlüssen zur Verbindung mit Verbindungsanschlüssen der zweiten Adapterplatine umfasst, wobei das zweite Array der Grundplatinenverbindungsanschlüsse durch zwei parallele Reihen zweiter Grundplatinenverbindungsanschlüsse definiert ist, und das erste und zweite Array der Grundplatinenverbindungsanschlüsse auf einer Oberfläche der Grundplatine derart angeordnet sind, dass die Reihen erster Grundplatinenverbindungsanschlüsse zwischen den parallelen Reihen zweiter Grundplatinenverbindungsanschlüsse liegen.
2. Speicherbaustein nach Anspruch 1, wobei die Anschlüsse der ersten und zweiten Grundplatinenverbindungsanschlüsse, die zwischen jeweiligen Adapterplatinen gemeinsam sind, miteinander auf der Grundplatine verbunden sind.
3. Speicherbaustein nach Anspruch 1, wobei die erste Adapterplatine mit vier Halbleiterspeichereinrichtungen der ersten Generation versehen ist, um eine Adapterplatine mit einer Speicherkapazität der zweiten Generation auszubilden.
4. Speicherbaustein nach Anspruch 3, wobei zwei Halbleiterspeichereinrichtungen jeweils auf einer oberen Oberfläche und einer unteren Oberfläche der Adapterplatine ausgebildet sind.
5. Speicherbaustein nach Anspruch 4, wobei die Halbleiterspeichereinrichtungen auf der oberen Oberfläche der Adapterplatine durch ein erstes Steuersystem gesteuert werden, und die Halbleiterspeichereinrichtungen auf der unteren Oberfläche der Adapterplatine durch ein zweites Steuersystem gesteuert werden.
6. Speicherbaustein nach Anspruch 1, wobei die Verbindungsanschlüsse zur Verbindung mit der Grundplatine bedrahtete Anschlüsse sind.
7. Speicherbaustein nach Anspruch 1, wobei die Halbleiterspeichereinrichtungen eine Fehlerkorrekturcode-Funktion und/oder Paritätsfunktion aufweisen.
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