DE19648492A1 - Three=dimensional multi-chip module, e.g. memory module - Google Patents

Three=dimensional multi-chip module, e.g. memory module

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DE19648492A1
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Raouf Ben Ameur
Helmut Vogel
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Abstract

The internal circuit board (19) carries chips (20,21) on both sides with wire bonds (22) between the connection surfaces. The module is protected from mechanical stress and chemical attack by e.g. plastic encapsulant in a housing (23) from which pins (24,25) protrude for soldering to an external circuit board (26). The connections to the chips may be made alternatively by metallisation on their edges or undersides soldered directly to the surfaces of the internal circuit board, giving a lower profile.

Description

Die Erfindung betrifft ein Multi-Chip-Modul nach dem Ober­ begriff des Anspruchs 1.The invention relates to a multi-chip module according to the Ober Concept of claim 1.

Ein derartiges Multi-Chip-Modul (MCM) ist beispielsweise aus dem Aufsatz "Speicher der 3. Dimension" von Henning Wriedt, veröffentlicht in "elektronik industrie" 10-1995, Seiten 100 und 102, bekannt. Unter der 3. Dimension wird dort das Über­ einanderstapeln von unversiegelten Speicherchips, deren Schaltungsteile jeweils im wesentlichen zweidimensional nebeneinander angeordnet sind, verstanden. Diese Technik ist insbesondere dann interessant, wenn eine Elektronikschaltung nur wenig Platz beanspruchen soll. Beispielsweise werden vier Speicherchips in einer Ebene und vier Ebenen übereinander in einem 3D-Modul angeordnet. Hinzu kommen je Ebene zwei Gold- und drei Isolationsschichten. Die elektrischen Verbindungen zwischen den einzelnen Ebenen erfolgen jeweils entlang der Schichtkanten. Nachteilig bei diesem Stapelaufbau ist, daß je Chip eine Zwischenschicht mit Isolier- und Goldlagen erfor­ derlich ist. Dies wirkt sich negativ auf die Bauhöhe des Multi-Chip-Moduls aus.Such a multi-chip module (MCM) is, for example, out the essay "Memory of the 3rd Dimension" by Henning Wriedt, published in "electronics industry" 10-1995, pages 100 and 102, known. Under the 3rd dimension there is the over stack of unsealed memory chips, their Circuit parts are each essentially two-dimensional are arranged side by side, understood. This technique is particularly interesting when an electronic circuit should take up little space. For example, four Memory chips in one level and four levels one on top of the other arranged in a 3D module. In addition there are two gold and three layers of insulation. The electrical connections between the individual levels take place along the Layer edges. The disadvantage of this stack structure is that Chip an intermediate layer with insulating and gold layers is such. This has a negative effect on the overall height of the Multi-chip module.

Aus der DE 44 22 669 A1 ist eine Mehrlagen-Leiterplatte, die mit integrierten Schaltkreisen bestückbar ist, bekannt. Diese Mehrlagen-Leiterplatte weist eine Verdrahtungsschicht mit mehreren Verdrahtungslagen auf, die jeweils durch eine rage aus isolierendem Material getrennt sind. Die isolierende Lage ist mit Aussparungen zur Verbindung bestimmter Leitungen der Verdrahtungslagen versehen. Zwei im wesentlichen flächenhaft ausgebildete Lagen aus elektrisch leitendem Material sind durch eine dünne dielektrische Schicht voneinander getrennt und wirken als Stützkondensator für die Versorgungsspannun­ gen. In die Verdrahtungsschicht werden siebgedruckte Wider­ stände integriert. Damit ist eine Fertigung von Flachbau­ gruppen mit hoher Packungsdichte möglich.From DE 44 22 669 A1 is a multi-layer circuit board, the can be equipped with integrated circuits, is known. This Multi-layer printed circuit board has a wiring layer several wiring layers, each with a rage are separated from insulating material. The insulating layer  is with cutouts for connecting certain lines Provide wiring layers. Two essentially flat trained layers of electrically conductive material separated from each other by a thin dielectric layer and act as a backup capacitor for the supply voltage In the wiring layer are screen printed resist stands integrated. This is a production of low-rise buildings groups with high packing density possible.

Der Erfindung liegt die Aufgabe zugrunde, ein Multi-Chip-Modul zu schaffen, bei welchem eine weitere Erhöhung der Packungsdichte erreicht wird.The invention has for its object a multi-chip module to create, in which a further increase in Packing density is reached.

Zur Lösung dieser Aufgabe weist das neue Multi-Chip-Modul der eingangs genannten Art die im kennzeichnenden Teil des An­ spruchs 1 genannten Merkmale auf. In den Unteransprüchen sind vorteilhafte Weiterbildungen des Multi-Chip-Moduls beschrie­ ben.The new multi-chip module from type mentioned in the characterizing part of the An claim 1 mentioned features. In the subclaims are Described advantageous developments of the multi-chip module ben.

Die Erfindung hat den Vorteil, daß für zwei Halbleiterbau­ elemente nur noch eine Zwischenlage zur Herstellung der elektrischen Verbindungen zwischen den Anschlüssen der Halb­ leiterbauelemente und den Anschlüssen des Multi-Chip-Moduls erforderlich ist. Die Zahl der Zwischenlagen wird gegenüber dem bekannten Stapelaufbau, bei welchem für jede Lage von Halbleiterbauelementen eine Zwischenlage vorgesehen werden mußte, halbiert. In vorteilhafter Weise wird somit die Bau­ höhe des Multi-Chip-Moduls verringert. Durch eine Mehrlagen-Ober­ flächenverdrahtung der Leiterplatte, bei der eine Ver­ drahtungsschicht aus zumindest zwei Verdrahtungslagen und einer Lage aus isolierendem Material besteht, welche die beiden Verdrahtungslagen voneinander trennt und nur an den Stellen Aussparungen aufweist, an welchen Verbindungen zwi­ schen Leitungen der Verdrahtungslagen herzustellen sind, wird zudem in besonders vorteilhafter Weise ein dünner Aufbau der internen Leiterplatte ermöglicht. Für den Fall, daß eine hohe Verlustleistung der Halbleiterbauelemente abgeführt werden muß, kann in der Leiterplatte eine Lage aus gut wärmeleiten­ dem Material vorgesehen werden. Dabei kann vorteilhaft auf durchgehende Kontaktierungen verzichtet werden, wenn An­ schlußelemente, die zur elektrischen Verbindung von Leitungen der internen Leiterplatte mit Anschlußflächen auf der exter­ nen Leiterplatte erforderlich sind, an der Kante der internen Leiterplatte angeordnet und derart ausgebildet sind, daß sie diese umgreifen und eine elektrische Verbindung zwischen Leitungen der Ober- und Unterseite der internen Leiterplatte herstellen. Durch diese Anschlußelemente kann die Abwärme zum einen in die Umgebung abgestrahlt und zum anderen in die externe Leiterplatte, auf welche das Multi-Chip-Modul be­ stückt ist, abgeleitet werden. Dabei unterliegt die Form der Anschlußelemente und die Art ihrer Verbindung mit den An­ schlußflächen der externen Leiterplatte keinerlei Beschrän­ kungen. Durch die Verwendung einer internen Leiterplatte mit Mehrlagen-Oberflächenverdrahtung sind auch Leitungsabstände beherrschbar, wie sie bei Anschlußelementen von Halbleiter­ bauelementen üblich sind. Passive Bauelemente, wie z. B. Entkopplungskondensatoren und Widerstände, können in die Leiterplatte integriert werden.The invention has the advantage that for two semiconductor construction elements only an intermediate layer for the production of the electrical connections between the terminals of the half conductor components and the connections of the multi-chip module is required. The number of intermediate layers is compared the well-known stack structure, in which for each layer of An intermediate layer can be provided for semiconductor components had to cut in half. The construction is thus advantageous height of the multi-chip module is reduced. With a multi-layer top surface wiring of the circuit board, in which a ver Wire layer of at least two wiring layers and  a layer of insulating material, which the separates the two wiring layers from each other and only to the Has recesses at which connections between lines of the wiring layers are to be produced moreover, in a particularly advantageous manner, a thin structure of the internal circuit board. In the event that a high Power loss of the semiconductor components are dissipated must, a layer of good thermal conductivity in the circuit board the material. It can be advantageous continuous contacts are dispensed with if An closing elements used for the electrical connection of lines the internal circuit board with pads on the exter NEN PCB are required on the edge of the internal Printed circuit board arranged and designed such that they encompass these and establish an electrical connection between Lines on the top and bottom of the internal circuit board produce. Through these connection elements, the waste heat can one emitted into the environment and the other into the external circuit board on which the multi-chip module be pieces is derived. The shape is subject to the Connection elements and the type of their connection with the An end faces of the external circuit board no restrictions kungen. By using an internal circuit board with Multi-layer surface wiring is also a line spacing controllable, as in connection elements of semiconductors components are common. Passive components, such as B. Decoupling capacitors and resistors can be used in the PCB to be integrated.

Anhand der Zeichnungen, in denen Ausführungsbeispiele der Erfindung dargestellt sind, werden im folgenden die Erfindung sowie Ausgestaltungen und Vorteile näher erläutert.Using the drawings, in which embodiments of the Invention are shown below, the invention as well as configurations and advantages explained in more detail.

Es zeigen:Show it:

Fig. 1 eine interne Leiterplatte mit Anschlußelementen, Fig. 1 is an internal circuit board with connection elements,

Fig. 2 ein Multi-Chip-Modul mit einer beidseitig mit Halb­ leiterbauelementen bestückten internen Leiterplatte und Fig. 2 is a multi-chip module with an internal circuit board equipped with semiconductor components on both sides and

Fig. 3 ein Multi-Chip-Modul mit zwei beidseitig mit Halb­ leiterbauelementen bestückten internen Leiterplatten in Explosionsdarstellung. Fig. 3 shows a multi-chip module with two internal circuit boards equipped with semiconductor components on both sides in an exploded view.

In einer Schnittdarstellung nach Fig. 1 ist der Schicht­ aufbau einer internen Leiterplatte gut erkennbar. Diese be­ steht im wesentlichen aus einem Trägersubstrat 1, auf dessen Ober- und Unterseite jeweils eine Verdrahtungsschicht auf­ gebracht ist. Die Verdrahtungsschicht auf der Oberseite bei­ spielsweise ist mit drei Verdrahtungslagen 2, 3 und 4 auf­ gebaut, die durch zwei Lagen aus einem elektrisch isolie­ renden Dielektrikum 5 bzw. 6 voneinander getrennt sind. An den Stellen, an denen Verbindungen zwischen Leitungen ver­ schiedener Verdrahtungslagen, beispielsweise eine Verbindung 7 zwischen einer Leitung der Verdrahtungslage 3 und einer Leitung der Verdrahtungslage 4, hergestellt werden sollen, sind Aussparungen in dem jeweiligen Dielektrikum vorgesehen. Eine derartige Verdrahtungsschicht kann sehr dünn und mit feinen Strukturen hergestellt werden. Weitere Einzelheiten zum Herstellungsverfahren sind der eingangs genannten DE 44 22 669 A1 zu entnehmen. Die Oberseite der Verdrahtungs­ schicht ist mit Lötstopplack 8 abgedeckt, der an den An­ schlußflächen für die Anschlußelemente eines zu bestückenden Halbleiterbauelements Öffnungen 9 aufweist. Diese Öffnungen 9 dienen auch als Lotdepot, d. h. als Raum, in den ein Lot ein­ gebracht werden kann. Durchkontaktierungen 10 in dem Träger­ substrat 1 dienen sowohl zur elektrischen Verbindung von Lei­ tungen der oberen und unteren Verdrahtungsschicht als auch zur Wärmekopplung zwischen dem auf der Oberseite und dem auf der Unterseite zu bestückenden Halbleiterbauelement. An den Kanten der internen Leiterplatte sind Anschlußelemente 11 und 12 angeordnet, welche die Kanten umgreifen und eine elektri­ sche Verbindung zwischen Anschlußflächen 13 bzw. 14 der Ober­ seite und Anschlußflächen 15 bzw. 16 der Unterseite herstel­ len. Dadurch kann die Zahl der erforderlichen Durchkontaktie­ rungen 10 im Trägersubstrat 1 reduziert werden. Eine weitere Funktion der Anschlußelemente 11 und 12 ist die Ableitung der in dem Multi-Chip-Modul entstehenden Abwärme über Pins 17 bzw. 18, die hier J-förmig ausgeführt sind, in die externe Leiterplatte, auf welche das Multi-Chip-Modul montiert wird. Gleichzeitig dienen die Anschlußelemente 11 und 12 mit ihren Pins 17 bzw. 18 selbst als Kühlkörper.In a sectional view of FIG. 1, the layer structure of an internal circuit board is clearly visible. This essentially consists of a carrier substrate 1 , on the top and bottom of which a wiring layer is applied. The wiring layer on the top for example is built with three wiring layers 2 , 3 and 4 , which are separated by two layers of an electrically insulating dielectric 5 and 6 from each other. At the points where connections between lines of different wiring layers, for example a connection 7 between a line of the wiring layer 3 and a line of the wiring layer 4 , are to be produced, recesses are provided in the respective dielectric. Such a wiring layer can be made very thin and with fine structures. Further details on the manufacturing process can be found in the aforementioned DE 44 22 669 A1. The top of the wiring layer is covered with solder resist 8 , which has openings 9 on the connection surfaces for the connection elements of a semiconductor component to be populated. These openings 9 also serve as a solder depot, ie as a space in which a solder can be brought in. Vias 10 in the carrier substrate 1 serve both for the electrical connection of lines of the upper and lower wiring layers and for heat coupling between the semiconductor component to be populated on the upper side and the lower side. At the edges of the internal circuit board connection elements 11 and 12 are arranged, which encompass the edges and an electrical connection between connection surfaces 13 and 14 of the upper side and connection surfaces 15 and 16 of the underside. As a result, the number of required plated through holes 10 in the carrier substrate 1 can be reduced. Another function of the connection elements 11 and 12 is the dissipation of the waste heat generated in the multi-chip module via pins 17 and 18 , respectively, which are J-shaped here, into the external circuit board on which the multi-chip module is mounted becomes. At the same time, the connection elements 11 and 12 themselves serve as heat sinks with their pins 17 and 18, respectively.

Es wird darauf hingewiesen, daß Fig. 1 nicht maßstabsgetreu gezeichnet ist. Lediglich zur besseren Anschaulichkeit ist die Dicke der einzelnen Lagen im Verhältnis zur Breite erheb­ lich vergrößert.It should be noted that Fig. 1 is not drawn to scale. The thickness of the individual layers is increased significantly in relation to the width only for the sake of clarity.

Funktionen des Trägersubstrats 1 sind im wesentlichen eine Erhöhung der Stabilität der internen Leiterplatte sowie eine Verbesserung der Wärmeableitung zu den Anschlußelementen 11 und 12. Werden durch die verwendeten Verfahren zur Fertigung des Multi-Chip-Moduls oder durch dessen Handhabung geringere Anforderungen an die Stabilität gestellt, so kann auch auf ein Trägersubstrat verzichtet werden. Das Trägersubstrat kann auch durch eine Lage aus gut wärmeleitendem Material, bei­ spielsweise Metall, ersetzt werden. Dies wirkt sich vorteil­ haft auf die Dicke der internen Leiterplatte und somit auf die Bauhöhe des Multi-Chip-Moduls mit einer derartigen Leiterplatte aus.Functions of the carrier substrate 1 are essentially an increase in the stability of the internal circuit board and an improvement in heat dissipation to the connection elements 11 and 12 . If lower requirements are placed on stability by the methods used to manufacture the multi-chip module or by its handling, then a carrier substrate can also be dispensed with. The carrier substrate can also be replaced by a layer of good heat-conducting material, for example metal. This has an advantageous effect on the thickness of the internal circuit board and thus on the overall height of the multi-chip module with such a circuit board.

Wie in dem Schnittbild nach Fig. 2 dargestellt, wird eine interne Leiterplatte 19 sowohl auf ihrer Oberseite als auch auf ihrer Unterseite mit einem Halbleiterbauelement 20 bzw. 21 bestückt. Die elektrischen Verbindungen zwischen Anschluß­ flächen der Halbleiterbauelemente und Anschlußflächen auf der internen Leiterplatte 19 sind durch Bonden mit Bond-Drähten 22 hergestellt. Das Multi-Chip-Modul ist in einem Gehäuse 23 aus einer Vergußmasse, beispielsweise aus Plastik, gegen mechanische und chemische Beanspruchungen geschützt. Aus dem Gehäuse 23 ragen Pins 24 und 25 heraus, die durch Lot elek­ trisch mit einer externen Leiterplatte 26 verbunden sind, auf welcher das Multi-Chip-Modul montiert ist. Werden nur geringe Anforderungen an den Schutz vor Umwelteinflüssen gestellt, so kann das Gehäuse auch offen ausgeführt werden und beispiels­ weise als Trägerrahmen dienen oder ganz entfallen.As shown in the sectional view according to FIG. 2, an internal printed circuit board 19 is equipped with a semiconductor component 20 and 21 both on its upper side and on its lower side. The electrical connections between the connection surfaces of the semiconductor components and connection surfaces on the internal circuit board 19 are produced by bonding with bond wires 22 . The multi-chip module is protected in a housing 23 from a potting compound, for example from plastic, against mechanical and chemical stresses. Pins 24 and 25 protrude from the housing 23 , which are electrically connected by solder to an external circuit board 26 on which the multi-chip module is mounted. If only low demands are placed on protection against environmental influences, the housing can also be designed to be open and, for example, to serve as a support frame or to be omitted entirely.

Alternativ zur in Fig. 2 gezeigten Bond-Verdrahtung können Anschlußflächen von Halbleiterbauelementen auch als Metalli­ sierung ausgeführt werden, die sich auf den Kanten oder auf der Unterseite des Halbleiterbauelements, die der internen Leiterplatte im bestückten Zustand zugewandt ist, befinden und direkt mit Anschlußflächen der internen Leiterplatte verlötet werden. Diese Ausführungsform zeichnet sich durch eine geringere Bauhöhe aus, da kein Raum für die Bond-Ver­ drahtung benötigt wird.As an alternative to the bond wiring shown in Fig. 2, pads of semiconductor devices can also be performed as metallization, which are located on the edges or on the underside of the semiconductor device, which faces the internal printed circuit board in the assembled state, and directly with pads of the internal PCB are soldered. This embodiment is characterized by a lower overall height since no space is required for the bonding wiring.

In der Explosionsdarstellung nach Fig. 3 sind zwei interne Leiterplatten 27 und 28, die mit Halbleiterbauelementen 29, 30 bzw. 31, 32 beidseitig bestückt sind, übereinander ange­ ordnet. Darunter befindet sich eine Leiterplatte 33, auf welche das fertigmontierte Multi-Chip-Modul bestückt werden kann. Die Halbleiterbauelemente 29 . . . 32 sind hier mit An­ schlußelementen versehen, die als Metallisierung des Halb­ leitermaterials ausgeführt sind. In Fig. 3 sind davon ledig­ lich einige Anschlußelemente der Halbleiterbauelemente 29 und 31, beispielsweise ein Anschlußelement 34, sichtbar. Die internen Leiterplatten 27 und 28 besitzen hierzu korrespon­ dierende Anschlußflächen 35, die mit Lot gefüllt sind, damit die Halbleiterbauelemente 29 . . . 32 direkt mit den internen Leiterplatten 27 und 28 verlötet werden können. Durchkontak­ tierungen 36 dienen zur Wärmekopplung der Halbleiterbau­ elemente 29 . . . 32 über die internen Leiterplatten 27 und 28 hinweg, so daß eine in einem der Halbleiterbauelemente 29, 30, 31 oder 32 entstehende Abwärme sich gleichmäßig auf den Bauelementestapel verteilt und nicht zu einer punktuellen Erhitzung führt. Die Leiterplatten 27 und 28 sind mit inter­ nen Metallagen zur Entwärmung versehen und liefern so beide einen Beitrag zur Entwärmung des Bauelementestapels. Für eine weitere Verbesserung der Wärmekopplung können die Durch­ kontaktierungen 36 auch mit einem Wärmeleiter, insbesondere einer Wärmeleitpaste, ausgefüllt werden. Für eine elektrische und wärmeleitende Verbindung ist die interne Leiterplatte 28 mit Anschlußelementen 37 versehen, die mit zu diesen korre­ spondierenden Anschlußflächen 38 auf der internen Leiter­ platte 27 verlötet werden. Ebenso sind entlang der Kanten der internen Leiterplatte 27 Anschlußelemente 39 angeordnet, die mit Anschlußflächen 40 der externen Leiterplatte 33 verlötet werden.In the exploded view according to FIG. 3, two internal circuit boards 27 and 28 , which are equipped with semiconductor components 29 , 30 and 31 , 32 on both sides, are arranged one above the other. Below this there is a printed circuit board 33 on which the fully assembled multi-chip module can be fitted. The semiconductor components 29 . . . 32 are provided with connection elements, which are designed as metallization of the semi-conductor material. In Fig. 3 only some connection elements of the semiconductor components 29 and 31 , for example a connection element 34 , are visible. The internal circuit boards 27 and 28 have for this purpose corresponding pads 35 , which are filled with solder, so that the semiconductor components 29th . . 32 can be soldered directly to the internal circuit boards 27 and 28 . Through contacts 36 are used for heat coupling the semiconductor devices 29th . . 32 over the internal printed circuit boards 27 and 28 so that any waste heat generated in one of the semiconductor components 29 , 30 , 31 or 32 is distributed evenly over the component stack and does not lead to selective heating. The printed circuit boards 27 and 28 are provided with internal metal layers for cooling and thus both contribute to cooling the component stack. For a further improvement of the heat coupling, the contacts 36 can also be filled with a heat conductor, in particular a thermal paste. For an electrical and heat-conducting connection, the internal printed circuit board 28 is provided with connection elements 37 , which are soldered to the correct sponding connection surfaces 38 on the internal printed circuit board 27 . Likewise, along the edges of the internal printed circuit board 27, connection elements 39 are arranged, which are soldered to connection surfaces 40 of the external printed circuit board 33 .

In einer anderen, in den Figuren nicht dargestellten Ausfüh­ rungsform können die Anschlußelemente von übereinander an­ geordneten internen Leiterplatten auch vertikal fluchtend plaziert werden, so daß die Anschlußelemente benachbarter interner Leiterplatten direkt miteinander verlötet werden. Diese Bauform bietet sich insbesondere dann an, wenn gleiche Halbleiterbauelemente gestapelt werden, da auf diese Weise gleiche interne Leiterplatten für die verschiedenen Ebenen verwendet werden können.In another embodiment, not shown in the figures The connection elements can form one above the other ordered internal circuit boards also vertically aligned be placed so that the connection elements are adjacent internal circuit boards are soldered directly to one another. This design is particularly useful when the same Semiconductor devices are stacked in this way same internal circuit boards for the different levels can be used.

Alternativ zu dem in Fig. 3 gezeigten Ausführungsbeispiel kann anstelle der Durchkontaktierungen zur Wärmekopplung auch jeweils eine Aussparung in den internen Leiterplatten vorge­ sehen werden, welche im wesentlichen den Raum zwischen den Anschlußflächen 35 einnimmt und mit einem gut wärmeleitenden Material, beispielsweise einer Metallplatte, ausgefüllt wird.As an alternative to the embodiment shown in FIG. 3, instead of the plated-through holes for heat coupling, a recess can also be seen in the internal printed circuit boards, which essentially takes up the space between the connection surfaces 35 and is filled with a good heat-conducting material, for example a metal plate .

Der neue Stapelaufbau eines Multi-Chip-Moduls erlaubt in vorteilhafter Weise auch, auf der Oberseite des Multi-Chip-Moduls einen Kühlkörper anzuordnen, der thermisch mit dem Bauelementestapel gekoppelt wird. The new stack structure of a multi-chip module allows in advantageously also on the top of the multi-chip module to arrange a heat sink, the thermal with the Component stack is coupled.  

Vorteilhaft auf die Wärmeableitung über die Anschlußelemente des Multi-Chip-Moduls zur externen Leiterplatte hin wirkt sich auch die geringe Dicke der Verdrahtungsschicht aus, welche die Anschlußelemente von den innerhalb der internen Leiterplatte eingebetteten Metallagen elektrisch isoliert. Die Verdrahtungsschichten mit einer geringeren Wärmeleit­ fähigkeit stellen somit einen nur vergleichsweise kurzen Weg für die Abwärme dar und verringern kaum den über die An­ schlußelemente übertragbaren Wärmestrom.Advantageous to heat dissipation via the connection elements of the multi-chip module acts towards the external circuit board the small thickness of the wiring layer, which are the connection elements of those within the internal Printed circuit board embedded metal layers electrically isolated. The wiring layers with a lower thermal conductivity ability thus represents a comparatively short path for the waste heat and hardly reduce the excess closing elements transferable heat flow.

In einer weiteren von Fig. 3 abweichenden Bauform können obere interne Leiterplatten auch größer als untere ausgeführt und mit längeren Anschlußelementen versehen werden, welche die unteren internen Leiterplatten seitlich überragen und direkt mit der externen Leiterplatte verlötet werden. Die Anordnung der Anschlußflächen auf einer externen Leiterplatte ähnelt dann einem Rasterfeld mit mehreren Anschlußreihen.In another design deviating from FIG. 3, upper internal printed circuit boards can also be made larger than lower ones and can be provided with longer connection elements which project laterally beyond the lower internal printed circuit boards and are soldered directly to the external printed circuit board. The arrangement of the connection areas on an external printed circuit board then resembles a grid with several connection rows.

Für die beidseitige Bestückbarkeit der internen Leiterplatten sollten diese mehrlagig ausgeführt werden, damit bei gleichen Halbleiterbauelementen die spiegelbildliche Anordnung der Bauelementeanschlüsse auf ein gemeinsames Anschlußschema für das Multi-Chip-Modul zurückgeführt werden kann.For equipping the internal circuit boards on both sides these should be carried out in multiple layers, so that the same Semiconductor components the mirror image arrangement of the Component connections on a common connection diagram for the multi-chip module can be returned.

Das neue Multi-Chip-Modul ist aufgrund seiner hohen Packungs­ dichte beispielsweise in den folgenden Anwendungen mit Vor­ teil einsetzbar:The new multi-chip module is due to its high packing density, for example, in the following applications partially applicable:

  • - Ton- und/oder Bildträger mit Halbleiterspeichern,Sound and / or image carriers with semiconductor memories,
  • - Arbeitsspeicher für Personal Computer oder- RAM for personal computers or
  • - Speicher auf PCMCIA-Karten.- Memory on PCMCIA cards.

Claims (9)

1. Multi-Chip-Modul, das zur Montage auf einer Leiterplatte ausgebildet ist, gekennzeichnet durch zumindest eine interne, beidseitig mit Halbleiterbauelementen (20, 21) be­ stückte Leiterplatte (19).1. Multi-chip module, which is designed for mounting on a circuit board, characterized by at least one internal, on both sides with semiconductor components ( 20 , 21 ) be populated circuit board ( 19 ). 2. Multi-Chip-Modul nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Halbleiterbauelemente (20, 21) durch Bond-Draht (22) mit Anschlußflächen auf der internen Leiter­ platte (19) verbunden sind.2. Multi-chip module according to claim 1, characterized in that the semiconductor components ( 20 , 21 ) by bond wire ( 22 ) are connected to pads on the internal circuit board ( 19 ). 3. Multi-Chip-Modul nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Halbleiterbauelemente (29 . . . 32) mit Anschlußelementen (34) versehen sind, die als Metallisierung des Halbleitermaterials ausgeführt und direkt mit Anschluß­ flächen (35) auf der internen Leiterplatte (27, 28) verlötet sind.3. Multi-chip module according to claim 1, characterized in that the semiconductor components ( 29 ... 32 ) are provided with connection elements ( 34 ) which are designed as metallization of the semiconductor material and directly with connection surfaces ( 35 ) on the internal PCB ( 27 , 28 ) are soldered. 4. Multi-Chip-Modul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Anschlußelemente (11, 12) zur elektrischen Verbindung von Leitungen der internen Leiterplatte mit Anschlußflächen auf der externen Leiter­ platte an der Kante der internen Leiterplatte angeordnet und derart ausgebildet sind, daß sie diese umgreifen und durch die Anschlußelemente elektrische Verbindungen zwischen Lei­ tungen der Ober- und Unterseite der internen Leiterplatte herstellbar sind. 4. Multi-chip module according to one of the preceding claims, characterized in that connection elements ( 11 , 12 ) for the electrical connection of lines of the internal printed circuit board with connection surfaces on the external printed circuit board are arranged at the edge of the internal printed circuit board and are formed in such a way, that they encompass these and electrical connections between the lines of the top and bottom of the internal circuit board can be produced by the connecting elements. 5. Multi-Chip-Modul nach Anspruch 4, dadurch gekenn­ zeichnet, daß die interne Leiterplatte zumindest eine Lage aus gut wärmeleitendem Material aufweist, die sich im wesent­ lichen über die Fläche der internen Leiterplatte erstreckt.5. Multi-chip module according to claim 4, characterized records that the internal circuit board has at least one layer has good heat-conducting material, which is essentially Lichen extends over the surface of the internal circuit board. 6. Multi-Chip-Modul nach Anspruch 5, dadurch gekenn­ zeichnet, daß die interne Leiterplatte (27, 28) mit Durch­ kontaktierungen (36) zur Erzeugung einer gut wärmeleitenden Verbindung zwischen den Halbleiterbauelementen (29 . . . 32) und der Lage aus gut wärmeleitendem Material versehen ist.6. Multi-chip module according to claim 5, characterized in that the internal circuit board ( 27 , 28 ) with through contacts ( 36 ) to produce a good heat-conducting connection between the semiconductor components ( 29 ... 32 ) and the location good heat-conducting material. 7. Multi-Chip-Modul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Gehäuse ober­ und/oder unterhalb der ersten internen Leiterplatte (27) weitere, mit Halbleiterbauelementen (31, 32) bestückte Lei­ terplatten (28) angeordnet sind.7. Multi-chip module according to one of the preceding claims, characterized in that in a housing above and / or below the first internal circuit board ( 27 ) further, with semiconductor components ( 31 , 32 ) equipped Lei terplatten ( 28 ) are arranged. 8. Multi-Chip-Modul nach Anspruch 7, dadurch gekenn­ zeichnet, daß Anschlußelemente (37) zur elektrischen Ver­ bindung von Leitungen der weiteren internen Leiterplatten (28) mit Anschlußflächen (38) auf der ersten internen Leiter­ platte (27) im Gehäuse angeordnet sind.8. Multi-chip module according to claim 7, characterized in that connection elements ( 37 ) for the electrical connection of lines Ver the further internal circuit boards ( 28 ) with connection surfaces ( 38 ) on the first internal circuit board ( 27 ) arranged in the housing are. 9. Multi-Chip-Modul nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die interne Leiterplatte eine Verdrahtungsschicht mit mehreren Verdrahtungslagen (2, 3, 4) aufweist, die jeweils durch eine Lage (5, 6) aus isolierendem Material voneinander getrennt sind, wobei die isolierende Lage (5, 6) mit Aussparungen (7) zur Verbindung bestimmter Leitungen der Verdrahtungslagen (2, 3, 4) versehen ist.9. Multi-chip module according to one of the preceding claims, characterized in that the internal circuit board has a wiring layer with a plurality of wiring layers ( 2 , 3 , 4 ), each of which is separated from one another by a layer ( 5 , 6 ) made of insulating material The insulating layer ( 5 , 6 ) is provided with cutouts ( 7 ) for connecting certain lines of the wiring layers ( 2 , 3 , 4 ).
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1061579A2 (en) * 1999-06-18 2000-12-20 Nec Corporation Stack type multi chip package
DE10315303A1 (en) * 2003-04-02 2004-11-04 Infineon Technologies Ag Semiconductor device system e.g. DRAM, has two semiconductor devices e.g. in stacked arrangement, and powered from power supply provided in first device
WO2007053606A2 (en) * 2005-11-01 2007-05-10 Sandisk Corporation Multiple die integrated circuit package
US7352058B2 (en) 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
DE102007002807A1 (en) * 2007-01-18 2008-10-02 Infineon Technologies Ag Chip arrangement and method for producing a chip arrangement
WO2008137288A1 (en) * 2007-04-19 2008-11-13 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US7511371B2 (en) 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
JP 2-148862 A - in: Patents Abstracts of Japan, Vol. 14 (1990) Nr. 396 (E-970) *
JP 3-141666 A - in: Patents Abstracts of Japan, Vol. 15 (1991) Nr. 359 (E-1110) *
JP 4-290258 A - in: Patents Abstracts of Japan, Sect. E, Vol. 17 (1993) Nr. 101 (E-1327) *
JP 5-291493 A - in: Patents Abstracts of Japan, Sect. E, Vol. 18 (1994), Nr. 80 (E-1505) *
JP 6-252339 A - in: Patents Abstracts of Japan, Vol. 18 (1994) Nr. 643 (E-1640) *

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1061579A3 (en) * 1999-06-18 2005-11-16 NEC Electronics Corporation Stack type multi chip package
EP1061579A2 (en) * 1999-06-18 2000-12-20 Nec Corporation Stack type multi chip package
DE10315303A1 (en) * 2003-04-02 2004-11-04 Infineon Technologies Ag Semiconductor device system e.g. DRAM, has two semiconductor devices e.g. in stacked arrangement, and powered from power supply provided in first device
DE10315303B4 (en) * 2003-04-02 2007-03-22 Infineon Technologies Ag Semiconductor device power supply for system with at least two, in particular stacked, semiconductor devices
US7405991B2 (en) 2003-04-02 2008-07-29 Infineon Technologies Ag Semiconductor device voltage supply for a system with at least two, especially stacked, semiconductor devices
US7939920B2 (en) 2005-11-01 2011-05-10 Sandisk Corporation Multiple die integrated circuit package
WO2007053606A2 (en) * 2005-11-01 2007-05-10 Sandisk Corporation Multiple die integrated circuit package
WO2007053606A3 (en) * 2005-11-01 2007-09-07 Sandisk Corp Multiple die integrated circuit package
US7352058B2 (en) 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US8030135B2 (en) 2005-11-01 2011-10-04 Sandisk Technologies Inc. Methods for a multiple die integrated circuit package
US7511371B2 (en) 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7514297B2 (en) 2005-11-01 2009-04-07 Sandisk Corporation Methods for a multiple die integrated circuit package
DE102007002807A1 (en) * 2007-01-18 2008-10-02 Infineon Technologies Ag Chip arrangement and method for producing a chip arrangement
DE102007002807B4 (en) * 2007-01-18 2014-08-14 Infineon Technologies Ag chip system
US7911053B2 (en) 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
WO2008137288A1 (en) * 2007-04-19 2008-11-13 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
US8518742B1 (en) 2007-04-19 2013-08-27 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus

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