DE19525756B4 - Isolationsstruktur für Halbleitervorrichtungen mit schwebendem Steueranschluss und Verfahren zu deren Herstellung - Google Patents

Isolationsstruktur für Halbleitervorrichtungen mit schwebendem Steueranschluss und Verfahren zu deren Herstellung Download PDF

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Abstract

Isolationsstruktur für Halbleitervorrichtungen mit
einem Substrat (22) und Elementbildungsbereichen, wobei die Isolationsstruktur (30) einen Graben (50) in dem Substrat (22) zwischen den Elementbildungsbereichen aufweist, welcher die Elementbildungsbereiche elektrisch voneinander isoliert, wobei der Graben (50) mit einem Isoliermaterial (52) ausgekleidet und mit Polysilizium gefüllt ist, wobei das Polysilizium (54) elektrisch geladen ist und einen schwebenden Steueranschluss (54) bildet, und mit einer Ladevorrichtung, welche die elektrische Ladung in den schwebenden Steueranschluss (54) einleitet, versehen ist, wobei die Ladevorrichtung aufweist:
eine Erfassungsschaltung (60), welche die Ladung auf dem schwebenden Steueranschluss (54) erfasst;
eine Urladungsschaltung (62), welche das Anlegen einer Ladespannung an die Schicht aus Polysilizium ermöglicht;
und eine Umschaltschaltung (64), welche die Schicht aus Polysilizium mit der Urladungsschaltung (62) verbindet, wenn die Ladung auf dem schwebenden Steueranschluss (54) gleich oder weniger als ein vorbestimmter Pegel ist.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiter-Speichervorrichtungen und insbesondere auf die Graben- und Feldisolation von Speicherzellen in derartigen Vorrichtungen.
  • Der steigende Bedarf an zunehmend kleineren Halbleiter-Speichervorrichtungen mit großen Speicherkapazitäten, die einen Hochgeschwindigkeitsbetrieb ermöglichen, hat die Entwicklung von Miniatur-Speicherzellenstrukturen in dynamischen Direktzugriffsspeichern (DRAMs) vorangetrieben. DRAMs, bei denen Daten mit direktem Zugriff ein- und ausgegeben werden können, weisen allgemein eine Anordnung von Speicherzellen zum Speichern von Daten und periphere Schaltkreise zum Steuern von Daten in den Speicherzellen auf. Jede Speicherzelle in. einem DRAM speichert ein Datenbit und besteht aus einem Transistor und einem Kondensator. Innerhalb der Anordnung muß jede Speicherzelle von benachbarten Speicherzellen elektrisch isoliert sein.
  • Das Ausmaß, mit dem große Anzahlen von Speicherzellen in ein einziges Chip einer integrierten Schaltung (IC) integriert werden können, wird in erster Linie durch die Größe der Transistoren und Kondensatoren in und die isolierenden Strukturen zwischen den Speicherzellen bestimmt. Die Miniaturisierung von DRAM-Speicherzellen-Transistoren und -Kondensatoren auf eine Feldbreite oder einen Abstand der aktiven Flächen von 0,35 μm und weniger erzeugte den Bedarf zur entsprechenden Miniaturisierung der isolierenden Struk turen. Die vorliegende Erfindung befaßt sich mit dieser Notwendigkeit für kleinere isolierende Strukturen.
  • Derzeit wird die Speicherzellenisolierung erreicht, indem man einen Oxidfilm verwendet, der durch die lokale Oxidierung von Silizium (LOGOS) oder LOGOS-Verfahren mit Vertiefung, Grabenisolierung oder Feldisolierung gebildet wird. Bei der Verwendung von LOGOS wird ein relativ dicker Oxidbereich um jede Zelle herum gebildet. Wenn die Größe der Zellstruktur verringert wird, erzeugt die entsprechende Verringerung der Größe des Oxidbereichs mehrere Probleme. Erstens beeinträchtigt bei einem Submikron-Zellenabstand die bei der Miniaturisierung auftretende Verdünnung des Oxids die Isolation. Zweitens werden die Oxidfilmbereiche zum kleinsten Maskenelement in der Anordnung und begrenzen daher die Skalierung/Miniaturisierung. Drittens bilden die Feldoxidbereiche die größte Stufenhöhe in der Anordnung. Dies wirkt sich auf die dazwischenliegende BPSG-Isolationsschicht aus und erhöht das Seitenverhältnis (Höhe zu Breite) des Metallkontakts, wodurch die Ätzung des Kontaktloches erschwert wird. Viertens bildet sich bei dem LOCOS-Verfahren am Rand des dicken Oxidbereichs ein üblicherweise als "Vogelschnabel" bezeichneter Oxidvorsprung, der sich in die Fläche erstreckt, in der die Zelle gebildet wird. Der Vogelschnabel verringert die zur Zellbildung verfügbare Fläche. Dieses Problem wird durch die Tatsache verschlimmert, daß die Größe des Vogelschnabels konstant bleibt, selbst wenn die Größe des LOGOS-Oxidbereichs verringert wird. Aus diesen unterschiedlichen Gründen behindert das LOGOS-Verfahren eine Miniaturisierung der Speicherzellenanordnung speziell unterhalb eines Abstandes von etwa 0,35 μm.
  • Bei der Grabenisolation wird ein zwischen den Speicherzellen in das Substrat geätzter Graben verwendet. Der Graben muß eine ausreichende Breite und Tiefe haben, um eine phy sikalische Barriere gegenüber der Stromleitung zwischen den Zellen zu erzeugen. Da der Zellenabstand auf weniger als etwa 0,35 μm verringert wird, wird das Seitenverhältnis des zur Isolation notwendigen Grabens sehr groß, so daß es schwierig ist, den Graben auf die erforderliche Tiefe zu ätzen.
  • Die Feldschirmisolation verwendet eine Abschirmelektrode, die über dem Substrat zwischen den Source- und Drain-Bereichen benachbarter Speicherzellen gebildet wird. Die Zellenisolation wird erreicht, indem man ein niedriges Potential an die Abschirmelektrode anlegt, um eine Stromleitung zwischen benachbarten Speicherzellen zu verhindern. Da jedoch die Abschirmelektrode über dem Substrat in der Speicherzellenanordnung Platz beansprucht, steht sie einer weiteren Miniaturisierung entgegen. Außerdem wird eine Isolation in der Speicherzellenanordnung für Submikron-Abstände nur erzielt, solange eine Spannung an die Abschirmelektrode gelegt wird.
  • Ein ähnliches Verfahren, das zur Überwindung der Nachteile von LOCOS in EPROMs und Flash-EEPROMs verwendet wird, ersetzt die LOCOS-Bereiche mit EPROM-Zellen. Dieses Isolationsverfahren und die entsprechende Struktur ist in einem Artikel mit dem Titel "A Novel Isolation Scheme for Implementation in Very High Density AMG EPROM and FLASH EEPROM Arrays", Microelectronic Engineering, Bd. 19, Seiten 253-6 (1992) beschrieben. Die darin beschriebenen EPROM-Isolationszellen sind Vorrichtungen mit schwebendem Steueranschluß innerhalb der Anordnung. Die Programmierfolge bestimmt, ob eine gegebene Zelle zu einer Speicherzelle oder einer Isolationszelle wird. Dieses Verfahren verwendet die in dem Flash-Schaltkreis schon zur Verfügung stehende hohe Programmierspannung. Wie im Falle der Feldschirmisolation benötigt die EPROM-Isolationsstruktur in der Anordnung oberhalb des Substrats Platz. Außerdem sorgt die Isolati onszelle nur in einer Richtung für eine Isolation. Die LOCOS-Isolation muß auch verwendet werden, um für eine Isolation in der senkrechten Richtung zu sorgen, damit eine zweidimensionale Isolation erzielt wird.
  • Die US-A-5 111 257 beschreibt eine Isolationsstruktur für Halbleitervorrichtungen gemäß dem Oberbegriff des Patentanspruchs 1, wobei zusätzlich der Graben mit einem Isoliermaterial ausgekleidet ist und zumindest teilweise mit Polysilizium gefüllt ist. Das Polysilizium ist elektrisch aufladbar, liegt jedoch auf Nullpotential, so daß Ladungen auf dem Polysilizium durch ein externes elektrisches Feld influenziert werden können.
  • Die US-A-5 248 894, US-A-5 202 279 und US-A-4 470 062 zeigen jeweils Grabenisolationsstrukturen mit Polysiliziumfüllung.
  • JP 3-257873 (A), JP 3-233974 (A), JP 3-270175 (A) und JP 60-194573 (A) beschreiben EPROM-Strukturen mit schwebenden Polysilzium-Gates, die Elemente von Speicherzellen sind.
  • Eine Grabenisolierung ist beispielsweise aus der US 5 291 047 bekannt.
  • Die vorliegende Erfindung befaßt sich mit der Minimierung oder Eliminierung der Nachteile von LOCOS-, Graben- und Feldschirm-Isolationsstrukturen, die im Stand der Technik zur Zeit für Zellabstände von etwa 0,35 μm oder weniger verwendet werden.
    •
  • Es ist daher eine Hauptaufgabe der vorliegenden Erfindung, eine Isolationsstruktur und ein Verfahren für deren Bildung bereitzustellen, welche die Zellen bei sehr kleinem Zellabstand wirkungsvoll isoliert, um eine Integration mit hoher Dichte von IC-Chips zu ermöglichen.
  • Eine weitere Aufgabe ist es, die Vorteile der Feldisolation und Grabenisolation in einer einzigen Isolationsstruktur zu kombinieren, um eine wirkungsvolle Isolation zwischen Zellen bei sehr kleinem Zellabstand bereitzustellen.
  • Eine weitere Aufgabe ist es, eine Isolationsstruktur bereitzustellen, welche Zellen mit einer Feldbreite oder einem Abstand der aktiven Fläche von etwa 0,1 bis 0,25 μm wirkungsvoll isoliert.
  • Eine weitere Aufgabe ist es, eine zweidimensionale Isolation in der Speicherzellenanordnung bereitzustellen.
  • Eine weitere Aufgabe ist es, eine Feldisolationsstruktur bereitzustellen, die nur eine periodische Aufladung erfordert, um ihre Isolationseigenschaften beizubehalten.
  • Die obigen Aufgaben werden durch eine Isolationsstruktur für Halbleiter-Speichervorrichtungen gemäß Anspruch 1 und durch ein Verfahren zum Bilden einer Isolationsstruktur gemäß Anspruch 9 gelöst.
  • Halbleiterspeichervorrichtungen, die einen in dem Substrat gebildeten Graben aufweisen. Der Graben ist mit isolierendem Material beschichtet und mit Polysilizium gefüllt. Es wird dann eine elektrische Ladung in das Polysilizium eingeleitet. Diese Isolationsstruktur kann sich zwischen den Speicherzellen in der Anordnung befinden und somit für eine wirkungsvolle Isolation zwischen den Zellen bei sehr kleinem Abstand sorgen, indem man die Eigenschaften der Graben- und Feldisolation kombiniert Der Graben muß bei der vorliegenden Erfindung nicht so tief oder so breit sein wie der bei der herkömmlichen Grabenisolation benötigte, da die physikalische Isolation des Grabens durch die Feldisolation des geladenen Polysiliziums erhöht wird. Im Gegensatz zur herkömmlichen Feldisolation, bei der die Abschirmelektrode oberhalb des Substrats in der Anordnungsfläche der Vorrichtung Platz benötigt, wird der Abschirmelektrode-Bestandteil in dem Substrat eingebettet, wodurch für eine wirkungsvolle Isolation bei sehr kleinem Zellabstand gesorgt wird.
  • Unter einem anderen Gesichtspunkt der Erfindung wird die elektrische Ladung in das Polysilizium mit Hilfe der Wortleitungen der Speicherzellenanordnung eingeleitet. Bei diesem Gesichtspunkt der Erfindung wird die Oberfläche des Polysiliziums in dem Graben im wesentlichen mit dem Oberteil des Grabens koplanar gemacht und mit einem isolierenden Material überdeckt, um einen schwebenden Steueranschluß zu bilden. Eine Schicht aus Polysilizium überdeckt die isolierende Schicht oberhalb des schwebenden Steueranschlusses. Die Schicht aus Polysilizium ist üblicherweise eine Wortleitung in einer Speicherzellenanordnung mit einer Vielzahl von Wortleitungen und einer Vielzahl von Bitleitungen, die vorwiegend senkrecht zueinander über dem Substrat angeordnet sind. Es wird eine elektrische Ladung in den schwebenden Steueranschluß (floating gate) eingeleitet, indem man eine Ladespannung an die Wortleitung anlegt, wodurch Fowler-Nordheim-Ströme in dem Substrat zum Laden des schwebenden Steueranschlusses erzeugt werden. Die Ladespannung kann dann entfernt und die Wortleitung in der Betriebsschaltung des IC-Chips verwendet werden. Die Ladespannung muß nur periodisch angelegt werden, wenn die Ladung des schwebenden Steueranschlusses unter einen Pegel abfällt, bei dem eine wirkungsvolle Isolation nicht mehr beibehalten werden kann.
  • Die Isolationsstruktur der vorliegenden Erfindung ist üblicherweise zwischen benachbarten Zellen in der Anordnung unterhalb und zwischen überlappenden Mehrfach-Wortleitungen angeordnet. Eine zweidimensionale Isolierung kann erreicht werden, indem man den Graben ausdehnt, daß er jedes Paar von Speicherzellen umgibt, die sich einen gemeinsamen Bitleitung-Kontakt teilen.
    •
  • Weitere Vorteile und Anwendungsmöglichkeiten der Erfindung ergeben sich für den Fachmann aus der folgenden ausführlichen Beschreibung anhand der bevorzugten Ausführungsbeispiele der Erfindung, wobei die bestmögliche Art der Ausführung der Erfindung aufgezeigt wird. Wie man erkennt, kann die Erfindung andere und unterschiedliche Ausführungsbeispiele hervorbringen und in anderen Anwendungen verwendet werden, und ihre verschiedenen Einzelheiten können in verschiedener Hinsicht auf naheliegende Weise abgewandelt werden, ohne daß man den Bereich der Erfindung verläßt. Somit sind die Zeichnung und die Beschreibung als eine nicht einschränkend aufzufassende Veranschaulichung zu betrachten.
  • 1 ist eine Grundrißansicht eines Abschnitts einer DRAM-Speicherzellenanordnung, die ein Ausführungsbeispiel der Erfindung veranschaulicht.
  • 2A ist eine Querschnittansicht entlang der Linie A-A in 1, welche die Erfindung in einem Stapelkondensator-DRAM veranschaulicht.
  • 2B ist ein Querschnitt entlang der Linie B-B in 1.
  • 3 ist eine partielle Querschnittansicht entlang der Linie A-A in 1, welche die Erfindung in einem Containerzellenkondensator-DRAM veranschaulicht.
  • 4 ist ein Blockdiagramm, das einen Gesichtspunkt der Erfindung veranschaulicht.
  • 5A bis 5F sind Querschnittansichten, welche die Schritte zur Bildung einer Speicherzelle eines DRAM veranschaulichen, das die vorliegende Erfindung enthält.
  • 1 ist eine Grundriß-/Draufsicht eines Abschnitts einer DRAM-IC-Chip-Speicherzellenanordnung.
  • 2A und 2B sind Querschnitte eines Abschnitts der Speicherzellenanordnung entlang der Linien A-A bzw. B-B in 1. 2A zeigt Speicherzellen 10 und 12 sowie einen Bitleitung-Kontakt 18, der den Speicherzellen 10 und 12 gemeinsam angehört oder von ihnen geteilt wird. In 1, 2A und 2B umfaßt die Speicherzellenanordnung Wortleitungen 20a, 20b, 20c und 20d, die sich oberhalb des Substrats 22 befinden und sich in Zeilenrichtung erstrecken, und Bitleitungen 24a, 24b und 24c, die sich oberhalb befinden und sich in der Spaltenrichtung erstrecken, die im allgemeinen senkrecht zu den Wortleitungen 20a, 20b, 20c und 20d ist. Die Speicherzellen 10 und 12 weisen Zugriffstransistoren 26 und Kondensatoren 28 auf. Eine Isolationsstruktur 30 umgibt die Speicherzellen 12 und ihren gemeinsamen Bitleitung-Kontakt 18.
  • Bereiche 32 und 34 mit eindiffundierten Fremdatomen sind auf der Oberfläche des Substrats 22 an beiden Seiten der Steuerelektroden 36 (Wortleitungen 20a und 20d) der Zugriffstransistoren 26 ausgebildet. Steueranschluß-Isolationsschichten 38, die vorzugsweise aus Siliziumdioxid beste hen, sind zwischen den Steueranschluß-Elektroden 36 (Gate-Elektroden) und dem Substrat 22 angeordnet. Die Steueranschluß-Elektroden 36, die Steueranschluß-Isolationsschichten 38 sowie die Bereiche 32 und 34 mit eindiffundierten Fremdatomen bilden die Zugriffstransistoren 26. Untere Elektroden 40 sind an einer Seite über den Steueranschluß-Elektroden 36 mit dazwischen angeordneten ersten Isolationsschichten 42 ausgebildet. Ein mittlerer Abschnitt der unteren Elektroden 40 kontaktiert die Bereiche 32 mit eindiffundierten Fremdatomen. Die andere Seite der unteren Elektroden 40 ist über den Wortleitungen 20b und 20c mit dazwischen angeordneten zweiten Isolationsschichten 44 ausgebildet. Dielektrische Schichten 46 sind über den unteren Elektroden 40 ausgebildet. Obere Elektroden 48 sind über den dielektrischen Schichten 46 ausgebildet. Die unteren Elektroden 40, die dielektrischen Schichten 46 sowie die oberen Elektroden 48 bilden Kondensatoren 28. Die Kondensatoren 28, wie in 2 gezeigt, werden üblicherweise als "Stapel"-Kondensatoren bezeichnet.
  • In einem in 3 gezeigten alternativen Ausführungsbeispiel wird ein Containerzellen-Kondensator 28a verwendet. Der Containerzellen-Kondensator 28a weist untere Elektroden 40a, dielektrische Schichten 46a und obere Elektroden 48a auf, die sich an denselben Stellen wie die entsprechenden Bestandteile der zuvor beschriebenen Stapelkondensatoren befinden. Containterzellen-Kondensatoren 28a unterscheiden sich von Stapelkondensatoren 28 dadurch, daß die Seiten der unteren Elektroden 40a der Containerzellen-Kondensatoren 28a nach oben und im allgemeinen senkrecht zu den Steueranschluß-Elektroden 36 und Wortleitungen 20b und 20c ragen, wohingegen die Seiten der unteren Elektroden 40 bei Stapelkondensatoren 28 im allgemeinen parallel zu den Steueranschluß-Elektroden 36 und den Wortleitungen 20b und 20c sind.
  • In 2A und 2B ist der Graben 50 in der Oberfläche des Substrats 22 unterhalb der ihn überlappenden Wortleitungen 20b und 20c in der Spaltenrichtung und den umgebenden Speicherzellen und ihrem gemeinsamen Bitleitung-Kontakt 18 ausgebildet. Der Graben 50 wird mit einem Grabenüberzug 52 beschichtet und dann mit Polysilizium gefüllt, um den schwebenden Steueranschluß 54 zu bilden. Der Grabenüberzug 52 ist eine dünne Schicht aus isolierendem Material, das üblicherweise aus Siliziumdioxid besteht. Die Oberfläche des schwebenden Steueranschlusses 54 ist im wesentlichen mit der Oberfläche des Substrats 22 koplanar. Eine dritte isolierende Schicht 56 ist zwischen dem schwebenden Steueranschluß 54 sowie den Wortleitungen 20b und 20c angeordnet. Der Graben 50, der Grabenüberzug 52 und der schwebende Steueranschluß 54 bilden eine Isolationsstruktur 30.
  • Im Betrieb wird in 2A eine elektrische Ladung in die schwebenden Steueranschlüsse 54 eingeleitet, indem man eine Ladespannung an eine oder beide Wortleitungen 20b und 20c anlegt, wodurch Fowler-Nordheim-Ströme 58 erzeugt werden, die elektrische Ladungen in den schwebenden Steueranschluß 54 von dem Substrat 22 einleiten. Die in den schwebenden Steueranschluß 54 eingeleiteten Ladungen sind je nach der Dotierung des Siliziumsubstrats 22 und des schwebenden Steueranschlusses 54 aus Polysilizium entweder positiv oder negativ. Der Fowler-Nordheim-Strom wird erzeugt, wenn Elektronen (oder Löcher) durch die relativ dünne Oxidschicht des Grabenüberzugs 52 tunneln.
  • In dem bevorzugten Ausführungsbeispiel und bei einer Feldbreite oder einem Abstand der aktiven Flächen von 0,25 μm ist das Substrat 22 ein p-leitendendes Material mit einem Dotierungsniveau von etwa 3 × 1015 Atomen pro cm3. Der schwebende Steueranschluß 54 ist ein n-leitendes Material mit einem Widerstand von ungefähr 32 Ohm pro Quadrat (ohms per square). Der Grabenüberzug 52 hat eine Dicke von 80 bis 200 Angström und die dritte Isolationsschicht 56 hat eine Dicke von 200 bis 500 Angström. Eine Ladespannung von 9 bis 13 Volt reicht aus, um die gewünschten Fowler-Nordheim-Ströme zu erzeugen, um elektrische Ladungen in den schwebenden Steueranschluß 54 einzuleiten. Die so erzeugten Ströme sind sehr niedrig und können solange wie notwendig aufrechterhalten werden (bis zu 10 Sekunden), um genügend Ladungen in den schwebenden Steueranschluß 54 einzuleiten, um für die erforderliche Isolation zu sorgen. Die spezifische Ladespannung, die entsprechenden Ströme und die Zeitdauer, während der die Ladespannung angelegt wird, hängen von der Tiefe des Grabens 50, der Dicke des Grabenüberzugs 52 und der Steueranschluß-Oxidschicht 56 sowie von dem Zellenabstand ab.
  • Der elektrisch geladene schwebende Steueranschluß 54 sorgt für eine zweidimensionale Isolation zwischen den Zugriffstransistoren 26, indem er einen Stromfluß zwischen den Bereichen 32 mit eindiffundierten Fremdatomen verhindert. Der schwebende Steueranschluß 54 isoliert auch die Bitleitung-Kontakte 18 voneinander, indem er einen Stromfluß zwischen den Bereichen 34 mit eindiffundierten Fremdatomen verhindert. Der Graben 50 bildet eine physikalische Barriere gegenüber einem Stromfluß zwischen den Bereichen 32 mit eindiffundierten Fremdatomen zur weiteren Isolierung der Transistoren 26 und Bitleitung-Kontakte 18. Die Verwendung eines elektrisch geladenen schwebenden Steueranschlusses 54 verringert die Tiefe des Grabens 50, die zur Erzielung einer angemessenen Isolation notwendig ist. Somit kann das Seitenverhältnis des Grabens 50 je nach Bedarf verringert werden, um einen verringerten Zellabstand aufzunehmen, während gleichzeitig eine angemessene Isolation beibehalten wird.
  • Da die anfänglich in den schwebenden Steueranschluß 54 eingeleitete Ladung über die Zeit hinweg dissipiert, enthält die vorliegende Erfindung (siehe 4) eine Erfassungsschaltung 60 zum Erfassen der Ladung des schwebenden Steueranschlusses, eine Urladungsschaltung 62 zum Anlegen einer Ladespannung an die Wortleitung(en) 20b und/oder 20c und eine Umschaltschaltung 64 zum Verbinden der Wortleitung(en) 20b und/oder 20c mit der Urladungsschaltung, wenn die Ladung auf dem schwebenden Steueranschluß 54 unter einen Pegel abfällt, der zur Aufrechterhaltung einer angemessenen Isolation notwendig ist, und zum erneuten Verbinden der Wortleitung(en) 20b und/oder 20c mit einer Betriebsschaltung, wenn die Ladung auf dem schwebenden Steueranschluß 54 größer als ein vorbestimmter Pegel ist.
  • In dem bevorzugten Ausführungsbeispiel ist die Erfassungsschaltung 60 eine herkömmliche Komparator- oder Inverterschaltung, die im Stand der Technik allgemein bekannt ist. Die Erfassungsschaltung 60 ist mit den Bereichen 32 mit eindiffundierten Fremdatomen verbunden, um Ströme zu erfassen, die durch den Zugriffstransistor 26 hindurchtreten.
  • Es wird eine Schwellenspannung an die Steueranschluß-Elektrode 36 gelegt. Wenn der Zugriffstransistor 26 "durchschaltet" und Strom durch den Zugriffstransistor 26 hindurchtritt, erfaßt die Erfassungsschaltung 60 den Strom und setzt dabei den zuvor beschriebenen Ladeprozeß in Gang.
  • Das Laden wird fortgesetzt, bis kein Strom mehr durch den Zugriffstransistor 26 bei der Schwellenspannung hindurchtritt. Das Laden kann während einer festgelegten zusätzlichen Zeit fortgesetzt werden, um die Schwellenspannung nach einem teilweisen Abfall der Ladung auf dem schwebenden Steueranschluß 54 aufrechtzuerhalten. Da die Fläche des schwebenden Steueranschlusses 54 mindestens zweimal so groß wie die Fläche der Wortleitung 20a oder 20b ist, ist die Ladezeit relativ lang (bis zu 10 Sekunden). Doch ist ein Laden nur selten notwendig, so daß die Ladezeit den Betrieb der Vorrichtung nicht umständlich macht. Außerdem kann die oben beschriebene Lecküberprüfung während des Hochfahrens der Vorrichtung durchgeführt werden, um die Auswirkung des Ladens noch weiter zu minimieren.
  • Ein weiterer Gesichtspunkt der Erfindung stellt ein Verfahren zum Herstellen der Isolationsstruktur 30 bereit, wobei das Verfahren in die gesamte Herstellung eines DRAM-IC-Chips, wie es in 5A bis 5F gezeigt ist, integriert werden kann. Der Ablagerungs-, Mustererstellungs- und Ätzschritt, die zur Herstellung eines DRAMs notwendig sind, das die vorliegende Erfindung beinhaltet, sind allesamt herkömmlicher Art und im Stand der Technik bekannt. In 5A wird das Muster des Grabens 50 erstellt, und er wird in das Substrat 22 unter Verwendung herkömmlicher photolithographischer und chemischer Ätztechniken eingeätzt. Der aus Siliziumdioxid bestehende Grabenüberzug 52 wird auf den Oberflächen des Grabens 50 mittels thermischer Oxidation ausgebildet. Der beschichtete Graben wird mittels Gasphasenabscheidung (CVD) mit Polysilizium zumindest bis zur Oberfläche des Substrats 22 gefüllt, um den schwebenden Steueranschluß 54 zu bilden. Falls notwendig, wird der schwebende Steueranschluß 54 rückgeätzt, damit er im wesentlichen mit der Oberfläche des Substrats 22 koplanar ist. Fremdatome werden dann in den schwebenden Steueranschluß 54 ionenimplantiert.
  • In 5B wird eine Steueranschluß-Oxidschicht 66 über der Oberfläche des Substrats 22 gebildet, und eine Polysiliziumschicht 68 wird über der Steueranschluß-Oxidschicht 66 gebildet. Die Steueranschluß-Oxidschicht 66, die üblicherweise mittels thermischer Oxidation gebildet wird, bildet sich über dem Polysilizium im Graben 50 schneller als über dem Siliziumsubstrat 22. Daher kann je nach dem Dotierungspegel des Polysiliziums im Graben 50 die Steueranschluß-Oxidschicht 66 über dem Graben 50 bis zu 25% dicker als über dem verbleibenden Abschnitt des Substrats 22 sein. Die Steueranschluß-Oxid- und Polysilizium-Schichten werden mit Mustern versehen und geätzt, um die Steueranschluß-Elektrode 36 (Wortleitung 20d) des Zugriffstransistors 26 und die Wortleitung 20c auszubilden, wie in 5C gezeigt. Fremdatome werden in die Oberfläche des Substrats 22 implantiert, wobei die Wortleitungen 20c und 20d und die Steueranschluß-Oxidschicht 66 als Masken verwendet werden, um Bereiche 32 und 34 mit eindiffundierten Fremdatomen zu bilden. Eine zweite Oxidschicht 70 wird über dem Substrat 22 gestapelt. Die Oxidschicht 70 wird mit einem Muster versehen und geätzt, um einen eingebetteten Kontaktbereich 72 an dem Bereich 32 mit eindiffundierten Fremdatomen, dem Bitleitung-Kontakt 18 beim Bereich 34 mit eindiffundierten Fremdatomen und Seitenwände 76 neben der Steueranschluß-Elektrode 36 und der Wortleitung 20c zu bilden. Diese sich ergebende Struktur ist in 5D gezeigt.
  • In 5E und 5F ist eine zweite Polysiliziumschicht 78 über dem Substrat 22 gestapelt. Eine zweite Polysiliziumschicht 78 wird mit einem Muster versehen und geätzt, um die untere Elektrode 40 des Kondensators 28 zu bilden. Die untere Elektrode 40 erstreckt sich von einem Bereich oberhalb der Steueranschluß-Elektrode 36 zu einem Bereich oberhalb der Wortleitung 20c, die entlang und in Kontakt mit dem Bereich 32 mit eindiffundierten Fremdatomen verläuft. Eine dielektrische Schicht 46 wird über der unteren Elektrode 40 gebildet. Die dielektrische Schicht 46 besteht aus einem dünnen Nitridfilm, Oxid-Nitrid-Oxid-(ONO)-Film oder einem anderen geeigneten Material. Eine dritte Polysiliziumschicht wird dann über das Substrat 22 gestapelt, mit einem Muster versehen und geätzt, um die obere Elektrode 48 des Kondensators 28 zu bilden. Eine dicke Schicht 82 aus Borphosphor-Silikatglas (BPSG) oder einem anderen geeigneten Isolator wird dann über den freiliegenden oberen Oberflächen der zuvor gebildeten Struktur gebildet. Die dicke BPSG-Schicht 82 wird mit einem Muster versehen und geätzt, um eine Öffnung für einen Metallstab 86 zu bilden.
  • Der Metallstab 86 und die Bitleitung 24b werden unter Verwendung von bekannten Metallabscheidungstechniken gebildet.

Claims (10)

  1. Isolationsstruktur für Halbleitervorrichtungen mit einem Substrat (22) und Elementbildungsbereichen, wobei die Isolationsstruktur (30) einen Graben (50) in dem Substrat (22) zwischen den Elementbildungsbereichen aufweist, welcher die Elementbildungsbereiche elektrisch voneinander isoliert, wobei der Graben (50) mit einem Isoliermaterial (52) ausgekleidet und mit Polysilizium gefüllt ist, wobei das Polysilizium (54) elektrisch geladen ist und einen schwebenden Steueranschluss (54) bildet, und mit einer Ladevorrichtung, welche die elektrische Ladung in den schwebenden Steueranschluss (54) einleitet, versehen ist, wobei die Ladevorrichtung aufweist: eine Erfassungsschaltung (60), welche die Ladung auf dem schwebenden Steueranschluss (54) erfasst; eine Urladungsschaltung (62), welche das Anlegen einer Ladespannung an die Schicht aus Polysilizium ermöglicht; und eine Umschaltschaltung (64), welche die Schicht aus Polysilizium mit der Urladungsschaltung (62) verbindet, wenn die Ladung auf dem schwebenden Steueranschluss (54) gleich oder weniger als ein vorbestimmter Pegel ist.
  2. Isolationsstruktur nach Anspruch 1, welche aufweist: eine zweite isolierende Schicht (44), welche die Oberfläche des schwebenden Steueranschlusses (54) und zumindest einen Abschnitt des Substrats (22) bedeckt; eine Schicht aus Polysilizium, welche zumindest einen Abschnitt der zweiten isolierenden Schicht (44) über dem schwebenden Steueranschluss (54) bedeckt.
  3. Isolationsstruktur nach Anspruch 2, bei der die Schicht aus Polysilizium eine Wortleitung in einer Speicherzellenanordnung ist, die eine Anzahl von Wortleitungen (20a, 20b, 20c, 20d) und eine Anzahl von Bitleitungen (24a, 24b, 24c) hat, die relativ zueinander über dem Substrat (22) angeordnet sind.
  4. Isolationsstruktur nach Anspruch 2, bei der die Umschaltschaltung (64) die Wortleitungen mit der Urladungsschaltung (62) verbindet, wenn die Ladung auf den schwebenden Steueranschlüssen (54) gleich oder weniger als der vorbestimmte Pegel ist, und die Wortleitungen (20b, 20c) mit einer Betriebsschaltung verbindet, wenn die Ladung auf dem schwebenden Steueranschluss (54) größer als der vorbestimmte Pegel ist.
  5. Isolationsstruktur nach Anspruch 1, wobei der Graben (50) die Elementbildungsbereiche umgibt.
  6. Halbleitervorrichtung mit einer Isolationsstruktur nach Anspruch 1 und mit einer Anzahl von Wortleitungen (20a, 20b, 20c, 20d), die parallel zueinander angeordnet sind und sich in einer Zeilenrichtung über dem Substrat (22) erstrecken; einer Anzahl von Bitleitungen (24a, 24b, 24c), die parallel zueinander angeordnet sind und sich in einer Spaltenrichtung im wesentlichen senkrecht zu und über den Wortleitungen (20a,20b,20c,20d) erstrecken, wobei der Graben der Isolationsstruktur (30) unterhalb von und zwischen mehreren Wortleitungen (20a,20b,20c,20d) in der Spaltenrichtung angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 6, welche aufweist: eine Anordnung von Speicherzellen, wobei jede Speicherzelle einen Transistor (26) und einen Kondensator (28) aufweist; wobei jeder Transistor (26) eine Steueranschluss-Elektrode (36) auf einem Steueranschluss-Isolator (38) hat, wobei die Steueranschluss-Elektrode (36) einen Abschnitt einer ersten Wortleitung (20a) aufweist, die sich zwischen der Isolationsstruktur (30) und einem Bitleitung-Kontakt (18) befindet, sowie einen Source-Bereich und einen Drain-Bereich hat, die in der Oberfläche des Substrats (22) beiderseits der Steueranschluss-Elektrode (36) gebildet sind, wobei der eine Bereich (34) mit dem Bitleitung-Kontakt (18) verbunden ist und der andere Bereich (32) an die Isolationsstruktur angrenzt; wobei jeder Kondensator (28) eine untere Elektrode (40) hat, die mit einem der Bereiche (32) verbunden ist, der neben der Isolationsstruktur (30) liegt und eine zweite Wortleitung (20a,20b) bedeckt, die sich über einer Seite der Isolationsstruktur (30) befindet und die Steueranschluss-Elektrode (36) bedeckt, sowie eine zwischen der unteren Elektrode (40) und der zweiten Wortleitung (20a,20b) angeordnete isolierende Schicht (44), eine zwischen der unteren Elektrode (40) und der Steueranschluss-Elektrode (36) angeordnete isolierende Schicht (42), eine obere Elektrode (48) über der unteren Elektrode (40) und eine zwischen der oberen Elektrode (48) und der unteren Elektrode (40) angeordnete dielektrische Zellenschicht (46) hat; und wobei die Isolationsstruktur (30), die sich unterhalb und zwischen den zweiten Wortleitungen (20a,20b) in benachbarten Speicherzellen befindet, für eine elektrische Isolation zwischen den benachbarten Speicherzellen sorgt.
  8. Halbleitervorrichtung nach Anspruch 7, bei der die Isolationsstruktur (30) zumindest zwei Speicherzellen umgibt, die sich einen dazwischenliegenden Bitleitung-Kontakt (18) teilen.
  9. Verfahren zum Bilden einer Isolationsstruktur, welches die folgenden Schritte aufweist: Ausbilden eines Grabens (50) in einem Substrat (22) zwischen Elementbildungsbereichen des Substrats (22); Beschichten des Grabens (50) mit isolierendem Material (52); Auffüllen des beschichteten Grabens (50) mit Polysilizium und Bilden eines schwebenden Steueranschlusses (54); Ausbilden einer Einrichtung zum Einleiten einer elektrischen Ladung in den schwebenden Steueranschluss (54).
  10. Verfahren zum Bilden einer Isolationsstruktur nach Anspruch 9, welches die folgenden Schritte aufweist: Bedecken der Oberfläche des schwebenden Steueranschlusses (54) und zumindest eines Abschnitts des Substrats (22) mit einer Schicht (44) aus isolierendem Material; und Bedecken zumindest eines Abschnitts der Schicht aus isolierendem Material über dem schwebenden Steueranschluss (54) mit einer Schicht aus Polysilizium; und Anlegen einer Ladespannung an die Schicht aus Polysilizium.
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