DE19520987A1

DE19520987A1 - Verfahren zur Terminierung des Trellis bei rekursiven systematischen Faltungscodes

Info

Publication number: DE19520987A1
Application number: DE1995120987
Authority: DE
Inventors: Joachim Prof Hagenauer; Frank Burkert
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 1995-06-08
Filing date: 1995-06-08
Publication date: 1996-12-12

Description

Die Erfindung betrifft ein Verfahren zur Terminierung des Trellis bei rekursiven systematischen Faltungscodes und einen geeigneten Coder zur Durchführung des Verfahrens.

Zur Datensicherung werden unterschiedliche Codierungsverfah ren verwendet. Bei diesen Verfahren werden von den zu über tragenden Informationsbits Kontrollbits abgeleitet, die eben falls übertragen werden. Mit Hilfe dieser Kontrollbits ist es empfangsseitig möglich, gefälschte Informationsbits zu erken nen und zu korrigieren.

Bei Faltungscodes wurden sogenannte Tail-biting-Verfahren entwickelt, um für die letzten zu codierenden Informations bits den ohne Zusatzmaßnahmen geringer werdenden Fehlerschutz zu erhöhen. Dieses Verfahren ist in IEEE Trans. on Comm., vol. COM-34, no.2, 1986 von H.H. Ma, J.K. Wolf, "On Tail Biting convolutional codes" angegeben.

Die bekannten Tail-biting-Verfahren für nicht rekursive Faltungscodes lassen sich jedoch nicht auf rekursive systema tische Faltungscodes übertragen. Diese Codegruppe ist jedoch aufgrund ihrer Eigenschaften besonders als Komponentencodes für Mehrkomponentencodes, die sogenannten "Turbo-Codes", von außerordentlicher Bedeutung. Diese Codegruppe ist in den folgenden Literaturstellen ausführlich beschrieben:

- C. Berrou, "Near Shannon limit error-correcting and deco ding: Turbo-Codes (1)", Proc. ICC′93, May 1993;
- Demande de brêvet europ´en, N. de publication: 0 511 141 Al, Inventeur: C.Berrou, "Proc´d´ de codage correcteur d′erreurs á moins deux codages convolutifs syst´matiques en parallèle, proc´d´ de d´codage it´ratif, module de d´codage et d´codeur correspondants"
- J. Hagenauer et al, "Iterative ("Turbo") decoding of systematic convolutional codes with MAP and SOVA algorithms", ITG Fachtagung "Codierung", München, Okt. 1994
- J. Hagenauer, L. Papke, "Decoding "Turbo"-Codes with the Soft Output Viterbi Algorithm (SOVA)", 1994 International Symposium on information theory, Trondheim, 1994.

Aus IEEE, Globecom 1994, Seite 1298 bis 1303, Robertson:
"Illuminating the Structure of code and decoder of parallel concatenated recursive systematic (Turbo) codes" ist die "Trellis Termination" auch für rekursive Codes beschrieben, jedoch ohne eine Realisation anzugeben.

Beim "Zero Tail-Verfahren" wird einem Coder für einen nicht rekursiven Faltungscode nach der Codierung der Informations bits eine Sequenz von Zusatzbits zugeführt, die ihn in den gewünschten Sollzustand zwingt, d. h. das Trellis wird termi niert. Dieser Umstand wird vom Decoder mitbewertet, so daß der Fehlerschutz für die letzten Informationsbits eines Datenblockes erhöht wird.

Aufgabe der Erfindung ist es, ein einfach zu realisierendes Verfahren zur Terminierung des Trellis bei rekursiven syste matischen Faltungscodes anzugeben. Außerdem ist ein geeigneter Coder anzugeben.

Diese Aufgabe wird durch das in Anspruch 1 angegebene Verfah ren gelöst.

In einem unabhängigen Anspruch wird ein geeigneter Coder beschrieben.

Vorteilhafte Weiterbildungen des Verfahrens und des Coders sind in den abhängigen Ansprüchen angegeben.

Besonders einfach wird das Verfahren, wenn im Sollzustand alle Speicherstufen des Coders dieselbe Information, die log. Null oder die log. Eins aufweisen. Dieser Zustand kann mit der Anfangszustand zu Beginn der Codierung eines Datenblocks übereinstimmen.

Die Terminierung wird besonders einfach, wenn aus den Zustän den des Coder-Gedächtnisses, z. B. von Speicherstufen, jeweils das nächste dem Coder zuzuführende Zusatzbit der Terminie rungssequenz errechnet wird.

Bei der Realisation eines Turbocodes kann die Terminierung des Trellis bei einem Komponentencoder bei mehreren, aber auch bei allen Komponentencodern durchgeführt werden.

Das erfindungsgemäße Verfahren soll anhand von Ausführungs beispielen näher beschrieben werden.

Es zeigen:

Fig. 1 einen Coder für einen rekursiven systematischen Code mit Terminator,

Fig. 2 zeigt ein Prinzipschaltbild zur Realisierung von Mehrkomponentencodes (Turbo-Codes) mit Terminator,

Fig. 3 zeigt eine erste Variante zur Realisierung von Mehrkomponentencodes (Turbo-Codes) mit Terminator und

Fig. 4 zeigt eine weitere Variante zur Realisierung von Mehrkomponentencodes (Turbo-Codes) mit Terminator.

In Fig. 1 ist ein Coder für einen rekursiven systematischen Code mit zwei binären Speicherstufen K1, K2 sowie zwei Modulo-2-Addierern H1 und H2 dargestellt. Über einen Daten eingang 1 und einen Umschalter SW gelangt jeweils eine Infor mationssequenz I = I₁, I₂, . . . I_L bitweise zum Informations ausgang 2 und gleichzeitig zu einem Eingang des ersten Modulo-2-Addierers H1, dem außerdem die in den Speicherstufen K1, K2, dem Coder-Gedächtnis, vorliegenden Bits zugeführt werden. Das Ergebnis der Modulo-2-Addition wird dem Datenein gang der ersten Speicherstufe K1 zugeführt. Durch eine weite re Modulo-2-Addition der Modulo-2-Summe am Ausgang des ersten Modulo-2-Addierers H1 und der am Ausgang der zweiten Spei cherstufe K2 anliegenden Information werden Kontrollbits P generiert und am Kontrollausgang 3 abgegeben. Die an den Aus gängen 2 und 3 anliegenden Codesymbole (Bits) werden in der Regel bitweise verschachtelt ausgesendet. Der Coder arbeitet in bekannter Weise mit einem Bittaktsignal, das in diesem Prinzipschaltbild nicht dargestellt ist.

Nachdem die Information eines Datenblockes codiert ist, besteht das Problem nun darin, das Coder-Gedächtnis, die M in den Speicherstufen K1 und K2 gespeicherten Daten, insgesamt sind bei binären Speichern 2 ^M verschiedene Variationen mög lich, so zu verändern, daß eine bestimmte Sollzustand, bei spielsweise die Anfangszustand "log. Null" für alle Speicher stufen, beim Beginn der Codierung erreicht wird. Dies wird durch einen Terminator TR erreicht, der aufgrund der gespei cherten Information eine Terminierungssequenz Z = Z₁, Z₂ der Länge M = 2 Bits - entsprechend der Anzahl der Speicherstufen K1, K2 des Coders - erzeugt, die in Kombination mit den rückge führten Bits alle Speicherstufen in den Zustand log. Null bringt.

Die Terminierungssequenz kann aus den gespeicherten Bits errechnet werden, die bei einer Modulo-2-Addition zu Null ergänzt werden. Die Terminierungssequenz kann aber auch bei spielsweise aus einem ROM komplett aufgerufen werden. Nach der Terminierungsfolge wird die nächste Informations sequenz codiert.

Die ursprüngliche Coderate (Transferrate)

wird nunmehr zu:

mit L = Anzahl der Informationsbits je Informationssequenz und M = Länge der Terminierungssequenz bzw. Anzahl der Spei cherstufen.

Allgemein gilt:

mit 1/N = Coderate ohne Termination.

Die durch die Terminierung etwas geringer gewordene Coderate läßt sich, falls nötig, durch als Punktierung bezeichnete Selektion von Codesymbolen aus der ausgegebenen Codefolge ausgleichen.

Der Decoder weist eine dem Coder verwandte Struktur auf. Der Decodierungsalgorithmus erfolgt entsprechend einem Trellis diagramm, wie es beispielsweise in "Digital Communication", 2nd Edition von John G. Proakis, McGraw-Hill, Inc. auf Seite 447 dargestellt ist.

Da die Codierung nicht mit dem letzten Informationsbits abge brochen, sondern um die Terminierungssequenz verlängert wird, wobei selbstverständlich auch der Decodierer den Sollzustand des Coders kennt, wird der Fehlerschutz für die letzten Informationsbits vergrößert.

In Fig. 2 ist ein Schema zur "Turbo-Codierung" angegeben, bei dem mehrere Komponentencoder COD1 bis CODn vorgesehen sind. Aus der in der Beschreibungseinleitung angegebenen Ver öffentlichung und der Europäischen Patentanmeldung von C. Berrou ist dieses Verfahren beschrieben.

Über den Dateneingang 1 werden die Informationssequenz I über einen ersten (nicht unbedingt erforderlichen) Inter leaver IV1 einem ersten Coder COD1 zugeführt. Der Interleaver hat die Aufgabe, die Informationsbits zu verwürfeln. Der Coder COD1 weist entsprechend dem Coder in Fig. 1 einen Umschalter SW1 und einen Terminator TR1 auf.

An den Ausgängen des ersten Coders COD1 werden Codefolgen X₁ = I₁, Z₁, P _1,1, . . ., P _1,K1 von Bits der Informations sequenz(en) I und der Terminierungssequenz(en) Z sowie Kon trollsequenz(en) P _1,K1 ausgegeben. An den Informationsausgang 2 (oder die Informationsausgänge) des ersten Coders sind über weitere Interleaver IV2 bis IVn weitere Coder COD2 bis CODn angeschaltet, die wiederum Code folgen X₂ = I₂, Z₂, . . ., P _2,K2 bis X _n abgeben. Da durch den ersten Coder COD1 durch die Terminierungssequenz eine längere Codefolge X₁ = I₁, Z₁, . . . P _1,K1 insbesondere eine längere "Informationssequenz" I₁, Z₁, entsteht, wird die Größe der an den Informationsausgang 2 angeschalteten Interleaver jetzt von der Anzahl L der ursprünglichen Infor mationssequenz und von der Länge M_COD1 der Terminierungs sequenz, insgesamt also durch L + M_COD1, bestimmt.

Die Bits der Terminierungssequenz Z₁ können mit den Informa tionsbits verwürfelt werden oder nach dem jeweiligen Verwür feln der Informationssequenz den weiteren Codern COD2, . . ., CODn zugeführt werden.

Bei der Version nach Fig. 2 erfolgt die Terminierung des Trellis nur beim ersten Coder COD1. Sie kann aber auch bei den weiteren Komponentencodern COD2 bis CODn erfolgen, wodurch aber die Coderate weiter sinkt.

Durch Selektion von ausgegebenen Codesymbole in einer Aus wahlschaltung SE wird die (bei der gewählten schematischen Darstellung) zunächst vervielfachte Datenrate reduziert, wo bei in der Regel die Informationsbits I₁, I₂, . . . und die Zu satzbits der Terminierungsfolge nur einmal übertragen werden.

Häufig wird durch Multiplexen eine serielle Codefolge X _s erzeugt wird.

Empfangsseitig werden selbstverständlich sowohl bei der Ver wendung eines Coders als auch von mehreren Komponentencodern nach der Decodierung die wahrscheinlicheren Codesymbole für die ursprünglichen Informationssequenz I ausgegeben.

Die in der Regel in mehreren Durchgängen erfolgende Decodie rung ist in den Veröffentlichungen von Berrou beschrieben.

In Fig. 3 ist eine Variante zur Erzeugung eines "Turbo- Codes" mit kaskadenmäßig angeordneten Komponentencodern dar gestellt. An den "Informationsausgang" des ersten Coders COD1 ist wieder über den zugeordneten Interleaver IV2 der zweite Komponentencoder COD2 angeschaltet. In derselben Weise sind auch die weiteren Coder COD3, . . ., CODn wiederum mit dem Aus gang des vorhergehenden Coders verbunden.

Die weiteren Coder COD2 und COD3 können ebenfalls Terminato ren enthalten. Dabei ist aber zu beachten, daß die Länge der ausgegebenen Codefolgen X₂, X₃₀, X _n0 dann mit jedem weite ren Coder zunimmt.

In Fig. 4 ist eine andere Variante zur Erzeugung eines "Turbo-Codes" dargestellt. Mehrere Codierer COD1 bis CODn sind über zugeordnete Interleaver IV1 bis IVn an den Daten eingang 1 angeschaltet, dem die zu codierende Informations sequenz I zugeführt wird. Durch die Interleaver werden unterschiedliche Informationsfolgen I₁ bis I_n erzeugt, so daß die von den jeweils einen eigenen Terminator TR1 bis TRn auf weisenden Codern ausgegebenen Codefolgen X₁, X₂, . . . X _n ebenfalls unterschiedlich sind.

Auch hier kann die durch die Terminierungssequenzen verrin gerte Coderate, falls nötig, durch weitergehende Selektion Codesymbolen der ausgegebenen Codefolgen ausgeglichen werden.

Claims

1. Verfahren zur Terminierung des Trellis bei rekursiven systematischen Faltungscodes,
bei dem nach Codierung einer Informationssequenz (I) in einem Coder (COD) diesem eine vom Zustand seines Gedächtnisses (K1, K2) abhängige Terminierungssequenz (Z) erzeugt wird, die dem Codereingang zugeführt wird und dessen Gedächtnis (K1, K2) in einem bestimmten Sollzustand bringt, und bei dem
die Terminierungssequenz (Z) und die zusätzlich erzeugten Kontrollbits ebenfalls übertragen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Sollzustand des Coder-Gedächtnisses (K1, K2) derart eingestellt wird, daß sie mit dem Anfangszustand des Coder- Gedächtnisses zu Beginn der Codierung der Informationssequenz (I) übereinstimmt.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Anfangszustand des Coder-Gedächtnisses (K1, K2) der Zustand "log. Null" oder "log. Eins" für alle Speicherstufen (K1, K2) eingestellt wird.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jeweils das nächste dem Coder zugeführte Bit der Termi nierungssequenz (Z) aus den Zuständen des Coder-Gedächtnis ses (K1, K2) errechnet wird.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Informationssequenzen (I) gleicher Länge (L) übertragen werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mehrere rekursive systematische Faltungscodes als Kompo nentencodes für eine Turbo-Codierung erzeugt werden.

7. Verfahren nach einem der-vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß ein erster Komponentencode (X₁) in einem ersten Coder (COD1) erzeugt wird,
daß eine Terminierung des Trellis durch eine Terminierungs sequenz (Z₁) in diesem Coder (COD1) erfolgt,
daß aus der Informationssequenz (I₁) und der anschließenden Terminierungssequenz (Z₁) nach dem Interleaven dieser Folgen unter Verwendung weiterer Komponentencoder (COD2) mindestens eine weiter Codefolge (X₁, . . . X _n) generiert wird.

8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Coderate der zu übertragenden Codesymbole durch Selektion von erzeugten Codesymbolen erhöht wird.

9. Coder zur Erzeugung eines rekursiven systematischen Codes, dadurch gekennzeichnet, daß ein Terminator (TR) vorgesehen ist, der nach Codierung einer Informationssequenz (I) eine vom Zustand des Coder- Gedächtnisses (K1, K2) abhängige Terminierungssequenz (Z) erzeugt, die dem Codereingang zugeführt wird und das Coder- Gedächtnis (K1, K2) in einen bestimmten Sollzustand (z. B. log.0, log.1) bringt.

10. Coder nach Anspruch 10, dadurch gekennzeichnet, daß er (COD1) und mindestens ein weiterer Coder (COD2, . . . CODn) zur Erzeugung von rekursiven systematischen Komponentencodes eines Turbo-Codes vorgesehen sind.

11. Coder nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß an seinem Informationsausgang (2) über Interleaver (IV2, . . . IVn) die weiteren Coder (COD2, . . . CODn) angeschaltet sind.

12. Coder nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die weiteren Coder (COD2, . . . CODn) kaskadenmäßig jeweils über einen zugeordneten Interleaver (IV2, . . . IVn) an den Informationsausgang (2, . . .) des vorhergehenden Coders angeschaltet sind.