DE112010000880T5 - Gestapelte Halbleiterbauelemente einschliesslich eines Master-Bauelements - Google Patents

Gestapelte Halbleiterbauelemente einschliesslich eines Master-Bauelements Download PDF

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

Es wird ein Stapel offenbart, der nichtflüchtige Speicherbauelemente enthält. Eines der nichtflüchtigen Speicherbauelemente im Stapel ist ein Master-Bauelement und das verbleibende Bauelement oder die verbleibenden Bauelemente ist(sind) ein Slave-Bauelement(e).

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht das Prioritätsvorrecht der Vorläufigen US-Patentameldung Serien-Nr. 61/154,910, eingereicht am 24. Februar 2009, und der US-Patentanmeldung Serien-Nr. 12/429,310, eingereicht am 24. April 2009, die hier durch Bezugnahme in ihrer Gesamtheit einbezogen sind.
  • ALLGEMEINER STAND DER TECHNIK
  • Heutzutage enthalten viele elektronische Geräte Speichersysteme zum Speichern von Informationen. Einige Speichersysteme speichern zum Beispiel digitalisierte Audio- oder Videoinformationen zum Abspielen durch einen entsprechenden Media-Player. Andere Speichersysteme speichern zum Beispiel Software und zugehörige Informationen, um verschiedene Typen von Verarbeitungsfunktionen auszuführen. Verschiedene Typen von Speichersystemen, wie z. B. die Dynamischen Speichersysteme mit wahlfreiem Zugriff (Dynamic Random Access Memory, DRAM) und die Statischen Speichersysteme mit wahlfreiem Zugriff (Static Random Access Memory, SRAM), sind außerdem flüchtige Speichersysteme, in denen die gespeicherten Daten beim Abschalten der Energiezufuhr nicht erhalten bleiben, wohingegen andere Typen von Speichersystemen, wie z. B. die NAND-Flash-Speichersysteme und die NOR-Flash-Speichersysteme, nichtflüchtige Speichersysteme sind, in denen die gespeicherten Daten beim Abschalten der Energiezufuhr erhalten bleiben.
  • Im Zeitverlauf steigen die Erwartungen der Anwender dahingehend, dass die Speichersysteme immer größere Kapazitäten aufweisen, die durch Chips mit immer kleineren Abmessungen bereitgestellt werden. Ein Faktor von geschichtlicher Bedeutung für die Fähigkeit, dieses Ziel zu erreichen, ist die Maßstabsverkleinerung der Verfahrenstechnologie gewesen; es ist jedoch durchaus möglich, dass die Kosten und die Beschränkungen bei diesem Herangehen immer bedenklicher werden könnten. Wird zum Beispiel die Verfahrenstechnologie auf weniger als 50 nm heruntergefahren, dann stellt es insbesondere wegen der Verschlechterung der Transistorkennwerte und der Zuverlässigkeit, wie z. B. des Haltevermögens und der Lebensdauer, eine außerordentlich große Herausforderung dar, Speicherbauelemente kleinerer Geometrie, insbesondere Flash-Speicher, zu entwickeln. Die Maßstabsverkleinerung der Verfahrenstechnologie bedeutet auch eine gewaltige Investition. Somit besteht wegen der obigen Kosten und Beschränkungen bei der Maßstabsverkleinerung der Verfahrenstechnologie ein Bedarf an einer Erforschung und Entwicklung neuer Wege zur Verwirklichung von Speichersystemen mit immer größeren Kapazitäten.
  • KURZDARSTELLUNG
  • Es ist eine Aufgabe der Erfindung, verbesserte Halbleiterbauelemente bereitzustellen, die zum Stapeln geeignet sind.
  • Gemäß einer Ausbildung der Erfindung wird ein System bereitgestellt, das einen Stapel enthält. Der Stapel enthält einen ersten nichtflüchtigen Speicherchip und einen zweiten nichtflüchtigen Speicherchip. Dem zweiten nichtflüchtigen Speicherchip fehlen mindestens einige nicht zum Kern gehörende Schaltungen, sodass die Größenverringerung des Chips unterstützt wird. Zwischen dem ersten nichtflüchtigen Speicherchip und dem zweiten nichtflüchtigen Speicherchip erstrecken sich mehrere elektrische Bahnen. Die elektrischen Bahnen ermöglichen es, dass der erste nichtflüchtige Speicherchip den zweiten nichtflüchtigen Speicherchip mit Signalen und Spannungen versorgt, die für den Bauelementbetrieb benötigt werden.
  • Entsprechend einer weiteren Ausbildung der Erfindung wird ein Verfahren bereitgestellt, das die Herstellung erster und zweiter nichtflüchtiger Speicherchips beinhaltet, die miteinander kompatibel sind. Die ersten und zweiten nichtflüchtigen Speicherchips werden so hergestellt, dass sie weitgehend ähnliche Kernchipgebiete aufweisen, wobei aber nur der erste nichtflüchtige Speicherchip zusätzliche Chipgebiete aufweist, in denen die Schaltungen angeordnet sind, welche die Funktionalität für die gemeinsame Nutzbarkeit sowohl des ersten als auch des zweiten nichtflüchtigen Speicherchips erbringen. Die Schaltungen der zusätzlichen Chipgebiete sind ausgelegt, Signale und Spannungen zu erzeugen, die für den Bauelementbetrieb sowohl bezüglich des ersten als auch des zweiten nichtflüchtigen Speicherchips benötigt werden.
  • Entsprechend noch einer weiteren Ausgestaltung der Erfindung wird ein Verfahren bereitgestellt, dass das Stapeln von mindestens zwei Halbleiterchips beinhaltet. Einer der Halbleiterchips ist ein Master-Halbleiterbauelement, und ein weiterer der Halbleiterchips ist ein Slave-Halbleiterbauelement. Das Verfahren beinhaltet auch das miteinander Verdrahten der gestapelten Halbleiterchips mittels Silizium-Durchkontaktierungen (Through-Silicon Vias) und das Anschließen der gestapelten Halbleiterchips an eine Packungs-Leiterplatte mittels Flip-Chip und Bumping.
  • Entsprechend noch einer weiteren Ausgestaltung der Erfindung wird ein nichtflüchtiger Speicherchip bereitgestellt, der Kernchipgebiete enthält, die den größten Teil (zum Beispiel mehr als achtzig Prozent oder sogar mehr als neunzig Prozent) des gesamten Chipgebiets des nichtflüchtigen Speicherchips umfassen. In einem zusätzlichen Chipgebiet des nichtflüchtigen Speicherchips sind Schaltungen angeordnet, die ausgelegt sind, Signale und Spannungen von einem weiteren nichtflüchtigen Speicherchip zu empfangen. Die Kernchipgebiete weisen eine stärker miniaturisierte Verfahrenstechnologie verglichen mit dem zusätzlichen Chipgebiet auf.
  • Somit ist ein verbessertes System bereitgestellt worden, das ein oder mehrere Speicherbauelemente enthält.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es wird nun auf die beigefügten Zeichnungen Bezug genommen, die als Beispiel dienen:
  • 1 ist ein Blockdiagramm eines Beispiels für einen Grundriss eines NAND-Flashchips;
  • 2 ist ein Blockdiagramm eines weiteren Beispiels für einen Grundriss eines NAND-Flashchips;
  • 3 ist ein Blockdiagramm noch eines weiteren Beispiels für einen Grundriss eines NAND-Flashchips;
  • 4 ist ein Blockdiagramm eines Grundrisses eines NAND-Flashchips für ein Master-Speicherbauelement gemäß einem Ausführungsbeispiel;
  • 5 ist ein Blockdiagramm eines Grundrisses eines NAND-Flashchips für ein Slave-Speicherbauelement gemäß einem Ausführungsbeispiel;
  • 6 ist ein Blockdiagramm, das ein Master-Speicherbauelement und drei Slave-Speicherbauelemente gemäß einem Ausführungsbeispiel zeigt;
  • 7 zeigt schematisch eine Draufsicht eines Beispiels für einen Stapel, der mit dem in 6 dargestellten Ausführungsbeispiel des Flash-Speichers vereinbar ist;
  • 8 zeigt schematisch eine Querschnittsansicht des Stapelbeispiels, das in 7 dargestellt ist;
  • 9 zeigt schematisch eine Querschnittsansicht, die ähnlich zu der Querschnittsansicht des Beispiels von 8 ist, wobei aber zusätzlich Einzelheiten dazu dargestellt sind, wie eine Vorrichtung, welche die gestapelten Bauelemente umfasst, ferner eine Packung enthalten kann, in der die Flip-Chip- und Bumping-Technik eingesetzt wird;
  • 10 zeigt schematisch eine Querschnittsansicht, die ähnlich zu der Querschnittsansicht des Beispiels von 8 ist, wobei aber zusätzlich Einzelheiten dazu dargestellt sind, wie eine Vorrichtung, die den Stapel (d. h. die gestapelten Bauelemente) umfasst, ferner eine herkömmliche Ball-Grid-Array(BGA)-Packung enthält, die für die Technik des Drahtbondens geeignet ist;
  • 11 ist ein Blockdiagramm eines Grundrisses eines NAND-Flashchips für ein Master-Speicherbauelement gemäß einem alternativen Ausführungsbeispiel;
  • 12 ist ein Blockdiagramm eines Grundrisses eines NAND-Flashchips für ein Slave-Speicherbauelement gemäß einem alternativen Ausführungsbeispiel; und
  • 13 ist ein Blockdiagramm eines Grundrisses eines NAND-Flashchips für ein Slave-Speicherbauelement gemäß einem weiteren alternativen Ausführungsbeispiel.
  • Es können ähnliche oder dieselben Bezugsziffern in unterschiedlichen Figuren verwendet worden sein, um ähnliche beispielhafte Merkmale zu kennzeichnen, die in den Zeichnungen dargestellt sind. Verschiedene Ausführungsbeispiele sind in den Zeichnungen außerdem nicht maßstabsgerecht dargestellt worden. Zum Beispiel können die Abmessungen bestimmter dargestellter Elemente oder Bestandteile wegen der Übersichtlichkeit der Darstellung vergrößert worden sein.
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Obwohl unter dem Begriff ”Gebiet” in anderen Zusammenhängen ein zweidimensional bestimmter Raum verstanden werden kann, wird verständlich sein, dass ein dreidimensional bestimmter Raum (Zone) mit dem Begriff ”Gebiet”, wie er hier verwendet wird, vereinbar ist.
  • 1 ist ein Blockdiagramm eines Beispiels für einen Grundriss eines NAND-Flashchips 100, das eine mögliche Aufteilung der Anordnung der Hauptbestandteile im Chipgebiet eines Flash-Speicherbauelements darstellt. In dem Grundriss 100 erstrecken sich die zwei Zeilendecodierergebiete 110 und 112 zwischen den benachbarten Speicherzellarraygebieten 114 und 116 bzw. 118 und 120. Was die Zeilendecodierergebiete 110 und 112 anbelangt, können die Zeilendecodierer des Flash-Speicherbauelements in diesen Gebieten gefunden werden. Wie Fachpersonen verstehen werden, ist ein Zeilendecodierer ein Bestandteil eines Speicherbauelements, der eine Seite entweder für einen Lese- oder für einen Programmiervorgang auswählt. Im Gegensatz dazu wird für einen herkömmlichen Löschvorgang eher ein Block als eine Seite durch den Zeilendecodierer ausgewählt. Was die Speicherzellarraygebiete 114, 116, 118 und 120 anbelangt, können die Speicherzellarrays des Flash-Speicherbauelements in diesen Gebieten gefunden werden. Wie Fachpersonen verstehen werden, umfasst das Speicherzellarray eines Flash-Speicherbauelements viele (zum Beispiel Millionen) Flash-Speicherzellen, wobei in jeder ein oder mehrere Bits (logische '1'en oder '0'en) gespeichert werden können.
  • Entlang der Ränder in Breitenrichtung des Grundrisses 100 erstrecken sich die Eingabe/Ausgabeflächengebiete 124 und 126, und entlang der Ränder in Längsrichtung des Grundrisses 100 erstrecken sich die Hochspannungserzeugergebiete 130 und 132 sowie das Peripherschaltkreisgebiet 134. Was die Eingabe/Ausgabeflächengebiete 124 und 126 anbelangt, können in diesen Gebieten die Eingabe/Ausgabeflächen des Flash-Speicherbauelements gefunden werden. Wie Fachpersonen gut verstehen werden, laufen verschiedene Signale durch diese Flächen in den Speicherchip hinein oder aus ihm heraus. In Übereinstimmung mit mindestens einem alternativen Beispiel ist auch vorgesehen, dass sich ein Eingabe/Ausgabefeldgebiet ähnlich zu den dargestellten Gebieten entlang der Ränder in Längsrichtung (eines Grundrisses) nächstliegend zum Peripherschaltkreisgebiet erstrecken kann.
  • Was die Hochspannungserzeugergebiete 130 und 132 anbelangt, findet man die Hochspannungserzeuger des Flash-Speicherbauelements, wie zum Beispiel Ladungspumpen, in diesen Gebieten. In einigen Beispielen bedeutet eine ”Hochspannung” eine Spannung höher als eine Betriebsspannung (zum Beispiel eine Spannung höher als Vcc). In einigen Beispielen erzeugen die Hochspannungserzeuger gemeinsam einen Bereich höherer Spannungen.
  • Was das Peripherschaltkreisgebiet 134 anbelangt, befinden sich andere Schaltungen, die für den Bauelementbetrieb wichtig sind, in diesem Gebiet, so zum Beispiel die folgenden:
    • • Eingabe- und Ausgabepufferspeicher für Adressen und Daten
    • • Eingabepufferspeicher für Steuerungs- und Befehlssignale
    • • Zustandsmaschine einschließlich Befehlsdecodierer
    • • Adresszähler
    • • Zeilen- und Spalten-Vordecodierer
    • • Statusregister
  • An dem Peripherschaltkreisgebiet 134 liegen auch die zusätzlichen Schaltkreisgebiete 140 und 142 an. In diesen Gebieten können die Seitenpufferspeicher und die Spaltendecodierer des Flash-Speicherbauelements gefunden werden. Seitenpufferspeicher und Spaltendecodierer sind Bauteile eines Flash-Speicherbauelements, die Funktionen aufweisen, die Fachpersonen gut bekannt sind. Zum Beispiel werden die Eingabedaten der Reihe nach während der Flash-Speicherprogrammierung über einen Spaltendecodierer in einen Seitenpufferspeicher geladen.
  • Fachleute werden anerkennen, dass die Chip-Grundrisse für nichtflüchtige Speicher im Rahmen der Betriebsauflagen und Vorgaben in Abhängigkeit von der Wahl des Entwurfsgestalters variieren können. 2 ist zum Beispiel ein Blockdiagramm eines weiteren Beispiels für einen Grundriss 200 eines NAND-Flashchips, der sich von dem in 1 dargestellten unterscheidet. In dem Grundriss 200 gibt es ein Zeilendecodierergebiet 202, das sich zwischen zwei relativ benachbarten Rändern der Ebenengebiete 214 und 220 erstreckt. Bei einem Vergleich des Grundrisses 200 mit dem Grundriss 100 findet man die folgenden Unterschiede (unvollständige Liste): das Zeilendecodierergebiet 202 erstreckt sich in der Mitte des Grundrisses 200 nach unten; statt zwei räumlich voneinander getrennte Zeilendecodierergebiete aufzuweisen, gibt es nur ein einziges Hochspannungserzeugergebiet 230; die Eingabe/Ausgabeflächengebiete 232 und 234 erstrecken sich entlang eines Grundrissrandes, der am Peripherschaltkreisgebiet 237 anliegt. Als ein Gegensatz zu einigen anderen Gebieten wird angemerkt, dass die zusätzlichen Schaltkreisgebiete 240 und 242 für die Seitenpufferspeicher und die Spaltendecodierer ähnlich zu den Gebieten 140 und 142 angeordnet sind, die in 1 dargestellt sind.
  • 3 ist ein Blockdiagramm noch eines weiteren Beispiels für einen Grundriss 300 eines NAND-Flashchips, der sich von den anderen dargestellten und zuvor beschriebenen unterscheidet. Im Grundriss 300 ist ein erstes Schaltkreisgebiet 310 für Seitenpufferspeicher und Spaltendecodierer mittig zwischen den Gebieten einer ersten Ebene (Ebene 0) angeordnet. Ein zweites Schaltkreisgebiet 312, auch für Seitenpufferspeicher und Spaltendecodierer, ist mittig zwischen den Gebieten einer zweiten Ebene (Ebene 1) angeordnet. Ziemlich ähnlich zum Grundriss 200, der in 2 dargestellt ist, ist ein Eingabe/Ausgabeflächengebiet 320 vorgesehen, das sich entlang eines Grundrissrandes erstreckt, der an das Peripherschaltkreisgebiet angrenzt, und es gibt auch nur ein einziges Hochspannungserzeugergebiet 340.
  • Weitere Einzelheiten zum Grundriss 300 sind in "A 177mm2 32 Gb MLC NAND Flash Memory in 34 nm CMOS" von Zeng et al., ISSCC 2009 Digest of Technical Papers, S. 236–237, zu finden.
  • In Übereinstimmung mit zumindest einigen Ausführungsbeispielen werden die Flash-Speicherbauelemente in einen von zwei möglichen Typen eingeordnet: ein Master-Flashchip und ein Slave-Flashchip. Der Grundriss eines Master-Bauelements kann in vieler Hinsicht ähnlich zu einem Grundriss eines herkömmlichen NAND-Flashspeichers sein, wobei aber ein TSV-Gebiet einbezogen ist. Diesbezüglich ist 4 ein Blockdiagramm eines NAND-Flashchip-Grundrisses 400 gemäß einem Ausführungsbeispiel.
  • In dem dargestellten Grundriss 400 ist ein Silizium-Durchkontaktierungs(TSV)-Gebiet 404 entlang eines Randes in Längsrichtung angrenzend an das Zellarraygebiet 408–411 angeordnet (auf dem Chip oben dargestellt, gegenüber den Eingabe- und Ausgabeflächen 420). Ferner sind die Gebiete 430, 432, 434, 440, 442, 450 und 452 im Layout jeweils ähnlich zu den Gebieten 130, 132, 134, 140, 142, 110, 112, die zuvor beschrieben worden sind (Grundriss 100, dargestellt in 1). In Übereinstimmung mit zumindest einigen Beispielen entspricht der dargestellte Grundriss 400 dem Grundriss eines Master-Speicherbauelements eines Systems, im Gegensatz zu einem Slave-Bauelement.
  • In Übereinstimmung mit einigen Ausführungsbeispielen enthält ein Master-Bauelement einen Adressendecodierer, einen Zeilenvordecodierer und einen Spaltenvordekodierer für das Adressieren der Slave-Bauelemente. Unterschiede zwischen den Master- und Slave-Bauelementen werden klarer ersichtlich aus den Einzelheiten, die nachfolgend in der vorliegenden Offenbarung angegeben werden.
  • Es wird nun auf 5 Bezug genommen. 5 ist ein Blockdiagramm eines NAND-Flashchip-Grundrisses 500 für ein Slave-Speicherbauelement gemäß einem Ausführungsbeispiel. Die Bauelementarchitektur des dargestellten Slave-Bauelementbeispiels enthält ein TSV-Gebiet 504. Im TSV-Gebiet 504 und auch im TSV-Gebiet 404 (4) liegen Signalschnittstellenschaltungen. Signalschnittstellenschaltungen sind zum Beispiel Schaltungen, die das Senden und Empfangen von internen Daten und Steuersignalen, Hochspannungssignalen für das Lesen, Programm- und Löschoperationen und Vcc- sowie Vss-Leistungsversorgungssignalen ermöglichen. Es wird auch ersichtlich, dass die TSV-Gebiete so bezeichnet werden, weil sie geeignet sind, dass sich die TSVs durch sie hindurch erstrecken, um die elektrischen Bahnen zwischen den Chips in einem Stapel bereitzustellen.
  • Noch mit Bezugnahme auf 5 sind die anderen dargestellten Gebiete die NAND-Speicherzellarraygebiete 508–511, die Seitenpufferspeicher- und Spaltendecodierergebiete 540 und 542 sowie die Zeilendecodierergebiete 550 und 552. Diese Gebiete umfassen die Kerngebiete 590 für den NAND-Speicherkern. Verglichen mit den Einrichtungen innerhalb des TSV-Gebiets 504 werden in einigen Beispielen die Kerngebiete 590 durch kleiner dimensionierte Einrichtungen gekennzeichnet (die Verfahrenstechnologie ist zum Beispiel stärker miniaturisiert).
  • 6 ist ein Blockdiagramm, das einen 64 Gb-Flash-Speicher 600 aus vier Bauelementen in Übereinstimmung mit einem Ausführungsbeispiel zeigt und wobei der 64 Gb-Flash-Speicher 600 ein 16 Gb-Master-Bauelement 602 und drei 16 Gb-Slave-Bauelemente 605–607 aufweist. Aus dem Blockdiagramm ist ersichtlich, dass das Master-Bauelement 602 einen Block 610 enthält, der stellvertretend für die Gebiete der Eingabe- und Ausgabeflächen, der Peripherschaltungen und der Hochspannungserzeuger ist; ähnliche Gebiete fehlen jedoch in den Slave-Bauelementen 605–607, was zu einer sehr bedeutenden Verringerung der Chipgröße führt.
  • Mit Bezug auf das oben beschriebene Ausführungsbeispiel mit vier gestapelten Chipelementen gibt es ein 16 Gb-Master-Bauelement und drei 16 Gb-Slave-Bauelemente (d. h. insgesamt 64 Gb Speicherkapazität für alle vier Bauelemente). Das Master-Bauelement 602 adressiert den gesamten 64 Gb-Speicherplatz, 16 Gb im Master-Bauelement 602 und 48 Gb in den Slave-Bauelementen 605–607. Es ist natürlich einzusehen, dass in einigen anderen alternativen Ausführungsbeispielen mehr als vier Chipelemente gestapelt werden, und in anderen alternativen Ausführungsbeispielen können weniger als vier Bauelemente gestapelt werden. Außerdem sind die Ausführungsbeispiele in keiner Weise durch die Speicherkapazitäten der Bauelemente eingeschränkt, und es können alle geeigneten Speicherkapazitäten in Betracht kommen.
  • 7 und 8 zeigen schematisch die Draufsicht bzw. die Querschnittsansicht des 64 GB-Flash-Speichers 600, der in Verbindung mit 6 beschrieben ist. Das Master-Bauelement und die drei Slave-Bauelemente sind mit TSVs verbunden. Die Anzahl der TSVs könnte eine beliebige Anzahl sein (zum Beispiel einige zehn, hundert oder tausend), die eine Fachperson als geeignet für den gegebenen Stapel aus Master- und Slave-Chips ansehen würde. In dem dargestellten Beispiel von 8 sind vier Flash-Bauelemente gestapelt, aber das Stapeln von beliebigen zwei oder mehr nichtflüchtigen Speicherbauelementen wird in Betracht gezogen.
  • 9 zeigt schematisch eine Querschnittsansicht, die ähnlich zu 8 ist, die aber zusätzlich Einzelheiten darstellt, wie der Flash-Speicher 600 in einer Packung liegen kann, in der die Flip-Chip- und Bumping-Technik eingesetzt wird. In dem dargestellten Beispiel sind Bumping-Kugeln 920 zwischen dem Master-Flashchip und einer Packungs-Leiterplatte (PCB) 930 angeordnet. Unter der Packungs-PCB 930 und in Verbindung mit ihr liegen Packungskugeln 940. Obwohl aus Gründen der Einfachheit und Zweckmäßigkeit der Darstellung nur zwei Bahnen dargestellt sind, die sich beide vom Master-Flashchip durch eine Bumping-Kugel, durch die Packungs-PCB und durch eine Packungskugel hindurch erstrecken, ist es verständlich, dass normalerweise viele derartige Bahnen vorliegen werden. Die Flip-Chip- und Bumping-Technik ist Fachpersonen gut bekannt, und Hintergrundangaben bezüglich dieser Technik können aus einer Webseite mit dem Titel ”Flip-Chip Assembly” entnommen werden (gegenwärtig frei zugänglich unter der URL http://www.siliconfareast.com/flipchipassy.htm).
  • Es wird nun auf 10 Bezug genommen, die ein alternatives Beispiel zeigt, in dem das Drahtbonden zwischen einer Packungs-PCB 1030 und dem Master-Flash-Bauelement eingesetzt wird. Obwohl es in 10 nicht dargestellt ist, führen die elektrischen Bahnen, die durch die Drähte 1040 ausgebildet werden, die sich zwischen dem Master-Flashchip und der Packungs-PCB 1030 erstrecken, auch durch die Packungs-PCB 1030 und die Packungskugeln 1050 hindurch. Da die BGA-Packungstechnik eine sehr gut bekannte Technik ist, die der Gegenstand vieler ausführlicher Schriften ist, wird verständlich sein, dass hier weitere spezifische Angaben zur Ausführung nicht bereitgestellt zu werden brauchen, da sie für eine Fachperson einfach ersichtlich sein sollten.
  • 11 ist ein Blockdiagramm eines NAND-Flashchip-Grundrisses 1100 gemäß einem alternativen Ausführungsbeispiel. In dem dargestellten Grundriss 1100 ist ein TSV-Gebiet 1104 zwischen den Speicherkerngebieten 1105 und einem Peripherschaltkreisgebiet 1134 angeordnet. Es wird auch verständlich sein, dass die Gebiete 1108–1111, 1120, 1130, 1132, 1134, 1140, 1142, 1150 und 1152, die in 11 dargestellt sind, jeweils ähnlich zu den Gebieten 408–411, 420, 430, 432, 434, 440, 442, 450 und 452 sind, die in dem zuvor beschriebenen Grundriss 400 von 4 dargestellt sind. Der hauptsächliche Unterschied zwischen dem Grundriss 1100 und dem Grundriss 400 von 4 ist somit die Platzierung des TSV-Gebiets im Chip-Grundriss. In Übereinstimmung mit zumindest einigen Beispielen entspricht der dargestellte Grundriss 1100 dem Grundriss eines Master-Speicherbauelements eines Systems, im Gegensatz zu einem Slave-Bauelement. Verglichen mit den Einrichtungen in den übrigen (nicht zum Kern gehörenden) Gebieten werden darüber hinaus die Kerngebiete 1105 in einigen Beispielen durch kleiner dimensionierte Einrichtungen gekennzeichnet. In dieser Hinsicht kann die Verfahrenstechnologie zum Beispiel stärker miniaturisiert sein.
  • Nun wird auf 12 Bezug genommen. 12 ist ein Blockdiagramm eines NAND-Flashchip-Grundrisses 1200 für ein Slave-Speicherbauelement gemäß einem alternativen Ausführungsbeispiel. Die Bauelementarchitektur des dargestellten Beispiels eines Slave-Bauelements enthält ein TSV-Gebiet 1204 entlang eines Randes in Längsrichtung des Grundrisses 1200 sowie die benachbarten Seitenpufferspeicher- und Spaltendecodierergebiete 1240 und 1242. Es wird auch verständlich sein, dass die Gebiete 1208–1211, 1240, 1242, 1250 und 1252, die in 12 dargestellt sind, jeweils ähnlich zu den Gebieten 508–511, 540, 542, 550 und 552 sind, die in dem zuvor beschriebenen Grundriss 500 von 5 dargestellt sind. Der Hauptunterschied zwischen dem Grundriss 1200 und dem Grundriss 500 von 5 ist somit die Platzierung des TSV-Gebiets im Chip-Grundriss.
  • Somit wird aus einem Vergleich der 11 und 12 mit den 4 und 5 ersichtlich, dass sich die Platzierung des TSV-Gebiets in einem Chip-Grundriss verändern wird (es wird jede geeignete Lage in Betracht gezogen). Zum Beispiel erstreckt sich in einem weiteren alternativen Ausführungsbeispiel das TSV-Gebiet entlang eines Randes in Breitenrichtung (anstelle eines Randes in Längsrichtung) des Chip-Grundrisses. Es wird auch verständlich sein, dass sich das TSV-Gebiet entlang nur eines Anteils der (statt entlang der gesamten) Länge oder Breite des Chip-Grundrisses erstrecken kann. In noch einem weiteren alternativen Ausführungsbeispiel ist das TSV-Gebiet nicht benachbart zu irgendeinem Rand des Chip-Grundrisses und könnte zum Beispiel zwischen zwei gegenüberliegenden Rändern des Chip-Grundrisses mittig positioniert sein. In noch einem weiteren alternativen Ausführungsbeispiel ist das TSV-Gebiet zumindest im Wesentlichen zwischen zwei Kerngebieten des Chip-Grundrisses angeordnet. In einigen Ausführungsbeispielen kann es auch mehrere TSV-Gebiete in einem Chip-Grundriss geben. Somit wird in Erwägung gezogen, dass das TSV-Gebiet oder die Gebiete irgendwo in dem Chip-Grundriss positioniert werden können, wo eine Fachperson es als geeignet ansehen würde.
  • Es wird verständlich sein, dass die Master- und Slave-Bauelemente gemäß verschiedenen alternativen Ausführungsbeispielen (einschließlich der Ausführungsbeispiele, die in den 11 und 12 dargestellt sind) in einer Weise gestapelt und gepackt werden können, die ähnlich zu den Beispielen der 7–10 ist, die oben dargestellt und beschrieben worden sind.
  • In einigen Ausführungsbeispielen kann das Slave-Speicherbauelement wahlweise eine Slave-Bauelementprüflogik enthalten, um die Erhöhung der Baugruppenleistung zu fördern. In dieser Hinsicht wird auf 13 Bezug genommen. Das dargestellte Blockdiagramm ist ähnlich zum Blockdiagramm von 5, aber der Grundriss 1300 enthält ein zusätzliches Gebiet für die Slave-Bauelementprüflogik, die ausgelegt ist, während des Prüfens durch das Master-Bauelement angesteuert zu werden. Das dargestellte Gebiet 1310 ist benachbart zum TSV-Gebiet 504; es wird jedoch erwogen, dass das Gebiet für die Slave-Bauelementprüflogik an einer Anzahl geeigneter alternativer Orte in einem beliebigen gegebenen Chip-Grundriss platziert wird.
  • Nachdem die Master- und Slave-Chips beschrieben worden sind, wird offensichtlich, dass die Master- und Slave-Chips zweckmäßigerweise miteinander kompatibel sein sollten, sodass die nicht zum Kern gehörenden Schaltungen im Master-Chip in der Lage sind, die Funktionalität für die gemeinsame Nutzbarkeit sowohl der Master- als auch der Slave-Chips bereitzustellen.
  • Es wird verständlich sein, dass einige Ausführungsbeispiele in einem beliebigen geeigneten nichtflüchtigen integrierten Speicherschaltkreissystem eingesetzt werden können, einschließlich solcher, die zum Beispiel gekennzeichnet werden könnten als NAND-Flash-EEPROM, NOR-Flash-EEPROM, AND-Flash-EEPROM, DiNOR-Flash-EEPROM, Serieller Flash-EEPROM, ROM, EPROM, FRAM, MRAM und PCRAM.
  • Es wird zu verstehen sein, dass ein Element, das hier als ”angeschlossen” oder ”gekoppelt” an ein anderes bezeichnet wird, unmittelbar an das andere Element angeschlossen oder gekoppelt sein kann oder dass dazwischenliegende Elemente vorhanden sein können. Wird hingegen ein Element als ”unmittelbar angeschlossen” oder ”unmittelbar gekoppelt” an ein anderes Element bezeichnet, dann gibt es keine dazwischenliegenden Elemente. Andere Wörter, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, sollten in einer ähnlichen Weise interpretiert werden (d. h. ”zwischen” gegenüber ”unmittelbar zwischen”, ”benachbart” gegenüber ”unmittelbar benachbart”, ”erstrecken durch” gegenüber ”erstrecken ganz hindurch” usw.).
  • Es können bestimmte Anpassungen und Abwandlungen der beschriebenen Ausführungsformen vorgenommen werden. Deshalb werden die oben erörterten Ausführungsformen als veranschaulichend und nicht als einschränkend angesehen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • ”A 177mm2 32 Gb MLC NAND Flash Memory in 34 nm CMOS” von Zeng et al., ISSCC 2009 Digest of Technical Papers, S. 236–237 [0033]
    • http://www.siliconfareast.com/flipchipassy.htm [0042]

Claims (31)

  1. System mit: einem Stapel, umfassend: einen ersten nichtflüchtigen Speicherchip; und einen zweiten nichtflüchtigen Speicherchip, wobei im zweiten nichtflüchtigen Speicherchip mindestens einige nicht zum Kern gehörende Schaltungen fehlen, um die Größenverringerung des Chips zu unterstützen; und mehreren elektrischen Bahnen, die sich zwischen dem ersten nichtflüchtigen Speicherchip und dem zweiten nichtflüchtigen Speicherchip erstrecken, wobei es die elektrischen Bahnen ermöglichen, dass der erste nichtflüchtige Speicherchip den zweiten nichtflüchtigen Speicherchip mit Signalen und Spannungen versorgt, die für den Bauelementbetrieb benötigt werden.
  2. System nach Anspruch 1, ferner mit mindestens einem zusätzlichen nichtflüchtigen Speicherchip, wobei der erste nichtflüchtige Speicherchip ein Master-Bauelement ist und der zweite sowie die zusätzlichen Speicherchips Slave-Bauelemente sind.
  3. System nach Anspruch 1 oder 2, wobei die elektrischen Bahnen Silizium-Durchkontaktierungen (Through-Silicon Vias) umfassen.
  4. System nach Anspruch 3, ferner eine Packungs-Leiterplatte umfassend, wobei der Stapel mittels Flip-Chip und Bumping an die Packungs-Leiterplatte angeschlossen ist.
  5. System nach Anspruch 1, wobei nur der erste nichtflüchtige Speicherchip einen Hochspannungserzeuger enthält.
  6. System nach Anspruch 1 oder 5, wobei die Spannungen hohe Spannungen für Programm- und Löschvorgänge einschließen.
  7. System nach einem der Ansprüche 1, 2 und 5, wobei der zweite nichtflüchtige Speicherchip eine Slave-Bauelementprüflogik enthält, die ausgelegt ist, während des Prüfens durch den ersten nichtflüchtigen Speicherchip angesteuert zu werden.
  8. System nach einem der Ansprüche 1, 2 und 5, wobei der erste nichtflüchtige Speicherchip und der zweite nichtflüchtige Speicherchip NAND-Flash-Speicherchips sind.
  9. Verfahren, die Herstellung erster und zweiter nichtflüchtiger Speicherchips umfassend, die miteinander kompatibel sind, wobei die ersten und zweiten nichtflüchtigen Speicherchips im Wesentlichen ähnliche Kernchipgebiete aufweisen, wobei aber nur der erste nichtflüchtige Speicherchip eine Anzahl von zusätzlichen Chipgebieten aufweist, in denen Schaltungen angeordnet sind, welche die Funktionalität für die gemeinsame Nutzbarkeit sowohl des ersten als auch des zweiten nichtflüchtigen Speicherchips erbringen, und wobei die Schaltungen der zusätzlichen Chipgebiete ausgelegt sind, Signale und Spannungen zu erzeugen, die für den Bauelementbetrieb sowohl bezüglich des ersten als auch des zweiten nichtflüchtigen Speicherchips benötigt werden.
  10. Verfahren nach Anspruch 9, wobei die Kernchipgebiete eine stärker miniaturisierte Verfahrenstechnologie verglichen mit den zusätzlichen Chipgebieten aufweisen.
  11. Verfahren nach Anspruch 10, wobei die zusätzlichen Chipgebiete ein Peripherschaltkreisgebiet, ein Eingabe- und Ausgabeflächengebiet und mindestens ein Hochspannungserzeugergebiet enthalten.
  12. Verfahren nach einem der Ansprüche 9, 10 und 11, wobei die ersten und zweiten nichtflüchtigen Speicherchips NAND-Flash-Speicherchips sind.
  13. Verfahren nach einem der Ansprüche 9, 10 und 11, wobei in der Herstellung das Herstellen von mindestens einem zusätzlichen nichtflüchtigen Speicherchip enthalten ist, wobei der erste nichtflüchtige Speicherchip ein Master-Bauelement ist und wobei der zweite und zusätzliche Speicherchips Slave-Bauelemente sind.
  14. Verfahren nach einem der Ansprüche 9, 10 und 11, wobei der zweite nichtflüchtige Speicherchip eine Slave-Bauelementprüflogik enthält, die ausgelegt ist, während des Prüfens durch den ersten nichtflüchtigen Speicherchip angesteuert zu werden.
  15. Verfahren nach einem der Ansprüche 9, 10 und 11, wobei nur der erste nichtflüchtige Speicherchip einen Hochspannungserzeuger enthält.
  16. Verfahren, umfassend: Stapeln von mindestens zwei Halbleiterchips, wobei einer der Halbleiterchips ein Master-Speicherbauelement ist und ein weiterer der Halbleiterchips ein Slave-Speicherbauelement ist; Verdrahten der gestapelten Halbleiterchips miteinander mittels Silizium-Durchkontaktierungen; und Anschließen der gestapelten Halbleiterchips an eine Packungs-Leiterplatte mittels Flip-Chip und Bumping.
  17. Verfahren nach Anspruch 16, wobei die Master- und Slave-Speicherbauelemente Flash-Speicherbauelemente sind.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Master-Speicherbauelement wesentlich größer dimensioniert ist als das Slave-Speicherbauelement und das Master-Speicherbauelement während des Anschließens im Wesentlichen an der Packungs-Leiterplatte anliegend positioniert ist.
  19. Nichtflüchtiger Speicherchip mit: Kernchipgebieten, die mehr als achtzig Prozent des gesamten Chipgebiets des nichtflüchtigen Speicherchips umfassen; und einem zusätzlichen Chipgebiet, in dem Schaltungen angeordnet sind, die ausgelegt sind, Signale und Spannungen von einem weiteren nichtflüchtigen Speicherchip zu empfangen, wobei die Kernchipgebiete eine stärker miniaturisierte Verfahrenstechnologie verglichen mit dem zusätzlichen Chipgebiet aufweisen.
  20. Nichtflüchtiger Speicherchip nach Anspruch 19, wobei das zusätzliche Chipgebiet ein Silizium-Durchkontaktierungsgebiet ist.
  21. Nichtflüchtiger Speicherchip nach Anspruch 19, wobei dem nichtflüchtigen Speicherchip ein Hochspannungserzeuger fehlt.
  22. Nichtflüchtiger Speicherchip nach einem der Ansprüche 19 bis 21, ferner ein weiteres zusätzliches Chipgebiet umfassend, in dem die Slave-Bauelementprüflogik angeordnet ist, die ausgelegt ist, während des Prüfens durch ein separates Bauelement angesteuert zu werden.
  23. Nichtflüchtiger Speicherchip nach Anspruch 22, wobei das weitere zusätzliche Chipgebiet unmittelbar benachbart zum zusätzlichen Chipgebiet angeordnet ist.
  24. Nichtflüchtiger Speicherchip nach einem der Ansprüche 19 bis 21, wobei die NAND-Flash-Speicherzellen in einigen der Kernchipgebiete angeordnet sind.
  25. Nichtflüchtiger Speicherchip nach einem der Ansprüche 19 bis 21, wobei die Kernchipgebiete mehr als neunzig Prozent des gesamten Chipgebiets des nichtflüchtigen Speicherchips einnehmen.
  26. System mit: einen Stapel, umfassend: einen ersten Chip, wobei ein erstes Chipgebiet des ersten Chips eine stärker miniaturisierte Verfahrenstechnologie verglichen mit einem zweiten Chipgebiet des ersten Chips aufweist; einen zweiten Chip, wobei ein erstes Chipgebiet des zweiten Chips eine stärker miniaturisierte Verfahrenstechnologie aufweist verglichen mit einem zweiten Chipgebiet des zweiten Chips und wobei der prozentuale Anteil des zweiten Chipgebiets des zweiten Chips am gesamten Chipgebiet des zweiten Chips viel kleiner ist als der prozentuale Anteil des zweiten Chipgebiets des ersten Chips am gesamten Chipgebiet des ersten Chips.
  27. System nach Anspruch 26, wobei die ersten und zweiten Chips Speicherchips sind und mindestens der zweite Chip ein nichtflüchtiger Speicherchip ist.
  28. System nach Anspruch 26 oder 27, ferner mehrere elektrische Bahnen umfassend, die sich zwischen dem ersten Chip und dem zweiten Chip erstrecken, wobei es die elektrischen Bahnen ermöglichen, dass der erste Chip den zweiten Chip mit Signalen und Spannungen versorgt, die für den Bauelementbetrieb benötigt werden.
  29. System nach Anspruch 28, wobei die elektrischen Bahnen Silizium-Durchkontaktierungen umfassen.
  30. System nach Anspruch 26 oder 27, wobei nur der erste Chip einen Hochspannungserzeuger enthält.
  31. System nach Anspruch 26 oder 27, ferner eine Packungs-Leiterplatte umfassend, wobei der Stapel mittels Flip-Chip und Bumping an die Packungs-Leiterplatte angeschlossen ist.
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