DE112005003862B4 - Vorrichtung mit einer Schablone für einen Siebdruckprozess - Google Patents
Vorrichtung mit einer Schablone für einen Siebdruckprozess Download PDFInfo
- Publication number
- DE112005003862B4 DE112005003862B4 DE112005003862.9T DE112005003862T DE112005003862B4 DE 112005003862 B4 DE112005003862 B4 DE 112005003862B4 DE 112005003862 T DE112005003862 T DE 112005003862T DE 112005003862 B4 DE112005003862 B4 DE 112005003862B4
- Authority
- DE
- Germany
- Prior art keywords
- sub
- chips
- substrate
- chip
- stacked
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Combinations Of Printed Boards (AREA)
- Packaging Frangible Articles (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
Vorrichtung, aufweisend:
ein erstes Substrat (510a), das eine Oberseite und Unterseite hat;
einen Satz von einem oder mehreren Chips (530a, 530b), die an der Oberseite des ersten Substrats (510a) befestigt sind, wobei sich der eine oder die mehreren Chips (530a, 530b) über der Oberseite über eine erste Distanz erstrecken;
eine oder mehrere durch Metallkugeln gebildete Zwischenverbindungen (550a), die direkt auf der Oberseite des ersten Substrats (510a) ausgebildet sind und sich über der Oberseite über eine zweite Distanz erstrecken;
eine Schablone für einen Siebdruckprozess, die ein Muster aufweist, sodass die eine oder die mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a), die auf der Oberseite des ersten Substrats (510a) ausgebildet sind, abgedeckt werden, wobei die Schablone geeignet ist, den einen oder die mehreren Chips (530a, 530b) und einen unteren Abschnitt der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a) mit einer Vergussmasse (545a) zu verkapseln, so dass ein oberer Abschnitt (551a) der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a) freiliegt.
ein erstes Substrat (510a), das eine Oberseite und Unterseite hat;
einen Satz von einem oder mehreren Chips (530a, 530b), die an der Oberseite des ersten Substrats (510a) befestigt sind, wobei sich der eine oder die mehreren Chips (530a, 530b) über der Oberseite über eine erste Distanz erstrecken;
eine oder mehrere durch Metallkugeln gebildete Zwischenverbindungen (550a), die direkt auf der Oberseite des ersten Substrats (510a) ausgebildet sind und sich über der Oberseite über eine zweite Distanz erstrecken;
eine Schablone für einen Siebdruckprozess, die ein Muster aufweist, sodass die eine oder die mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a), die auf der Oberseite des ersten Substrats (510a) ausgebildet sind, abgedeckt werden, wobei die Schablone geeignet ist, den einen oder die mehreren Chips (530a, 530b) und einen unteren Abschnitt der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a) mit einer Vergussmasse (545a) zu verkapseln, so dass ein oberer Abschnitt (551a) der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a) freiliegt.
Description
- Ausführungsformen der Erfindung betreffen allgemein das Gebiet der Geräte mit integrierten Schaltungen und, spezieller, Verfahren und Vorrichtungen zum Stapeln von Chips zum Erzeugen eines Stapelchipelementes.
- Wenn Chips auf der Oberfläche der Silizium-Leiterplatte dichter gepackt werden können, lassen sich die Abmessungen und Kosten für das Modul reduzieren und die Systemleistung verbessern. Ein mögliches Verfahren zum Maximieren der Bausteindichten beinhaltet das Anordnen von Chips übereinander, um dreidimensionale Stapel zu bilden, die als Stapelchipelemente bezeichnet werden. Während der letzten Jahre hat es ein gewisses Interesse am Stapeln von Chips gegeben, wo dies möglich war. Solche Chipstapelungskonfigurationen umfassen das Stapeln einer Reihe von sich in der Größe verringernden Chips, um das Drahtbonden zu erleichtern, oder das Stapeln einer Reihe von Chips derselben Größe unter Verwendung von Entfernungshaltern oder den Einsatz eines Abschrägungsverfahrens oder die Verwendung von „T-Schnitt”-Chips für die oberen Chips. Da der Trend zum Stapeln von mehr Chips hin geht, von 2–4 gestapelten Chips heute in typischen Geräten zu 6–8 gestapelten Chips in der nahen Zukunft und mehr, treten Probleme auf.
- Für eine Konfiguration mit sich verringernder Chipgröße zum Beispiel wird schließlich ein Punkt erreicht, an dem die Größe des oberen Chips uneffektiv wird. Für abgeschrägte oder T-Schnitt-Konfigurationen gibt es eine Schranke für die Größendifferenz zwischen dem unteren und oberen Chip in einem Stapel (d. h. starker Überhang ist schwieriger zu verarbeiten und führt zu weniger stabilen Stapelchipelementen.
- Außerdem entsteht bei jeder dieser Konfigurationen das Problem erhöhter Ausbeuteverluste. Mit dem Wachsen der Zahl der gestapelten Chips erhöht sich der Ausbeuteverlust. Das Stapelchipelement wird nicht vollständig getestet, bis es vollständig ist. Die Temperatur- und anderen Toleranzprüfungen können an einzelnen Chips auf der Chipebene vor dem Stapeln abgeschlossen werden, aber eine solche Prüfung ist nicht aussagekräftig für die Gesamtfunktionalität des Stapelchipelements. Besonders in Fällen, in denen auf einem der gestapelten Chips ein Logikprozessor implementiert wird, ist die Prüfung auf Geschwindigkeit nicht zuverlässig, bevor alle elektrischen Verbindungen des ganzen Gerätes vollständig hergestellt sind.
- Um die Probleme mit den Stapelungsbeschränkungen und dem Ausbeuteverlust anzugehen, wurde das Konzept der Teilbausteine von gestapelten Chips eingeführt. Bei einer solchen Konfiguration werden mehrere Teilbausteine, die jeweils ein Stapelchipelement umfassen, erzeugt und geprüft. Nach erfolgreicher Prüfung werden zwei und mehr Teilbausteine gestapelt und elektrisch verbunden, um ein Stapelchipelement zu bilden.
-
1 illustriert ein Stapelchipelement, das gestapelte Teilbausteine gemäß dem Stand der Technik umfaßt. Das Stapelchipelement100 , das in1 gezeigt wird, umfaßt drei Teilbausteine105a ,105b und105c , die Stapelchipbausteine sein können, wie zum Beispiel die Bausteine105b und105c . Baustein105a umfaßt ein Substrat110a mit leitfähigen Kugeln120 (z. B. Ball-Grid-Array(BGA)), die an der Unterseite111 von Substrat110a gebildet sind. Die leitfähigen Kugeln120 dienen dem elektrischen Anschluß von Substrat110a an eine Grundplatine (nicht gezeigt). Ein Chip130a ist auf der Oberseite112 von Substrat110a angeordnet. - Baustein
105b umfaßt ein Stapelchipelement, das Chip130c auf Chip130b gestapelt umfaßt. Baustein105c umfaßt ein Stapelchipelement, das die Chips130d –130f umfaßt, die aufeinander gestapelt sind, wie gezeigt. Alle Chips,130a ,130b und130c und130d –130f sind elektrisch durch Drahtbonds mit den jeweiligen Substraten110a –110c oder miteinander verbunden. Die Drahtbonds140 für jeden Teilbaustein werden normalerweise vor dem Stapeln der Teilbausteine mit einer Gußmasse145 zum Schutz abgedeckt. Die Teilbausteine sind elektrisch miteinander durch Zwischenverbindungen150 verbunden, die Kupferverbindungen zwischen den Teilbausteinen sein können. - Das Stapelchipelement
100 geht einige der Nachteile der Stapelbeschränkungen und den Ausbeuteverlust an, hat aber auch selbst Nachteile. Zum Beispiel erfordern die Kupfereinsätze, die die Verbindungen zwischen Teilbausteinen bilden, zusätzlichen Raum. Das heißt, die Zwischenverbindungen150 zwischen Teilbausteinen müssen von den Drahtbonds140 etwas entfernt werden, so daß sie nicht von der Gußmasse145 abgedeckt werden. Dadurch erhöht sich die Größe des Stapelchipelementes. Ebenso erfordert die Bildung der Kupfereinsätze zusätzliche Verarbeitungsschritte (z. B. Bohren), was die Kosten vergrößert und praktisch die Strukturierung jedes Bausteins auf eine Standardform und -größe beschränkt.1A ist eine Draufsicht auf einen Teilbaustein für das Stapelchipelement100 , das oben mit Bezug auf1 beschrieben wird. Wie in1A gezeigt, weisen die Kupfereinsätze150 , die zum Verbinden von Teilbausteinen verwendet werden, einen Träger155 auf. Der Träger befindet sich außerhalb der Fläche auf Substrat110a , auf der Drahtbonds140 platziert werden können. Für eine gegebene Größe müssen Chip130a , Substrat110a und daher der Teilbaustein105a groß genug sein, um den Träger155 aufzunehmen. -
US 2002/0066952 A1 -
US 6 448 506 B1 offenbart Halbleiterpackages und -stapel. Ein beispielhaftes Package umfasst ein isolierendes Substrat mit einer ersten Oberfläche, ersten Öffnungen, einer zweiten Öffnung und Schaltungsleitungen auf der ersten Oberfläche. Ein erster Teil jeder Schaltungsleitung bedeckt eine erste Öffnung und ein Ende der Schaltungsleitung befindet sich in der Nähe der zweiten Öffnung. Eine Lötkugel befindet sich in der ersten Öffnung und ist mit der aufliegenden Schaltungsleitung verschmolzen ist. Ein Halbleiterchip befindet sich in der zweiten Öffnung und ist elektrisch mit den Enden der Leitungen verbunden. Eine dritte Öffnung kann sich durch den ersten Teil jeder Schaltungsleitung erstrecken. Ein zweites Package kann auf dem ersten Package gestapelt werden. Lötkugeln des zweiten Packages sind mit einer darunterliegenden Lötkugel des ersten Packages durch eine dritte Öffnung des ersten Packages verschmolzen. - Die Erfindung ist definiert durch die Merkmale des Hauptanspruchs.
- Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
- Die Erfindung kann am besten durch Nachlesen in der folgenden Beschreibung und den begleitenden Zeichnungen verstanden werden, die zum Illustrieren der Ausführungsformen der Erfindung verwendet werden. In den Zeichnungen gilt:
-
1 illustriert ein Stapelchipelement, das gestapelte Teilbausteine gemäß dem Stand der Technik umfaßt. -
1A ist eine Draufsicht auf einen Teilbaustein für ein Stapelchipelement gemäß dem Stand der Technik. -
2 illustriert die Drauf- und Seitenansicht eines Substrats für einen Teilbaustein. - Die
3A –3D illustrieren einen Prozess zur Herstellung eines Teilbausteins. -
4 illustriert einen Prozess zum Verkapseln der Chips eines Teilbausteins, während gleichzeitig ein oberer Abschnitt der Teilbaustein-Zwischenverbindungen freigelassen wird; und -
5 illustriert ein Stapelchipelement, das gestapelte Teilbausteine umfaßt. - In der folgenden Beschreibung werden zahlreiche spezielle Details dargelegt. Es versteht sich jedoch, daß Ausführungsformen der Erfindung ohne diese speziellen Details ausgeführt werden können. In anderen Fällen wurden bekannte Schaltkreise, Strukturen und Verfahren nicht im Detail dargestellt, um das Verständnis für diese Beschreibung nicht zu behindern.
-
2 illustriert die Drauf- und Seitenansicht eines Substrats für einen Teilbaustein. Substrat210 besitzt Zwischenverbindungen240 und Teilbaustein-Zwischenverbindungen250 , die zum Beispiel leitfähige Metallkugeln sein können, welche zum elektrischen Verbinden eines Teilbausteins mit einem anderen Teilbaustein über demselben in einer gestapelten Teilbausteinstruktur verwendet werden kann. Die Zwischenverbindungen250 zwischen Teilbausteinen können dem BGA, das normalerweise an der Unterseite eines Chips für die Oberflächenmontage eingesetzt wird, ähnlich sein. Die Zwischenverbindungen zwischen Teilbausteinen werden an der Oberseite (Chipseite) des Substrats gebildet. Die Zwischenverbindungen250 zwischen Teilbausteinen sind diskret und daher kann das Drahtbonden in der Nähe und zwischen den Teilbaustein-Zwischenverbindungen250 ausgeführt werden. In einer Ausführungsform können Drahtbonds vor der Bildung der Zwischenverbindungen250 zwischen Teilbausteinen bis zu dem Punkt hergestellt werden, wo die Teilbaustein-Zwischenverbindungen angelegt werden. Die Teilbaustein-Zwischenverbindungen werden elektrisch an den Chip230 durch die Zwischenverbindungen240 angeschlossen. Die Unterseite des Substrats kann ein konventionelles BGA oder Metalllaschen zum elektrischen Anschluß an den Teilbaustein darunter haben. - Die
3A –3D illustrieren einen Prozess zur Herstellung eines Teilbausteins. Wie in3A gezeigt, ist Substrat310 ein herkömmliches Substrat, das Merkmale zur Chipmontage und zum Drahtbonding oder zur Flip-Chip-Montage aufweist. Die Unterseite311 von Substrat310 besitzt leitfähige Metallkugeln320 , wie oben mit Bezug auf1 beschrieben. Substrat310 hat Teilbaustein-Zwischenverbindungen350 , die auf der Oberseite312 gebildet sind. Die Teilbaustein-Zwischenverbindungen350 sind an Metallanschlußlaschen (nicht gezeigt) in der Nähe des Randes von Substrat310 gebildet. Die Teilbaustein-Zwischenverbindungen350 , die leitfähige Metallkugeln sein können, lassen sich aus Lötzinn herstellen, das eine Blei-Zinn-Legierung sein kann. In alternativen Ausführungsformen können die Teilbaustein-Zwischenverbindungen350 aus Kupfer oder anderen geeigneten leitfähigen Metallen hergestellt sein. Für solche Ausführungsformen können die Teilbaustein-Zwischenverbindungen350 unter Verwendung eines Verfahrens befestigt werden, das einem herkömmlichen BGA-Kugelbefestigungsverfahren ähnlich ist. - Nach der Herstellung der Teilbaustein-Zwischenverbindungen
350 auf der Oberseite312 von Substrat310 werden auf dem Substrat310 Chips mit integrierten Schaltungen befestigt. Die Chips können verschiedene Arten von Speichervorrichtungen oder Logikprozessoren implementieren. Die Chips, die ein Chip oder mehrere Chips in einer Stapelchipstruktur sein können, werden unter Verwendung herkömmlicher Chipbefestigungsverfahren und -materialien auf dem Substrat310 und aneinander befestigt. Wie in3B gezeigt, wird Chip330a an der Oberseite312 von Substrat310 befestigt und Chip330b wird oben draufgesetzt und an Chip330a befestigt. Alle diese Chips können elektrisch mit dem Substrat und miteinander unter Verwendung herkömmlicher Verfahren (z. B. Drahtbonding oder Flip-Chip-Befestigung) verbunden werden. Die Teilbaustein-Zwischenverbindungen350 erstrecken sich oberhalb der Oberseite312 über eine größere Entfernung als der Chipstapel. - Wie in
3C gezeigt, wird dann der befestigte Chip oder der Chipstapel eingekapselt, um die Chips und die zugehörigen Leitungen (z. B. Leitungsbänder) zu schützen, falls vorhanden, während gleichzeitig ein oberer Abschnitt351 der Teilbaustein-Zwischenverbindungen350 freigelassen wird. Die Vergußmasse reicht oberhalb der Oberseite312 bis über den Chipstapel, aber nicht so hoch wie die Teilbaustein-Zwischenverbindungen350 . Die Vergußmasse345 kann ein wärmehärtbares Material sein, wie zum Beispiel ein Epoxid- oder Polymerharz, das verschiedene Mengen (z. B. von 0 bis 80 Gewichts-%) von Siliziumoxid oder anderen anorganischen Teilchen enthalten kann, mit denen der Wärmeausdehnungskoeffizient (CTE), die Dehngrenze oder Viskosität verändert werden kann. Ein solches wärmehärtbares Material kann bestimmte Flußmittel enthalten, um so für die Fließeigenschaften während eines nachfolgenden Aufschmelzprozesses zu sorgen. Die Verkapselung des Chipstapels wird, wie in3C gezeigt, durch einen Siebdruckprozeß, der detaillierter unten beschrieben wird, bewirkt. - Wie in
3D gezeigt, kann die Vergußmasse345 die gesamten Teilbaustein-Zwischenverbindungen350 einschließen. Die Teilbaustein-Zwischenverbindungen350 können verkapselt bleiben, wo der Teilbaustein der oberste Teilbaustein eines gestapelten Teilbausteinelementes ist. Wo die Teilbaustein-Zwischenverbindungen zum elektrischen Anschluß des Teilbausteins an einen anderen Teilbaustein über demselben in einer gestapelten Teilbausteinstruktur verwendet wird, kann ein oberer Abschnitt der Teilbaustein-Zwischenverbindungen350 mit bekannten Verfahren freigelegt werden, wie zum Beispiel Schleifen oder Laserbohren. - Teilbausteine, die auf einen anderen Teilbaustein aufgesetzt werden, umfassen möglicherweise keine leitfähigen Metallkugeln, wie zum Beispiel ein BGA, sondern können Anschlußlaschen
321 umfassen, die den Teilbaustein-Zwischenverbindungen des Teilbausteins entsprechen, auf den sie aufgesetzt werden. - Die Verkapselung der Chips eines Teilbausteins wird unter Verwendung eines Siebdruckprozesses ausgeführt. Die Höhenbedeckung der Vergußmasse wird durch Optimieren des Siebdruckprozesses und der Materialauswahl für eine verbesserte Verarbeitbarkeit, Verkapselungsleistung und thermomechanische Eigenschaften gesteuert.
4 illustriert einen Prozess zum Verkapseln der Chips eines Teilbausteins, während gleichzeitig ein oberer Abschnitt der Teilbaustein-Zwischenverbindungen gemäß einer Ausführungsform der Erfindung freigelassen wird. Prozess400 beginnt, wie in4 gezeigt, bei Schritt405 , bei dem eine Schablone bereitgestellt und auf das Substrat gelegt wird. Die Schablone, die eine dünne Nickelplatte sein kann, ist so gemustert, daß ein gewisser oberer Abschnitt jeder der Teilbaustein-Zwischenverbindungen abgedeckt wird. - Bei Schritt
410 wird eine siebdruckfähige Vergußmasse bereitgestellt. Typische Vergußmassen sind nicht siebdruckfähig, können aber dazu gemacht werden, indem ihre Viskosität verringert wird, zum Beispiel durch den Zusatz von Lösungsmitteln zum Vergußmaterial. - Bei Schritt
415 wird eine siebdruckfähige Vergußmasse aufgetragen, um die Chips zu verkapseln. Die Menge der Vergußmasse wird so gesteuert, daß die Chips (z. B. der Chipstapel) und zugehörige Leitungen vollständig eingeschlossen sind, während ein oberer Abschnitt jeder der Teilbaustein-Zwischenverbindungen frei gelassen wird. Der untere Abschnitt der Teilbaustein-Zwischenverbindungen wird ebenfalls verkapselt. In der Praxis kann ein Teil der Vergußmasse auf den oberen Abschnitten der Teilbaustein-Zwischenverbindungen bleiben, die Vergußmasse mit geringer Viskosität hilft aber dabei, die Menge an Vergußmasse zu reduzieren. - Bei Schritt
420 wird das Substrat einer erhöhten Temperatur ausgesetzt, um Lösungsmittel zu entfernen (d. h. einen Teil oder die gesamten Lösungsmittel, die bei Schritt410 zugesetzt wurden, zu verdampfen). Das Substrat kann einer Temperatur von ca. 100°C etwa 2 Stunden lang ausgesetzt werden. Temperatur und Zeit für solch einen Verdampfungsprozeß können je nach Menge der Lösungsmittel, die zu verdampfen sind, modifiziert werden. Die Lösungsmittel, die beim Siebdruckprozeß helfen, werden so weitgehend wie möglich vor dem Aufschmelzen entfernt, um Hohlräume zu reduzieren, die sich beim Härten/Aufschmelzen bilden können, wenn die Lösungsmittel nicht entfernt werden. Das Entfernen der Lösungsmittel erhöht die Viskosität der aufgetragenen Vergußmasse. Die Vergußmasse kann nach einer Temperaturbehandlung („baking”) während eines nachfolgenden Aufschmelzprozesses, der unten vollständig beschrieben wird, gehärtet (vernetzt) werden. Eine solche Härtung kann gleichzeitig mit dem Lötmittelaufschmelzen ausgeführt werden. Die Härtungskinetik der Vergußmasse kann speziell so abgestimmt werden, daß Störungen bei der Bildung der Verbindung reduziert werden. - Zwei oder mehr Teilbausteine werden miteinander verbunden, um ein gestapeltes Teilbausteinelement zu bilden. Ein Teilbaustein wird auf einen anderen derart aufgesetzt, daß Anschlußlaschen oder leitfähige Metallkugeln auf der Unterseite des obersten Teilbausteins den freiliegenden Teilbaustein-Zwischenverbindungen des nächsten darunter liegenden Teilbausteins im Stapel entsprechen. Dann wird ein Aufschmelzprozess oder ein anderer herkömmlicher Oberflächenmontageprozeß ausgeführt, um eine Zwischenverbindung zwischen den Teilbausteinen zu erzeugen. Während des Aufschmelzens verringert sich die Viskosität der Vergußmasse auf Grund der erhöhten Temperatur. Es besteht eine Benetzungskraft zwischen den Anschlußlaschen des oberen Teilbausteins und den Teilbaustein-Zwischenverbindungen des unteren Teilbausteins, so daß alles restliche Vergußmaterial auf der Oberfläche der Teilbaustein-Zwischenverbindungen herausgedrückt wird, was eine ordnungsgemäße Bildung von Zwischenverbindungen zwischen den Teilbausteinen ermöglicht.
-
5 illustriert ein Stapelchipelement, das gestapelte Teilbausteine umfaßt. Stapelchipelement500 , in5 gezeigt, umfaßt drei Teilbausteine505a ,505b und505c , die Chipstapel-Teilbausteine sein können. Teilbaustein505a umfaßt ein Substrat510a mit leitfähigen Kugeln520 . Teilbaustein505a hat die Chips530a und530b , die mit Vergußmasse545a verkapselt sind. Die oberen Teile551a der Teilbaustein-Zwischenverbindungen550a liegen frei und bilden eine Zwischenverbindung mit den Anschlußlaschen521b , die an der Unterseite von Teilbaustein505b gebildet sind. Teilbaustein505b hat die Chips530c und530d , die an Substrat510b befestigt und mit Vergußmasse545b verkapselt sind. Die oberen Teile551b der Teilbaustein-Zwischenverbindungen550b liegen frei und bilden eine Zwischenverbindung mit den Anschlußlaschen521c , die an der Unterseite von Teilbaustein505c gebildet sind. Teilbaustein505c hat die Chips530e und530f , die an Substrat510c befestigt und mit Vergußmasse545c verkapselt sind. Die gesamten Teilbaustein-Zwischenverbindungen550c sind ebenfalls verkapselt. Das Stapelchipelement500 dient als Beispiel wie auch jeder der gestapelten Teilbausteine des Stapelchipelementes500 . Das Stapelchipelement kann jede vernünftige Zahl von gestapelten Teilbausteinen haben, und jeder Teilbaustein kann einen Chip oder eine beliebige Zahl von gestapelten Chips haben. - Zur besseren Bildung der Verbindung und zur Ableitung thermischer Energie kann ein nicht-fließfähiges Unterfüllungsmaterial vor dem Aufschmelzen aufgetragen werden. Das Unterfüllungsmaterial kann auch nach dem Anschließen der Teilbausteine aufgetragen werden.
Claims (4)
- Vorrichtung, aufweisend: ein erstes Substrat (
510a ), das eine Oberseite und Unterseite hat; einen Satz von einem oder mehreren Chips (530a ,530b ), die an der Oberseite des ersten Substrats (510a ) befestigt sind, wobei sich der eine oder die mehreren Chips (530a ,530b ) über der Oberseite über eine erste Distanz erstrecken; eine oder mehrere durch Metallkugeln gebildete Zwischenverbindungen (550a ), die direkt auf der Oberseite des ersten Substrats (510a ) ausgebildet sind und sich über der Oberseite über eine zweite Distanz erstrecken; eine Schablone für einen Siebdruckprozess, die ein Muster aufweist, sodass die eine oder die mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a ), die auf der Oberseite des ersten Substrats (510a ) ausgebildet sind, abgedeckt werden, wobei die Schablone geeignet ist, den einen oder die mehreren Chips (530a ,530b ) und einen unteren Abschnitt der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a ) mit einer Vergussmasse (545a ) zu verkapseln, so dass ein oberer Abschnitt (551a ) der einen oder mehreren durch Metallkugeln gebildeten Zwischenverbindungen (550a ) freiliegt. - Vorrichtung nach Anspruch 1, wobei die Vergußmasse (
545a ) ein wärmehärtbares Material ist. - Vorrichtung nach Anspruch 2, wobei das wärmehärtbare Material ein Epoxid ist.
- Vorrichtung nach Anspruch 1, wobei einer oder mehrere der Chips (
530a ,530b ) einen Logikprozessor haben, der darauf implementiert ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/917,142 | 2004-08-11 | ||
US10/917,142 US7187068B2 (en) | 2004-08-11 | 2004-08-11 | Methods and apparatuses for providing stacked-die devices |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112005003862A5 DE112005003862A5 (de) | 2014-09-18 |
DE112005003862B4 true DE112005003862B4 (de) | 2016-07-21 |
Family
ID=35355605
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005003862.9T Expired - Fee Related DE112005003862B4 (de) | 2004-08-11 | 2005-07-29 | Vorrichtung mit einer Schablone für einen Siebdruckprozess |
DE112005001949.7T Expired - Fee Related DE112005001949B4 (de) | 2004-08-11 | 2005-07-29 | Verfahren zum Bereitstellen von Stapelchipelementen |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005001949.7T Expired - Fee Related DE112005001949B4 (de) | 2004-08-11 | 2005-07-29 | Verfahren zum Bereitstellen von Stapelchipelementen |
Country Status (7)
Country | Link |
---|---|
US (2) | US7187068B2 (de) |
JP (1) | JP4610616B2 (de) |
CN (1) | CN101002319B (de) |
DE (2) | DE112005003862B4 (de) |
HK (1) | HK1109678A1 (de) |
TW (1) | TWI296151B (de) |
WO (1) | WO2006020438A1 (de) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6987314B1 (en) | 2004-06-08 | 2006-01-17 | Amkor Technology, Inc. | Stackable semiconductor package with solder on pads on which second semiconductor package is stacked |
US7875966B2 (en) * | 2005-02-14 | 2011-01-25 | Stats Chippac Ltd. | Stacked integrated circuit and package system |
US7265442B2 (en) * | 2005-03-21 | 2007-09-04 | Nokia Corporation | Stacked package integrated circuit |
US7628871B2 (en) * | 2005-08-12 | 2009-12-08 | Intel Corporation | Bulk metallic glass solder material |
US7675152B2 (en) * | 2005-09-01 | 2010-03-09 | Texas Instruments Incorporated | Package-on-package semiconductor assembly |
US20080054431A1 (en) * | 2006-08-31 | 2008-03-06 | Tingqing Wang | Embedded package in package |
TWI336502B (en) * | 2006-09-27 | 2011-01-21 | Advanced Semiconductor Eng | Semiconductor package and semiconductor device and the method of making the same |
JP2008235401A (ja) | 2007-03-19 | 2008-10-02 | Spansion Llc | 半導体装置及びその製造方法 |
TWI335070B (en) * | 2007-03-23 | 2010-12-21 | Advanced Semiconductor Eng | Semiconductor package and the method of making the same |
JP5081578B2 (ja) * | 2007-10-25 | 2012-11-28 | ローム株式会社 | 樹脂封止型半導体装置 |
US8049320B2 (en) * | 2008-02-19 | 2011-11-01 | Texas Instruments Incorporated | Integrated circuit stacked package precursors and stacked packaged devices and systems therefrom |
US7871861B2 (en) * | 2008-06-25 | 2011-01-18 | Stats Chippac Ltd. | Stacked integrated circuit package system with intra-stack encapsulation |
TWI473553B (zh) * | 2008-07-03 | 2015-02-11 | Advanced Semiconductor Eng | 晶片封裝結構 |
CN101728354B (zh) * | 2008-10-27 | 2013-07-10 | 松下电器产业株式会社 | 电子设备及其制造方法 |
TWI499024B (zh) * | 2009-01-07 | 2015-09-01 | Advanced Semiconductor Eng | 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法 |
US20100171206A1 (en) * | 2009-01-07 | 2010-07-08 | Chi-Chih Chu | Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same |
US8012797B2 (en) * | 2009-01-07 | 2011-09-06 | Advanced Semiconductor Engineering, Inc. | Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries |
CN101894829B (zh) * | 2009-05-19 | 2012-06-27 | 国碁电子(中山)有限公司 | 堆叠式封装结构 |
US8125066B1 (en) * | 2009-07-13 | 2012-02-28 | Altera Corporation | Package on package configurations with embedded solder balls and interposal layer |
TWI469283B (zh) * | 2009-08-31 | 2015-01-11 | Advanced Semiconductor Eng | 封裝結構以及封裝製程 |
US7923304B2 (en) * | 2009-09-10 | 2011-04-12 | Stats Chippac Ltd. | Integrated circuit packaging system with conductive pillars and method of manufacture thereof |
US8198131B2 (en) * | 2009-11-18 | 2012-06-12 | Advanced Semiconductor Engineering, Inc. | Stackable semiconductor device packages |
TWI408785B (zh) * | 2009-12-31 | 2013-09-11 | Advanced Semiconductor Eng | 半導體封裝結構 |
US8569894B2 (en) | 2010-01-13 | 2013-10-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor package with single sided substrate design and manufacturing methods thereof |
TWI419283B (zh) * | 2010-02-10 | 2013-12-11 | Advanced Semiconductor Eng | 封裝結構 |
TWI411075B (zh) | 2010-03-22 | 2013-10-01 | Advanced Semiconductor Eng | 半導體封裝件及其製造方法 |
US8278746B2 (en) | 2010-04-02 | 2012-10-02 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages including connecting elements |
US8624374B2 (en) | 2010-04-02 | 2014-01-07 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof |
US8742603B2 (en) * | 2010-05-20 | 2014-06-03 | Qualcomm Incorporated | Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC) |
US9735113B2 (en) | 2010-05-24 | 2017-08-15 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP |
US8039275B1 (en) * | 2010-06-02 | 2011-10-18 | Stats Chippac Ltd. | Integrated circuit packaging system with rounded interconnect and method of manufacture thereof |
US8754516B2 (en) * | 2010-08-26 | 2014-06-17 | Intel Corporation | Bumpless build-up layer package with pre-stacked microelectronic devices |
US8378477B2 (en) * | 2010-09-14 | 2013-02-19 | Stats Chippac Ltd. | Integrated circuit packaging system with film encapsulation and method of manufacture thereof |
TWI451546B (zh) | 2010-10-29 | 2014-09-01 | Advanced Semiconductor Eng | 堆疊式封裝結構、其封裝結構及封裝結構之製造方法 |
US8546193B2 (en) * | 2010-11-02 | 2013-10-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming penetrable film encapsulant around semiconductor die and interconnect structure |
TWI445155B (zh) | 2011-01-06 | 2014-07-11 | Advanced Semiconductor Eng | 堆疊式封裝結構及其製造方法 |
US9171792B2 (en) | 2011-02-28 | 2015-10-27 | Advanced Semiconductor Engineering, Inc. | Semiconductor device packages having a side-by-side device arrangement and stacking functionality |
US8927391B2 (en) | 2011-05-27 | 2015-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package process for applying molding compound |
US8461676B2 (en) | 2011-09-09 | 2013-06-11 | Qualcomm Incorporated | Soldering relief method and semiconductor device employing same |
US9240387B2 (en) | 2011-10-12 | 2016-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level chip scale package with re-workable underfill |
US8664040B2 (en) * | 2011-12-20 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Exposing connectors in packages through selective treatment |
US9368398B2 (en) | 2012-01-12 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US8987058B2 (en) | 2013-03-12 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for wafer separation |
US9589862B2 (en) | 2013-03-11 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US9287143B2 (en) | 2012-01-12 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for package reinforcement using molding underfill |
US9437564B2 (en) | 2013-07-09 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US9263839B2 (en) | 2012-12-28 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved fine pitch joint |
US9401308B2 (en) | 2013-03-12 | 2016-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices, methods of manufacture thereof, and packaging methods |
US9607921B2 (en) | 2012-01-12 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package interconnect structure |
US9257333B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US10015888B2 (en) | 2013-02-15 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect joint protective layer apparatus and method |
KR20130089473A (ko) * | 2012-02-02 | 2013-08-12 | 삼성전자주식회사 | 반도체 패키지 |
US9385006B2 (en) * | 2012-06-21 | 2016-07-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming an embedded SOP fan-out package |
KR101923535B1 (ko) | 2012-06-28 | 2018-12-03 | 삼성전자주식회사 | 패키지 온 패키지 장치 및 이의 제조 방법 |
US9082776B2 (en) | 2012-08-24 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package having protective layer with curved surface and method of manufacturing same |
TWI601252B (zh) * | 2015-05-22 | 2017-10-01 | 南茂科技股份有限公司 | 封裝結構的製作方法以及使用其所製得之封裝結構 |
US9892962B2 (en) | 2015-11-30 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package interconnects and methods of manufacture thereof |
TWI622139B (zh) * | 2016-03-08 | 2018-04-21 | 恆勁科技股份有限公司 | 封裝基板 |
US9859253B1 (en) * | 2016-06-29 | 2018-01-02 | Intel Corporation | Integrated circuit package stack |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020066952A1 (en) * | 2000-12-04 | 2002-06-06 | Fujitsu Limited | Semiconductor device having an interconnecting post formed on an interposer within a sealing resin |
US6448506B1 (en) * | 2000-12-28 | 2002-09-10 | Amkor Technology, Inc. | Semiconductor package and circuit board for making the package |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5040052A (en) * | 1987-12-28 | 1991-08-13 | Texas Instruments Incorporated | Compact silicon module for high density integrated circuits |
US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
JPH07335783A (ja) * | 1994-06-13 | 1995-12-22 | Fujitsu Ltd | 半導体装置及び半導体装置ユニット |
US6194250B1 (en) * | 1998-09-14 | 2001-02-27 | Motorola, Inc. | Low-profile microelectronic package |
JP2000178414A (ja) * | 1998-12-16 | 2000-06-27 | Tokuyama Corp | 半導体封止材用球状シリカ |
JP3500995B2 (ja) * | 1998-12-18 | 2004-02-23 | 株式会社デンソー | 積層型回路モジュールの製造方法 |
TW434850B (en) * | 1998-12-31 | 2001-05-16 | World Wiser Electronics Inc | Packaging equipment and method for integrated circuit |
US6326555B1 (en) * | 1999-02-26 | 2001-12-04 | Fujitsu Limited | Method and structure of z-connected laminated substrate for high density electronic packaging |
JP3798597B2 (ja) * | 1999-11-30 | 2006-07-19 | 富士通株式会社 | 半導体装置 |
TW449689B (en) * | 1999-12-10 | 2001-08-11 | Via Tech Inc | Motherboard and computer system for flexible using SDRAM and DDRAM |
JP2001223227A (ja) * | 2000-02-08 | 2001-08-17 | Nitto Denko Corp | 半導体封止用樹脂組成物および半導体装置 |
JP3916854B2 (ja) * | 2000-06-28 | 2007-05-23 | シャープ株式会社 | 配線基板、半導体装置およびパッケージスタック半導体装置 |
TW461058B (en) | 2000-10-19 | 2001-10-21 | Siliconware Precision Industries Co Ltd | Stacked multi-chip package structure with integrated passive components |
US6414384B1 (en) * | 2000-12-22 | 2002-07-02 | Silicon Precision Industries Co., Ltd. | Package structure stacking chips on front surface and back surface of substrate |
DE10110203B4 (de) * | 2001-03-02 | 2006-12-14 | Infineon Technologies Ag | Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung |
US7034386B2 (en) * | 2001-03-26 | 2006-04-25 | Nec Corporation | Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same |
JP4483136B2 (ja) * | 2001-06-20 | 2010-06-16 | ソニー株式会社 | 半導体デバイスの実装方法及び半導体装置の製造方法 |
US6730536B1 (en) * | 2001-06-28 | 2004-05-04 | Amkor Technology, Inc. | Pre-drilled image sensor package fabrication method |
JP3781998B2 (ja) * | 2001-10-30 | 2006-06-07 | シャープ株式会社 | 積層型半導体装置の製造方法 |
JP3972182B2 (ja) * | 2002-03-05 | 2007-09-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
EP1556895A4 (de) * | 2002-10-08 | 2009-12-30 | Chippac Inc | Halbleitergestapeltesmehrfachkapselungsmodul mit umgekehrter zweiter kapselung |
JP2004327855A (ja) * | 2003-04-25 | 2004-11-18 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US20040262728A1 (en) * | 2003-06-30 | 2004-12-30 | Sterrett Terry L. | Modular device assemblies |
US7345361B2 (en) * | 2003-12-04 | 2008-03-18 | Intel Corporation | Stackable integrated circuit packaging |
-
2004
- 2004-08-11 US US10/917,142 patent/US7187068B2/en active Active
-
2005
- 2005-07-27 TW TW094125491A patent/TWI296151B/zh active
- 2005-07-29 DE DE112005003862.9T patent/DE112005003862B4/de not_active Expired - Fee Related
- 2005-07-29 CN CN2005800269708A patent/CN101002319B/zh not_active Expired - Fee Related
- 2005-07-29 WO PCT/US2005/027103 patent/WO2006020438A1/en active Application Filing
- 2005-07-29 DE DE112005001949.7T patent/DE112005001949B4/de not_active Expired - Fee Related
- 2005-07-29 JP JP2007525653A patent/JP4610616B2/ja not_active Expired - Fee Related
- 2005-08-24 US US11/212,015 patent/US7867818B2/en active Active
-
2008
- 2008-01-07 HK HK08100138.5A patent/HK1109678A1/xx not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020066952A1 (en) * | 2000-12-04 | 2002-06-06 | Fujitsu Limited | Semiconductor device having an interconnecting post formed on an interposer within a sealing resin |
US6448506B1 (en) * | 2000-12-28 | 2002-09-10 | Amkor Technology, Inc. | Semiconductor package and circuit board for making the package |
Also Published As
Publication number | Publication date |
---|---|
JP4610616B2 (ja) | 2011-01-12 |
TW200618253A (en) | 2006-06-01 |
DE112005003862A5 (de) | 2014-09-18 |
US20060033193A1 (en) | 2006-02-16 |
DE112005001949T5 (de) | 2007-05-31 |
US7867818B2 (en) | 2011-01-11 |
US7187068B2 (en) | 2007-03-06 |
TWI296151B (en) | 2008-04-21 |
DE112005001949B4 (de) | 2014-11-27 |
CN101002319A (zh) | 2007-07-18 |
HK1109678A1 (en) | 2008-06-13 |
JP2008510304A (ja) | 2008-04-03 |
CN101002319B (zh) | 2011-08-17 |
US20060035409A1 (en) | 2006-02-16 |
WO2006020438A1 (en) | 2006-02-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112005003862B4 (de) | Vorrichtung mit einer Schablone für einen Siebdruckprozess | |
DE102019103993B4 (de) | Package mit Dummy-Dies zum reduzieren von Wölbungen im Package und Herstellungsverfahren dafür | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102016015805B3 (de) | Multi-stack-package-on-package-strukturen | |
DE102018108051B4 (de) | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung | |
DE102019115952B4 (de) | Halbleiter-packages | |
DE112015007213B4 (de) | Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package | |
DE102016101685B4 (de) | Verfahren zur herstellung eines integrierten fan-out-packages | |
DE102013113469B4 (de) | Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren | |
DE102014019634B4 (de) | Gehäuse eines integrierten Schaltkreises und Verfahren zum Bilden desselben | |
DE102013101327B4 (de) | Verfahren zur Herstellung eines Halbleiter-Bauelements und Halbleiter-Bauelement | |
DE102006037538B4 (de) | Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels | |
DE102012103784B4 (de) | Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls | |
DE102014108992A1 (de) | Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen | |
DE102013104455A1 (de) | PoP-Gerät | |
DE102020100002B4 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102007037543A1 (de) | Gehäuse für eine integrierte Schaltung mit einer Wärmeabgabeeinheit und Verfahren zu dessen Herstellung | |
DE112016006704T5 (de) | Halbleiterbaugruppe mit abgestütztem gestapeltem Halbleiterplättchen | |
DE102004039906A1 (de) | Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen | |
DE102016100523B4 (de) | Multi-Stack-Package-on-Package-Strukturen | |
DE112017001828T5 (de) | Elektrische verbindungsbrücke | |
DE102019109592A1 (de) | Die-stapel und deren ausbildungsverfahren | |
DE102019117199A1 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102018125372B4 (de) | Elektromagnetischer abschirmungsaufbau in einem info-package und verfahren zu dessen herstellung | |
DE102017122831B4 (de) | Gehäusestrukturen und Ausbildungsverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R129 | Divisional application from |
Ref document number: 112005001949 Country of ref document: DE Effective date: 20140722 |
|
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |