DE112005001029B4 - Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit - Google Patents

Halbleiterbauelement auf der Grundlage Si-Ge mit stark verspannter Beschichtung für eine verbesserte Kanalladungsträgerbeweglichkeit Download PDF

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Abstract

Halbleiterbauelement mit: einem Substrat mit einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter, die auf einer Schicht aus Silizium-Germanium (Si-Ge) (70) angeordnet ist; einem Transistor mit Source/Drain-Gebieten, die in einer entspannten Schicht aus Silizium gebildet sind, das auf der verformten Si-Schicht aufgewachsen ist, und einer Gateelektrode (72) über dem Substrat, wobei eine Gatedielektrikumsschicht (73) dazwischen angeordnet ist, einer Schicht aus Metallsilizid auf einer oberen Fläche der Gateelektrode und dielektrische Seitenwandabstandshalter an Seitenflächen der Gateelektrode, die eine Oxydbeschichtung auf den Seitenflächen der Gateelektrode und auf einem oberen Oberflächenbereich der verformten Si-Schicht und eine Nitridschicht auf der Oxydbeschichtung aufweisen; und einer verspannten dielektrischen Beschichtung (90, 120) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten, und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, die eine hohe Druckverspannung (90) oder Zugverspannung (120) ausübt.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft mikro-miniaturisierte Halbleiterbauelemente, die Transistoren auf Silizium-Germaniummaterial aufweisen. Die vorliegende Erfindung ist insbesondere für die Herstellung von Transistoren mit einer verbesserten Kanalladungsträgerbeweglichkeit geeignet.
  • Hintergrund der Erfindung
  • Die ständige Weiterentwicklung von miniaturisierten Hochgeschwindigkeitshalbleiterbauelementen stellt zunehmend eine Herausforderung an die Grenzen konventioneller Halbleitermaterialien und Fertigungsverfahren dar. Konventionelle Halbleiterbauelemente enthalten typischerweise eine Vielzahl aktiver Bauelemente in oder auf einem gemeinsamen Halbleitersubstrat, beispielsweise CMOS-Bauelemente mit mindestens einem Paar aus einem PMOS-Transistor und einem NMOS-Transistor, die benachbart zueinander angeordnet sind. In der aktuellen Technologie werden kristalline Halbleiterscheiben als Substrate eingesetzt, etwa eine leicht p-dotierte Epitaxieschicht („epi-Schicht”) aus Silizium (Si), die auf einem stark dotierten kristallinen Si-Substrat aufgewachsen wird. Der geringe Wiederstand des stark dotierten Substrats ist notwendig, um die Anfälligkeit für ein ungewolltes Einschalten beziehungsweise „latch-up” zu minimieren, und die gegenüber der geringen Dotierung der epi-Schicht eine unabhängige Einstellung der Dotierprofile sowohl für p- als auch für n-Wannen beziehungsweise Potenzialtöpfe ermöglicht, die darin als Teil der Fertigungssequenz hergestellt werden, woraus sich ein optimales PMOS- und NMOS-Transistorverhalten ergibt.
  • Die Anwendung der sehr dünnen epi-Schichten, das heißt eine Dicke von mehreren um, wird ermöglicht, indem eine flache Grabenisolation („STI”) eingesetzt wird, die vorteilhafterweise ein Heraufdiffundieren von p-Dotiermitteln aus dem stärker dotierten Substrat in die leicht dotierte epi-Schicht minimiert. Des weiteren wird es durch die STI ermöglicht, benachbarte aktive Bereiche näher aneinander anzuordnen, wobei der „Vogelschnabel” vermieden wird, der sich an der Kante jeder LOCOS-Isolationsstruktur ausbildet. STI bietet auch eine bessere Isolation, indem eine abruptere Struktur geschaffen wird, verringert die vertikale Stufe von dem aktiven Bereich zur Isolation, um damit die Steuerung der Gate-Lithographie zu verbessern, vermeidet den Hochtemperaturschritt für die Feldoxidation, die bei größerem Durchmesser Probleme verursachen kann, das heißt bei 8 Zoll-Scheiben, und damit für künftige Logik-Technologiegenerationen skalierbar ist.
  • Substrate auf der Grundlage von „verformten Silizium” haben als Halbleitermaterial Interesse geweckt, da erhöhte Geschwindigkeiten für den Elektronenstrom und den Löcherstrom erreicht werden, wodurch die Herstellung von Halbleiterbauelementen mit höheren Arbeitsgeschwindigkeiten, verbesserten Leistungseigenschaften und einer geringeren Leistungsaufnahme ermöglicht wird. Es wird eine sehr dünne zugverformte kristalline Silizium-(Si)Schicht auf einer entspannten Silizium-Germanium-(Si-Ge)Pufferschicht mit sich graduell ändernder Zusammensetzung mit mehreren um Dicke aufgewachsen, wobei die Si-Ge-Pufferschicht wiederum auf einem geeigneten kristallinen Substrat gebildet ist, beispielsweise einer Si-Scheibe oder einer Silizium-auf-Isolator-(SOI)Scheibe. Die Si-Ge-Pufferschicht enthält typischerweise 12 bis 25 Atomprozent Ge. Die Technologie des verformten Siliziums beruht auf der Neigung der Si-Atome, wenn diese auf der Si-Ge-Pufferschicht abgeschieden werden, sich entsprechend der größeren Gitterkonstante (dem Abstand) der Si- und Ge-Atome (relativ zu reinem Si) auszurichten. Als Folge davon, dass sich die Si-Atome auf einem Substrat (Si-Ge) abscheiden, das aus Atomen aufgebaut ist, die weiter beabstandet sind, werden die Abstände „gedehnt”, um sich an den darunter liegenden Si- und Ge-Atomen auszurichten, wodurch die abgeschiedene Si-Schicht „gedehnt” oder zugverformt wird. Elektronen und Löcher besitzen in derartig verformten Si-Schichten eine größere Beweglichkeit als in konventionellen entspannten Si-Schichten mit einem geringeren interatomaren Abstand, das heißt, es ist ein geringerer Wiederstand für den Elektronenstrom und/oder den Löcherstrom vorhanden. Beispielswiese kann der Elektronenfluss in verformten Silizium bis zu 70% schneller sein im Vergleich zu dem Elektronenfluss in konventionellen Si. Transistoren und IC-Bauelemente, die auf derartigen verformten Si-Schichten aufgebaut sind, können bis zu 35% höhere Arbeitsgeschwindigkeiten aufweisen als entsprechende Bauelemente, die aus konventionellen Si hergestellt sind, ohne dass die Transistorgröße verringert werden muss. Konventionelle Verfahrensweisen auf der Grundlage einer verformten Siliziumtechnologie beinhalten ebenso das epitaktische Aufwachsen einer entspannten Siliziumschicht auf einer zugverspannten Siliziumschicht, die nachher dotiert wird, um entspannte Source/Drain-Gebiete in der entspannten Siliziumschicht zu bilden.
  • Die Beweglichkeit von Elektronen in konventionellen Siliziumvollsubstraten ist höher als die Beweglichkeit von Löchern. Folglich ist in konventionellen CMOS-Transistoren der Durchlassstrom des PMOS-Transistors geringer als der Durchlassstrom des NMOS-Transistors, wodurch ein Ungleichgewicht hervorgerufen wird. Dieses Ungleichgewicht ist in CMOS-Transistoren noch ausgeprägter, die auf oder in einem zugverspannten aktiven Bauteilbereich hergestellt werden, der in einem Halbleitersubstrat mit verformten Gitter gebildet ist, beispielsweise einem verformten Si auf Si-Ge, da die Zunahme der Elektronenbeweglichkeit größer ist als die Zunahme der Löcherbeweglichkeit ist.
  • Die US 2004/0045499 A1 offenbart ein Halbleiterbauelement mit einem Substrat, einer verformten auf einer Si-Ge-Schicht ausgebildeten Si-Schicht, einem Transistor und einer dielektrischen Beschichtung über den Seitenflächen der Gate-Elektrode des Transistors sowie über den Source/Drain-Gebieten desselben.
  • In US 6 573 172 B1 , US 2003/0040158 A1 und US 2004/0075148 A1 werden CMOS-Halbleiterbauelemente offenbart, in denen Kanalregionen in einem Siliziumsubstrat mithilfe dielektrischer Verspannungsschichten unterverspannt werden.
  • Die US 6 429 061 B1 lehrt, bei Ausbilden von CMOS-Transistoren eine verspannte Si-Schicht auf einer SiGe-Schicht auszubilden. Selbiges ist auch aus der US 2004/0195623 A1 bekannt, in der darüber hinaus zusätzlich Film zur Erzeugung einer Zug- oder Druckspannung vorgesehen ist.
  • In dem Maße wie die Mikro-Miniaturisierung voranschreitet, besteht ein ständiger Bedarf, den Durchlassstrom von Transistoren zu erhöhen, wozu Transistoren gehören, die auf diversen Arten verformter Si-Ge-Substrate hergestellt sind, indem die Ladungsträgerbeweglichkeit verbessert wird. Es besteht daher ein Bedarf für eine Verfahrenstechnik, die die Herstellung von Halbleiterbauelementen mit Transistoren ermöglicht, die auf Si-Ge-Substraten ausgebildet sind, und erhöhte Durchlassströme aufweisen, indem die Kanalladungsträgerbeweglichkeit erhöht wird, und es besteht ein Bedarf an den sich ergebenden Halbleiterbauelementen.
  • Überblick über die Erfindung
  • Ein Vorteil der vorliegenden Erfindung besteht in einem Verfahren zur Herstellung eines Halbleiterbauelements mit Transistoren auf Si-Ge Substraten mit erhöhten Durchlassströmen.
  • Ein weiterer Vorteil der vorliegenden Erfindung betrifft ein Halbleiterbauelement mit Transistoren auf der Grundlage von Si-Ge-Substraten mit erhöhtem Durchlassstrom.
  • Weitere Vorteile und andere Aspekte und Merkmale der vorliegenden Erfindung sind in der folgenden Beschreibung dargelegt und gehen für den Fachmann zum Teil aus dem Studium des Folgenden hervor oder können durch Praktizieren der vorliegenden Erfindung erhalten werden. Die Vorteile der vorliegenden Erfindung können insbesondere so realisiert und erhalten werden, wie dies in den angefügten Patentansprüchen dargelegt ist.
  • Gemäß der vorliegende Erfindung werden die vorhergehenden und weitere Vorteile zum Teil durch ein Halbleiterbauelement erreicht, das umfasst: ein Substrat mit einer Schicht aus Silizium (Si) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge); einem Transistor mit Source/Drain-Gebieten und einer Gateelektrode über dem Substrat, wobei eine Gatedielektrikumsschicht dazwischen angeordnet ist; und eine verspannte dielektrische Beschichtung über den Seitenflächen der Gateelektrode und über den Source/Drain-Gebieten.
  • Ein weiterer Vorteil der vorliegenden Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats mit einer Schicht aus Silizium (Si), das ein verformtes Gitter aufweist, auf einer Schicht aus Silizium-Germanium (Si-Ge); Bilden eines Transistors mit Source/Drain-Gebieten und einer Gateelektrode, die eine obere Fläche und Seitenflächen aufweist, über dem Substrat, wobei dazwischen eine Gatedielektrikumsschicht vorgesehen wird; und Bilden einer verspannten dielektrischen Beschichtung über den Seitenflächen der Gateelektrode und über dem Source/Drain-Gebieten.
  • Ausführungsformen der vorliegenden Erfindung betreffen das Bilden dielektrischer Seitenwandabstandshalter auf Seitenflächen der Gateelektrode, so wie einer Oxydbeschichtung und einer Nitridschicht darauf, das epitaktische Aufwachsen einer entspannten Si-Schicht auf der verformten Si-Schicht, das Bilden von Source/Drain-Gebieten in der entspannten Si-Schicht und das anschließende Abscheiden der verspannten dielektrischen Beschichtung auf den Seitenwandabstandshaltern, auf den entspannten Source/Drain-Gebieten und auf einem Teil der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und erhöhten Source/Drain-Gebieten.
  • Weitere Ausführungsformen der vorliegenden Erfindung enthalten ferner das Bilden von dielektrischen Seitenwandabstandshaltern an Seitenflächen der Gateelektrode, das Bilden von Source/Drain-Gebieten in der verformten Si-Schicht, das Bilden einer Metallsilizidschicht auf der oberen Fläche der Gateelektrode und einer Metallsilizidschicht auf den Source/Drain-Gebieten, das Entfernen der dielektrischen Seitenwandabstandshaltern, um einen Teil der verformten Si-Schicht benachbart zu den Seitenflächen der Gateelektrode freizulegen und das anschließende Bilden der verspannten dielektrischen Beschichtung auf der Metallsilizidschicht, auf der oberen Fläche der Gateelektrode, auf den Seitenflächen der Gateelektrode, auf den benachbarten freiliegenden Bereichen der verformten Si-Schicht und auf der Silizidschicht, die über den Source/Drain-Gebieten gebildet ist.
  • In Ausführungsformen der vorliegenden Erfindung, die n-Kanaltransistoren aufweisen, weist die verspannte dielektrische Beschichtung eine hohe Zugverspannung auf. In Ausführungsformen der vorliegenden Erfindung, in denen p-Kanaltransistoren enthalten sind, weist die verspannte dielektrische Beschichtung eine hohe Druckverspannung auf. Die verspannte dielektrische Beschichtung kann eine Schicht aus Siliziumnitrid, Siliziumkarbid oder Siliziumoxynitrid mit einer Dicke von ungefähr 20 nm bis ungefähr 100 nm (200 Å bis ungefähr 1000 A) ausweisen.
  • Ausführungsformen der vorliegenden Erfindung beinhalten die Herstellung von Halbleiterbauelementen mit komplementären MOS-(CMOS)Transistoren mit einer druckverspannten Schicht auf dem PMOS-Transistor und einer zugverspannten Schicht auf dem NMOS-Transistor. Gemäß einem Aspekt dieser Erfindung beihaltet der Prozessablauf das Abscheiden einer druckverspannten Nitridschicht sowohl über dem NMOS- als auch über dem PMOS-Transistor und dann das Abscheiden einer dünnen Pufferschicht, etwa einer Oxydschicht oder einer Oxynitridschicht, sowohl über dem NMOS- als auch dem PMOS-Transistor. Es wird dann selektiv geätzt, um die Oxydschicht und die druckverspannte Nitridschicht von dem NOMS-Transistor zu entfernen, während der PMOS-Transistor maskiert ist. Es wird dann eine zugverspannte Nitridschicht über dem NMOS-Transistor und dem PMOS-Transistor abgeschieden und wird anschließend selektiv von dem PMOS-Transistor weg geätzt. Das resultierende CMOS-Bauelement umfasst einen NMOS-Transistor mit einer darauf ausgebildeten zugverspannten Schicht und einen PMOS-Transistor mit einer darauf ausgebildeten druckverspannten Schicht.
  • Weitere Vorteile und Aspekte der vorliegenden Erfindung werden für den Fachmann angesichts der folgenden detaillierten Beschreibung offenkundig, wobei Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben sind, indem die gegenwärtig als beste Art und Weise erachtete Verfahrenstechnik zur Praktizierung der vorliegenden Erfindung beschrieben wird. Wie nachfolgend beschrieben wird, kann die vorliegende Erfindung auch in anderen unterschiedlichen Ausführungsformen vorliegen und diverse Details davon können in diversen offensichtlichen Bereichen einer Modifizierung unterliegen, ohne von dem Grundgedanken der vorliegenden Erfindung abzuweichen. Daher sollen die Beschreibung und die Zeichnungen als lediglich anschaulich und nicht als einschränkend betrachtet werden.
  • Kurze Beschreibund der Zeichnungen
  • 1 und 2 zeigen schematisch aufeinanderfolgende Phasen eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3 bis 6 zeigen schematisch aufeinanderfolgende Phasen eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 7 bis 14 zeigen schematisch den Verlauf eines Verfahrens gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • In den 1 und 2 sind gleiche Strukturelemente und Merkmale durch die gleichen Bezugszeichen belegt; in den 3 bis 6 sind ebenso ähnliche Strukturelemente oder Merkmale mit gleichen Bezugszeichen belegt; und in den 7 bis 14 sind ähnliche Merkmale und Elemente mit den gleichen Bezugszeichen benannt.
  • Beschreibung der Erfindung
  • Für Transistoren, die auf Si-Ge-Substraten aufgebaut sind, sind andere Aspekte zu berücksichtigen als für Transistoren, die auf Siliziumvollsubstraten hergestellt sind. Aufgrund der größeren Dicke von Siliziumsubstraten neigen verspannte darauf abgeschiedenen Schichten dazu, das Substrat mit einer Verspannung zu beeinflussen, die entgegengesetzt zu jener ist, die die Schicht aufweist. Wenn beispielsweise eine zugverspannte Schicht auf einem Siliziumvollsubstrat abgeschieden wird, wird eine Druckverspannung einem Substrat und damit einem Kanalgebiet auferlegt. Jedoch sind typischerweise und gemäß den Ausführungsformen der vorliegenden Erfindung Si-Ge-Substrate mit einer verformten Siliziumschicht mit einer Dicke von ungefähr 20 nm–30 nm (200 A bis ungefähr 300 A) vorgesehen. Es werden entspannte Source/Drain-Gebiete mit einer Dicke von bis zu ungefähr 40 nm (400 A) darauf abgebildet. Somit übersteigt die Dicke der verformten Si-Schicht und der Drain/Source-Gebiete zusammen typischerweise nicht 80 nm (800 A). Als Folge davon ist die verformte Si-Schicht sogar zusammen mit einer entspannten Si-Schicht relativ „transparent” für die Art an Verspannung, die eine darauf abgeschiedene Schicht aufweist. Daher verleiht eine zugverspannte Schicht, die auf einer verformten Si-Schicht abgeschieden wird, oder eine entspannte Si-Schicht, die auf einer verformten Si-Schicht abgebildet ist, einem darin ausgebildeten Kanalgebiet ebenso eine Zugverspannung; und eine druckverspannte Schicht, die auf einer derartig dünnen Si-Schicht oder Schichten abgeschieden ist, verleiht einem darin ausgebildeten Kanalgebiet eine Druckverspannung; wohingegen in Vollsubstraten das Gegenteilige Verhalten auftreten würde.
  • Die vorliegende Erfindung richtet sich an die Problematik des Vergrößerns des Durchlassstromes von Transistoren, die auf verformten Si-Substraten gebildet sind, und löst dieses Problem auch, wobei in kosteneffizienter und wirksamerweise die Kanalladungsträgerbeweglichkeit deutlich erhöht wird. Die vorliegende Erfindung gründet sich auf die Erkenntnis, dass die Kanalladungsträgerbeweglichkeit von Transistoren auf der Grundlage verformter Si-Substrate durch Anwenden einer Verspannung darauf erhöht werden kann. Bei der Herstellung von p-Kanaltransistoren wird die Kanalladungsträgerbeweglichkeit erhöht, indem eine verspannte dielektrische Schicht, die eine hohe Druckverspannung aufweist, zur Verbesserung der Löcherbeweglichkeit aufgebracht wird. In n-Kanaltransistoren wird die Kanalladungsträgerbeweglichkeit deutlich erhöht, indem eine verspannte Schicht, die eine hohe Zugverspannung aufweist, zum Vergrößern der Elektronenbeweglichkeit aufgebracht wird. Verspannte dielektrische Schichten können auf Transistoren aufgebracht werden, wobei die Source/Drain-Gebiete in der verformten Si-Schicht gebildet sind, oder können auf Transistoren aufgebracht werden, die entspannte Source/Drain-Gebiete aufweisen, die in verformten Si-Schichten gebildet sind. Die verspannte dielektrische Schicht kann Siliziumkarbid, Siliziumnitrid oder Siliziumoxynitrid aufweisen und kann durch Plasma unterstützte chemische Dampfabscheidung (PECVD) mit einer Dicke von ungefähr 20 nm (200 A) bis ungefähr 100 nm (1000 A) aufgebracht werden. Es können konventionelle PECVD-Bedingungen zum Abscheiden einer stark druckverspannten oder stark zugverspannten dielektrischen Schicht angewendet werden. Beim Abscheiden einer verspannten dielektrischen Schicht, die eine hohe Druckverspannung aufweist, werden sowohl eine Hochfrequenzleistung als auch eine Niederfrequenzleistung angewendet. Beim Abscheiden einer verspannten dielektrischen Schicht, die eine hohe Zugverspannung aufweist, wird die Niederfrequenzleistung deutlich verringert. Beim Abscheiden einer dielektrischen Schicht, die eine hohe Zugverspannung aufweist, wird eine Zugverspannung auf die darunter liegende verformte oder verspannte Si-Schicht ausgeübt. Beim Aufbringen einer Schicht, die eine hohe Druckverspannung aufweist, wird eine Druckverspannung auf die darunter liegende verformte oder entspannte Si-Schicht ausgeübt.
  • Beispielsweise kann eine verspannte konforme Siliziumnitridschicht, die eine hohe Druckverspannung aufweist, beispielsweise größer als 1 Gpa, abgeschieden werden mit: einer Silan-(SiH4)Durchflussrate von 200 bis 500 sccm; einer Stickstoff-(N2)Durchflussrate von 2000 bis 10000 sccm; einer Ammonik-(NH3)Durchflussrate von 2500 bis 5000 sccm; einem SiH4/NH3-Verhältnis von 0,2 bis 0,04, einer Temperatur von 350°C bis 550°C; einem Druck von 133,322 Pa bis 799,932 Pa (1 bis 6 Torr); einer Hochfrequenzleistung von 70 bis 300 Watt; einer Niederfrequenzleistung von 20 bis 60 Watt und einem Elektrodenabstand (Sprühkopf) von 400 bis 600 mils. Eine Siliziumnitridschicht, die eine hohe Zugverspannung aufweist, beispielsweise größer als 1 Gpa, kann abgeschieden werden mit: einer SiH4-Druchflussrate von 50 bis 500 sccm; einer NH3-Druchflussrate von 1500 bis 5000 sccm; einer N2-Druchflussrate von 4000 bis 30000 sccm; einem SiH4/NH3-Verhältnis von 0,2 bis 0,04, einer Temperatur von 350°C bis 550°C, einem Druck von 266,644 Pa bis 1333,2199 Pa (2 bis 10 Torr) und einer Hochfrequenzleistung von 40 bis 300 Watt und einer Niederfrequenzleistung von 0 bis 10 Watt.
  • In anderen Ausführungsformen der vorliegenden Erfindung wird eine dielektrische Schicht, die eine hohe Zugverspannung aufweist, hergestellt, indem die dielektrische Schicht durch chemische Dampfabscheidung aufgebracht wird, und anschließend wird die abgeschiedene dielektrische Schicht mit Ultraviolettstrahlung oder Elektronenstrahlung behandelt, um ihre Zugverspannung zu erhöhen.
  • Gemäß Ausführungsformen der vorliegenden Erfindung wird die verspannte Schicht bei einer relativ geringen Temperatur aufgebracht. Folglich ermöglicht die vorliegende Erfindung das Abscheiden einer verspannten Schicht mit Zugverspannung oder Druckverspannung in Transistoren mit Nickelsilizidschichten, die auf Source/Drain-Gebieten und den Gateelektroden aufgebracht sind, ohne dass die thermischen Stabilitätsgrenzen der Nickelsilizidschichten überschritten werden. Die vorliegende Erfindung kann auch auf Transistoren angewendet werden, die anderen Metallsilizide, etwa Kobaltsilizid, aufweisen. Bei der Kobaltsilizidierung wird eine separate Schicht aus Silizium vor dem Abscheiden einer Schicht aus Kobalt zum in Gangsetzen der Silizidierung abgeschieden.
  • Eine Ausführungsform der vorliegenden Erfindung ist schematisch in den 1 bis 6 gezeigt. Gemäß 1 wird eine Schicht aus verformten Si 11 auf einer Schicht aus Si-Ge 10 gebildet. Es sollte beachtet werden, dass die Si-Schicht 11 vollständig verformt sein kann oder lokal in den Source/Drain-Gebieten gemäß konventioneller Vorgehensweisen verformt sein kann, wobei die Ausführungsformen der vorliegenden Erfindung beide Arten verformter Si-Schichten berücksichtigen. Eine Gateelektrode 12 ist über der verformten Si-Schicht 11 ausgebildet, wobei eine dielektrische Gateschicht 13 dazwischen vorgesehen ist. Seitenwandabstandshalter werden dann gebildet, die eine L-förmige Oxydbeschichtung 14 aufweisen, beispielsweise Siliziumoxyd, und es wird eine Nitridschicht 15, beispielsweise Siliziumnitrid, darauf gebildet. Es wird dann eine entspannte Si-Schicht 16 auf der verformten Si-Schicht 11 auf den darin gebildeten Source/Drain-Gebieten aufgewachsen, wobei sich durch das Dotieren die Source/Drain-Gebiete in die verformte Si-Schicht 11 erstrecken. Eine Metallsilizidschicht 20, 20A, etwa Nickelsilizid, wird auf der oberen Fläche der Gateelektrode 12 und auf dem entspannten Source/Drain-Gebiet 16 aufgewachsen. Es wird dann eine verspannte dielektrische Beschichtung 21 auf dem Seitenwandabstandshaltern, den Siliziden 20, 20A und zwischen der Oxydbeschichtung 14 und dem entspannten Source/Drain-Gebiet 16 auf der Si-Schicht 11 gebildet. In Ausführungsformen der vorliegenden Erfindung, in denen die Si-Schicht lokal in den Source/Drain-Gebieten verläuft, verleiht die verspannte dielektrische Schicht 21 der Siliziumschicht 11 unter der Gateelektrode und unter den Abstandshaltern eine Verformung 20, wodurch vorteilhafterweise die Kanalladungsträgerbeweglichkeit erhöht wird. In Ausführungsformen, in denen die gesamte Si-Schicht 11 verformt ist, erhöht die verspannte dielektrische Schicht die Verformung in dem Kanalgebiet unter der Gateelektrode und den Abstandshaltern noch weiter, wodurch die Kanalladungsträgerbeweglichkeit weiter erhöht wird. Die verspannte dielektrische Schicht 21 kann beispielsweise Siliziumnitrid sein, das durch PECVD abgeschieden wird, wobei diese eine hohe Druckverspannung oder Zugverspannung aufweist. Zu weiteren Merkmalen, die in 2 gezeigt sind, gehören ein Wolframpfropfen 22 und ein Barrierenmetall 23, beispielsweise Titannitrid, die eine Öffnung in einem Zwischenschichtdielektrikum 24 füllen, und ein Wolframpfropfen 25 und ein Barriemetall 26, etwa Titannitrid, die ein Kontaktloch 27 in dem Zwischenschichtdielektrikum 24 füllen. Die durch die stark verspannte dielektrische Schicht 21 hervorgerufene Verspannung erhöht die Kanalladungsträgerbeweglichkeit, wodurch der Durchlassstrom des Transistors erhöht wird.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist schematisch in den 3 bis 6 gezeigt. Gemäß 3 wird eine verformte Si-Schicht 31 über einer Si-Ge-Schicht 30 gebildet. In der zuvor erläuterten Ausführungsform kann die Si-Schicht 31 global verformt sein oder kann lokal unter den Source/Drain-Gebieten verformt sein. Es wird eine Gateelektrode 32 über der verformten Si-Schicht 31 gebildet, wobei eine Gatedielektrikumsschicht 33 dazwischen angeordnet ist. Ein Seitenwandabstandshalter mit einer Oxydbeschichtung 34 mit einer Dicke von ungefähr 60 Å bis ungefähr 600 Å wird auf Seitenflächen der Gateelektrode 32 und auf einem Teil der oberen Fläche der verformten Si-Schicht 31 hergestellt. Es sollte beachtet werden, dass die Beschichtung 34 durch ALD abgeschieden werden kann und auch Siliziumnitrid enthalten kann. Eine Siliziumoxydbeschichtung verhindert vorteilhafterweise den Verbrauch des Gateelektrodenmaterials durch Silizidierung an deren Seitenflächen, und verhindert vorteilhafterweise, dass eine nachfolgend ausgebildete dünne Schicht aus Nickelsilizid auf den Siliziumnitridseitenwandabstandshaltern die Nickelsilizidkontaktschicht auf der oberen Fläche der Gateelektrode kontaktiert, und/oder verhindert, dass die Nickelsilizidkontaktschichten auf der oberen Fläche der verformten Si-Schicht 31 kontaktiert wird, wodurch ein Kurzschluss zwischen der Nickelsilizid und den Siliziumnitridseitenwandabstandshaltern verhindert wird.
  • Es werden dann Siliziumnitridabstandshalter 35 auf der Siliziumoxydbeschichtung 34 durch PECVD mit anschließendem Ätzen hergestellt. Nachfolgend wird eine Silizidierung in Gang gesetzt, in dem eine Schicht aus Nickelsilizid 40 auf der oberen Fläche der Gateelektrode 32 gebildet wird, wie dies in 4 gezeigt ist, und indem eine Schicht aus Nickelsilizid 41 auf dem Source/Drain-Gebiet, das in der verformten Si-Schicht 31 oder in dem verformten Bereich der Siliziumschicht 31 gebildet ist, hergestellt wird.
  • Wie in 5 gezeigt ist, werden die Beschichtung und die Seitenwandabstandshalter dann entfernt, wobei ein Teil der oberen Fläche der verformten Si-Schicht 31 zwischen den Silizidschichten 41 und den Seitenflächen der Gateelektrode 32 freigelegt wird, wobei eine sehr dünne Oxydschicht dazwischen ist, etwa mit weniger als 50 Å, die als eine Pufferschicht dient. Es wird dann eine stark verspannte dielektrische Schicht 50 abgeschieden, etwa eine Siliziumnitridschicht, die eine hohe Druckverspannung aufweist, wobei dies mittels PECVD geschieht, wie in 6 gezeigt ist. Die stark verspannte dielektrische Schicht 50 dient dazu, die Löcherbeweglichkeit im Kanal zu erhöhen, wodurch der Durchlassstrom erhöht wird.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist schematisch in den 7 bis 14 gezeigt. Gemäß 7 ist ein CMOS-Bauelement schematisch dargestellt, das einen NMOS-Transistorbereich links und einen PMOS-Transistorbereich rechts aufweist, wobei ähnliche Strukturelemente durch gleiche Bezugszeichen benannt sind. Eine verformte Si-Schicht 71 wird über einer Si-Ge-Schicht 70 gebildet. Wie in den zuvor erläuterten Ausführungsformen kann die Si-Schicht 71 global verformt sein oder kann lokal in den Source/Drain-Gebieten verformt sein. Es wird eine Gateelektrode 72 über der verformten Si-Schicht 71 gebildet, wobei eine Gatedielektrikumsschicht 73 dazwischen angeordnet ist. Ein Seitenwandabstandshalter mit einer Oxydbeschichtung 74 mit einer Dicke von ungefähr 60 Å bis ungefähr 600 Å wird auf Seitenflächen der Gateelektrode 72 und auf einem Teil der oberen Fläche der verformten Si-Schicht 71 gebildet. Die Siliziumoxydbeschichtung 74 kann in der gleichen Weise hergestellt werden, wie dies zuvor mit Bezug zu der Siliziumoxydschicht 34 in 3 erläutert ist. Es werden dann Siliziumnitridabstandshalter 75 auf der Siliziumoxydbeschichtung 74 durch Anwenden von PECVD, gefolgt von Ätzen, gebildet. Nachfolgend wird eine Silizidierung in Gang gesetzt durch Bilden einer Schicht auf Nickelsilizid 76 auf der oberen Fläche Gateelektronen 72 und durch Bilden einer Schicht aus Nickelsilizid 77 auf den Source/Drain-Gebieten, die auf der verformten Si-Schicht 71 gebildet sind.
  • Wie in 8 gezeigt ist, werden die Beschichtung 74 und die Seitenwandabstandshalter 75 jeweils von den Transistoren entfernt, wobei ein Bereich der oberen Fläche der verformten Si-Schicht 71 zwischen den Silizidschichten 77 und den Seitenflächen der Gateelektrode 72 freigelegt wird. Es wird dann eine stark druckverspannte Siliziumnitridschicht 90 mit einer Druckverspannung von mehr als 1,5 GPa über dem NMOS-Transistor und dem PMOS-Transistor abgeschieden, wie in 9 gezeigt ist. Das Abscheiden der stark druckverspannten Siliziumnitridschicht 90 kann mittels einer Temperatur von ungefähr 400°C bis ungefähr 480°C, bei einer SiH4-Durchflussrate von ungefähr 200 bis ungefähr 300 sccm, einer NH3-Durchflussrate von ungefähr 3000 bis 4000 sccm, einer N2-Durchflussrate von ungefähr 3500 bis ungefähr 4500 sccm, einem Druck von ungefähr 266,644 Pa bis ungefähr 799,932 Pa (2 bis ungefähr 6 Torr), einem Sprühkopfabstand von ungefähr 400 bis ungefähr 600 mils, einer Hochfrequenz-RF-Leistung von ungefähr 60 bis 100 Watt, einer Niederfrequenz-RF-Leistung von ungefähr 40 Watt bis ungefähr 90 Watt mit einer anschließenden NH3/N2-Plammabehandlung mit NH3 bei einer Durchflussrate von ungefähr 500 bis ungefähr 1500 sccm und mit N2 mit einer Durchflussrate von ungefähr 2000 bis ungefähr 4000 sccm bei einer Hochfrequenz-RF-Leistung von ungefähr 100 Watt bis ungefähr 600 Watt und einer Niederfrequenz-RF-Leistung von ungefähr 20 Watt bis ungefähr 60 Watt für ungefähr 20 bis ungefähr 60 Sekunden bewerkstelligt werden. Die mehrfache Schichtabscheidung und die Plasmabehandlung erhöht die Druckverspannung weiter. Nachfolgend wird eine dünne Oxydschicht oder Oxynitridschicht 100, wie in 10 gezeigt ist, durch einen konventionellen CVD-Prozess abgeschieden. Typischerweise wird die Oxydschicht oder die Oxynitridschicht 100 mit einer Dicke von ungefähr 3 nm bis ungefähr 6 nm (30 A bis ungefähr 60 A) abgeschieden.
  • Nachfolgend wird eine Maske 110, beispielsweise eine Photolackmaske oder eine Hartmaske, über dem PMOS-Transistor aufgebracht, wie in 11 gezeigt ist, und die Oxydschicht oder Oxynitridschicht 100 und die stark druckverspannte Siliziumnitridschicht 90 werden von dem NMOS-Transistor entfernt.
  • Gemäß 12 wird die Maske 110 von dem PMOS-Transistor entfernt, und es wird dann eine stark zugverspannte Siliziumnitridschicht 120 mit einer Zugverspannung von mehr als 1,5 GPa über dem PMOS-Transistor und dem NMOS-Transistor abgeschieden. Das Abscheiden der stark zugverspannten Schicht 120 kann bei einer Temperatur von ungefähr 400°C bis ungefähr 480°C, einer SiH4-Durchflussrate von ungefähr 40 bis ungefähr 80 sccm und einer NH3-Durchflussrate von ungefähr 1500 bis ungefähr 2500 sccm, einer N2-Durchflussrate von ungefähr 20000 bis ungefähr 40000 sccm, einem Abstand (zwischen dem Substrat und dem Sprühkopf) von ungefähr 400 bis ungefähr 600 mils, einem Druck von ungefähr 266,644P a bis ungefähr ungefähr 1066,5759 Pa (2 bis ungefähr 8 Torr) einer Hochfrequenzleistung von ungefähr 40 bis ungefähr 80 Watt und einer Niederfrequenzleistung von bis zu ungefähr 10 Watt erreicht werden. Es wird dann eine dünne Oxydschicht oder Oxynitridschicht mittels einem konventionellen CVD-Prozesses mit einer Dicke von ungefähr 3 nm (30 A) bis ungefähr 6 nm (60 A) abgeschieden.
  • Gemäß 13 wird eine Maske 131, etwa eine Photolackmaske oder eine Hartmaske so dann über dem NMOS-Transistor aufgebracht, und die Oxydschicht oder Oxynitridschicht 130 und die stark zugverspannte Siliziumnitridschicht 120 werden selektiv von dem PMOS-Transistor entfertn, wobei der Prozess an der Oxydschicht oder der Oxynitridschicht 100 anhält. Es wird dann die Maske 131 entfernt, und die sich ergebende Struktur ist in 14 dargestellt, die eine Oxydschicht oder eine Oxynitridschicht 130 und eine stark zugverspannte Siliziumnitridschicht 120 über dem NMOS-Transistor und eine Oxydschicht oder Oxynitridschicht 100 und eine stark druckverspannte Siliziumnitridschicht 90 über dem PMOS-Transistor aufweist. Das sich ergebende CMOS-Bauelement umfasst einen Pmos-Transistor und einen NMOS-Transistor mit einer erhöhten Kanalladungsträgerbeweglichkeit und damit mit einem verbesserten Durchlassstrom.
  • Die vorliegende Erfindung stellt eine Verfahrenstechnik bereit, die die Herstellung von mikrominiaturisierten Halbleiterbauelementen mit hoher Qualität, hoher Arbeitsgeschwindigkeit auf der Grundlage einer Technologie des verformten Gitters ermöglicht, wobei die Transistordurchlassströme maximiert werden. Die erfindungsgemäße Vorgehensweise kann unter Anwendung konventioneller Prozessverfahren und Einrichtungen mit Durchsatzraten praktiziert werden, die konsistent sind mit den Durchsatzerfordernissen automatisierter Herstellungsverfahren und die vorliegende Erfindung ist damit vollständig kompatibel mit konventionellen Prozessabläufen für die Herstellung integrierter Halbleiterbauelemente mit hoher Packungsdichte.
  • Die vorliegende Erfindung ist industriell anwendbar bei der Herstellung diverser Arten von Halbleiterbauelementen. Die vorliegende Erfindung ist auch bei der Herstellung mikro-miniaturisierter Halbleiterbauelemente mit hohen Arbeitsgeschwindigkeiten industriell anwendbar.
  • In der vorhergehenden Beschreibung wurden zahlreiche spezielle Details dargelegt, etwa spezielle Materialien, Strukturen, Reaktionsmittel, Prozesse, etc., um ein besseres Verständnis der vorliegenden Erfindung zu vermitteln. Jedoch kann die vorliegende Erfindung auch ohne Bezugnahme auf die speziell dargelegten Details verwirklicht werden. In anderen Fällen wurden gut bekannte Prozessmaterialien und -verfahren nicht detailliert beschrieben, um die vorliegende Erfindung nicht unnötig zu verdunkeln.
  • In der vorliegenden Offenbarung sind lediglich die bevorzugte Ausführungsform der vorliegenden Erfindung und einige wenige Beispiele ihrer Vielseitigkeit beschrieben. Es ist zu beachten, dass die vorliegende Erfindung in diversen anderen Kombinationen und Umgebungen eingesetzt werden kann und dass sie diversen Änderungen oder Modifizierungen innerhalb des Schutzbereichs des hierin ausgedrückten erfindungsgemäßen Konzepts unterliegen kann.

Claims (8)

  1. Halbleiterbauelement mit: einem Substrat mit einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter, die auf einer Schicht aus Silizium-Germanium (Si-Ge) (70) angeordnet ist; einem Transistor mit Source/Drain-Gebieten, die in einer entspannten Schicht aus Silizium gebildet sind, das auf der verformten Si-Schicht aufgewachsen ist, und einer Gateelektrode (72) über dem Substrat, wobei eine Gatedielektrikumsschicht (73) dazwischen angeordnet ist, einer Schicht aus Metallsilizid auf einer oberen Fläche der Gateelektrode und dielektrische Seitenwandabstandshalter an Seitenflächen der Gateelektrode, die eine Oxydbeschichtung auf den Seitenflächen der Gateelektrode und auf einem oberen Oberflächenbereich der verformten Si-Schicht und eine Nitridschicht auf der Oxydbeschichtung aufweisen; und einer verspannten dielektrischen Beschichtung (90, 120) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten, und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, die eine hohe Druckverspannung (90) oder Zugverspannung (120) ausübt.
  2. Halbleiterbauelement nach Anspruch 1, wobei: der Transistor ein p-Kanaltransistor ist; und die verspannte dielektrische Beschichtung (90) eine hohe Druckverspannung aufweist.
  3. Halbleiterbauelement nach Anspruch 1, wobei: der Transistor ein n-Kanaltransistor ist; und die verspannte dielektrische Beschichtung (120) eine hohe Zugverspannung aufweist.
  4. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats mit einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge) (70); Bilden eines Transistors mit Source/Drain-Gebieten und einer Gateelektrode (72), die eine obere Fläche und Seitenflächen aufweist, über dem Substrat, wobei eine Gatedielektrikumsschicht (73) dazwischen angeordnet ist; Bilden von Seitenwandabstandshaltern an den Seitenflächen der Gateelektrode; epitaktisches Aufwachsen einer entspannten Schicht aus Si auf der verformten Si-Schicht, wobei die Source/Drain-Gebiete des Transistors in der entspannten Schicht aus Silizium gebildet sind; und Abscheiden einer verspannten dielektrischen Beschichtung (90, 120) über den Seitenwandabstandshaltern, über den Source/Drain-Gebieten und über Gebieten der verformten Si-Schicht zwischen den Seitenwandabstandshaltern und den Source/Drain-Gebieten, wobei die verformte Si-Schicht (71) global verformt oder lokal in den Source/Drain-Gebieten verformt ist.
  5. Verfahren nach Anspruch 4, wobei die verspannte dielektrische Beschichtung eine Schicht aus Siliziumnitrid, Siliziumkarbid oder Siliziumoxynitrid bei einer Dicke von ungefähr 200 Å bis ungefähr 1000 Å aufweist.
  6. Verfahren nach Anspruch 5, das umfasst: Bilden der Source/Drain-Gebiete in der verformten Si-Schicht (71); Bilden einer ersten Metallsilizidschicht auf der oberen Fläche der Gateelektrode (72) und einer zweiten Metallsilizidschicht auf den Source/Drain-Gebieten (71); Entfernen der dielektrischen Seitenwandabstandshalter, um einen Teil der verformten Si-Schicht benachbart zu den Seitenflächen der Gateelektrode freizulegen; und Bilden der verspannten dielektrischen Beschichtung (90, 120) auf der ersten Metallsilizidschicht (76), auf den Seitenflächen der Gateelektrode (72) und auf den benachbarten freigelegten Bereichen der verformten Si-Schicht (71).
  7. Verfahren nach Anspruch 6, wobei der Transistor ein p-Kanaltransistor ist und das Verfahren umfasst: Bilden der verspannten dielektrischen Schicht (90) durch Abscheiden einer dielektrischen Schicht durch Plasma unterstützte chemische Dampfabscheidung unter Bedingungen, sodass die Schicht eine hohe Druckverspannung aufweist, oder der Transistor ein n-Kanaltransistor ist, und das Verfahren umfasst: Bilden der verspannten dielektrischen Beschichtung (120) durch Plasma unterstützte chemische Dampfabscheidung unter Bedingung, sodass die Schicht eine hohe Zugverspannung aufweist.
  8. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden eines Substrats in einer Schicht aus Silizium (Si) (71) mit einem verformten Gitter auf einer Schicht aus Silizium-Germanium (Si-Ge) (70); Bilden von CMOS-Transistoren mit einem NMOS-Transistor und einem PMOS-Transistor, wobei jeder Transistor Source/Drain-Gebiete und eine Gateelektrode (72) mit einer oberen Fläche und Seitenflächen auf dem Substrat aufweist, wobei eine Gatedielektrikumsschicht (73) dazwischen angeordnet ist; Bilden von Seitenwandabstandshaltern auf den Seitenflächen jeder Gateelektrode; Bilden von Metallsilizidschichten (76, 77) auf der oberen Fläche jeder Gateelektrode (72) und auf der Oberfläche der Source/Drain-Gebiete jedes Transistors; Entfernen der Seitenwandabstandshalter von den Seitenflächen jeder Gateelektrode (72); Abscheiden einer Schicht aus Siliziumnitrid (90), die eine hohe Druckverspannung aufweist, von dem NMOS-Transistor und dem PMOS-Transistor; Abscheiden einer Oxydbeschichtung oder einer Oxynitridbeschichtung (100) auf der Siliziumnitridschicht (90), die die hohe Druckverspannung aufweist; Selektives Entfernen der Oxydbeschichtung oder der Oxynitridbeschichtung (100) und der Siliziumnitridschicht (90), die die hohe Druckverspannung aufweist, von dem NMOS-Transistor; Abscheiden einer Schicht aus Siliziumnitrid (120), die eine hohe Zugverspannung aufweist, auf dem NMOS-Transistor und auf dem PMOS-Transistor; und Abscheiden einer Oxydbeschichtung oder einer Oxynitridbeschichtung (120) auf der Siliziumnitridschicht, die die hohe Zugverspannung aufweist, über dem NMOS-Transistor und dem PMOS-Transistor; und Selektives Entfernen der Oxydbeschichtung oder der Oxynitridbeschichtung und der Siliziumnitridschicht, die die hohe Zugverspannung aufweist, von dem PMOS-Transistor.
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US10/838,330 US7053400B2 (en) 2004-05-05 2004-05-05 Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
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Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
JP2005223109A (ja) * 2004-02-05 2005-08-18 Renesas Technology Corp 半導体装置およびその製造方法
DE102004026142B3 (de) * 2004-05-28 2006-02-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern der mechanischen Spannung in einem Kanalgebiet durch das Entfernen von Abstandselementen und ein gemäß dem Verfahren gefertigtes Halbleiterbauelement
US7495266B2 (en) * 2004-06-16 2009-02-24 Massachusetts Institute Of Technology Strained silicon-on-silicon by wafer bonding and layer transfer
US7227205B2 (en) 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
CN101032028A (zh) * 2004-07-27 2007-09-05 新加坡科技研究局 可靠接点
US7402535B2 (en) * 2004-07-28 2008-07-22 Texas Instruments Incorporated Method of incorporating stress into a transistor channel by use of a backside layer
KR100702307B1 (ko) * 2004-07-29 2007-03-30 주식회사 하이닉스반도체 반도체 소자의 디램 및 그 제조 방법
JP2006060045A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置
DE102004047631B4 (de) * 2004-09-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur in Form eines Feldeffekttransistors mit einem verspannten Kanalgebiet und Halbleiterstruktur
US7799683B2 (en) * 2004-11-08 2010-09-21 Tel Epion, Inc. Copper interconnect wiring and method and apparatus for forming thereof
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
JP4997698B2 (ja) * 2004-12-09 2012-08-08 富士通セミコンダクター株式会社 応力蓄積絶縁膜の製造方法及び半導体装置
US7173312B2 (en) 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US20060151843A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Hot carrier degradation reduction using ion implantation of silicon nitride layer
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US20060172556A1 (en) * 2005-02-01 2006-08-03 Texas Instruments Incorporated Semiconductor device having a high carbon content strain inducing film and a method of manufacture therefor
JP4369379B2 (ja) * 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100585180B1 (ko) * 2005-02-21 2006-05-30 삼성전자주식회사 동작 전류가 개선된 반도체 메모리 소자 및 그 제조방법
US7615426B2 (en) * 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
US7429775B1 (en) 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
JP2006324278A (ja) * 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
TWI259534B (en) * 2005-05-20 2006-08-01 Ind Tech Res Inst Method for fabricating semiconductor device
US7423283B1 (en) 2005-06-07 2008-09-09 Xilinx, Inc. Strain-silicon CMOS using etch-stop layer and method of manufacture
US7829978B2 (en) * 2005-06-29 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Closed loop CESL high performance CMOS device
US7358551B2 (en) * 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
US20070018259A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate electrode metal oxide semciconductor transistors
US7902008B2 (en) * 2005-08-03 2011-03-08 Globalfoundries Inc. Methods for fabricating a stressed MOS device
US7655991B1 (en) 2005-09-08 2010-02-02 Xilinx, Inc. CMOS device with stressed sidewall spacers
JP4940682B2 (ja) * 2005-09-09 2012-05-30 富士通セミコンダクター株式会社 電界効果トランジスタおよびその製造方法
US7936006B1 (en) 2005-10-06 2011-05-03 Xilinx, Inc. Semiconductor device with backfilled isolation
US20070105368A1 (en) * 2005-11-07 2007-05-10 Texas Instruments Inc. Method of fabricating a microelectronic device using electron beam treatment to induce stress
US7550356B2 (en) * 2005-11-14 2009-06-23 United Microelectronics Corp. Method of fabricating strained-silicon transistors
US7709317B2 (en) 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7977185B2 (en) * 2005-11-22 2011-07-12 International Business Machines Corporation Method and apparatus for post silicide spacer removal
CN1979786B (zh) * 2005-11-29 2010-09-15 联华电子股份有限公司 制作应变硅晶体管的方法
US8407634B1 (en) 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
WO2007067589A2 (en) * 2005-12-05 2007-06-14 Massachusetts Institute Of Technology Insulated gate devices and method of making same
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US8729635B2 (en) * 2006-01-18 2014-05-20 Macronix International Co., Ltd. Semiconductor device having a high stress material layer
JP2007200961A (ja) * 2006-01-24 2007-08-09 Sharp Corp 半導体装置およびその製造方法
US7384833B2 (en) * 2006-02-07 2008-06-10 Cypress Semiconductor Corporation Stress liner for integrated circuits
US20070224745A1 (en) * 2006-03-21 2007-09-27 Hui-Chen Chang Semiconductor device and fabricating method thereof
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US7514370B2 (en) * 2006-05-19 2009-04-07 International Business Machines Corporation Compressive nitride film and method of manufacturing thereof
JP5182703B2 (ja) 2006-06-08 2013-04-17 日本電気株式会社 半導体装置
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
JP2008028357A (ja) * 2006-07-24 2008-02-07 Hynix Semiconductor Inc 半導体素子及びその製造方法
KR100725376B1 (ko) * 2006-07-31 2007-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5017958B2 (ja) * 2006-08-08 2012-09-05 富士通セミコンダクター株式会社 半導体装置の製造方法
US20080044967A1 (en) * 2006-08-19 2008-02-21 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
US7390729B2 (en) * 2006-09-21 2008-06-24 United Microelectronics Corp. Method of fabricating a semiconductor device
KR100752201B1 (ko) * 2006-09-22 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100773352B1 (ko) * 2006-09-25 2007-11-05 삼성전자주식회사 스트레스 인가 모스 트랜지스터를 갖는 반도체소자의제조방법 및 그에 의해 제조된 반도체소자
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
US7651915B2 (en) * 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
US20080124855A1 (en) * 2006-11-05 2008-05-29 Johnny Widodo Modulation of Stress in ESL SiN Film through UV Curing to Enhance both PMOS and NMOS Transistor Performance
US8039284B2 (en) * 2006-12-18 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dual metal silicides for lowering contact resistance
US7538339B2 (en) * 2006-12-22 2009-05-26 International Business Machines Corporation Scalable strained FET device and method of fabricating the same
JPWO2008081753A1 (ja) * 2007-01-05 2010-04-30 日本電気株式会社 Ｍｉｓ型電界効果トランジスタおよびその製造方法
US7700499B2 (en) * 2007-01-19 2010-04-20 Freescale Semiconductor, Inc. Multilayer silicon nitride deposition for a semiconductor device
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
US20080179638A1 (en) * 2007-01-31 2008-07-31 International Business Machines Corporation Gap fill for underlapped dual stress liners
JP5359863B2 (ja) * 2007-02-22 2013-12-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7795089B2 (en) 2007-02-28 2010-09-14 Freescale Semiconductor, Inc. Forming a semiconductor device having epitaxially grown source and drain regions
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
WO2008117431A1 (ja) 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置および半導体装置の製造方法
US7763945B2 (en) * 2007-04-18 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Strained spacer design for protecting high-K gate dielectric
US7611939B2 (en) * 2007-05-07 2009-11-03 Texas Instruments Incorporated Semiconductor device manufactured using a laminated stress layer
JP2008306132A (ja) * 2007-06-11 2008-12-18 Renesas Technology Corp 半導体装置の製造方法
US20090050972A1 (en) * 2007-08-20 2009-02-26 Richard Lindsay Strained Semiconductor Device and Method of Making Same
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US20090095991A1 (en) * 2007-10-11 2009-04-16 International Business Machines Corporation Method of forming strained mosfet devices using phase transformable materials
US8013367B2 (en) * 2007-11-08 2011-09-06 International Business Machines Corporation Structure and method for compact long-channel FETs
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US20090176356A1 (en) * 2008-01-09 2009-07-09 Advanced Micro Devices, Inc. Methods for fabricating semiconductor devices using thermal gradient-inducing films
JP2009277908A (ja) * 2008-05-15 2009-11-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8999863B2 (en) * 2008-06-05 2015-04-07 Globalfoundries Singapore Pte. Ltd. Stress liner for stress engineering
US7994038B2 (en) * 2009-02-05 2011-08-09 Globalfoundries Inc. Method to reduce MOL damage on NiSi
US8298876B2 (en) * 2009-03-27 2012-10-30 International Business Machines Corporation Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices
KR101142334B1 (ko) * 2009-06-04 2012-05-17 에스케이하이닉스 주식회사 반도체 소자 및 그의 제조방법
US8735981B2 (en) * 2009-06-17 2014-05-27 Infineon Technologies Austria Ag Transistor component having an amorphous semi-isolating channel control layer
US8318570B2 (en) * 2009-12-01 2012-11-27 International Business Machines Corporation Enhancing MOSFET performance by optimizing stress properties
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US8338260B2 (en) 2010-04-14 2012-12-25 International Business Machines Corporation Raised source/drain structure for enhanced strain coupling from stress liner
US8216905B2 (en) 2010-04-27 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Stress engineering to reduce dark current of CMOS image sensors
US9461169B2 (en) * 2010-05-28 2016-10-04 Globalfoundries Inc. Device and method for fabricating thin semiconductor channel and buried strain memorization layer
US8513765B2 (en) * 2010-07-19 2013-08-20 International Business Machines Corporation Formation method and structure for a well-controlled metallic source/drain semiconductor device
JP5431372B2 (ja) 2011-01-05 2014-03-05 株式会社東芝 半導体装置およびその製造方法
US8877614B2 (en) * 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
CN103165454B (zh) * 2011-12-12 2016-08-17 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN102623409B (zh) * 2012-04-17 2014-08-13 上海华力微电子有限公司 一种形成双应力层氮化硅薄膜的方法
US8624324B1 (en) * 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US8937369B2 (en) * 2012-10-01 2015-01-20 United Microelectronics Corp. Transistor with non-uniform stress layer with stress concentrated regions
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN108987362B (zh) * 2017-05-31 2020-10-16 华邦电子股份有限公司 内连线结构、其制造方法与半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US20030040158A1 (en) * 2001-08-21 2003-02-27 Nec Corporation Semiconductor device and method of fabricating the same
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US20040045499A1 (en) * 2002-06-10 2004-03-11 Amberwave Systems Corporation Source and drain elements
US20040075148A1 (en) * 2000-12-08 2004-04-22 Yukihiro Kumagai Semiconductor device
US20040195623A1 (en) * 2003-04-03 2004-10-07 Chung-Hu Ge Strained channel on insulator device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2964925B2 (ja) * 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
JP2830762B2 (ja) * 1995-01-30 1998-12-02 日本電気株式会社 半導体装置の製造方法
JPH10270685A (ja) * 1997-03-27 1998-10-09 Sony Corp 電界効果トランジスタとその製造方法、半導体装置とその製造方法、その半導体装置を含む論理回路および半導体基板
US6294480B1 (en) * 1999-11-19 2001-09-25 Chartered Semiconductor Manufacturing Ltd. Method for forming an L-shaped spacer with a disposable organic top coating
US6709935B1 (en) 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US6812105B1 (en) * 2003-07-16 2004-11-02 International Business Machines Corporation Ultra-thin channel device with raised source and drain and solid source extension doping
US7164189B2 (en) * 2004-03-31 2007-01-16 Taiwan Semiconductor Manufacturing Company Ltd Slim spacer device and manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US20040075148A1 (en) * 2000-12-08 2004-04-22 Yukihiro Kumagai Semiconductor device
US20030040158A1 (en) * 2001-08-21 2003-02-27 Nec Corporation Semiconductor device and method of fabricating the same
US20040045499A1 (en) * 2002-06-10 2004-03-11 Amberwave Systems Corporation Source and drain elements
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US20040195623A1 (en) * 2003-04-03 2004-10-07 Chung-Hu Ge Strained channel on insulator device

Also Published As

Publication number Publication date
US20060208250A1 (en) 2006-09-21
GB2429116A (en) 2007-02-14
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TW200605322A (en) 2006-02-01
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GB2429116B (en) 2009-04-22
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JP2007536736A (ja) 2007-12-13
US20050247926A1 (en) 2005-11-10
DE112005001029T5 (de) 2007-02-22
WO2005112127A1 (en) 2005-11-24

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