Die Erfindung geht aus von einem Mikrosystem und einem Verfahren zur Herstellung eines Mikrosystem wie es aus der DE 195 37 814 A1 bekannt ist. Dort wird insbesondere ein Beschleunigungssensor beschrieben und die Möglichkeit der Integration des Sensors mit einer integrierten Schaltung erwähnt. Die elektrisch leitfähigen Verbindungselemente des dort beschriebenen Sensors, die an einem Ende als feststehende Elektroden zum Antrieb bzw. zur Detektion eines vom Substrat gelösten Funktionselementes (seismische Masse) ausgebildet sind, sind an ihrem anderen Ende mit Kontaktlöchern verbunden, die über eine vergrabene Leitschicht mit aus der Funktionsschicht herausstrukturierten Anschlussbereichen verbunden sind, die an ihrer Oberseite durch eine beim bekannten Sensor für Bonddrähte vorgesehene Metallisierung angeschlossen sind. Die beschriebene Topografie mit dem Ebenenwechsel zwischen einer vergrabenen Verdrahtungsebene des Sensors und einer oberhalb der Funktionsschicht angeordneten Metallisierung ist gerade im Hinblick auf eine Mikrosystem-Integration deshalb von besonderem Interesse, da die Gate-Bereiche einer integrierten Schaltung in jedem Fall von der Oberseite her angeschlossen werden müssen.The invention is based on a microsystem and a method for producing a microsystem, as is known from US Pat DE 195 37 814 A1 is known. There, in particular, an acceleration sensor is described and mentions the possibility of integrating the sensor with an integrated circuit. The electrically conductive connection elements of the sensor described there, which are formed at one end as fixed electrodes for driving or for detecting a functional element (seismic mass) detached from the substrate, are connected at their other end with contact holes, which extend over a buried conductive layer connected to the functional layer out structured terminal areas, which are connected at its top by a provided in the known sensor for bonding wires metallization. The described topography with the plane change between a buried wiring level of the sensor and a metallization arranged above the functional layer is of particular interest, particularly with regard to microsystem integration, since the gate regions of an integrated circuit are always connected from the top side have to.
Obwohl auf Mikrosysteme mit beliebigen mikromechanischen Elementen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in Bezug auf ein oberflächenmikromechanisches Bauelement, z. B. einen Drehratensensor, in Siliziumtechnologie erläutert. In der Oberflächenmikromechanik (OMM) werden Sensorelemente aus einer ein- oder polykristallinen aktiven Si-Oberflächenschicht herausstrukturiert und mittels einer Opferschichttechnik, d. h. dem Entfernen einer unter den Strukturen befindlichen Opferschicht, zum Teil (Funktionselemente) frei beweglich gemacht.Although applicable to microsystems with any micromechanical elements, the present invention and its underlying problem with respect to a surface micromechanical device, for. B. a rotation rate sensor, explained in silicon technology. In surface micromachining (OMM), sensor elements are patterned out of a monocrystalline or polycrystalline active Si surface layer and deposited by means of a sacrificial layer technique, i. H. the removal of a sacrificial layer located under the structures, in part (functional elements) made freely movable.
Drehratensensoren in Siliziumoberflächenmikromechanik und mit kapazitiver Signalauswertung werden bereits seit mehreren Jahren gefertigt. Bisher werden diese Gyros hybrid integriert als sogenannte 2-Chip-Lösungen. Ein Sensorchip und ein Elektronikchip zur Auswertung der Sensorsignale werden dazu jeweils in einem gemeinsamen Gehäuse gepaart und miteinander durch Bonddrähte verbunden. Aufgrund der Chip-Chip Verbindung durch Drahtbonds, der dafür benötigten Größe der Bondlands, sowie der Notwendigkeit von ESD-Schutzdioden im Eingangsteil der C/U-Wandler treten hohe Parasitärkapazitäten auf, die die Nutzkapazitäten der Sensorstruktur überdecken und die aufgrund des Messeffekts im Sensorelement auftretende relative Kapazitätsvariation δC/C verkleinern. Dies limitiert die erzielbare Sensorperformance, verstärkt das Signalrauschen bzw. erfordert aufwändige Elektronik, um diesen Performanceverlust zumindest teilweise wieder auszugleichen. Aus diesem Grund ist eine monolithische Integration des Sensorelements zusammen mit der Auswerteelektronik auf einem Chip wünschenswert, da damit Verbindungswege verkürzt und die erwähnten Parasitärkapazitäten großteils vermieden werden können.Yaw rate sensors in silicon surface micromechanics and with capacitive signal evaluation have been manufactured for several years. So far, these gyros are hybrid integrated as so-called 2-chip solutions. A sensor chip and an electronic chip for evaluating the sensor signals are each paired in a common housing and connected to each other by bonding wires. Due to the chip-chip connection by wire bonds, the required size of the Bondlands, as well as the need of ESD protection diodes in the input part of the C / U converter high parasitic capacitances occur that cover the useful capacity of the sensor structure and occurring due to the measuring effect in the sensor element Reduce relative capacity variation δC / C. This limits the achievable sensor performance, amplifies the signal noise or requires complex electronics to at least partially compensate for this loss of performance again. For this reason, a monolithic integration of the sensor element together with the evaluation electronics on a chip is desirable because it shortens connection paths and the aforementioned parasitic capacitances can be largely avoided.
Grundsätzlich kommen für eine sinnvolle Integration zu einem Mikrosystem zwei Wege in Frage:
Beim sogenannten MEMS-first-Integrationsansatz wird die Mikromechanik-Prozessierung vor dem IC-Prozess durchgeführt und die Mikrostrukturen werden anschliessend in einer mit dem darauffolgenden IC-Prozess verträglichen Weise verkapselt. Dieser Ansatz führt zu einem sehr komplizierten Gesamtprozess mit dem Risiko, dass die verkapselten, aber freigelegten Mikrostrukturen während des IC-Prozesses beschädigt werden können. Vorteile dieses Ansatzes sind andererseits, da keine Begrenzung des MEMS-Temperaturbudgets gegeben ist, die hohe Materialqualität der für die Mikrostrukturen zugänglichen aktiven Schichten sowie die aus diesem Ansatz abfallende integrierte Verkappung der Sensorelemente.Basically, there are two options for a sensible integration with a microsystem:
In the so-called MEMS-first integration approach, micromechanical processing is performed prior to the IC process and the microstructures are subsequently encapsulated in a manner compatible with the subsequent IC process. This approach leads to a very complicated overall process with the risk that the encapsulated but exposed microstructures may be damaged during the IC process. On the other hand, advantages of this approach, since there is no limitation of the MEMS temperature budget, are the high material quality of the active layers accessible to the microstructures and the integrated capping of the sensor elements which decreases from this approach.
Einen alternativen sinnvollen Integrationsansatz stellt die sogenannte Backend-Integration dar. Bei diesem MEMS-Last-Integrationsansatz werden gemäß dem gegenwärtigen Stand der Technik nach Abschluss der IC-Prozessierung die für den Sensoraufbau benötigten Schichten auf dem mit den kompletten IC-Schaltkreisen versehenen Wafer abgeschieden und strukturiert. Der Vorteil dieser Technik ist die komplette Entkopplung der beiden Prozesse, d. h. der IC-Prozess läuft auf einem Standardwafer und der Sensorprozess setzt später darauf auf. Nachteilig hingegen ist das stark eingeschränkte Temperaturbudget für den MEMS-Prozess aufgrund der Randbedingungen aus dem Schaltungsbereich, die nur eine enge Auswahl von Schichtabscheideprozessen überhaupt zulassen. Als Niedertemperaturabscheideverfahren kommen zwar grundsätzlich die galvanische Abscheidung von Metallen in Frage, oder die Deposition von Silizium-Germanium-Schichten (SiGe). Galvanische Metallschichten sind jedoch für ein Gyro aufgrund ihrer niedrigen intrinsischen Güten unzureichend.An alternative, meaningful integration approach is the so-called backend integration. In this MEMS load integration approach, according to the current state of the art, after completion of the IC processing, the layers required for the sensor structure are deposited on the wafer provided with the complete IC circuits, and structured. The advantage of this technique is the complete decoupling of the two processes, d. H. the IC process runs on a standard wafer and the sensor process sets up later. A disadvantage, however, is the severely limited temperature budget for the MEMS process due to the boundary conditions from the circuit area, which allow only a narrow selection of Schichtabscheideprozessen ever. Although the low-temperature deposition process is in principle the electrodeposition of metals in question, or the deposition of silicon-germanium layers (SiGe). Galvanic metal layers, however, are insufficient for a gyro because of their low intrinsic grades.
Die Qualität des SiGe-Materials leidet ebenfalls unter den Einschränkungen hinsichtlich der Temperatur der Abscheidung und der post-Deposition-Behandlung, so dass es zweifelhaft ist, ob mit dem SiGe-Ansatz ein Gyro dargestellt werden kann. In jedem Fall bedeutet SiGe die Entwicklung eines neuen Schichtsystems und der zugehörigen Strukturierungstechniken, die von der bisher eingeführten Technik in noch nicht abschätzbarem Ausmaß abweichen. Andererseits stellt die bei diesem Ansatz gegebenenfalls erforderliche Durchführung eines Kappenlötprozesses auf aktiver Chipfläche zur inneren Verpackung der Sensorelemente auf Waferlevel vermutlich keinen grundsätzlichen Nachteil dar.The quality of the SiGe material also suffers from the limitations of deposition temperature and post-deposition treatment, so it is doubtful whether a gyro can be represented by the SiGe approach. In any case, SiGe means the development of a new layering system and the associated structuring techniques, which deviate from the previously introduced technique in an unpredictable extent. On the other hand, the implementation of a cap soldering process on active chip area, which may be necessary in this approach, for the inner packaging of the sensor elements at wafer level is probably not a fundamental disadvantage.
Grundsätzlich ist es auch möglich, wie in der eingangs genannten DE 195 37 814 A1 beschrieben, in derselben Si-Schicht auf der Oberfläche eines Wafers sowohl das Sensorelement, als auch die Auswerteschaltung herzustellen. Problematisch ist bei dieser Integration von mikromechanischen Bauelementen und integrierter Schaltung auf einem Chip in derselben Si-Ebene außer der Kompatibilität der OMM-Prozesse mit einem Standard-VLSI-Prozess auch die Frage der elektrischen Isolation vom Sensorbereich zum Schaltungsbereich in derselben Silizium-Ebene/Si-Schicht. In der obengenannten DE 195 37 814 A1 werden im Zusammenhang mit der Integration einer Schaltung generell – statt Trenchgräben – Isolierungsdiffusionen vorgeschlagen, ohne dies jedoch näher zu erläutern. Diese Isolierungsdiffusionen bringen jedenfalls wieder Nachteile im Hinblick auf die relativ großen parasitären Kapazitäten der pn-Übergänge bzw. der pn-Sperrschicht mit sich. Andererseits ist es aus der DE 101 52 254 A1 bekannt, lateral elektrisch zueinander isolierte Teilstrukturen innerhalb eines mikromechanischen Sensors zu erzeugen, indem in der Funktionsschicht zunächst Isolationsgräben getrencht und mit Refill-Oxid gefüllt werden. Um das Refill-Oxid bei der späteren Opferschichtentfernung nicht anzugreifen, ist dabei eine alternative Opferschichtätztechnik erforderlich, die auf der selektiven Entfernung von Opfer-Si-bereichen durch isotropes Gasphasenätzen mit ClF3 beruht, wobei aber aktive Silizium-Strukturen während der Ätzung allseitig passiert werden müssen. Die Möglichkeit der Integration des Sensors mit einer Schaltung wird nicht erwähnt. Sollte jedoch daran gedacht werden, dieses bekannte Verfahren zur Erzeugung von Isolationen beispielsweise im Rahmen der zuvor geschilderten konventionellen Backend-Integration einzusetzen, so würden die entsprechenden Schritte den IC-Prozessfluss unterbrechen, da das Anlegen der Trenchisolationen mit Refill nach den Diffusionen, aber vor Anlegen der IC-Metallisierung plus Dilektrika erfolgen muss. In principle, it is also possible, as in the aforementioned DE 195 37 814 A1 described, in the same Si layer on the surface of a wafer to produce both the sensor element, as well as the evaluation circuit. The problem with this integration of micromechanical components and integrated circuit on a chip in the same Si level, apart from the compatibility of the OMM processes with a standard VLSI process, is also the question of electrical isolation from the sensor area to the circuit area in the same silicon level / Si -Layer. In the above DE 195 37 814 A1 are proposed in connection with the integration of a circuit in general - instead of trenches - isolation diffusions, but without further explanation. In any case, these isolation diffusions again entail disadvantages with regard to the relatively large parasitic capacitances of the pn junctions or of the pn junction. On the other hand it is from the DE 101 52 254 A1 known, laterally electrically isolated substructures to produce within a micromechanical sensor by initially trenching in the functional layer isolation trenches and filled with refill oxide. In order not to attack the refill oxide in the later sacrificial layer removal, an alternative sacrificial layer etching technique is required, which is based on the selective removal of sacrificial Si regions by isotropic gas phase etching with ClF 3 , but active silicon structures are passed on all sides during the etching have to. The possibility of integrating the sensor with a circuit is not mentioned. However, should it be considered to use this known method for generating isolations, for example in the context of the previously described conventional backend integration, the corresponding steps would interrupt the IC process flow, since the application of the trench isolations with refill after the diffusions, but before application IC metallization plus Dilektrika.
Aus der Druckschrift DE 198 47 455 A1 ist eine elektrische Verbindung eines MEMS Sensors und einer auf dem gleichen Wafer gefertigten Schaltung mittels einer brückenartigen Leiterbahn bekannt.From the publication DE 198 47 455 A1 is an electrical connection of a MEMS sensor and a circuit manufactured on the same wafer by means of a bridge-like conductor known.
Die Druckschrift US 7 259 436 B2 offenbart ein Verfahren zur Herstellung eines Mikrosystems bestehend aus einer integrierten Schaltung und einem Beschleunigungssensor. Dabei wird eine obere Verdrahtungsebene der integrierten Schaltung verwendet um den Beschleunigungssensor brückenartig über einen Isolationsgraben hinweg zu kontaktieren.The publication US Pat. No. 7,259,436 B2 discloses a method of manufacturing a microsystem consisting of an integrated circuit and an acceleration sensor. In this case, an upper wiring level of the integrated circuit is used to contact the acceleration sensor in a bridge-like manner across an isolation trench.
Die vorliegende Erfindung schlägt demgegenüber ein modifiziertes, partielles Backend-MEMS-Integrationsverfahren gemäß dem kennzeichnenden Merkmal des Anspruchs 1 vor, um eine weitgehende Entkopplung der Schaltungs- und Bauelementprozesse hinsichtlich der Mikrostrukturierungsschritte zu erreichen.In contrast, the present invention proposes a modified, partial backend MEMS integration method according to the characterizing feature of claim 1, in order to achieve a substantial decoupling of the circuit and component processes with regard to the microstructuring steps.
Das erfindungsgemäße Verfahren nach Patentanspruch 1 zeichnet sich dadurch aus, dass in einem ersten Prozessblock im Bauelementbereich des Substrats Opfer-Si-Zonen erzeugt und mit strukturierten Trennoxid-Zonen abgedeckt werden und dass dann auf dem Substrat eine im Bauelementbereich als Funktionsschicht ausgebildete Si-Schicht erzeugt und planarisiert wird. In einem zweiten Prozessblock wird daraufhin die integrierte Schaltung auf dem Schaltungsbereich erzeugt, wobei am Ende des zweiten Prozessblocks auf dem Substrat eine strukturierte Ein- oder Mehrlagenmetallisierung der Schaltung mit Anschlusskontakten zur Bauelement-Funktionsschicht erzeugt wird. In einem dritten Prozessblock schließlich werden durch einen Opferschichtätzprozess der Opfer-Si-Zonen mikromechanische Funktionselemente freigelegt, wobei im Zuge der Opferschichtätzung jeweils an einer Soll-Unterbrechungsstelle ein Abtrennen von im Laufe des ersten oder dritten Prozessblocks aus der Funktionsschicht herausstrukturierten Si-Anschlussstegen von der umgebenden Si-Schicht (Si-Festland) des Schaltungsbereichs durch zeitkontrollierte Ätzung erfolgt.The inventive method according to claim 1 is characterized in that generated in a first process block in the device region of the substrate sacrificial Si zones and covered with structured separation oxide zones and that then generates on the substrate formed in the device region as a functional layer Si layer and planarized. In a second process block, the integrated circuit is then generated on the circuit area, wherein at the end of the second process block on the substrate, a structured single or multilayer metallization of the circuit is produced with connection contacts to the device functional layer. Finally, in a third process block, micromechanical functional elements are exposed by a sacrificial layer etching process of the sacrificial Si zones, whereby in the course of the sacrificial layer etching separation of Si connecting lands that have been structured out of the functional layer in the course of the first or third process block from the surrounding Si layer (Si mainland) of the circuit area is carried out by time-controlled etching.
Das vorliegende erfindungsgemäße Verfahren schafft demnach eine modifizierte Backend-Integration der Sensorstruktur mit einem an sich beliebigen IC-Prozess, d. h. insbesondere können alle mit dem Freilegen der Funktionselemente verbundenen Mikrostrukturierungsschritte im Anschluss an den IC-Prozess durchgeführt werden. Das erfindungsgemäße Verfahren eignet sich für alle modernen IC-Prozesse die nur flache Diffusionen einsetzen und mit einer aktiven Si-Schichtdicke von 3–5 μm auskommen. Das sind z. B. alle heute existierenden CMOS-Prozesse, sowie neuere Bipolar-CMOS Mischprozesse. Insofern stellt diese Randbedingung keine echte Einschränkung für die verwendbaren IC-Prozesse dar, da alle Prozessneuentwicklungen in diese Richtung gehen. Auch der Einsatz von Gasphasenätzen als Opferschichtätztechnik mit Silizium als Opferschicht und z. B. ClF3-Gas als Ätzmedium für Silizium ist inzwischen ohne weiteres im Rahmen der Standard-Prozesse einsetzbar.The present inventive method accordingly provides a modified backend integration of the sensor structure with an arbitrary IC process per se, ie in particular all the microstructuring steps associated with the exposure of the functional elements can be carried out following the IC process. The inventive method is suitable for all modern IC processes that use only shallow diffusions and manage with an active Si layer thickness of 3-5 microns. These are z. For example, all existing CMOS processes today, as well as newer bipolar CMOS mixing processes. In this respect, this boundary condition does not represent a real limitation for the usable IC processes, since all new process developments go in this direction. The use of gas phase etching as a sacrificial layer etching technique with silicon as a sacrificial layer and z. B. ClF 3 gas as the etching medium for silicon is now readily used in the context of standard processes.
Erfindungsgemäß ist weiterhin vorgesehen, dass die später freizulegenden Funktionselemente und die Si-Anschlussstege des Bauelementbereiches erst im dritten Prozessblock durch Trenchätzprozesse aus der Funktionsschicht herausstrukturiert werden. Da dabei alle Mikrostrukturierungsschritte nach dem IC-Prozess stattfinden, besteht eine vollständige Entkopplung der Prozesse.According to the invention, it is further provided that the functional elements to be subsequently exposed and the Si connection webs of the component region are not patterned out of the functional layer by trench etching processes until the third process block. Since all microstructuring steps take place after the IC process, there is complete decoupling of the processes.
Die Erfindung und ihre Vorteile werden nachfolgend anhand von mehreren Ausführungsbeispielen anhand der Figuren der Zeichnung noch näher erläutert. Es zeigenThe invention and its advantages will be described below with reference to several Embodiments explained in more detail with reference to the figures of the drawing. Show it
1A bis 1F schematische Darstellungen verschiedener Prozessstadien zur Erläuterung einer ersten Ausführungsform der Erfindung, 1A to 1F schematic representations of various process stages for explaining a first embodiment of the invention,
2A und 2B schematische Darstellungen einer Draufsicht auf Strukturen der ersten Ausführungsform der Erfindung vor und nach der Erzeugung der Soll-Unterbrechungsstellen, 2A and 2 B schematic representations of a plan view of structures of the first embodiment of the invention before and after the generation of the target interruption points,
3A und 3B schematische Darstellungen von Varianten des erfindungsgemäßen Prozesses, 3A and 3B schematic representations of variants of the process according to the invention,
4A bis 4I schematische Darstellungen verschiedener Prozessstadien zur Erläuterung einer zweiten Ausführungsform der Erfindung, 4A to 4I schematic representations of various process stages for explaining a second embodiment of the invention,
5A bis 5I schematische Darstellungen verschiedener Prozessstadien zur Erläuterung einer dritten Ausführungsform der Erfindung. 5A to 5I schematic representations of various process stages for explaining a third embodiment of the invention.
Der erfindungsgemäße Prozessablauf wird im Folgenden zunächst anhand der 1 und 2 für EpiPoly-Si als aktivem Sensor-Schichtmaterial beschrieben. Hiervon abweichend ist es auch möglich, wie weiter unten in Zusammenhang mit den Prozessvarianten gemäß 3 beschrieben, SOI-Material einzusetzen, was insbesondere für dicke aktive Si-Schichten vorteilhaft ist.The process sequence according to the invention will initially be described below with reference to FIG 1 and 2 for EpiPoly-Si as active sensor layer material. Deviating from this, it is also possible, as described below in connection with the process variants according to FIG 3 described to use SOI material, which is particularly advantageous for thick active Si layers.
1A zeigt einen Waferaufbau, wie er unter Einsatz der heute in der Halbleitertechnik verbreiteten Depositions- und Strukturierungsverfahren herstellbar ist. 1A shows a wafer structure, as it can be produced using the widespread today in semiconductor deposition and patterning process.
Dargestellt ist der spätere sogenannte Sensorkern und seine unmittelbare Umgebung auf dem Wafer 1. Der Prozess beginnt mit der Abscheidung und Strukturierung eines unteren Isolationsoxids 2, einer vergrabenen PolySi-Verdrahtungsebene 3, einer oberen Oxidschicht 4, OpferSi-Zonen 5, darüber befindlichen Trennoxidzonen 6, und darüber der aktiven EpiPolySi-Schicht 7. Ausserhalb des eigentlichen Sensorkerns, also im Bereich 8, wächst die epitaktische Si-Schicht 7 einkristallin, da dort die einkristalline Waferoberfläche als Seed angeboten wird; innerhalb des Sensorkerns wächst die epitaktische Schicht 7 polykristallin, da dort ein (nicht dargestelltes) StartpolySi über dem Trenn- und Isolationsoxid 6 und 4 als Anfangsbedingung für die Epitaxie dient. Die Dotierung der Epischicht 7 wird ohne Rücksicht auf die spätere Dotierung im Sensorkern so gewählt, dass sie den Anforderungen des späteren IC-Prozesses entspricht, also z. B. p-Typ Bor 5–10 Ωcm.Shown is the later so-called sensor core and its immediate environment on the wafer 1 , The process begins with the deposition and structuring of a lower insulation oxide 2 , a buried PolySi wiring plane 3 , an upper oxide layer 4 , Victim Si Zones 5 , Overlying oxide zones 6 , and above the active EpiPolySi layer 7 , Outside of the actual sensor core, so in the area 8th , the epitaxial Si layer grows 7 single crystal, because there the single crystal wafer surface is offered as a seed; inside the sensor core the epitaxial layer grows 7 polycrystalline, since there is a (not shown) starting polySi on the separation and isolation oxide 6 and 4 serves as an initial condition for epitaxy. The doping of the epilayer 7 is chosen without regard to the subsequent doping in the sensor core so that it meets the requirements of the subsequent IC process, ie z. B. p-type boron 5-10 Ωcm.
Die gleichzeitige Herstellung einer bereichsweise einkristallinen und polykristallinen EpiSi-Schicht mit diesen Randbedingungen ist an sich bekannt, wird hier jedoch im Zusammenhang mit vergrabenen Polyleiterbahnen 3 sowie mit vergrabenen Opfer-Si-Zonen 5 mit Trennoxid 6 durchgeführt. Der Wafer 1 wird nach der Epiabscheidung planarisiert mittels CMP (chemical-mechanical polishing). Im Ergebnis wird eine geschlossene planare Siliziumoberfläche des Wafers 1 erhalten, die sowohl polykristalline Zonen als auch diese einhüllende einkristalline Zonen 8 enthält. Die polykristallinen Zonen im Sensorkern werden anschliessend mittels maskierter Implantation hochdotiert (z. B. mit Phosphor P oder Arsen As) und die Dotierstoffe eingetrieben, was bis zu Schichtdicken von etwa 15–20 μm möglich ist. Damit wird eine hohe elektrische Leitfahigkeit des Polymaterials der Si-Schicht 7, also der Funktionsschicht des Sensors, erreicht, wie es die später in diesem Material hergestellten Sensoren erfordern. Die implantierten Zonen werden mit einer thermischen Oxidschicht 9 abgedeckt, um ein Austreten von Dotierstoffen während nachfolgender Hochtemperaturschritte zu verhindern.The simultaneous production of a partially monocrystalline and polycrystalline EpiSi layer with these boundary conditions is known per se, but is here in connection with buried Polyleiterbahnen 3 as well as with buried sacrificial Si zones 5 with separating oxide 6 carried out. The wafer 1 is planarized after epi-deposition by means of CMP (chemical-mechanical polishing). The result is a closed planar silicon surface of the wafer 1 obtained, both polycrystalline zones and these enveloping monocrystalline zones 8th contains. The polycrystalline zones in the sensor core are then highly doped by means of masked implantation (for example with phosphorus P or arsenic A) and the dopants are driven in, which is possible up to layer thicknesses of about 15-20 μm. This results in a high electrical conductivity of the polymaterial of the Si layer 7 , So the functional layer of the sensor, achieved as required by the later produced in this material sensors. The implanted zones are covered with a thermal oxide layer 9 covered to prevent leakage of dopants during subsequent high-temperature steps.
Dem schliesst sich der komplette IC-Prozess in der einkristallinen Umgebung des Sensorkerns an. 1B zeigt die Waferoberfläche nach Abschluss des IC-Prozesses. Zu erkennen ist insbesondere, dass der Sensorbereich bereits elektrisch an den IC angeschlossen ist, was durch die dicke Schicht 10 aus Dielektrika 19 und Mehrlagenmetall 18 bewerkstelligt wird. Heutige IC-Prozesse weisen mindestens drei, typisch fünf und mehr Metallebenen auf, die jeweils durch Zwischenoxidschichten voneinander isoliert werden. Ein solcher Stack, also die Mehrlagenmetallisierung 10, ist mehrere Mikrometer dick. Dieses Schichtpaket 10 wird vorzugsweise vollständig zu den Anschlusskontaktierungen des späteren Sensorelements geführt, wobei zur Reduktion von Parasitärkapazitäten vorzugsweise die oberste Metallebene 18 für den Sensoranschluss verwendet wird, da durch die Vielzahl der Isolationslagen unter dieser Metallebene in Form mehrerer übereinandergestapelter Oxidschichten die Kapazität zum Substrat besonders gering ist. IC-seitig ist der Waferprozess damit beendet, ohne dass der IC-Prozess in irgendeiner Weise die Gegenwart der für den späteren Sensorprozess angelegten Schichtzonen zu spüren bekommen hätte. Vielmehr kann der IC-Prozess ohne Rücksicht auf die später herzustellende Sensorik durchgeführt werden.This is followed by the complete IC process in the monocrystalline environment of the sensor core. 1B shows the wafer surface after completion of the IC process. It can be seen in particular that the sensor area is already electrically connected to the IC, which is due to the thick layer 10 made of dielectrics 19 and multilayer metal 18 is accomplished. Today's IC processes have at least three, typically five or more, metal layers, each isolated by inter-oxide layers. Such a stack, so the multi-layer metallization 10 , is several microns thick. This layer package 10 is preferably performed completely to the terminal contacts of the subsequent sensor element, wherein for the reduction of parasitic capacitances preferably the uppermost metal level 18 is used for the sensor connection, since the large number of insulation layers under this metal layer in the form of several stacked oxide layers, the capacitance to the substrate is particularly low. On the IC side, the wafer process has ended without the IC process having in any way felt the presence of the layer zones created for the subsequent sensor process. Rather, the IC process can be performed without regard to the sensors to be manufactured later.
1C zeigt das Ergebnis des ersten Mikrostrukturierungsschritts, der die aktive Si-Schicht 7 zu Sensorelementen 11 und Verbindungselementen 12, die im Normalfall alle elektrisch anzuschließen sind, strukturiert. Der hierzu durchgeführte Si-Plasmaätzschritt (DRIE) stoppt auf den vergrabenen Oxiden 4 bzw. 6. Zusätzlich erkennt man die Seitenwandpassivierung 13 der erzeugten Strukturen durch abgeschiedenes Teflonmaterial, wie es in an sich bekannten Prozessen zur Si-Tiefenstrukturierung zur Verfügung steht), oder durch abgeschiedene dünne Oxidschichten wie z. B. LTO, PECVD-SiO, TEOS/O2, TEOS/O3 usw. Diese Schichten schützen die getrenchten Si-Strukturen 11 und 12 vor dem Ätzangriff des beim späteren Opferschichtätzen eingesetzten ClF3-Gases. 1C shows the result of the first microstructuring step involving the active Si layer 7 to sensor elements 11 and fasteners 12 , which are normally all electrically connected, structured. The Si plasma etching step (DRIE) carried out for this purpose stops on the buried oxides 4 respectively. 6 , Additionally you can see the sidewall passivation 13 The structures produced by deposited Teflon material, as known in processes known per se for Si deep structuring Is available), or by deposited thin oxide layers such. LTO, PECVD-SiO, TEOS / O 2 , TEOS / O 3 , etc. These layers protect the trimmed Si structures 11 and 12 before the etching attack of the ClF 3 gas used in the later sacrificial layer etching.
In 1D ist das Trennoxid 6 am Boden der Strukturen 11 und 12 jeweils selektiv zum darunter liegenden Opfer-Si 5 entfernt worden. Hierfür eignen sich bekannte Plasmaätzprozesse für SiO2, z. B. RIE mit Prozessgasen wie CHF3/CF4, C4F8/CF4 oder C4F8/CH4. Es muss bei diesem RIE-Schritt darauf geachtet werden, dass weder das Seitenwandoxid 13 (oder Seitenwand-Teflonmaterial) beschädigt wird noch das OpferPolySi 5 vollständig durchgeätzt wird. Das ist jedoch mit auf dem Markt erhältlichen Ätzanlagen und -prozessen problemlos möglich.In 1D is the separation oxide 6 at the bottom of the structures 11 and 12 each selectively to the underlying sacrificial Si 5 been removed. For this purpose, known plasma etching processes for SiO 2 , z. B. RIE with process gases such as CHF 3 / CF 4 , C 4 F 8 / CF 4 or C 4 F 8 / CH 4 . Care must be taken during this RIE step that neither the sidewall oxide 13 (or sidewall Teflon material) will still damage the victim PolySi 5 completely etched through. However, this is easily possible with available on the market etching equipment and processes.
In den 1D und 1F ist der Waferzustand nach dem ClF3-Opferschichtätzen dargestellt. Man erkennt, dass die OpferSi-Zonen 5 unter Zurückbleiben eines Hohlraums entfernt wurden und dass die Ätzung im Bauelementbereich designgesteuert (durch die lateralen Begrenzungen der OpferSi-Zonen 5) zum Stillstand gekommen ist. Gleichzeitig wird das Unterbrechen der Si-Anschlussstrukturen (Verbindungselemente 12 bzw. Si-Anschlussstege 12) von unten zum umgebenden Si-Festland 14 deutlich, was durch eine OpferPolySi-Struktur erreicht wird, die vergraben zu der Soll-Unterbrechungsstelle 15 geführt wird, wo bereits im Vorprozess bei der Herstellung und Strukturierung des Trennoxids 6 eine Öffnung 16 (vgl. 1C) im Trennoxid 6 angelegt wurde. Analog zu einer ”Zündschnur” führt die so strukturierte OpferPoly-Bahn das ClF3-Gas bis zu der Stelle, wo im Trennoxid 6 ein Loch 16 angelegt wurde, um dem ClF3-Gas auf diese Weise Zutritt zu den oberen Bereichen der Si-Anschlussbahn 12 zu verschaffen. Damit kann das anzuschließende Verbindungselement 12 von unten lokal (Soll-Unterbrechungsstelle 15) aufgezehrt werden.In the 1D and 1F the wafer state after the ClF 3 sacrificial layer etching is shown. One recognizes that the victim Si zones 5 with the cavity remaining and that the etching in the device region is design controlled (through the lateral boundaries of the sacrificial Si zones) 5 ) has come to a standstill. At the same time, the interruption of the Si terminal structures (connecting elements 12 or Si connection webs 12 ) from below to the surrounding Si mainland 14 clearly what is achieved by a sacrificial PolySi structure burying to the target break point 15 is performed, where already in the pre-process in the production and structuring of the release oxide 6 an opening 16 (see. 1C ) in the separating oxide 6 was created. Analogous to a "fuse", the sacrificial poly-track thus structured carries the ClF 3 gas up to the point where in the separation oxide 6 a hole 16 was applied to the ClF 3 gas in this way access to the upper regions of the Si connecting track 12 To provide. Thus, the connection element to be connected 12 from below locally (scheduled interruption point 15 ) are consumed.
1E zeigt diesen Zustand im Querschnitt durch den Si-Steg 12 mit darüber befindlicher IC-Mehrlagenmetallisierung 10, während 1F diesen Zustand in einem um 90° gedrehten Querschnitt zeigt, wobei der Übergang der oberen Leiterstruktur 10 (Metall + Dielektrika) zum Si-Festland 14 deutlich wird. 1E shows this state in cross section through the Si-bridge 12 with IC multilayer metallization above it 10 , while 1F shows this state in a rotated by 90 ° cross section, wherein the transition of the upper conductor structure 10 (Metal + dielectrics) to Si mainland 14 becomes clear.
Der erfindungsgemäße Prozess des Aufzehrens des Si-Anschlusssteges 12 von unten erfolgt zeitkontrolliert, d. h. die Ätzfront schreitet umso weiter fort, wie der Prozess andauert. Da es sich jedoch nur um die Unterätzung einer dielektrischen Membran mit eingebetteten Metallschichten handelt, ist dieser Prozessschritt auch überhaupt nicht kritisch. Es muss nur sichergestellt sein, dass die Siliziumverbindung zum Si-Festland 14 wirklich unterbrochen ist, ansonsten ist es fast beliebig, wieweit diese Unterätzung über diese Minimalforderung hinausgehend fortschreitet. Das Bedenken, dadurch könnte ein möglicherweise instabiles freitragendes Gebilde entstehen, ist nicht berechtigt, da das mehrere Mikrometer dicke dielektrische Schichtpaket 10 bzw. 19 eines Standard-IC-Prozesses mechanisch ausserordentlich stabil und in der Lage ist, einige 100 μm freitragend zu überspannen. Es ist bekannt, dass in Foundry-Prozessen (z. B. MUMPS) solche Aufbauten aus Metallebenen und dielektrischen Isolationsschichten von Standard-IC-Prozessen sogar dazu verwendet werden, um freitragende Sensorstrukturen, wie z. B. Beschleunigungssensoren, nach Art einer Oberflächenmikromechanik herzustellen. Das Problem bei dem bekannten Prozess ist nicht die mechanische Stabilität des Schichtaufbaus, sondern die starke Verwölbung freitragender ausgedehnter Gebilde aufgrund der Spannungsgradienten im Schichtaufbau. Bezogen auf die vorliegende Erfindung, wo typischerweise lediglich 10–100 μm, vorzugsweise 20–50 μm, beispielsweise 25 μm von einer mehrfach eingespannten Brückenkonstruktion aus diesem Schichtsystem 10 überspannt werden muss, sind keinerlei Probleme hinsichtlich Stabilität oder Verwölbung zu erwarten. Man erhält vielmehr eine stabile dielektrische Brücke 10, die die Leiterbahnen 18 enthält, welche zur elektrischen Verbindung des zugeordneten Sensorkontakts mit dem IC-Bereich notwendig sind, und zwar mit einem sehr weiten Prozessfenster und mit Prozesssicherheit hinsichtlich des Unterätzprozesses.The inventive process of consuming the Si connection web 12 from the bottom is time-controlled, ie the etching front progresses as the process continues. However, since it is only the undercut of a dielectric membrane with embedded metal layers, this process step is not at all critical. It only needs to be ensured that the silicon connection to the Si mainland 14 otherwise it is almost arbitrary to what extent this undercut progresses beyond this minimum requirement. The doubts that this could result in a possibly unstable cantilevered structure is not justified because the several micron thick dielectric layer package 10 respectively. 19 of a standard IC process is mechanically extremely stable and able to span a few 100 μm cantilevered. It is well known that in foundry processes (eg, MUMPS), such metal plane and dielectric isolation layer constructions of standard IC processes are even used to provide cantilevered sensor structures, such as those shown in US Pat. B. acceleration sensors to produce in the manner of a surface micromechanics. The problem with the known process is not the mechanical stability of the layer structure but the strong warping of cantilevered expanded structures due to the stress gradients in the layer structure. Based on the present invention, where typically only 10-100 microns, preferably 20-50 microns, for example 25 microns from a multi-clamped bridge construction of this layer system 10 must be spanned, no problems in terms of stability or warping are expected. Rather, one obtains a stable dielectric bridge 10 that the conductor tracks 18 contains, which are necessary for the electrical connection of the associated sensor contact with the IC area, with a very wide process window and with process reliability with regard to the underetching process.
2A und 2B zeigen in der Draufsicht eine spezielle Ausführungsform der ”PolySi-Zündschnur”, um damit die Unterätzung des Anschluss-Siliziums im Steg 12 im Bereich des Übergangs zum Si-Festland 14 relativ zum Unterätzprozess der eigentlichen Sensorelemente 11 beeinflussen zu können. Oft wird im Sensorbereich eine große Unterätzweite gefordert, um z. B. Perforationen von Sensormassen zu Gunsten höherer Massen einsparen zu können. Dann benötigt die Opferschichtätzung entsprechend lange, da die MEMS-Strukturen nur von ihren äußeren Rändern her, oder ausgehend von nur wenigen Perforationslöchern, unterätzt werden können. Unter Umständen ist die Unterätzweite dann so groß, dass die Anschluss-Si-Stege 12 während dieser Zeit dann doch zu weit unterätzt würden und die Stabilität der dielektrischen Brücken möglicherweise an eine Grenze gebracht würde. Aus diesem Grund ist es, wie in 2 dargestellt, vorteilhaft, die Opfer-PolySi-Struktur 17, die das ClF3-Gas verzögert zu der Soll-Unterätzstelle 15 geleiten soll, so zu strukturieren, dass dadurch eine ”aufgewickelte Zündschnur” entsteht. Diese kann z. B. unter dem Festland-Si 14 vergraben werden, wobei, wie in 2 erkennbar, an einer Stelle der Anfang der ”Zündschnur” herausschaut. Nach mehreren Windungen erreicht das Ende der ”Zündschnur” die Öffnung 16 im Trennoxid 6 unter dem Si-Anschlusssteg 12, der durch Unterätzen vom Si-Festland 14 getrennt werden soll. 2A and 2 B show in plan view a special embodiment of the "PolySi fuse" to thereby undercut the terminal silicon in the web 12 in the area of the transition to the Si mainland 14 relative to the undercut process of the actual sensor elements 11 to be able to influence. Often, a large undercut is required in the sensor area to z. B. to be able to save perforations of sensor masses in favor of higher masses. The sacrificial layer etching then takes a correspondingly long time since the MEMS structures can only be undercut from their outer edges, or starting from only a few perforation holes. Under certain circumstances, the undercutting is then so large that the connecting Si webs 12 During this time, it would then be over-etched and possibly bring the stability of the dielectric bridges to a limit. Because of that, it's like in 2 represented, advantageously, the sacrificial polySi structure 17 which delays the ClF 3 gas to the target sub-etch site 15 should be structured so that this creates a "wound fuse". This can, for. B. under the mainland Si 14 being buried, being, as in 2 recognizable, at one point the beginning of the "fuse" looks out. After several turns, the end of the "fuse" reaches the opening 16 in the separating oxide 6 under the Si connecting bar 12 , by undercuts from the Si mainland 14 should be disconnected.
2B zeigt das Resultat einer solchen Ätzung. Das ClF3-Gas hat sich entlang der PolySi-Zündschnur 17 unterhalb des Festland-Si-Rands bis zu den Übergängen des Anschlusssteges 12 ins Si-Festland 14 vorgearbeitet, das PolySi der ”Zündschnur” 17 dabei aufgezehrt, und anschliessend die Übergangsstelle zum Si-Festland 14 von unten unterätzt und den unerwünschten, elektrisch leitfähigen Übergang im Silizium der Schicht 7 unterbrochen. Durch Variation der Länge der ”Zündschnur” 17 ist es möglich, dieses Abtrennen der Si-Verbindung zum Festland 14 zeitlich anzupassen an eine wie auch immer geartete Unterätzung bzw. Unterätzzeit im eigentlichen Sensorelement. Am Prozessende können dünne verbleibende Passivierungsoxide noch durch einen kurzen Flash in HF-Dampf abgeraucht werden, und/oder Teflonpassivierungen der Seitenwände 13 noch mittels eines Sauerstoffplasmastrippens restlos entfernt werden. Dieser Schritt ist angesichts der zu entfernenden Schichtdicken von maximal 50–100 nm so kurz, dass er zu keiner Schädigung des IC-Bereichs oder der Isolationsoxide führt. 2 B shows the result of such an etching. The ClF 3 gas has spread along the PolySi fuse 17 below the mainland Si border to the junctions of the connecting bar 12 to the Si mainland 14 preprocessed, the PolySi the "fuse" 17 consumed, and then the transition point to the Si mainland 14 Undercut etched from below and the unwanted, electrically conductive transition in the silicon of the layer 7 interrupted. By varying the length of the "fuse" 17 is it possible to disconnect the Si connection to the mainland 14 to be adapted in time to any type of undercutting or undercutting time in the actual sensor element. At the end of the process, thin residual passivating oxides can still be vaporized into HF vapor by a short flash, and / or Teflon passivation of the sidewalls 13 be completely removed by means of an oxygen plasma ripping. This step is so short in view of the layer thicknesses of maximum 50-100 nm to be removed that it does not lead to any damage to the IC region or the insulation oxides.
2A und 2B zeigen weiter die Metallleiterbahnen 18 (schwarz) von der Kontaktstelle am Sensoranschlusssteg 12 zum Si-Festland 14, sowie das die Metallleiterbahnen 18 einhüllende dielektrische Schichtpaket 19. Im Bereich der ClF3 Unterätzung im Übergang zum Si-Festland 14 bildet das dielektrische Schichtpaket 19 mit den eingebetteten Metallleiterbahnen 18 eine freitragende, mehrfach durch Si der Schicht 7 eingespannte Brücke. Die Kontaktstelle Metall-Si am Sensoranschlusssteg 12 muss soweit von der Zone 15 der zeitkontrollierten Unterätzung entfernt plaziert sein, dass mit Sicherheit keine Unterätzung des Kontaktbereichs selbst auftreten kann, d. h. dass ein möglichst grosses Prozessfenster erhalten bleibt (z. B. 60 μm entfernt vom Zentrum der Unterätzungszone 15, wenn 30 μm weit unterätzt werden soll). Die geringfügige Abdünnung des dielektrischen Schichtpakets 19 von oben bzw. von unten um 2·(50–100 nm) während des kurzzeitigen HF-Dampf-Flashes zur Entfernung der dünnen Oxidpassivierungen ist für die Stabilität des Schichtpakets 19 angesichts seiner Dicke von mehreren Mikrometern ebenfalls ohne Bedeutung. 2A and 2 B continue to show the metal conductors 18 (black) from the contact point on the sensor connection bar 12 to the Si mainland 14 , as well as the metal tracks 18 enveloping dielectric layer package 19 , In the area of ClF 3 undercut in the transition to the Si mainland 14 forms the dielectric layer package 19 with the embedded metal conductors 18 a self-supporting, multiple by Si of the layer 7 clamped bridge. The contact point metal Si at the sensor connection bar 12 must be far enough from the zone 15 The time-controlled undercutting can be placed far away that certainly no undercutting of the contact area itself can occur, ie that the largest possible process window is maintained (eg 60 μm away from the center of the undercut zone 15 if 30 μm is to be undercut). The slight thinning of the dielectric layer package 19 from above and from below by 2 x (50-100 nm) during the short-time RF vapor flash to remove the thin oxide passivations is for the stability of the layer package 19 In view of its thickness of several micrometers also without meaning.
Zusammenfassend soll nochmals das generelle Vorgehen bei dieser Ausführungsform des erfindungsgemäßen Backend-MEMS-Integrationsprozesses, der aus drei Blöcken besteht, verdeutlicht werden:
Im ersten Block wird der Wafer 1 vorbereitet, d. h. alle vergrabenen Schichten 2 bis 6 abgeschieden und strukturiert und anschließend wird epitaktisch eine Si-Schicht 7 der gewünschten Dicke aufgewachsen. Nach der Epiabscheidung wird die Waferoberfläche planarisiert und der Sensorbereich gegebenenfalls durch Implantation auf den gewünschten Wert dotiert. Der so vorbereitete Wafer 1, der noch keine MEMS-Strukturen 11, 12 enthält und noch keine MEMS-Mikrostrukturierungsschritte erfahren hat, und dessen Oberfläche ausschliesslich aus einer ebenen Siliziumfläche besteht, durchläuft anschliessend den kompletten IC-Prozessblock. Die Verbindung zwischen späterem Sensor und IC stellt das im IC-Prozess standardmässig vorhandene Metallisierungspaket 10 bestehend aus mehreren Metalllagen 18 und dielektrischen Schichten 19 zur Isolation der Metallebenen 18 gegeneinander, zum Substrat und nach aussen, her. Zuletzt folgt der eigentliche Mikrostrukturierungsblock, d. h. Trenchen, Passivieren, Öffnen des Bodenoxids, ClF3-Opferschichtätzen (Entfernen der Opferschicht 5 unter den MEMS-Strukturen 11 und 12 und Abtrennen der Anschlussstege 12 vom Si-Festland 14 mittels zeitkontrollierter Ätzung) und Entfernen der dünnen Passivierschichten (HF-Dampfätzen für Oxide und/oder O2-Plasmaätzen für Teflonschichten). Diese Schritte sind in vollem Umfang kompatibel zu den integrierten Schaltkreisen auf demselben Wafer 1.In summary, the general procedure in this embodiment of the back-end MEMS integration process according to the invention, which consists of three blocks, should once again be clarified:
In the first block is the wafer 1 prepared, ie all buried layers 2 to 6 deposited and patterned, and then epitaxially becomes an Si layer 7 grown to the desired thickness. After the epi deposition, the wafer surface is planarized and the sensor region optionally doped by implantation to the desired value. The prepared wafer 1 that does not have MEMS structures 11 . 12 contains and has not yet undergone MEMS microstructuring steps, and whose surface consists exclusively of a planar silicon surface, then passes through the complete IC process block. The connection between the later sensor and the IC provides the standard metallization package in the IC process 10 consisting of several metal layers 18 and dielectric layers 19 for the isolation of the metal levels 18 against each other, to the substrate and to the outside, forth. Finally, the actual microstructuring block follows, ie, trenching, passivation, opening of the soil oxide, ClF 3 sacrificial layer etching (removal of the sacrificial layer 5 among the MEMS structures 11 and 12 and separating the connecting webs 12 from the Si mainland 14 by means of time-controlled etching) and removal of the thin passivating layers (HF vapor etching for oxides and / or O 2 plasma etching for Teflon layers). These steps are fully compatible with the integrated circuits on the same wafer 1 ,
3A und 3B zeigen Varianten dieser Ausführungsform des erfindungsgemäßen Verfahrens hinsichtlich des aktiven Si-Materials der Schicht 7. Dabei kann, wie zuvor beschrieben, epitaktisch abgeschieden werden, um EpiPoly und gleichzeitig einkristallines Si auf ein- und demselben Wafer 1 zu erhalten. Alternativ ist es auch möglich, SOI-Wafer einzusetzen, die über vergrabene Ebenen verfügen. Hierzu wird am besten der Wafer, der später die SOl-Schicht bilden soll, nacheinander und in umgekehrter Reihenfolge mit den vergrabenen Schichten versehen, also mit Trennoxid 6, OpferSi 5, Isolationsoxid 4 (”oberes”), Leitpoly 3, Isolationsoxid 2 (”unteres”). Das Isolationsoxid 2 muss geeignet planarisiert werden, um eine völlig plane Oberfläche mit minimaler Oberflächenrauhigkeit, vorzugsweise besser als 1 nm peak-to-peak zu liefern. Die so planarisierte, hochpolierte und hydrophilisierte Oberfläche wird nun in an sich bekannter Weise direkt gegen einen zweiten Trägerwafer gebondet, um so einen SOI-Waferaufbau zu erhalten. Nach dem Bondschritt wird die SOI-Schicht auf die gewünschte Dicke abgedünnt und poliert. Ein SOI-Waferaufbau ist vor allem dann interessant, wenn besonders dicke aktive Schichten 7 angestrebt werden, was bei einem Gyro sehr vorteilhaft ist. Damit werden nicht nur die Parasitärkapazitäten verkleinert, sondern ebenso vorteilhaft zusätzlich auch die Nutzkapazität vergrößert, so dass besonders leistungsfähige Gyros realisiert werden können oder entsprechend am elektronischen Schaltungsaufwand eingespart werden kann. 3A and 3B show variants of this embodiment of the inventive method with respect to the active Si material of the layer 7 , In this case, as described above, epitaxially deposited to EpiPoly and simultaneously monocrystalline Si on one and the same wafer 1 to obtain. Alternatively, it is also possible to use SOI wafers having buried planes. For this purpose, the wafer which should later form the SOI layer is best provided in succession and in the reverse order with the buried layers, that is to say with separating oxide 6 , Victim Si 5 , Insulation oxide 4 ("Upper"), conductive poly 3 , Insulation oxide 2 ( "Lower"). The insulation oxide 2 must be suitably planarized to provide a completely flat surface with minimal surface roughness, preferably better than 1 nm peak-to-peak. The so planarized, highly polished and hydrophilized surface is then bonded in a conventional manner directly against a second carrier wafer, so as to obtain an SOI wafer structure. After the bonding step, the SOI layer is thinned to the desired thickness and polished. An SOI wafer structure is especially interesting when particularly thick active layers 7 be sought, which is very beneficial in a gyro. Thus, not only the parasitic capacitances are reduced, but also advantageously also the useful capacity increased, so that particularly powerful gyros can be realized or can be saved according to the electronic circuitry.
3A zeigt eine aktive Si-Schicht 7, die epitaktisch abgeschieden oder SOI sein kann. Die Grunddotierung der Schicht 7 entspricht im einkristallinen Bereich 8 ausserhalb des Sensorkerns der vom IC-Prozess geforderten Dotierung, also z. B. P-Typ (Bor-Standard, 5–10 Ωcm) für CMOS oder z. B. N-Typ (Phosphor-Standard 1 Ωcm) fur BCD. Im Sensorbereich wird die Dotierung durch nachträgliche maskierte Implantation und Eintreiben der Dotierung auf den von den Sensorstrukturen benötigten Wert gebracht. Bei Eintreiben der Dotierung von oben wird mit Rücksicht auf die mechanischen Eigenschaften des Sensormaterials vorzugsweise eine N++-Dotierung mit Phosphor oder Arsen durchgeführt, um eine stressgradientenfreie Schicht 7 im Bereich der Sensorkerne zu erhalten. Für den Schaltungsbereich ist die Dotierung des Sensorkerns bei dem Ansatz nach 3A ohne Bedeutung. 3A shows an active Si layer 7 which may be epitaxially deposited or SOI. The basic doping of the layer 7 corresponds to single crystalline region 8th outside the sensor core required by the IC process doping, ie z. B. P type (boron standard, 5-10 Ωcm) for CMOS or z. B. N type (phosphorus standard 1 Ωcm) for BCD. In the sensor region, the doping is brought by subsequent masked implantation and driving the doping to the value required by the sensor structures. When the doping is driven in from above, preference is given to carrying out N ++ doping with phosphorus or arsenic to form a stress gradient-free layer, taking into account the mechanical properties of the sensor material 7 to get in the area of sensor cores. For the circuit area, the doping of the sensor core in the approach to 3A without meaning.
3B zeigt einen Ansatz mit einer homogen dotierten ersten Siliziumschicht 7a, die entweder P++ oder N++ dotiert sein kann. Vorzugsweise orientiert man sich auch hier bereits am vom IC-Prozess benötigten Dotierungstyp, jedoch nicht an der Dotierstoffkonzentration: diese ist mit Rücksicht auf eine gute elektrische Leitfähigkeit um Grössenordnungen höher zu wählen als vom IC-Prozess gefordert. Diese erste Schicht 7a kann entweder durch in-situ dotierte Epiabscheidung mit hohem Dotierstoffeinbau erzeugt werden (Zugabe von Diboran oder Phosphin oder Arsin zum Si-Träger im Epiprozessgas). Ist das Sensormaterial EpiPoly, so hat dieses Vorgehen gegenüber einer nachträglichen Dotierung von oben den Vorteil, dass wesentlich niedrigere Dotierstoffkonzentrationen benötigt werden, da diese nicht wie bei der nachträglichen Dotierung in hohem Maße in den Korngrenzen verschwinden, wo sie elektrisch inaktiv sind. Außerdem entfallen die Implantation und das zeitraubende Drive-In bei hohen Temperaturen. Darüberhinaus kann die Epischichtdicke theoretisch beliebig dick gewachsen werden, da keine nachträgliche Dotierung durch Eindiffusion erforderlich ist, so dass also insbesondere Epidicken von 20–50 μm hergestellt werden können. Besonders vorteilhaft ist jedoch der Einsatz von SOI, das in grosser Dicke homogen dotiert mit hoher Dotierstoffkonzentration hergestellt werden kann durch entsprechende Auswahl des Wafermaterials für den Aufbau der SOI-Schicht. Für die nachträgliche Schaltungsintegration wird nachfolgend auf diese dicke ”Bulk-Si-Schicht” eine dünne Epischicht aufgebracht (z. B. 3–5 μm dick), deren Dotierungstyp und Dotierstoffkonzentration exakt den Anforderungen des IC-Prozesses entspricht. Im Schaltungsbereich liegt also oberflächlich eine Epischicht einer Dicke von 3–5 μm mit der vom IC-Prozess benötigten Dotierung vor (Typ und Konzentration), in der die Schaltkreisintegration vorgenommen werden kann. Im Sensorbereich kann diese obere Epischicht im Bedarfsfall noch umdotiert oder aufdotiert werden, der Dotierungstyp sollte im Sensorbereich letztendlich auf jeden Fall dem der unteren Si-Schicht (”Bulk-Si-Schicht”) entsprechen, um einen Ohm'schen Kontakt zur unteren Schicht zu gewährleisten. Man erhält also im Sensorbereich eine erste dicke, homogen mit hoher Dotierstoffkonzentration dotierte Si-Schicht, vorzugsweise in Form von einkristallinem Si (SOI), mit einer darüber befindlichen dünnen Epischicht vom gleichen Dotierungstyp, aber eventuell niedrigerer Dotierstoffkonzentration, über die der elektrische Anschluss der unteren hochdotierten Si-Schicht erfolgt. In allen Fällen, ob SOI-Waferaufbau oder EpiPoly-Aufbau, wird mit heute verfügbaren Standardprozessen ein aktives Sensormaterial hoher Güte erhalten, das mit Standardprozessen strukturierbar ist und das seine Eignung zur Herstellung von Drehratensensoren bereits gezeigt hat. Somit wird eine modifizierte Backend-Integration von MEMS-Strukturen erreicht ohne das Erfordernis, neue Schichten oder neue Mikrostrukturierungsverfahren zu entwickeln. 3B shows an approach with a homogeneously doped first silicon layer 7a that can be either P ++ or N ++ doped. Preferably, the doping type required by the IC process is also already oriented here, but not at the dopant concentration: with regard to good electrical conductivity, this is to be selected to be orders of magnitude higher than required by the IC process. This first layer 7a can be generated either by in-situ doped epi-deposition with high dopant incorporation (addition of diborane or phosphine or arsine to the Si support in the epipro process gas). If the sensor material is EpiPoly, this procedure has the advantage over a subsequent doping from above that much lower dopant concentrations are required, since they do not disappear as in the subsequent doping to a high degree in the grain boundaries, where they are electrically inactive. In addition, the implantation and the time-consuming drive-in at high temperatures eliminated. In addition, the epi layer thickness can theoretically be grown arbitrarily thick, since no subsequent doping by diffusion is required, so that in particular epidodes of 20-50 microns can be produced. However, it is particularly advantageous to use SOI that can be homogeneously doped with a high dopant concentration in a large thickness by appropriate selection of the wafer material for the construction of the SOI layer. For the subsequent circuit integration, a thin epilayer (eg 3-5 μm thick) is subsequently applied to this thick "bulk Si layer", whose doping type and dopant concentration correspond exactly to the requirements of the IC process. Thus, in the circuit area, there is superficially an epilayer with a thickness of 3-5 μm with the doping required by the IC process (type and concentration) in which the circuit integration can be carried out. In the sensor region, this upper epilayer can, if necessary, be re-doped or doped; in the sensor region, the doping type should ultimately in any case correspond to that of the lower Si layer ("bulk Si layer") in order to make ohmic contact with the lower layer guarantee. Thus, in the sensor region, a first thick Si layer doped homogeneously with high dopant concentration, preferably in the form of monocrystalline Si (SOI), is obtained, with a thin epilayer of the same doping type above it, but possibly lower dopant concentration, via which the electrical connection of the lower highly doped Si layer takes place. In all cases, whether SOI wafer build up or EpiPoly build, today's standard processes will provide a high-quality active sensor material that can be patterned using standard processes and has already demonstrated its suitability for manufacturing rotation rate sensors. Thus, a modified backend integration of MEMS structures is achieved without the need to develop new layers or new microstructuring methods.
Die im Folgenden beschriebenen Weiterbildungen der Erfindung beinhalten eine integrierte Dünnschichtverkappung nach der sogenannten ”Füllpoly-Technologie”, die grundsätzlich bereits aus der DE 100 06 035 A1 bekannt ist.The developments of the invention described below include an integrated thin-film capping according to the so-called "Füllpoly-technology", which basically already from the DE 100 06 035 A1 is known.
Im Unterschied zu den bisher bekannten Dünnschichtverkappungsverfahren vermeidet die in der Folge beschriebene Technik jedoch vorteilhaft das Prozessieren von Wafern im IC-Prozess, welche bereits frei bewegliche Mikrostrukturen unter der Kappe aufweisen. Vielmehr wird die Erzeugung frei beweglicher Mikrostrukturen an das Prozessende gelegt, d. h. nach Abschluss aller Prozessschritte. Dies ist aus mehreren Gründen vorteilhaft:
Zum einen wird dadurch vermieden, dass empfindliche und leicht zerstörbare Mikrostrukturen in einem komplexen IC-Prozess Schaden nehmen könnten, z. B. durch mechanischen Schock, Vibrationen, Ultraschallbehandlung in den Reinigungsbädern des IC-Prozesses, thermische Beanspruchung in Hochtemperaturschritten, Rapid Thermal Annealing usw. Zum anderen wird die Ausbeute des Prozesses günstig beeinflusst dadurch, dass keine freitragenden Mikrostrukturen mit Dünnschichtabdeckung vorhanden sind, welche aufplatzen könnten und den Wafer als ganzes damit unbrauchbar machen könnten: ein Wafer, auf dem auch nur eine einzige Dünnschichtmembran geplatzt oder sonstwie beschädigt worden ist, könnte nicht mehr weiter prozessiert werden, da er von dem Zeitpunkt dieser Beschädigung an tiefe Kavernen aufweist, welche im Prozess nicht mehr zulässig sind (z. B. in der Fotolithographie, Lacktechnik, oder in Reinigungen etc.). Darüberhinaus könnten Partikel z. B. von geplatztem Dünnschichtkappenmaterial die IC-Prozessanlagen kontaminieren. Da erfindungsgemäß keine freien Strukturen im Wafer vorhanden sind, sondern vielmehr während des IC-Prozesses ein massiver Waferaufbau vorliegt, können solche Schäden nicht auftreten.In contrast to the previously known thin-film capping methods, however, the technique described below advantageously avoids the processing of wafers in the IC process, which already have freely movable microstructures under the cap. Rather, the generation of freely movable microstructures is placed at the end of the process, ie after completion of all process steps. This is advantageous for several reasons:
On the one hand, this avoids that sensitive and easily destructible microstructures could be damaged in a complex IC process, eg. By mechanical shock, vibration, ultrasonic treatment in the IC process cleaning baths, thermal stress in high temperature steps, rapid thermal annealing, etc. On the other hand, the yield of the process is favorably affected by the lack of self-supporting microstructures with thin film cover which could burst and could make the wafer unusable as a whole: a wafer on which even a single thin-film membrane has burst or otherwise damaged could no longer be processed, since from the time of this damage it has deep caverns which are not in the process are more permissible (eg in photolithography, lacquer technology, or in cleaning, etc.). In addition, particles z. B. from burst thin-film cap material contaminate the IC process equipment. Since, according to the invention, there are no free structures in the wafer, but rather a solid wafer structure is present during the IC process, such damage can not occur.
Als ein weiterer Vorteil der späten Herstellung freitragender Mikrostrukturen im Gesamtprozess, insbesondere nach allen Hochtemperaturprozessschritten, resultiert die Chance, auf die nunmehr freigelegten Sensorstrukturen vor dem endgültigen Verschluss der Dünnschichtkappen sogenannte Self-Assembled-Monolayers oder SAM-Coatings zur Vermeidung von Stiction aufzubringen. Diese Schichten z. B. von speziellen Trichlorsilanen oder Dichlor-Dimethyl-Silanen (DDMS) tolerieren unter Ausschluss von Sauerstoff Temperaturen bis maximal 450°C. Bei höheren Temperaturen tritt mehr oder weniger vollständige Dekomposition der Schichten ein, wodurch sie ihre Wirksamkeit als stiction-reduzierende Oberflächen-Beschichtung einbüßen können. Dadurch, dass freitragende Mikrostrukturen erst am Ende des Gesamtprozesses erzeugt und erst danach ein Versiegeln der Dünnschichtkappen durchgefuhrt wird, kann in diesem Stadium ein SAM-coating aufgebracht werden zur Vermeidung von Stiction. As a further advantage of the late production of self-supporting microstructures in the overall process, in particular after all high-temperature process steps, there is the opportunity to apply self-assembled monolayers or SAM coatings to avoid stiction on the now exposed sensor structures before the final closure of the thin-film caps. These layers z. B. of special trichlorosilanes or dichloro-dimethyl-silanes (DDMS) tolerate temperatures up to 450 ° C under exclusion of oxygen. At higher temperatures, more or less complete decomposition of the layers occurs, thereby losing their effectiveness as a stiction reducing surface coating. As a result of the fact that self-supporting microstructures are only produced at the end of the overall process and only then is a sealing of the thin-film caps carried out, at this stage a SAM coating can be applied to avoid stiction.
4A–4I zeigen eine vorteilhafte Prozessvariante mit Dünnschichtverkappung: 4A - 4I show an advantageous process variant with thin film capping:
4A zeigt einen Waferquerschnitt nach Trenchen, mit Stopp auf unterem Stopp(Trenn)oxid 6 über dem vergrabenen Opfersilizium 5. 4A shows a wafer cross section after Trenchen, with stop on lower stop (separation) oxide 6 over the buried sacrificial silicon 5 ,
4B zeigt den Waferbereich nach Seitenwandpassivierung z. B. mit einem Seitenwandoxid 13 und geöffnetem Bodenoxid (Trennoxid) 6 zum vergrabenen Opfersilizium. 4B shows the wafer area after sidewall passivation z. B. with a sidewall oxide 13 and opened soil oxide (separating oxide) 6 to the buried sacrificial silicon.
4C zeigt die mit Polysilizium refillte Struktur, wobei das Refillmaterial 20 bereits mit einer Oxidpassivierschicht 21 versehen wurde, welche ausserhalb der Refillgebiete von der Waferoberfläche entfernt worden ist. Insbesondere wird ein Bereich über dem Anschlusspad 22 (der bei dieser Ausführungsform dem Si-Anschlusssteg 12 entspricht) von Oxid 21 befreit, so dass dort eine elektrische Verbindung zum später aufgebrachten Kappensilizium ermöglicht wird. 4C shows the polysilicon refilled structure, wherein the refill material 20 already with an oxide passivation layer 21 has been provided, which has been removed from the wafer surface outside the refill areas. In particular, an area is above the terminal pad 22 (In this embodiment, the Si-connecting web 12 corresponds) of oxide 21 freed, so that there is an electrical connection to the later applied cap silicon allows.
4D zeigt die Strukturierung des Passivieroxids 21, insbesondere zu einer Öffnung 23, so dass im Bereich der später gewünschten Soll-Unterbrechung 15 im Silizium 7 ein Fenster 23 erzeugt wird (dieser Schritt kann bereits zusammen mit dem Strukturieren des Oxids 21 in 4C in einem Schritt erfolgen). Ausserdem ist in 4D das Kappensilizum 24 epitaktisch aufgewachsen und planarisiert worden (z. B. mittels CMP). Das Kappensilizium 24 wächst im Sensorbereich ausgehend von Startpoly polykristallin, ausserhalb des Sensorbereichs, vom umgebenden Festland-Si 14 aus, einkristallin. Dort wird nun die in 4E angedeutete komplette Schaltungsintegration durchgeführt bis zum elektrischen Anschluss der Sensorpads an die integrierten Schaltkreise. 4D shows the structuring of the passivating oxide 21 , in particular to an opening 23 , so that in the range of the later desired target interruption 15 in silicon 7 a window 23 (this step can already be done together with structuring the oxide 21 in 4C done in one step). Moreover, in 4D the cap silicum 24 epitaxially grown and planarized (eg, by CMP). The cap silicon 24 grows in the sensor area starting polycrystalline starting poly, outside the sensor area, from the surrounding mainland Si 14 out, monocrystalline. There will now be in 4E indicated complete circuit integration carried out to the electrical connection of the sensor pads to the integrated circuits.
4F zeigt die Eröffnung des Refill-Polysiliziums 20 mittels Trenchgräben durchs Kappenpoly 24 hindurch. Dieser Trench stoppt auf dem Passivieroxid 21 des Refill-Polys 20. In 4F ist das Passivieroxid 21 bereits am Trenchboden entfernt, die Seitenwände der Trenches sind wieder mittels Oxidschichten passiviert. Erst jetzt wird die Planarität der Waferoberfläche aufgegeben, die während des gesamten IC-Prozesses beibehalten werden konnte. 4F shows the opening of the refill polysilicon 20 by Trench trenches through Kappenpoly 24 therethrough. This trench stops on the passivation oxide 21 the refill polys 20 , In 4F is the passivating oxide 21 already removed at the bottom of the trench, the side walls of the trenches are again passivated by means of oxide layers. Only now is the planarity of the wafer surface abandoned, which could be maintained throughout the IC process.
4G zeigt den Waferaufbau nach dem Entfernen des Refill-Polys 20 und ebenso des damit direkt in Verbindung stehenden Opferpolys 5. Jetzt liegen freibewegliche Sensorstrukturen 11 vor. Wie rechts in der Figur erkennbar, wurde die Si-Verbindung vom Anschlusspad 22 zum Festland-Si 14 unter der Mehrlagenmetallisierung 10 zum IC durch isotropes Unterätzen durchtrennt. Die Metallleiterbahn 18 überspannt zusammen mit ihrem dielektrischen Schichtpaket 19 diesen Unterätzbereich 15 als freitragende Membran. Die Unterätzung startet hier im Refill-Poly 20 (innerhalb des eigentlichen Sensorkerns, der umschlossen wird von einem geschlossenen Si-Rahmen), durchbricht dann die Öffnung 23 im Passivieroxid 21 des Refill-Polys 20 und arbeitet sich nach oben durch das Kappenpoly 24 hindurch bis unter die Anschlussbahn 10. Letztlich wird die ”Zündschnur” hierbei durch das Refill-Si-Material 20 gebildet, das den Anschlusspad 22 umgibt und durch das sich das ClF3-Gas bis zur Oxidöffnung 23 und zum darüber befindlichen Kappensilizium 24 hindurcharbeiten muss. Von dieser Oxidöffnung 23 ausgehend wird dann die Unterätzung 15 im Kappensilizium 24 erzeugt. 4G shows the wafer structure after removing the refill polys 20 and also the directly related victim polys 5 , Now there are floating sensor structures 11 in front. As can be seen on the right in the figure, the Si connection became from the terminal pad 22 to mainland Si 14 under multilayer metallization 10 to the IC by isotropic undercutting severed. The metal track 18 spans along with their dielectric layer package 19 this undercut area 15 as a self-supporting membrane. The undercut starts here in the refill poly 20 (within the actual sensor core, which is enclosed by a closed Si frame), then breaks through the opening 23 in the passivating oxide 21 the refill polys 20 and works its way up through the cap poly 24 through to the connecting track 10 , Ultimately, the "fuse" here by the refill Si material 20 that formed the connection pad 22 surrounds and passes through the ClF 3 gas to the oxide opening 23 and to the overlying capping silicon 24 has to work through. From this oxide opening 23 starting then the undercut 15 in cap silicon 24 generated.
In 4H ist derselbe Waferaufbau gezeigt nach dem Abrauchen der dünnen Schutzoxide auf den Strukturen mittels einer kurzen Einwirkung von HF-Dampf. Da die Schutzoxide nurwenige 10 nm dick sind, genügt hierzu ein kurzes Abrauchen von maximal 1–2 Minuten Dauer; andere funktionale Oxide werden dabei kaum beeinträchtigt.In 4H The same wafer structure is shown after fuming the thin protective oxides on the structures by means of a brief exposure to HF vapor. Since the protective oxides are only a few 10 nm thick, it is sufficient for this purpose a short smoking of a maximum of 1-2 minutes duration; other functional oxides are hardly affected.
In 4I ist die Perforation des Dünnschichtkappen-Siliziums mit einer geeigneten Versiegelungsschicht 26, z. B. SiN, verschlossen worden. Dieser Prozess kann unter Ausschluss von Sauerstoff, z. B. unter Einsatz von Silan und Ammoniak als Prozessgase, z. B. in einem PECVD-Reaktor zur SiN-Abscheidung durchgeführt werden. Zwischen 4H und I findet vorzugsweise eine Beschichtung der MEMS-Strukturen mit einer SAM-anti-stiction-Schicht aus der Dampfphase heraus statt. Im Stadium 4I ist die Waferoberfläche wieder annähernd planar. Das erlaubt auch eine Fotolithographie auf der und ein Strukturieren der Versiegelungsschicht 26, um z. B. die elektrischen IC-Anschlüsse (Metallpads) wieder freizulegen.In 4I is the perforation of the thin-film cap silicon with a suitable sealing layer 26 , z. As SiN, have been closed. This process can be carried out in the absence of oxygen, eg. B. using silane and ammonia as process gases, eg. B. in a PECVD reactor for SiN deposition. Between 4H and I preferably involves coating the MEMS structures with a vapor phase SAM anti-stiction layer. In the stage 4I the wafer surface is again approximately planar. This also allows photolithography on and structuring of the sealant layer 26 to B. to expose the electrical IC connectors (metal pads) again.
Eine Variante der Dünnschichtverkappung ist in 5A–I dargestellt:
Auch bei dieser Variante beginnt der Prozess gemäß 5A mit getrenchten Strukturen 11, wobei der Trenchprozess zur Herstellung der Mikrostrukturen auf dem Passivieroxid 6 über dem Opfer-Silizium 5 gestoppt hat. Zu beachten ist im rechten Teil der Figur die Opfer-Si-Zone 5 mit einer Öffnung 25 im Passivieroxid 6 zum aktiven Silizium 7, welche zur späteren Unterbrechung der elektrischen Verbindung vom Anschlusspad 22 zum Festland-Si 14 mittels isotroper ClF3 Unterätztechnik dienen soll. Dieser Teil des Opfer-Si 5 kann als das Ende einer entsprechend verlegten ”Zündschnur” in dieser Ebene betrachtet werden, über die das ClF3 später an die zu unterätzende Zone 15 (Soll Unterbrechungsstelle) im Silizium 7 herangeführt werden soll.A variant of the Dünnschichtverkappung is in 5A -I shown:
Also in this variant, the process begins according to 5A with trimmed structures 11 , wherein the trench process for producing the microstructures on the Passivieroxid 6 over the sacrificial silicon 5 has stopped. Note the sacrificial Si zone in the right part of the figure 5 with an opening 25 in the passivating oxide 6 to the active silicon 7 , which for later interruption of the electrical connection from the terminal pad 22 to mainland Si 14 to serve by means of isotropic ClF 3 Unterätztechnik. This part of the sacrificial Si 5 can be considered as the end of a correspondingly laid "fuse" in this plane, over which the ClF 3 later reaches the zone to be undercut 15 (Target interruption point) in silicon 7 to be introduced.
In 5B ist gezeigt, wie das Bodenoxid in den Trenches entfernt wurde und die Seitenwände der getrenchten Mikrostrukturen z. B. mittels eines Passivieroxids 13 bedeckt wurden. Nicht zu sehen ist das andere Ende der ”Opfer-Si-Zündschnur”, die ebenfalls eröffnet wurde und das ClF3-Gas später an die Soll-Unterbrechungsstelle 15, vgl. 5G, geleiten soll.In 5B It is shown how the soil oxide in the trenches has been removed and the side walls of the trimmed microstructures z. B. by means of a Passivieroxids 13 were covered. Not visible is the other end of the "Victim Si Fuse", which was also opened and the ClF 3 gas later to the target break point 15 , see. 5G , should lead.
In 5C wurde das Füllpoly 20 aufgebracht, die Gräben der Mikrostrukturen damit komplett aufgefüllt, die Oberfläche planarisiert und über dem Sensorbereich strukturiert sowie mit einer dünnen Oxidschicht 21 passiviert.In 5C was the Füllpoly 20 applied, the trenches of the microstructures completely filled, the surface planarized and structured over the sensor area and with a thin oxide layer 21 passivated.
In 5D wurde das Kappen-Silizium 24 epitaktisch aufgewachsen und planarisiert: im Bereich des Sensorkerns ist die Kappenschicht 24 polykristallin (startet von einem Seed-Polylayer), ausserhalb des Sensorkerns wächst die Kappen-Schicht 24 einkristallin (startet vom Festland-Si 14). Dort wird gemäß 5E der IC-Prozess durchgeführt bis zum elektrischen Anschluss der Sensoranschlusspads an das IC.In 5D became the cap silicon 24 grown epitaxially and planarized: in the area of the sensor core is the cap layer 24 polycrystalline (starts from a seed polylayer), outside the sensor core grows the cap layer 24 single crystal (starts from mainland Si 14 ). There is according to 5E the IC process is performed until the sensor connection pads are electrically connected to the IC.
In 5F wurden Trenchgräben zum Refill-Si 20 erzeugt, die Oxidpassivierung 21 am Trenchboden entfernt und die Seitenwände der Trenchgräben durch dünnes Oxid passiviert. Über die Trenchgräben wird das Refill-Poly 20 und das Opfer-Poly 5 dem ClF3-Gas zugänglich gemacht.In 5F Trenches became refill Si 20 generated, the oxide passivation 21 removed at the trench bottom and the side walls of the trenches passivated by thin oxide. About the trenches, the refill poly 20 and the sacrificial poly 5 made accessible to the ClF 3 gas.
In 5G ist das Refill-Silizium 20 und das Opfer-Si 5 komplett entfernt worden. Ausgehend vom Refill-Si 20, das direkt mit dem Opfer-Si 5 der ”Zündschnur” in Verbindung steht, und über die in Opfer-Si 5 angelegte ”Zündschnur” selbst ist auch die Verbindung des Anschlusspads 22 zum Si-Festland 14 unter der Anschlussbahn 10 (Metallbahn 18 und Dielektrische Membran 19) durch isotropes Unterätzen durchtrennt worden.In 5G is the refill silicon 20 and the sacrificial Si 5 completely removed. Starting from the refill Si 20 that directly with the sacrificial Si 5 the "fuse" communicates, and about in sacrificial Si 5 applied "fuse" itself is also the connection of the connection pad 22 to the Si mainland 14 under the connecting track 10 (Metal track 18 and dielectric membrane 19 ) has been severed by isotropic undercutting.
In 5H sind die Passivieroxide durch ein kurzes Abrauchen in HF-Dampf von allen Strukturen entfernt worden. Die funktionalen Oxide werden dabei nur in geringem Ausmaß in Mitleidenschaft gezogen.In 5H the passivating oxides have been removed from all structures by a brief fuming in HF vapor. The functional oxides are affected only to a small extent.
5I zeigt den Waferaufbau nach dem Aufbringen der Versiegelungsschicht 26 zum Verschliessen der Dünnschichtkappenperforation. Zwischen den Stadien gemäß 5H und 5I kann ein self-assembled monolayer (SAM-coating) zur Vermeidung von stiction auf den Mikrostrukturen aufgebracht werdern. Die Versiegelungsschicht 26 wird vorzugsweise mittels sauerstofffreien Prozessgasen (Silane und Ammoniak etc.) z. B. in einem PECVD-Reaktor abgeschieden bei Temperaturen unter 400°C, was die SAM-Beschichtung nicht schädigt. Da die Waferoberfläche nach dem Aufbringen der Versiegelungsschicht 26 wieder annähernd planar ist, kann eine Fotolithographie und Strukturierung der Versiegelungsschicht 26 auf der Oberfläche durchgeführt werden, z. B. um die IC-Anschlusspads 22 zur elektrischen Kontaktierung freizulegen. 5I shows the wafer structure after the application of the sealing layer 26 for closing the thin-film cap perforation. According to the stadiums 5H and 5I For example, a self-assembled monolayer (SAM-coating) can be applied to the microstructures to avoid stiction. The sealing layer 26 is preferably by means of oxygen-free process gases (silanes and ammonia, etc.) z. B. deposited in a PECVD reactor at temperatures below 400 ° C, which does not damage the SAM coating. Because the wafer surface after application of the sealing layer 26 is again approximately planar, can be a photolithography and structuring of the sealing layer 26 be performed on the surface, for. B. to the IC connection pads 22 to expose for electrical contact.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
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11
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Substratsubstratum
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22
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unteres Isolieroxidlower insulating oxide
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33
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vergrabene PolySi-Leiterbahnburied PolySi trace
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44
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obere Oxidschichtupper oxide layer
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55
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Opfer-Silizium-ZoneSacrificial silicon zone
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66
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Trennoxid-ZoneTrennoxid zone
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77
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(Aktive) Si-Schicht(Active) Si layer
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7a7a
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Teilschicht von 7 Partial layer of 7
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88th
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einkristalliner Bereich von 7 single crystalline region of 7
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99
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thermische Oxidschichtthermal oxide layer
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1010
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Mehrlagenmetallisierungmultilayer metallization
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1111
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Funktionselementfunctional element
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1212
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Verbindungselementconnecting element
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1313
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Seitenwandoxidsidewall
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1414
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Si-Festland (Schaltungsbereich von 7)Si mainland (circuit area of 7 )
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1515
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Soll-Unterbrechungsstelle in 12 bzw. 22 Target interruption point in 12 respectively. 22
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1616
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Öffnung in 6 Opening in 6
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1717
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Opfer-PolySi-Struktur (”Zündschnur”)Victim PolySi structure ("fuse")
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1818
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Metallleiterbahn von 10 Metal trace of 10
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1919
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dielektrisches Schichtpaket von 10 dielectric layer package of 10
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2020
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Refill-PolySiRefill PolySi
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2121
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Oxidpassivierschicht für 20 Oxide passivation layer for 20
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2222
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Si-Anschlusspad (entspricht 12)Si connection pad (corresponds 12 )
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2323
-
Öffnung in 21 Opening in 21
-
2424
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Kappensiliziumcap silicon
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2525
-
Öffnung in 6 Opening in 6
-
2626
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Versiegelungsschicht auf 24 Sealing layer on 24
