DE10344814B3 - Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Die Erfindung schafft eine Speichervorrichtung (100) zur Speicherung elektrischer Ladung mit einem Substrat (101), mindestens einer auf dem Substrat (101) angeordneten Speicherzelle (107), die ein erstes Elektrodenelement (102), eine Isolationsschicht (103) und ein zweites Elektrodenelement (104) aufweist, wodurch ein kapazitives Element gebildet wird, wobei das erste Elektrodenelement (102), das mit dem Substrat (101) elektrisch verbunden ist, als ein Nanoröhrchen (NT) mit einem großen Aspektverhältnis bereitgestellt wird.

Description

  • Die vorliegende Erfindung betrifft allgemein Speichervorrichtungen zur Speicherung elektrischer Ladung mit Speicherzellen und räumlich daneben angeordneten Transistoren, und betrifft insbesondere Speichervorrichtungen mit Speicherzellen einer hohen Kapazität.
  • Bei den eine Speichervorrichtung ausbildenden Speicherzellen, auf die sich die Erfindung bezieht, ist ein Substrat und mindestens eine auf dem Substrat angeordnete Speicherzelle vorhanden, welche ein erstes Elektrodenelement, das mit dem Substrat elektrisch verbunden ist, eine Isolationsschicht, die auf die dem ersten Elektrodenelement aufgebracht ist und ein zweites Elektrodenelement, das auf die Isolationsschicht aufgebracht ist von dem ersten Elektrodenelement elektrisch isoliert ist, aufweist.
  • Herkömmliche Speichervorrichtungen bestehen aus einem Trench (Graben)-Kondensator, der an einen horizontal oder vertikal ausgerichteten Transistor auf Siliziumbasis bzw. kristalliner Siliziumbasis gekoppelt ist, wobei der Transistor räumlich neben dem Kondensator angeordnet ist. Damit eine Speicherfähigkeit der Kondensatoren vorhanden ist, existiert eine minimal erforderliche Kapazität, um ein messbares Signal, das über einem thermischen Rauschen liegt, zu erzeugen. Eine derartige minimale Kapazität beträgt typischerweise 30 fF (Femtofarad, 10–12 Farad).
  • Eine fortschreitende Miniaturisierung erfordert es, immer kleinere Strukturen für den Speicherkondensator vorzusehen. Eine derartige Skalierung der Kondensatoren bringt erhebliche Probleme mit sich, die die Schwierigkeit einer durchgehenden, einheitlichen Beschichtung des Kondensators mit einem Die lektrikum, das Erzeugen kleiner Elektroden mit einer ausreichenden mechanischen Stabilität, während die Kapazität aufrecht erhalten wird, etc. einschließen.
  • Ein wesentlicher Nachteil herkömmlicher Speichervorrichtungen besteht darin, dass eine Kapazität nicht ausreicht, da eine ausreichend große Elektrodenoberfläche und/oder ein ausreichend dünnes Dielektrikum nicht bereitgestellt werden können.
  • Die US 65 15 325 B1 beschreibt Halbleitervorrichtungen auf der Grundlage vertikaler Nanostrukturen und Verfahren zum Herstellen derselben. Die Vorrichtung schließt einen vertikalen Transistor und eine Kondensatorzelle ein, wobei beide ein Nanoröhrchen einschließen, um die einzelnen Vorrichtungen zu bilden. Die in der US 65 15 325 B1 ausgebildeten Vorrichtungen bestehen aus Nanoröhrchen, wobei diese im Wesentlichen aus Kohlenstoff gebildet sind.
  • Die US 2003/0100 189 offenbart ein Verfahren, das einen Katalysebereich auf einem Substrat definiert, eine Nanoröhre, einen Nanodraht oder ein Nanoband auf dem Katalysebereich bildet, eine erste dielektrische Schicht auf der Nanoröhre, dem Nanodraht oder dem Nanoband und dem Substrat bildet und eine Elektrodenschicht auf der ersten dielektrischen Schicht bildet, um die Erhöhung einer Kapazität einer integrierten Schaltungsvorrichtung bereitzustellen und ferner den Herstellungsprozess zu vereinfachen und die Herstellungskosten zu senken.
    •
  • Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, eine Speichervorrichtung und ein Verfahren zur Herstellung einer Speichervorrichtung anzugeben, wobei in der Speichervorrichtung vorhandene Speicherzellen eine ausreichende Speicherfähigkeit aufweisen.
  • Diese Aufgabe wird erfindungsgemäß durch eine Speichervorrichtung zur Speicherung elektrischer Ladung mit den Merkmalen das Anspruchs 1 gelöst.
  • Ferner wird die Aufgabe durch ein im Patentanspruch 5 angegebenes Verfahren gelöst.
  • Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Ein wesentlicher Gedanke der Erfindung besteht darin, eines der Elektrodenelemente, die den Kondensator einer Speicherzelle ausbilden, mit einem großen Aspektverhältnis, d.h. einer großen Länge im Vergleich zu den Abmessungen einer Grundfläche, bereitzustellen, so dass eine mit einer Flächenerhöhung der Elektrode einhergehende Kapazitätserhöhung der Speicherzellen bereitgestellt wird. Erfindungsgemäß wird als ein erstes Elektrodenelement, das mit dem Substrat elektrisch verbunden ist, ein Nanoröhrchen (NT = Nano Tube) mit einem großen Aspektverhältnis und einer ausreichenden mechanischen Stabilität bereitgestellt.
  • Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens mit einer Bereitstellung eines Nanoröhrchens als ein erstes Elektrodenelement besteht darin, dass standardisierte Lithografieprozesse verwendet werden können, während Strukturen mit sub-lithografischen Merkmalen erzeugbar sind.
  • In vorteilhafter Weise lässt sich somit eine Kapazität der Speicherzelle erhöhen, indem ein Nanoröhrchen eines geringen Durchmessers, welcher unterhalb einer Strukturauflösung der standardisierten Lithografie liegt, bereitgestellt werden kann.
  • In vorteilhafter Weise erfolgt eine Herstellung der Speichervorrichtung zur Speicherung elektrischer Ladung mittels standardisierter Verfahren der chemischen Gasphasenabscheidung (CVD = Chemical Vapor Deposition) und/oder der atomaren Schichtdeposition (ALD = Atomic Layer Deposition).
  • Die erfindungsgemäße Speichervorrichtung zur Speicherung elektrischer Ladung weist im Wesentlichen auf:
    • a) ein Substrat;
    • b) mindestens eine auf dem Substrat angeordnete Speicherzelle, die ein erstes Elektrodenelement, das mit dem Substrat elektrisch verbunden ist, eine Isolationsschicht, die auf dem ersten Elektrodenelement aufgebracht ist und ein zweites Elektrodenelement, das auf die Isolationsschicht aufgebracht ist und von dem ersten Elektrodenelement elektrisch isoliert ist, aufweist, wobei das erste Elektrodenelement, das mit dem Substrat elektrisch verbunden ist, als ein Nanoröhrchen mit einem großen Aspektverhältnis bereitgestellt ist.
  • Ferner weist das erfindungsgemäße Verfahren zum Herstellen einer Speichervorrichtung zur Speicherung elektrischer Ladung im Wesentlichen die folgenden Schritte auf:
    • a) Bereitstellen eines Substrats; und
    • b) Bereitstellen mindestens einer auf dem Substrat angeordneten Speicherzelle, indem ein erstes Elektrodenelement, das mit dem Substrat elektrisch verbunden wird, auf dem Substrat aufgewachsen wird, eine Isolationsschicht auf dem ersten Elektrodenelement aufgebracht wird und ein zweites Elektrodenelement, das von dem ersten Elektrodenelement elektrisch isoliert ist, auf die Isolationsschicht aufgebracht wird, wobei das erste Elektrodenelement, das mit dem Substrat elektrisch verbunden wird, auf dem Substrat als ein Nanoröhrchen mit einem großen Aspektverhältnis aufgewachsen wird.
  • Es ist zwischen dem Substrat und dem ersten Elektrodenelement ein Zwischenschichtsystem angeordnet, das eine auf das Substrat aufgebrachte Barrierenschicht und eine auf der Barrierenschicht aufgebrachte Katalysatorschicht, auf welcher das erste Elektrodenelement aufwachsbar ist, aufweist.
  • Die Katalysatorschicht enthält ein silizidbildendes Material, wie beispielsweise Au, Pt, Ti, derart, dass das erste Elektrodenelement als ein Silizidnanodraht aufwächst.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die Isolationsschicht, die auf dem ersten Elektrodenelement aufgebracht wird, mittels chemischer Gasphasenabscheidung erzeugt. In einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird die Isolationsschicht, die auf dem ersten Elektrodenelement aufgebracht wird, mittels einer atomaren Schichtdeposition, wie beispielsweise ALD, = "Atomic Layer Deposition", erzeugt.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das erste Elektrodenelement, das mit dem Substrat elektrisch verbunden wird, auf dem Substrat mittels chemischer Gasphasenabscheidung (CVD = Chemical Vapor Deposition) aufgewachsen.
  • Vorzugsweise wird das Substrat aus einem Silizium-Material bereitgestellt. Es ist vorteilhaft, wenn das zweite Elektrodenelement, das von dem ersten Elektrodenelement elektrisch isoliert ist, und das auf die Isolationsschicht aufgebracht wird, aus einem Polysilizium-Material bereitgestellt wird.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • In den Zeichnungen zeigen:
  • 1 die ersten beiden Prozessschritte a) und b) zur Herstellung einer Speichervorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • 2 zwei weitere, auf die Prozessschritte der 1 folgende Prozessschritte c) und d) zur Herstellung einer Speichervorrichtung zur Speicherung elektrischer Ladung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten oder Schritte.
    •
  • In dem in 1 gezeigten Prozessschritt a) ist ein Substrat 101 bereitgestellt, welches mit einer Oxidschicht 109, bei spielsweise aus einem SiO2-Material versehen ist. In der in 1(a) gezeigten Anordnung ist bereits ein neben einer Speicherzelle vorgesehener Transistor aufgebracht, der aus einem Gate-Element 110, einem Drain-Element 111 und einem Source-Element 112 sowie einem Kanal 113 besteht.
  • Es sei darauf hingewiesen, dass der dargestellte Transistor nur beispielhaft ist und auf unterschiedliche Weisen ausgeführt sein kann. Erfindungsgemäß ist in dem Prozessschritt a) eine Aussparung 114 in die Oxidschicht 109 geätzt, in welcher die Speicherzelle in den weiteren Prozessschritten c) bis d) ausgebildet wird. Die Grabenstruktur 114 ist in die Oxidschicht 109 beispielsweise durch ein anisotropes Ätzen geätzt.
  • In dem auf den Prozessschritt a) folgenden Prozessschritt b) wird zunächst eine Barrierenschicht 105 in der Aussparung 114 abgeschieden. Eine derartige Barrierenschicht 105 dient als ein Kontaktmaterial zu dem darunterliegenden Substrat 101, welches vorzugsweise aus Silizium ausgebildet ist. Es sei darauf hingewiesen, dass die Barrierenschicht, die als eine Diffusionsbarriere wirkt, vor oder nach einer Abscheidung der Oxidschicht 109 abgeschieden werden kann. Nach einer Abscheidung der Barrierenschicht 105 erfolgt eine Aufbringung einer Katalysatorschicht 106, die als ein Katalysator zum Aufwachsen von erfindungsgemäßen Nanoröhrchen zur Erhöhung einer Kapazität des Speicherzellenelements dient. Ebenso wie die Barrierenschicht 105 wird die Katalysatorschicht 106 derart gewählt, dass ein ausreichender elektrischer Kontakt zu dem Siliziumsubstrat 101 bereitgestellt wird.
  • 2 zeigt in den Prozessschritten c) und d) die Vervollständigung des Kondensators, der als eine Speicherzelle eines Speicherzellenfelds dient. Es sei darauf hingewiesen, dass die in den 1 und 2 gezeigten Prozessschritte a) bis d) nur beispielhaft sind, d.h. es können insbesondere viele Speicherzellen parallel abgeschieden werden.
  • In dem in 2 gezeigten Prozessschritt c) ist gezeigt, wie ein Nanoröhrchen, ein Silizid-Nanodraht auf dem Katalysatormaterial aufgewachsen werden.
  • Die Katalysatorschicht enthält 106 ein silizidbildendes Material, wie beispielsweise Au, Pt oder Ti, derart, dass das erste Elektrodenelement 102 als ein Silizid-Nanodraht auf der Katalysatorschicht 106 aufwächst. Erfindungsgemäß steht das als Nanoröhrchen (NT = Nano Tube) ausgebildete erste Elektrodenelement aus der Oberfläche der Oxidschicht 109 heraus.
  • In vorteilhafter Weise ist es durch den Aufwachsprozess der Nanoröhrchen möglich, sehr dünne Elektrodenelemente mit einer erheblichen Länge zu erzeugen. Es sei darauf hingewiesen, dass die Strukturgröße des Durchmessers der Nanoröhrchen unterhalb der Auflösung der standardisierten Lithografieverfahren liegt, die zur Herstellung der Speicherzellen und/oder der zugeordneten Transistoren mit ihren Gate-Elementen, Drain-Elementen und Source-Elementen dient.
  • Das heißt, durch die Strukturierung mit Silizid-Nanodrähten ist es möglich, mit standardisierten Lithografieverfahren sub-lithografische Merkmale einzubringen. Durch die hohe mechanische Stabilität des als Nanoröhrchen ausgebildeten ersten Elektrodenelementes ist es möglich, dass dieses bis zu 0,5 mm aus der Oberfläche der Oxidschicht 109 herausragt.
  • Zur Fertigstellung des eine Speicherzelle bildenden Kondensatorelements dient der in 2 gezeigte Prozessschritt d). Als ein Dielektrikum wird auf die bisher erhaltene Gesamtstruktur, d.h. das erste Elektrodenelement 102 und die Oxidschicht 109 eine Isolationsschicht 103 abgeschieden. Die Abscheidung der Isolationsschicht erfolgt vorzugsweise mittels chemischer Gasphasenabscheidung, einem standardisierten Verfahren, das Durchschnittsfachleuten bekannt ist.
  • Weiterhin ist es vorteilhaft, eine atomare Schichtdeposition (ALD = Atomic Layer Deposition) einzusetzen, um besonders dünne Dielektrikumsschichten zu erhalten. Da die erhaltene Kapazität der Speicherzelle und die Dicke der Dielektrikumsschicht umgekehrt proportional zueinander sind, wird auf diese Weise eine Erhöhung der Kapazität bereitgestellt.
  • Insbesondere stellt das erfindungsgemäße Verfahren eine Erhöhung der Kapazität ferner durch eine Erhöhung der Elektrodenfläche bereit, da das erste Elektrodenelement 102 nunmehr aus der Oberfläche der Oxidschicht 109 herausragt. Als Gegenelektrode wird ein zweites Elektrodenelement 104 auf die erhaltene Struktur, d.h. im Wesentlichen auf die abgeschiedene Isolationsschicht 103 aufgebracht. Das zweite Elektrodenelement 104 ist vorzugsweise als eine Metallisierungsschicht ausgebildet. Als ein Material des zweiten Elektrodenelements 104 wird vorzugsweise Polysilizium eingesetzt.
  • Es sei darauf hingewiesen, dass als ein Zwischenschichtsystem 108, das zwischen dem Substrat 101 und dem ersten Elektrodenelement 102 angeordnet ist, und das aus einer auf das Substrat aufgebrachten Barrierenschicht 105 und einer auf der Barrierenschicht 105 abgeschiedenen Katalysatorschicht 106 besteht, durch andere Schichtsysteme ersetzbar ist.
  • Ein wichtiges Merkmal des Zwischenschichtsystems 108 besteht darin, dass es eine ausreichende elektrische Kontaktierung zwischen dem ersten Elektrodenelement und dem Siliziumsubstrat als eine Grundelektrode bereitstellt. Der in 2(d) durch ein Bezugszeichen 107 eingekreiste Bereich stellt somit eine Speicherzelle dar, die durch einen Kondensator mit Elektroden einer vergrößerten Fläche, d.h. einem ersten Elektrodenelement 102 und einem zweiten Elektrodenelement 104 mit einem dazwischenliegenden Dielektrikum in Form der Isolationsschicht 103 besteht.
  • Es ist somit ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens, dass Speichervorrichtungen mit Speicherzellen hergestellt werden können, in welchen die zentrale Elektrode mehrere Zehntel Mikrometer lang und einem gleichförmigen Durchmesser herausragend aus einer Oberfläche der Oxidschicht 109 bereitgestellt werden kann. Insbesondere ist vorteilhaft, dass die eingesetzten Silizid-Nanodrähte eine hohe elektrische Leitfähigkeit aufweisen. Weiterhin ist es vorteilhaft, dass sich die als erstes Elektrodenelement 102 ausgebildeten Nanoröhrchen dem in dem Prozessschritt a) in die Oxidschicht 109 geätzten Lochdurchmesser anpassen. Im Gegensatz zu herkömmlichen Verfahren ist das erfindungsgemäße Verfahren eine dreidimensionale Strukturierungsmöglichkeit unter Verwendung standardisierter 2D-Beschichtungsprozesse. Während einer Erhöhung einer Kapazität einer Speicherzelle durch eine Erhöhung der Dielektrizitätszahl der als Dielektrikum fungierenden Isolationsschicht 103 Grenzen gesetzt sind, d.h. die Dielektrizitätszahl bewegt sich in den Grenzen zwischen typischerweise 10 und 25, kann durch ein Aufwachsen des ersten Elektrodenelements 102 aus der Ebene der Oxidschicht 109 heraus eine Erhöhung der Kapazität infolge der Flächenerhöhung bereitgestellt werden, während die lateralen Dimensionen der Speichervorrichtung nicht vergrößert werden.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
  • Auch ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten beschränkt.
    • 100
    Speichervorrichtung
    101
    Substrat
    102
    Erstes Elektrodenelement
    103
    Isolationsschicht
    104
    Zweites Elektrodenelement
    105
    Barrierenschicht
    106
    Katalysatorschicht
    107
    Speicherzelle
    108
    Zwischenschichtsystem
    109
    Oxidschicht
    110
    Gate-Element
    111
    Drain-Element
    112
    Source-Element
    113
    Kanal
    114
    Grabenstruktur

Claims (12)

  1. Speichervorrichtung (100) zur Speicherung elektrischer Ladung, mit: a) einem Substrat (101); und b) mindestens einer auf dem Substrat (101) angeordneten Speicherzelle (107), welche aufweist: b1) ein erstes Elektrodenelement (102), das mit dem Substrat (100) elektrisch verbunden ist; b2) eine Isolationsschicht (103), die auf dem ersten Elektrodenelement (102) aufgebracht ist; und b3) ein zweites Elektrodenelement (104), das auf die Isolationsschicht (103) aufgebracht ist und von dem ersten Elektrodenelement (102) elektrisch isoliert ist, b3) wobei das erste Elektrodenelement (102), das mit dem Substrat (101) elektrisch verbunden ist, als ein Nanoröhrchen (NT) mit einem großen Aspektverhältnis bereitgestellt ist, dadurch gekennzeichnet, dass zwischen dem Substrat (101) und dem ersten Elektrodenelement (102) ein Zwischenschichtsystem (108) angeordnet ist, welches aufweist: c) eine auf das Substrat (101) aufgebrachte Barrierenschicht (105); und d) eine auf der Barrierenschicht (105) aufgebrachte Katalysatorschicht (106), auf welcher das erste Elektrodenelement (102) aufwachsbar ist, e) wobei die Katalysatorschicht (106) ein silizidbildendes Material (Au, Pt, Ti) enthält, derart, dass das erste Elektrodenelement (102) als ein Silizid-Nanodraht aufwächst.
  2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Isolationsschicht (103) als ein Dielektrikum mit einer Dielektrizitätszahl im Bereich von 10 bis 25 bereitgestellt ist.
  3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das zweite Elektrodenelement (104), das auf die Isolationsschicht (103) aufgebracht ist und von dem ersten Elektrodenelement (102) elektrisch isoliert ist, als eine Metallisierungsschicht ausgebildet ist.
  4. Speicherzellenfeld mit einer Vielzahl von nebenaneinderliegend angeordneten Speichervorrichtungen nach einem oder mehreren der Ansprüche 1 bis 4.
  5. Verfahren zum Herstellen einer Speichervorrichtung (100) zur Speicherung elektrischer Ladung, mit den folgenden Schritten: a) Bereitstellen eines Substrats (101); und b) Bereitstellen mindestens einer auf dem Substrat (101) angeordneten Speicherzelle (107), indem b1) ein erstes Elektrodenelement (102), das mit dem Substrat (101) elektrisch verbunden wird, auf dem Substrat (101) aufgewachsen wird; b2) eine Isolationsschicht (103) auf dem ersten Elektrodenelement (102) aufgebracht wird; und b3) ein zweites Elektrodenelement (104), das von dem ersten Elektrodenelement (102) elektrisch isoliert ist, auf die Isolationsschicht (103) aufgebracht wird, c) wobei das erste Elektrodenelement (102), das mit dem Substrat (101) elektrisch verbunden wird, auf dem Substrat (101) als ein Nanoröhrchen (NT) mit einem großen Aspektverhältnis aufgewachsen wird, dadurch gekennzeichnet, dass zwischen dem Substrat (101) und dem ersten Elektrodenelement (102) ein Zwischenschichtsystem (108) angeordnet wird, wobei d) eine Barrierenschicht (105) auf das Substrat (101) aufgebracht wird; und e) eine Katalysatorschicht (106), auf welcher das erste Elektrodenelement (102) aufgewachsen wird, auf der Barrierenschicht (105) aufgebracht wird, f) wobei die Katalysatorschicht (106) durch ein silizidbildendes Material (Au, Pt, Ti) gebildet wird, derart, dass das erste Elektrodenelement (102) als ein Silizid-Nanodraht aufwächst.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Isolationsschicht (103) als ein Dielektrikum mit einer Dielektrizitätszahl im Bereich von 10 bis 25 bereitgestellt wird.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das zweite Elektrodenelement (104), das auf die Isolationsschicht (103) aufgebracht wird und von dem ersten Elektrodenelement (102) elektrisch isoliert ist, als eine Metallisierungsschicht aufgebracht wird.
  8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Isolationsschicht (103), die auf der ersten Elektrodenelement (102) aufgebracht wird, mittels chemischer Gasphasenabscheidung (CVD) erzeugt wird.
  9. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Isolationsschicht (103), die auf der ersten Elektrodenelement (102) aufgebracht wird, mittels einer atomaren Schichtdeposition (ALD) erzeugt wird.
  10. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das erste Elektrodenelement (102), das mit dem Substrat (101) elektrisch verbunden wird, auf dem Substrat (101) mittels chemischer Gasphasenabscheidung (CVD) aufgewachsen wird.
  11. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Substrat (101) aus einem Silizium-Material bereitgestellt wird.
  12. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das zweite Elektrodenelement (104), das von dem ersten Elektrodenelement (102) elektrisch isoliert ist und das auf die Isolationsschicht (103) aufgebracht wird, aus einem Polysilizium-Material bereitgestellt wird.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067385B2 (en) * 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7202127B2 (en) * 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20060046055A1 (en) * 2004-08-30 2006-03-02 Nan Ya Plastics Corporation Superfine fiber containing grey dope dyed component and the fabric made of the same
US7320911B2 (en) * 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7557015B2 (en) * 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7517753B2 (en) * 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
EP1724785A1 (de) * 2005-05-20 2006-11-22 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Speicherkondensator und Speicherzelle basierend auf Nanodrähten, Methode zum Herstellen derselben
US7230286B2 (en) 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
US7199005B2 (en) * 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7557013B2 (en) * 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8169031B2 (en) * 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
JP2010123646A (ja) * 2008-11-18 2010-06-03 Toshiba Corp 電気素子、スイッチング素子、メモリ素子、スイッチング方法及びメモリ方法
JP5841752B2 (ja) * 2010-07-02 2016-01-13 株式会社半導体エネルギー研究所 半導体装置
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
KR20220076986A (ko) * 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
WO2003100189A1 (en) * 2002-05-23 2003-12-04 Umicore Compact roof-covering system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61108160A (ja) * 1984-11-01 1986-05-26 Nec Corp コンデンサ内蔵型半導体装置及びその製造方法
AU2002229046B2 (en) * 2000-12-11 2006-05-18 President And Fellows Of Harvard College Nanosensors
DE10123876A1 (de) * 2001-05-16 2002-11-28 Infineon Technologies Ag Nanoröhren-Anordnung und Verfahren zum Herstellen einer Nanoröhren-Anordnung
DE10132787A1 (de) * 2001-07-06 2003-01-30 Infineon Technologies Ag Katalysatormaterial, Kohlenstoffnanoröhren-Anordnung und Verfahren zum Herstellen einer Kohlenstoffnanoröhren-Anordnung
TW506083B (en) * 2001-11-28 2002-10-11 Ind Tech Res Inst Method of using nano-tube to increase semiconductor device capacitance
KR100448714B1 (ko) * 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
WO2003100189A1 (en) * 2002-05-23 2003-12-04 Umicore Compact roof-covering system

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WO2005038814A1 (de) 2005-04-28

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