DE10336807A1

DE10336807A1 - Serial interface functionality expansion method for e.g. mobile radio frequency devices, uses chip selection line for programming subsequent units via main units

Info

Publication number: DE10336807A1
Application number: DE2003136807
Authority: DE
Inventors: Siegfried Bär
Original assignee: Siemens AG
Current assignee: Qualcomm Inc
Priority date: 2003-08-11
Filing date: 2003-08-11
Publication date: 2005-03-17
Anticipated expiration: 2023-08-12
Also published as: DE10336807B4

Abstract

A method for expanding the functionality of a serial interface (SPI) in which a main component or unit (M1,M4) having a serial interface is connected with subsequent components/units (M2-M8), each having a serial interface, in which the subsequent units are programmed via the same chip selection line (SPI-CS) with data determined for the respective sequential components/units by the main components (M1,M4). Independent claims are also included for the following: (A) A device for expanding functionality of serial interface.(B) A mobile radio frequency (RF) appliance.

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Erweiterung der Funktionalität einer seriellen Schnittstelle.The The present invention relates to a method and an apparatus to extend the functionality a serial interface.

Derartige Verfahren bzw. Vorrichtungen können in Mobilfunkgeräten der dritten Generation, beispielsweise Mobilfunkgeräten, welche nach dem UMTS(Unified Mobile Telecommunications System)-Standard arbeiten, eingesetzt werden.such Methods or devices can in mobile devices the third generation, for example, mobile devices, which according to the UMTS (Unified Mobile Telecommunications System) standard work, be used.

Ein Mobilfunkgerät ist üblicherweise modular aufgebaut, d.h. es umfasst verschiedene Module mit unterschiedlichen integrierten elektronischen Bauteilen, sogenannten „Integrated Circuits" (ICs). Beispiele für solche Module sind ein Funkmodul mit einem Frequenz-Synthesizer zum Einstellen der Empfangsfrequenz (z.B. ein SA8028 Baustein der Firma Philips) oder ein Transceiver, d.h. ein Baustein um ein Bandpass-Signal in das Basisband zu mischen (z.B. ein AD6523 Baustein der Firma Analog Devices). Die Ansteuerung dieser Bausteine, insbesondere zum Einstellen von Parametern wie Frequenz, Band oder DC-Versatz-Kompensierung erfolgt mittels einer synchronen, seriellen Schnittstelle. Eine solche serielle Schnittstelle ist als sogenanntes "Serial Peripheral Interface" (SPI) bekannt. Die Programmierung dieser Bausteine erfolgt durch einen Mikrokontroller oder ein digitalen Signalprozessor (DSP), welche aber nur eine begrenzte Anzahl serieller Schnittstellen anbieten.One mobile device is usually modular, i. it includes different modules with different ones integrated electronic components, so-called "Integrated Circuits "(ICs). examples for such modules are a radio module with a frequency synthesizer for setting the reception frequency (e.g., a SA8028 block of the Philips company) or a transceiver, i. a building block around a bandpass signal in the baseband to mix (e.g., an AD6523 device from Analog Devices). The control of these blocks, in particular for setting Parameters such as frequency, band or DC offset compensation takes place by means of a synchronous, serial interface. Such a serial interface is called a so-called "Serial Peripheral Interface "(SPI) known. The programming of these blocks is done by a Microcontroller or a digital signal processor (DSP), which but only a limited number of serial interfaces.

Damit mehrere Bausteine mit nur einer SPI von einem Mikrokontroller bzw, DSP programmiert werden können, werden die unterschiedlichen Bausteine mittels einer Steuerleitung, der Chip-Auswahl-Steuerleitung CS, angesprochen, Üblicherweise ignorieren diese Bausteine alle Übertragungen auf der seriellen Schnittstelle, solange an ihrem Chip-Auswahl-Eingang eine logische „1" anliegt. Dies kann beispielsweise durch das Anliegen ein Spannung von 3.3 Volt indiziert werden. Nur wenn am Chip-Auswahl-Eingang eine logische „0" (dies entspricht einer Spannung von 0 Volt) anliegt, kann die Programmierung über die serielle Schnittstelle erfolgen. Zu diesem Zweck weist der Mikrokontroller bzw. der DSP noch weitere Steuerleitungen auf. Zusammenfassend lässt sich sagen, dass sich bei der bekannten SPI-Architektur alle Bausteine eine Daten- und Taktleitung teilen, aber pro Baustein eine separate Chip-Auswahl-Leitung vorhanden sein muss.In order to several components with only one SPI from one microcontroller resp. DSP can be programmed, are the different blocks by means of a control line, the chip selection control line CS, addressed, usually ignore these blocks all transfers on the serial port as long as at its chip select input is a logical "1." This can For example, indicated by the concern a voltage of 3.3 volts become. Only if a logical "0" (this corresponds to the chip selection input) a voltage of 0 volts), the programming on the serial interface. For this purpose, the microcontroller or the DSP on more control lines. In summary, it can be say that in the known SPI architecture, all the building blocks a data and Divide clock line, but per block a separate chip selection line available have to be.

Bei plattformbasierten Mobilfunkgeräten oder bei Geräten, welche nach dem Prinzip des sogenannten "Software Defined Radio" (SDR) arbeiten, sind viele unterschiedliche ICs vorhanden, welche relativ schnell und häufig umprogrammiert werden müssen. Dies kann beispielsweise beim Umschalten auf einen neuen Standard (z.B. zum Zweck eines Inter-Standard-Handovers oder zum Überwachen anderer Standards oder der Funk-Ressourcen) notwendig sein.at platform-based mobile devices or for devices, which are based on the principle of so-called "Software Defined Radio" (SDR) are many different ICs exist, which are relatively fast and often have to be reprogrammed. This can be, for example, when switching to a new standard (e.g., for the purposes of inter-standard handover or monitoring other standards or radio resources) to be necessary.

Bisher war dies nur durch Benutzen mehrerer SPI-Schnittstellen gleichzeitig, wobei handelsübliche Mikrokontroller oder DSPs nur eine oder zwei dieser Schnittstellen besitzen, oder eben durch Programmieren der ICs nacheinander, möglich. Die bekannte Lösung hat jedoch den Nachteil, dass Zeitbeschränkungen der jeweiligen Mobilfunkstandards verletzt werden können. Darüber hinaus ist die Programmierung einer sol chen SPI-Schnittstelle, im Vergleich zu den Frequenzen steuernder Controller oder DSPs, durch sehr niedrige Taktraten in der Geschwindigkeit begrenzt. Bei einem handelsüblichen Frequenz-Synthesizer liegt die Begrenzung beispielsweise bei 10 MHz. Folglich kann durch Erhöhung der Taktrate der Programmierungsvorgang nicht beschleunigt werden.So far was this only possible by using multiple SPI interfaces simultaneously, being commercially available Microcontroller or DSPs only one or two of these interfaces own, or just by programming the ICs in succession, possible. The known solution However, it has the disadvantage that time restrictions violate the respective mobile radio standards can be. About that In addition, the programming of such an SPI interface, in Comparison to the frequency controlling controllers or DSPs, through very low clock speeds limited in speed. At a commercial frequency synthesizer For example, the limit is 10 MHz. Consequently, through increase the clock rate of the programming process will not be accelerated.

Somit liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren bzw. eine Vorrichtung zur Erweiterung der Funktionalität einer seriellen Schnittstelle bereitzustellen, mit dessen Hilfe es der seriellen Schnittstelle ermöglicht wird, integrierte Bausteine bei Multi Mode- bzw. Software Defined Radio-Geräten simultan zu programmieren.Consequently The present invention is based on the object, a method or a device for extending the functionality of a provide a serial interface, with the help of which it serial interface becomes, integrated building blocks with multi-mode or software defined Radio devices to program simultaneously.

Diese Aufgabe wird durch das Verfahren mit den Merkmalen des Patentanspruchs 1 und die Vorrichtung mit den Merkmalen des Patentanspruchs 10 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.These The object is achieved by the method having the features of the patent claim 1 and the device with the features of claim 10 solved. advantageous Further developments of the invention will become apparent from the dependent claims.

Bei dem erfindungsgemäßen Verfahren zur Erweiterung der Funktionalität einer seriellen Schnittstelle steht eine Hauptkomponente, aufweisend eine serielle Schnittstelle, mit einer Vielzahl von Folgekomponenten, jeweils aufweisend eine serielle Schnittstelle, in Verbindung, wobei die Vielzahl von Folgekomponenten über dieselbe Chip-Auswahl-Leitung mit für die jeweilige Folgekomponente bestimmten Daten durch die Hauptkomponente programmiert werden.at the method according to the invention to extend the functionality a serial interface is a major component comprising a serial interface, with a large number of follow-on components, each having a serial interface, in conjunction, wherein the plurality of follow-up components via the same chip select line with for the respective follower component specific data through the main component be programmed.

Die erfindungsgemäße Vorrichtung zur Erweiterung der Funktionalität einer seriellen Schnittstelle weist eine Hauptkomponente mit einer seriellen Schnittstelle und eine damit in Verbindung stehende Vielzahl von Folgekomponenten, jeweils aufweisend eine serielle Schnittstelle, und eine Chip- Auswahl-Leitung, welche geeignet ist, die Vielzahl von Folgekomponenten mit für die jeweilige Folgekomponente bestimmten Daten durch die Hauptkomponente zu programmieren, auf. Bei den Hauptkomponenten bzw. Folgekomponenten handelt es sich bevorzugt um elektronische Bauteile wie integrierte Schaltungen (ICs). Eine Hauptkomponente entspricht dabei einem Element, welches eine Programmierung vornehmen kann. Eine solche Hauptkomponente wird auch als sogenannter „Master" bezeichnet. Die Folgekomponente wird durch die Hauptkomponente programmiert und ist ein sogenannter „Slave". Die serielle Schnittstelle ist bevorzugt eine Schnittstele gemäß SPI. Die Daten werden dabei über dieselbe von der Hauptkomponente ausgehende Datenleitung an die Folgekomponenten übertragen.The inventive device for extending the functionality of a serial interface has a main component with a serial interface and a related plurality of slave components, each having a serial interface, and a chip select line, which is suitable, the plurality of slave components with to program data intended for the respective follow-up component by the main component. At the main components th or follow-on components are preferably electronic components such as integrated circuits (ICs). A main component corresponds to an element which can carry out a programming. Such a main component is also referred to as a so-called "master." The following component is programmed by the main component and is a so-called "slave". The serial interface is preferably a Schnittstele according to SPI. The data is thereby transmitted to the subsequent components via the same data line originating from the main component.

In einer Ausführungsform der vorliegenden Erfindung werden die Daten als Informationsbits mit einem Taktzyklus T übertragen, wobei der Taktzyklus in zwei Hälften T/2 aufgeteilt ist und wobei während der ersten Hälfte ein Informationsbit für eine erste Folgekomponente und während der zweiten Hälfte ein Informationsbit für eine zweite Folgekomponente übertragen wird. Somit können zwei Folgekomponenten von einer Hauptkomponente über nur eine Chip-Auswahl-Leitung programmiert werden.In an embodiment In the present invention, the data becomes information bits transmit with one clock cycle T, the clock cycle in half T / 2 is split and where during the first half an information bit for a first follower component and during the second half Information bit for transmit a second sequence component becomes. Thus, you can two sequential components of one main component via only one chip select line be programmed.

In einer Weiterbildung der vorliegenden Erfindung wird der Pegel der Taktleitung für die Dauer eines halben Taktzyklus T/2 auf logisch "1" und für die Dauer eines weiteren halben Taktzyklus T/2 auf logisch "0" gesetzt.In a development of the present invention, the level of Clock line for the duration of half a clock cycle T / 2 to logical "1" and for the duration of another half clock cycle T / 2 set to logical "0".

In einer Weiterbildung der vorliegenden Erfindung wird bei einer steigenden Taktflanke des Taktzyklus ein Informationsbit für die erste Folgekomponente und bei einer fallenden Taktflanke des Taktzyklus ein Informationsbit für die zweite Folgekomponente durch die jeweilige Folgekomponente ausgelesen. Es ist dabei auch denkbar, dass die Taktflanken jeweils vertauscht sind.In A development of the present invention is at an increasing Clock edge of the clock cycle an information bit for the first sequence component and at a falling clock edge of the clock cycle, an information bit for the second sequence component read by the respective sequence component. It is also conceivable that the clock edges interchanged are.

In einer weiteren Ausführungsform werden die Daten als Informationsbits in einem Taktsignal mit einem Taktzyklus T übertragen, wobei der Taktzyklus in zwei Hälften T/2 aufgeteilt ist und wobei während der ersten Hälfte eines Taktzyklus ein Informationsbit für eine erste Folgekomponente und während der zweiten Hälfte des Taktzyklus ein Informationsbit für eine zweite Folgekomponente übertragen wird, und wobei während der ersten Hälfte eines nachfolgenden Taktzyklus ein Informationsbit für eine dritte Folgekomponente und während der zweiten Hälfte des nachfolgenden Taktzyklus ein Informationsbit für eine vierte Folgekomponente übertragen wird. Somit können über eine Chip-Auswahlleitung vier Folgekomponenten durch eine Hauptkomponente programmiert werden. Die vorliegende Erfindung ist jedoch nicht auf eine Programmierung von zwei oder vier Folgekomponenten beschränkt, sondern lässt sich entsprechend auf eine beliebige Anzahl von Folgekomponenten erhöhen.In a further embodiment The data is stored as information bits in a clock signal with a Transmit clock cycle T, the clock cycle in half T / 2 is split and where during the first half one clock cycle an information bit for a first follower component and while the second half of the clock cycle transmit an information bit for a second sequence component is, and while during the first half a subsequent clock cycle an information bit for a third Follow-up component and during the second half the next clock cycle an information bit for a fourth Transfer follow-up component becomes. Thus can over a Chip select line four sequence components by a main component be programmed. However, the present invention is not on but limited to programming two or four sequential components let yourself increase accordingly to any number of follower components.

In einer Weiterbildung der Erfindung werden mithilfe eines 1:2-Taktteilers die entsprechenden Taktflanken des Taktsignals am Takteingang der jeweiligen Folgekomponenten erzeugt.In a development of the invention using a 1: 2 clock divider the corresponding clock edges of the clock signal at the clock input of generated respective sequence components.

In einer anderen Weiterbildung wird das Taktsignal vor der jeweiligen Folgekomponente invertiert. Dies erfolgt bevorzugt mit einem Inverter. Bevorzugt sind der 1:2 Taktteiler und der Inverter jeweils in einem Baustein integriert. Es ist aber auch denkbar das es sich um separate Bausteine handelt, bzw. dass die 1:2 Taktteiler und die Inverter in der Folgekomponente integriert sind.In another development, the clock signal before the respective Inverse component inverted. This is preferably done with an inverter. Preferably, the 1: 2 clock divider and the inverter are each in one Component integrated. But it is also conceivable that it is separate Blocks acts, or that the 1: 2 clock divider and the inverter are integrated in the subsequent component.

In einer weiteren Ausführungsform der vorliegenden Erfindung werden bei einer ungeraden Anzahl von Folgekomponenten in mindestens einer Hälfte eines Taktzyklus T/2 keine Daten übertragen. Durch Weglassen einer Folgekomponente können ohne weitere Änderungen beispielsweise drei statt vier Folgekomponenten angesprochen werden. Allerdings werden dabei in dem entsprechenden Zeitintervall keine Daten für eine Folgekomponente übertragen.In a further embodiment of the present invention are used in an odd number of Follow-up components in at least one half of a clock cycle T / 2 none Transfer data. By Omitting a follow-up component can be done without any further changes For example, three instead of four follow-up components are addressed. However, there will be no in the appropriate time interval Data for transmit a follow-up component.

In einer Weiterbildung der vorliegenden Erfindung ist eine Taktaufbereitung in den Komponenten integriert.In A development of the present invention is a Taktaufbereitung integrated in the components.

Die vorliegende Erfindung betrifft des Weiteren ein Mobilfunkgerät, welches geeignet ist, ein erfindungsgemäßes Verfahren zu verwenden. Darüber hinaus betrifft die vorliegende Erfindung auch ein Mobilfunkgerät, welches eine erfindungsgemäße Vorrichtung aufweist.The The present invention further relates to a mobile device which is suitable, a method according to the invention to use. Furthermore The present invention also relates to a mobile radio device which a device according to the invention having.

Die Erfindung wird im Folgenden unter Hinweis auf die beigefügten Zeichnungen anhand mehrer Ausführungsbeispiele näher erläutert. Die dort dargestellten Merkmale und auch die bereits oben beschriebenen Merkmale können nicht nur in der genannten Kombination, sondern auch einzeln oder in anderen Kombinationen erfindungswesentlich sein. Es zeigen:The The invention is described below with reference to the accompanying drawings based on several embodiments explained in more detail. The features shown there and also those already described above Features can not only in the combination mentioned, but also individually or be essential to the invention in other combinations. Show it:

1 eine schematische Darstellung eines Systems bestehend aus drei Komponenten; 1 a schematic representation of a system consisting of three components;

2 ein Zeitdiagramm der zeitlichen Abfolge einer Übertragung; 2 a timing diagram of the timing of a transmission;

3 eine schematische Darstellung eines Systems mit fünf Komponenten; und 3 a schematic representation of a system with five components; and

4 eine zeitliche Abfolge einer Übertragung. 4 a time sequence of a transmission.

1 zeigt ein Ausführungsbeispiel eines Systems gemäß der vorliegenden Erfindung bestehend aus den drei integrierten Schaltungen M1, M2 und M3. Alle drei integrierten Schaltungen weisen eine Schnittstelle gemäß SPI auf. Die Komponente M1 ist die Hauptkomponente, welche die Folgekomponenten M2 und M3 über serielle Schnittstellen programmiert. Die integrierte Schaltung M1 weist Anschlüsse für eine Datenleitung D, eine Taktleitung C und eine Chip-Auswahl-Leitung SPI_CS auf. Beide Folgekomponenten M2 und M3 sind jeweils mit der selben Datenleitung D, der selben Taktleitung C und der selben Chip-Auswahl-Leitung SPI-CS verbunden. Bei diesem Ausführungsbeispiel werden die beiden integrierten Schaltungen M2 und M3 mit den jeweils für sie bestimmten Daten durch die integrierte Schaltung M1 programmiert. Optional kann der Taktleitung C vor Eingang in die Folgekomponente jeweils ein 1:2 Taktteiler und ein Inverter (nicht eingezeichnet) vorgeschaltet sein. 1 shows an embodiment of a System according to the present invention consisting of the three integrated circuits M1, M2 and M3. All three integrated circuits have an interface according to SPI. The component M1 is the main component which programs the follower components M2 and M3 via serial interfaces. The integrated circuit M1 has connections for a data line D, a clock line C and a chip selection line SPI_CS. Both follower components M2 and M3 are respectively connected to the same data line D, the same clock line C and the same chip select line SPI-CS. In this embodiment, the two integrated circuits M2 and M3 are programmed with the data intended for them by the integrated circuit M1. Optionally, the clock line C can be preceded by a 1: 2 clock divider and an inverter (not shown) before entry into the follower component.

2 zeigt den zeitlichen Ablauf der Übertragung gemäß 1. Ein Taktzyklus dauert insgesamt eine Zeit T und ist so aufgebaut, dass der Pegel der Taktleitung sich für die Dauer von T/2 auf logisch "1" befindet und anschließend für T/2 auf logisch "0" geht. Dies wiederholt sich solange, bis der Takt nicht mehr benötigt wird, beispielsweise wenn die Übertragung aller Bits abgeschlossen ist. 2 shows the timing of the transmission according to 1 , A clock cycle lasts a total of time T and is constructed so that the level of the clock line is at logic "1" for the duration of T / 2 and then goes to logic "0" for T / 2. This is repeated until the clock is no longer needed, for example, when the transmission of all bits is completed.

Wie aus 2 ersichtlich ist, werden sechs Informationsbits sowohl zur integrierten Schaltung M2 als auch zu M3 übertragen. Dies erfolgt während insgesamt 6 Taktzyklen. Während der ersten Hälfte eines Taktzyklus wird das Informationsbit zu der integrierten Schaltung M2 und während der zweiten Hälfte des Taktzyklus wird das Informationsbit zu der integrierten Schaltung M3 übertragen. Dabei werden alle Informationsbits auf der gleichen Datenleitung übertragen. Ent sprechend werden während der ersten Hälfte eines Taktzyklus die Daten für die integrierte Schaltung M2 und während der zweiten Hälfte des Taktzyklus die Daten für die integrierte Schaltung M3 übertragen. Die integrierte Schaltung M2 liest die Daten auf der Datenleitung D, sobald sich der Zustand der Taktleitung C von "0" auf "1" ändert, d.h. eine steigende Taktflanke auftritt. Entsprechend liest die integrierte Schaltung M3 beim Übergang von "1" auf "0", d.h. bei einer fallenden Taktflanke, von der Datenleitung D.How out 2 As can be seen, six bits of information are transmitted to both integrated circuit M2 and M3. This is done for a total of 6 clock cycles. During the first half of a clock cycle, the information bit becomes the integrated circuit M2, and during the second half of the clock cycle, the information bit is transferred to the integrated circuit M3. All information bits are transmitted on the same data line. Accordingly, the data for the integrated circuit M2 is transmitted during the first half of a clock cycle and the data for the integrated circuit M3 during the second half of the clock cycle. The integrated circuit M2 reads the data on the data line D as soon as the state of the clock line C changes from "0" to "1", ie a rising clock edge occurs. Accordingly, the integrated circuit M3 reads at the transition from "1" to "0", ie at a falling clock edge, from the data line D.

3 zeigt ein weiteres Ausführungsbeispiel, welches das Ausführungsbeispiel gemäß den 1 und 2 erweitert. Die gezeigte Anordnung weist eine Hauptkomponente M4 und vier Folgekomponenten M5, M6, M7 und M8 auf. Die Hauptkomponente M4 programmiert die Folgekomponenten M5, M6, M7 und M8. Bei diesem Ausführungsbeispiel werden über die SPI-Schnittstelle insgesamt vier Folgekomponenten programmiert. Auch hier sind wiederum wie bei der Anordnung gemäß 1 sämtliche Datenleitungen D, Taktleitungen C und Chip-Auswahlleitungen SPI_CS der einzelnen Folgekomponenten an die selben Leitungen der Hauptkomponente M4 angeschlossen. Zusätzlich weisen die Folgekomponenten M5, M6, M7 und M8 jeweils einen Inverter- und 1:2 Taktteiler-Baustein T5, T6, T7 und T8 vor dem Takteingang C der seriellen Schnittstelle der jeweiligen Folgekomponente auf. Diese Bausteine sind jedoch optional. 3 shows a further embodiment, which the embodiment according to the 1 and 2 extended. The arrangement shown has a main component M4 and four follower components M5, M6, M7 and M8. The main component M4 programs the following components M5, M6, M7 and M8. In this embodiment, a total of four sequence components are programmed via the SPI interface. Again, as in the arrangement according to 1 all data lines D, clock lines C and chip select lines SPI_CS the individual follower components connected to the same lines of the main component M4. In addition, the follower components M5, M6, M7 and M8 each have an inverter and 1: 2 clock divider module T5, T6, T7 and T8 before the clock input C of the serial interface of the respective follower component. These blocks are optional.

4 zeigt den zeitlichen Ablauf einer Datenübertragung bei einer Anordnung gemäß 3. Um eine Trennung der Informationen für die einzelnen Komponenten M5 bis M8 auf der Datenleitung D zu erreichen, wird während eines Taktes T entsprechend der Aufteilung im vorausgegangenen Ausführungsbeispiel gemäß 1 die Information für die Folgekomponenten M5 und M6 auf der Datenleitung D in den Zeitintervallen T/2 übertragen. Im darauffolgenden Takt T wird dann die Information für die Folgekomponenten M7 bzw. M8 übertragen. Dies wird erreicht, indem mittels jeweils eines 1:2 Taktteilers und eines Inverters T5, T6, T7 und T8 die entsprechenden Taktflanken am Takteingang der einzelnen Komponenten erzeugt werden. 4 shows the timing of a data transmission in an arrangement according to 3 , In order to achieve a separation of the information for the individual components M5 to M8 on the data line D is during a clock T according to the division in the previous embodiment according to 1 transmit the information for the follower components M5 and M6 on the data line D in the time intervals T / 2. In the following cycle T, the information for the follower components M7 and M8 is then transmitted. This is achieved by generating the respective clock edges at the clock input of the individual components by means of a respective 1: 2 clock divider and an inverter T5, T6, T7 and T8.

Aus 4 ist ersichtlich, dass in sechs Taktzyklen jede Folgekomponente insgesamt drei Informationsbits erhält bzw. zu ihr übertragen werden. Die Taktaufbereitung kann dabei auch in den Folgekomponenten selbst integriert sein.Out 4 It can be seen that in six clock cycles each follower component receives a total of three information bits or is transmitted to it. The clock processing can also be integrated in the following components themselves.

Die Anzahl der Folgekomponenten gemäß dem Ausführungsbeispiel nach 4 lässt sich beliebig erhöhen, wobei die Anzahl nicht auf Zweierpotenzen beschränkt ist. Durch Weglassen der Folgekomponente M6 können beispielsweise mit der Anordnung gemäß 3 ohne weitere Änderungen drei anstatt vier Folgekomponenten programmiert werden. Jedoch werden dabei im entsprechenden Zeitintervall T/2 für die Übertragung zur Folgekomponente M6 keine Daten übertragen.The number of follow-up components according to the embodiment according to 4 can be increased arbitrarily, the number is not limited to powers of two. By omitting the sequence component M6 can, for example, with the arrangement according to 3 without any further changes, three instead of four follow-up components can be programmed. However, no data is transmitted in the corresponding time interval T / 2 for the transmission to the follower component M6.

Durch die vorliegende Erfindung ist es möglich, mehrere Folgekomponenten über eine SPI-Schnittstelle gleichzeitig durch eine Hauptkomponente zu programmieren. Dadurch wird zum Einen die Gesamtzeit zum Programmieren reduziert und zum Anderen der Bedarf an Chip-Auswahl-Leitungen minimiert.By The present invention makes it possible to have multiple sequence components via an SPI interface to program simultaneously by a main component. Thereby On the one hand the total time for programming is reduced and the Other minimizes the need for chip select lines.

Claims

Method for expanding the functionality of a serial interface (SPI), in which a main component (M1; M4) comprising a serial interface is provided with a plurality of slave components (M2, M3, M5, M6, M7, M8), each having a serial Interface, wherein the plurality of slave components over the same chip selection line (SPI_CS) with data intended for the respective sequence component by the main component (M1; M4) are programmed.

Method according to claim 1, in which the data is transmitted as information bits at one clock cycle T. with the clock cycle divided into two halves T / 2, and while during the first half an information bit for a first follower component (M2) and during the second half Information bit for a second sequence component (M3) is transmitted.

Method according to claim 2, in which the level of the clock line (C) for a period of half a clock cycle T / 2 to logical "1" and for the duration of one another half clock cycle T / 2 is at logic "0".

Method according to claim 3, in which at an increasing clock edge of the clock cycle, an information bit for the first follower component (M2) and on a falling clock edge (C) the clock cycle an information bit for the second sequence component (M3) is read out by the respective sequence component (M2, M3).

Method according to claim 1, wherein the data as information bits in a clock signal with a clock cycle T transferred with the clock cycle divided into two halves T / 2, and while during the first half one clock cycle an information bit for a first follower component (M5) and while the second half the clock cycle an information bit for a second sequence component (M6) is, and while during the first half a subsequent clock cycle an information bit for a third Follow-up component (M7) and during the second half the next clock cycle an information bit for a fourth Subsequent component (M8) transmitted becomes.

Method according to claim 5, in which using a 1: 2 clock divider (T5, T6, T7, T8) the corresponding clock edges of the clock signal at the clock input of the respective follower components (M5, M6, M7, M8) be generated.

Method according to claim 6, in which the clock signal before input to the respective follower component (M5, M6, M7, M8) is inverted (T5, T6, T7, T8).

Method according to one the claims 4 to 7, in which an odd number of follower components in at least one half one clock cycle T / 2 no data is transmitted.

Method according to one of the preceding claims, in which one integrated in the subsequent components clock processing takes place.

Device for extending the functionality of a serial interface (SPI), comprising a main component (M1; M4) with a serial interface and one in connection with it standing plurality of follow-up components (M2, M3, M5, M6, M7, M8), each having a serial interface, and a chip select line (SPI_CS), which is suitable, the plurality of sequence components with for the respective follower component specific data through the main component (M1, M4) to program.

Device according to claim 10, comprising a clock cycle T for transmitting the data as information bits, the clock cycle in two halves T / 2 divided, and wherein the clock cycle during the first half a Information bit for a first follower component (M2) and during the second half Information bit for contains a second sequence component (M3).

Device according to claim 11, in which the level of the clock line (C) for a period of half a clock cycle T / 2 to logical "1" and for the duration of one another half clock cycle T / 2 is at logic "0".

Device according to claim 10, comprising a clock cycle T for transmitting the data as information bits, the clock cycle in two halves T / 2 divided, and wherein the clock cycle during the first half a Information bit for a first follower component (M5) and during the second half Information bit for contains a second sequence component (M6), and wherein the first half of a subsequent clock cycle an information bit for a third sequence component (M7) and the second half the next clock cycle an information bit for a fourth Sequence component (M8).

Device according to claim 13, comprising a 1: 2 clock divider (T5, T6, T7, T8) for generating respective clock edges of the clock signal at the clock input of the respective follower components (M5, M6, M7, M8).

Device according to claim 14, each with an inverter (T5, T6, T7, T8) before the clock input each successor component (M5, M6, M7, M8) is arranged.

Device according to a the claims 13 to 15, at least one half of a clock cycle T / 2 no Contains data.

Device according to one of claims 10 to 16, wherein the follower components are formed are to perform a clock processing.

Mobile device which is suitable, a method according to any one of claims 1 to 9 to use.

Mobile device comprising a device according to one of claims 10 to 17.