DE10320646A1 - Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben - Google Patents

Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben Download PDF

Info

Publication number
DE10320646A1
DE10320646A1 DE10320646A DE10320646A DE10320646A1 DE 10320646 A1 DE10320646 A1 DE 10320646A1 DE 10320646 A DE10320646 A DE 10320646A DE 10320646 A DE10320646 A DE 10320646A DE 10320646 A1 DE10320646 A1 DE 10320646A1
Authority
DE
Germany
Prior art keywords
contacts
rewiring
layer
carrier
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10320646A
Other languages
English (en)
Inventor
Bernd Goller
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10320646A priority Critical patent/DE10320646A1/de
Priority to PCT/DE2004/000934 priority patent/WO2004100253A2/de
Priority to EP04730953A priority patent/EP1620890A2/de
Publication of DE10320646A1 publication Critical patent/DE10320646A1/de
Priority to US11/267,589 priority patent/US7795717B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Abstract

Die Erfindung betrifft ein elektronisches Bauteil (3) sowie Systemträger und Nutzen zur Herstellung desselben. Das elektronische Bauteil weist einen ersten Halbleiterchip (11) auf und einen zweiten Halbleiterchip (17), der auf einer Kunststoffmasse (13) angeordnet ist, in welche der erste Halbleiterchip (11) eingebettet ist. Die Halbleiterchips sind über Umverdrahtungslagen und Durchkontakte, die sich zwischen den Umverdrahtungslagen erstrecken, miteinander verbunden, wobei die Durchkontakte (6) an einem Übergang zu einer der Umverdrahtungslagen verbreitert ausgebildet sind.

Description

  • Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben Die Erfindung betrifft ein elektronisches Bauteil, sowie einen Nutzen und einen Systemträger zur Herstellung des elektronischen Bauteils.
  • Herkömmliche Systemträger in Form von Flachleiterrahmen sind komplex aufgebaut, haben einen hohen Platzbedarf und können nicht zur weiteren Miniaturisierung von elektronischen Bauteilen mit Halbleiterchips beitragen.
  • Aufgabe der Erfindung ist es, einen Systemträger, einen Nutzen und ein elektronisches Bauteil anzugeben, die eine weitere Miniaturisierung und eine erhöhte Schaltungsdichte für elektronische Bauteile mit Halbleiterchips ermöglichen.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Erfindungsgemäß wird zunächst ein Verfahren zur Herstellung eines Systemträgers mit in Zeilen und Spalten angeordneten Bauteilpositionen für elektronische Bauteile angegeben. Dieses Verfahren weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Hilfsträger mit einer Durchgangslöcher aufweisenden strukturierten Schicht beschichtet. Zur Herstellung derartig strukturierter Schichten können fotosensitive Schichten eingesetzt werden.
  • Fotosensitive Schichten können mit Hilfe von Maskenverfahren, Belichtungsverfahren, Entwicklungs- und Fixierverfahren strukturiert werden und lassen sich in Dicken von wenigen Nanometern bis zu einigen hundert Mikrometern darstellen. Mit derartigen fotosensitiven Schichten lassen sich äußerst feine Strukturen von Bruchteilen eines Mikrometers bis zu mehreren Hundert Mikrometer in eine derartige Schicht einbringen. Strukturierte Schichten mit gröberen Mustern und damit auch mit größeren Durchgangslöchern können mit Hilfe von Schablonendruck oder Siebdruckverfahren aufgebracht werden.
  • Weitere Möglichkeiten des Beschichtens eines Hilfsträgers mit einer Durchgangslöcher aufweisenden strukturierten Schicht bestehen darin, eine Kunststoffschicht aufzubringen, die anschließend mit Hilfe von Laserabtrag mit Durchgangslöchern versehen wird oder drucktechnisch eine strukturierte Schicht aufzubringen. Sowohl beim Beschichten mit anschließendem Laserabtrag, als auch beim drucktechnischen Beschichten eines Hilfsträgers kann nicht die Präzision und Feinheit erreicht werden, wie es mit fotosensitiven Schichten möglich ist. Um einen hohen Miniaturisierungsgrad zu erreichen, wird deshalb zum Beschichten des Hilfsträgers eine fotosensitive Schicht mit nachträglicher Strukturierung mit Hilfe von Maskentechniken bevorzugt eingesetzt.
  • Nach dem Beschichten eines Hilfsträgers mit einer Durchgangslöcher aufweisenden strukturierten Schicht werden die Durchgangslöcher mit leitfähigem Material unter Bilden von säulenförmigen Durchkontakten aufgefüllt. Das Auffüllen von Durchgangslöchern durch galvanische Abscheidung von Kupferlegierungen lässt sich bis hinunter zum Submikrometerbereich durchführen. Wenn der Hilfsträger aus Kunststoff besteht, wird zunächst die strukturierte Schicht mit den aufzufüllen den Durchgangslöcher mittels Sputtertechnik mit einer wenige Nanometer dicken Metallschicht versehen. Bei einem Hilfsträger aus Metall kann auf diesen vorbereitenden Schritt für das Auffüllen der Durchgangslöcher verzichtet werden. Bei Durchgangslöchern mit einem Durchmesser größer als 20 μm können die Durchgangslöcher auch mit einem leitfähigen Material durch Aufdampfen oder Einpressen von leitfähigem Material in die Durchgangslöcher gefüllt werden.
  • Anschließend werden die Durchkontakte mit leitfähigen Verbreiterungen versehen. Beim galvanischen Abscheiden kann diese Verbreiterung durch eine Verlängerung der Abscheidungszeit erreicht werden. Bei anderen Auffülltechniken besteht die Möglichkeit, eine weitere strukturierte Schicht aufzubringen, um diese Verbreiterungen zu verwirklichen. Schließlich kann eine geschlossene Verspiegelung der strukturierten Schicht mit aufgefüllten Durchgangslöchern erfolgen und durch weitere Maskentechnologieschritte kann diese Verspiegelung oder geschlossene Metallisierung derart strukturiert werden, dass sich leitfähige Verbreiterungen im Bereich der Durchkontakte oberhalb der Durchgangslöcher bilden.
  • Anschließend wird ein selbsttragender, formstabiler Moldträger auf die strukturierte Schicht und auf die Verbreiterungen aufgebracht. Dieser Moldträger ist derart stabil, dass er sich in einem anschließenden Moldverfahren nicht verformt. Nachdem der Moldträger aufgebracht ist, kann der Hilfsträger entfernt werden.
  • Es schließt sich ein weiterer Strukturierungsschritt der strukturierten Schicht an, bei dem zwischen den Durchkontakten Halbleiterchippositionen in den Bauteilpositionen des Systemträgers eingebracht werden. Dadurch wird es möglich, Halbleiterchips in den Bauteilpositionen auf dem Moldträger anzubringen. Bei dieser zweiten Strukturierung der strukturierten Schicht kann auch die gesamte strukturierte Schicht abgetragen werden, beispielsweise durch eine Plasmaveraschung des Schichtmaterials. In dem Fall ergibt sich ein Systemträger, der aus dem Moldträger mit darauf angeordneten Verbreiterungen und auf den Verbreiterungen angeordneten säulenförmigen Stäben oder Stiften aus leitfähigem Material für Durchkontakte besteht. Wird jedoch eine hohe Miniaturisierung der Durchkontakte angestrebt, so kann die strukturierte Schicht zur mechanischen Stabilisierung der Durchkontakte diese umgeben und es werden lediglich Flächen des Moldträgers freigelegt, auf denen die Halbleiterchips zu positionieren sind.
  • Die Verbreiterungen, auf denen die säulenförmigen Durchkontakte stehen, gewährleisten, dass die Position der Durchkontakte auf dem Moldträger fixiert bleibt und ein Kippen der Durchkontakte, insbesondere wenn sie nicht mehr von einer strukturierten Schicht umgeben sind, verhindert wird. Ein derartiger Systemträger hat den Vorteil, dass er für elektronische Bauteile geeignet ist, die Durchkontakte von der einen Seite des elektronischen Bauteils zu einer gegenüberliegenden Seite des elektronischen Bauteils aufweisen. Darüber hinaus hat der Systemträger den Vorteil, dass die Länge der Durchkontakte exakt den Halbleiterchipdicken der Halbleiterchips des elektronischen Bauteils angepasst werden kann. Schließlich kann mit diesem Systemträger unter Einsatz von dünngeschliffenen Halbleiterchips eine hohe Schaltungsdichte für elektronische Bauteile erreicht werden.
  • Um derartige elektronische Bauteile herzustellen, wird zunächst ein Nutzen mit mehreren Bauteilpositionen für elektronische Bauteile realisiert. Dazu werden die nachfolgenden Verfahrensschritte durchgeführt. Zunächst wird der Systemträger mit ersten Halbleiterchips in den Bauteilpositionen des Systemträgers bestückt, wobei die ersten Halbleiterchips mit ihren aktiven Oberseiten auf dem Moldträger positioniert werden. Anschließend werden die ersten Halbleiterchips und die Durchkontakte mit ihren Verbreiterungen in einer Kunststoffmasse auf dem Moldträger eingebettet. Durch die Verbreiterung wird sichergestellt, dass beim Moldvorgang die Durchkontakte aufrecht auf dem Moldträger stehen bleiben und nicht verschoben oder gekippt werden. Anschließend kann die erste Umverdrahtungslage auf eine gemeinsame erste Ebene von Kunststoffmasse und Durchkontakten mit ersten Umverdrahtungsleitungen zwischen den Durchkontakten des Systemträgers und Kontaktanschlussflächen, für zu stapelnde zweite Halbleiterchips aufgebracht werden.
  • Dabei liegen sowohl die Kontaktanschlussflächen, als auch die Umverdrahtungsleitungen zu den Durchkontakten in einer gemeinsamen Umverdrahtungsschicht. Zu der Umverdrahtungslage gehört eine Abdeckschicht, die lediglich die Kontaktanschlussflächen freilässt. Eine derartige Abdeckschicht kann aus Polyimid bestehen und als Lötstopplack dienen, damit beim Aufbringen eines zu stapelnden zweiten Halbleiterchips das Lot der Halbleiterchipkontakte des zweiten Halbleiterchips nicht die Umverdrahtungsleitungen benetzt oder Kurzschlüsse zwischen Umverdrahtungsleitungen erzeugt.
  • Nach dem Aufbringen der Umverdrahtungslage kann der Moldträger entfernt werden und die damit frei werdende Fläche des Nutzens mit einer zweiten Umverdrahtungslage mit zweiten Umverdrahtungsleitungen mit Außenkontaktflächen für elektronische Bauteile beschichtet werden. Diese zweite Umverdrahtungslage wird auf einer der ersten Umverdrahtungslage gege nüberliegenden gemeinsamen Ebene von ersten Halbleiterchips, Verbreiterungen der Durchkontakte und Kunststoffmasse gebildet.
  • Diese zweite Umverdrahtungslage kann dreischichtig ausgeführt werden, wobei eine erste isolierende Schicht mit Durchkontakten zu Kontaktflächen des ersten Halbleiterchips und zu den Verbreiterungen der Durchkontakte hergestellt wird. Eine zweite Schicht umfasst die eigentliche Umverdrahtungsstruktur mit Umverdrahtungsleitungen zu den Durchkontakten der isolierenden Schicht und zu Außenkontaktflächen der Umverdrahtungslage. Eine dritte Schicht dieser zweiten Umverdrahtungslage deckt die Umverdrahtungsleitungen ab und lässt lediglich die Außenkontaktflächen der Umverdrahtungsschicht frei. Diese dritte Schicht kann gleichzeitig als Lötstopplackschicht ausgebildet sein.
  • Ein derartiger Nutzen weist neben dem eingebetteten ersten Halbleiterchip und den eingebetteten Verbreiterungen sowie den eingebetteten Durchkontakten, eine obere erste Umverdrahtungslage und eine untere zweite Umverdrahtungslage auf. In weiteren Verfahrensschritten kann dieser Nutzen nun mit zweiten Halbleiterchips auf der ersten Umverdrahtungslage bestückt werden und/oder mit Außenkontakten auf den Außenkontaktflächen der zweiten Umverdrahtungslage versehen werden. Diese Schritte haben den Vorteil, dass in den Bauteilpositionen des Nutzens bereits komplette elektronische Bauteile mit gestapelten Halbleiterchips vorliegen, so dass bei einem abschließenden Trennschritt der Nutzen in einzelne elektronische Bauteile mit gestapelten Halbleiterchips aufgetrennt wird.
  • Ein aus einem derartigen Nutzen herausgetrenntes elektronisches Bauteil weist die nachfolgenden Merkmale auf. Zunächst hat das elektronische Bauteil einen ersten Halbleiterchip, der in einer Kunststoffmasse eingebettet ist. Darüber hinaus weist das elektronische Bauteil Durchkontakte auf, die in der Kunststoffmasse eingebettet sind und sich durch das Bauteil von einer ersten oberen Umverdrahtungslage zu einer zweiten unteren Umverdrahtungslage erstrecken. Dabei sind die Durchkontakte an einem Übergang zur zweiten Umverdrahtungslage verbreitert ausgebildet.
  • Zusätzlich zu dem ersten eingebetteten Halbleiterchip weist das elektronische Bauteil einen zweiten Halbleiterchip auf, der Halbleiterchipkontakte besitzt, die mit der ersten Umverdrahtungslage elektrisch kontaktiert sind. Von dem erfindungsgemäßen Systemträger weist dieses elektronische Bauteil einerseits die säulenförmigen Durchkontakte und die stabilisierenden und Kontaktanschlussflächen vergrößernden Verbreiterungen auf, die mit dem Systemträger geschaffen wurden.
  • Ein derartiges Bauteil hat den Vorteil einer hohen Packungsdichte bei gleichzeitig geringem Gehäusevolumen, da die Durchkontakte in ihren Abmessungen minimiert werden können und erst über die Umverdrahtungslagen von den minimierten Durchkontakten auf vergrößerte Außenkontaktflächen und/oder vergrößerten Kontaktanschlussflächen übergegangen wird. Dabei bleibt die säulenartige Form der Durchkontakte als Kupferstäbe oder Kupferstifte unverändert, während der unterschiedlichen Fertigungsschritte, vom Systemträger bis zum fertigen Bauteil erhalten. Lediglich der Moldträger des Systemträgers ist zwischenzeitlich entfernt, so das er an dem fertiggestellten elektronischen Bauteil nicht vorhanden ist, jedoch die Verbreiterung der Durchkontakte in einem Übergangsbereich zum Moldträger sind nach wie vor in dem fertigen Bauteil erkennbar.
  • Von dem Nutzen bleiben sämtliche Komponenten für das elektronische Bauteil erhalten, so dass die Kunststoffmasse des Nutzens, die gestapelten Halbleiterchips und die Durchkontakte mit Verbreiterungen, sowie die beiden Umverdrahtungslagen, sowohl für Außenkontakte, als auch für ein zusätzliches elektronisches Bauteil, nach wie vor in dem fertigen elektronischen Bauteil vorhanden sind.
  • Zusammenfassend ist festzustellen, dass mit der Erfindung ein dreidimensionaler Systemträger beziehungsweise "via frame" geschaffen wird, der als Träger für mindestens einen Halbleiterchip in jeder Bauteilposition eingesetzt werden kann. Dadurch ist es vorteilhaft möglich, Kontakte über die Gehäuseränder außerhalb der Fläche des ersten Halbleiterchips zu einer Oberseite des Gehäuses zu führen. Damit ergeben sich kurze Signalwege und außerdem die Möglichkeit, sehr dünne Gehäuse herzustellen, die von Durchkontakten in Randbereichen durchzogen sind. Durch den dreidimensionalen Systemträger wird die Handhabung für die einzelnen Verfahrensschritte zur Herstellung elektronischer Bauteile stabilisiert.
  • Mit Hilfe der für den Systemträger vorgesehenen Durchkontakte mit ihren stabilisierenden Verbreiterungen beim Übergang zu einem Moldträger, besteht die Möglichkeit, auf beiden Seiten des Bauteilgehäuses Umverdrahtungsebenen und Umverdrahtungslagen vorzusehen und über diese Umverdrahtungslagen sowohl die elektrischen Anschlüsse eines ersten Halbleiterchips, als auch die elektrischen Anschlüsse eines gestapelten zweiten Halbleiterchips nach außen auf Außenkontakte des elektronischen Bauteils zu führen.
  • Die Erfindung wird nun anhand der anliegenden Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil gemäß einer Ausführungsform der Erfindung,
  • 2 zeigt einen schematischen Querschnitt durch einen Hilfsträger mit fotosensitiver Schicht und eingebrachten Durchkontakten,
  • 3 zeigt einen schematischen Querschnitt durch einen Hilfsträger gemäß 2 mit einem aufgebrachten Moldträger,
  • 4 zeigt einen schematischen Querschnitt durch einen Systemträger gemäß einem Aspekt der Erfindung,
  • 5 zeigt einen schematischen Querschnitt durch einen Nutzen, der mit Hilfe des Systemträgers gemäß 4 hergestellt ist,
  • 6 zeigt einen schematischen Querschnitt durch einen Nutzen gemäß 5, der zusätzlich eine erste Umverdrahtungslage aufweist,
  • 7 zeigt einen schematischen Querschnitt durch einen Nutzen gemäß 6, der zusätzlich mit zweiten Halbleiterchips auf der ersten Umverdrahtungslage bestückt ist,
  • 8 zeigt einen schematischen Querschnitt durch einen Nutzen gemäß 7, der zusätzlich eine zweite Umverdrahtungslage und Außenkontakte aufweist.
  • 1 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil 3 gemäß einer Ausführungsform der Erfindung. Das elektronische Bauteil 3 weist einen ersten Halbleiterchip 11 auf, der in einer Kunststoffmasse 13 eingebettet ist. Ferner sind in die Kunststoffmasse säulenförmige Durchkontakte 6 eingebettet, die in Randbereichen des elektronischen Bauteils 3 angeordnet sind. Obere Enden der Durchkontakte 6 und die Kunststoffmasse 13 bilden eine gemeinsame Ebene 25 aus, auf der eine erste Umverdrahtungslage 14 angeordnet ist.
  • Diese Umverdrahtungslage 14 weist Umverdrahtungsleitungen 15 und Kontaktanschlussflächen 16 in einer Umverdrahtungsschicht 26 der ersten Umverdrahtungslage 14 auf. Die Umverdrahtungslage 14 weist eine weitere Schicht mit der Abdeckschicht 27 auf. Diese Abdeckschicht 27 bedeckt die Umverdrahtungsleitungen 15 und schützt sie vor einem Benetzen mit Lotmaterial und lässt lediglich die Kontaktanschlussflächen 16 frei. Auf den Kontaktanschlussflächen 16 sind Halbleiterchipkontakte 22 eines zweiten Halbleiterchips 17 angeordnet, das über die ersten Umverdrahtungsleitungen 15 und die Durchkontakte 6 mit entsprechenden Elektroden des ersten Halbleiterchips 11 verbunden sind.
  • Die Oberseite 12 des ersten Halbleiterchips 11 bildet mit der Kunststoffmasse 13 eine Ebene 21 aus, die eine zweite Umverdrahtungslage 18 trägt. Diese zweite Umverdrahtungslage 18 unterscheidet sich von der ersten Umverdrahtungslage 14 dadurch, dass sie dreischichtig aufgebaut ist. Die Durchkontak te 6 bilden zur zweiten Umverdrahtungslage 18 hin eine Verbreiterung 7 aus, die gewährleistet, dass beim Molden der Kunststoffmasse 13 die säulenförmigen Durchkontakte 6 nicht abreißen, sich verbiegen oder verschieben.
  • Die gemeinsame Ebene 21 weist zusätzlich zu der Kunststoffmasse 13 und der aktiven Oberseite 12 des ersten Halbleiterchips 11 die Verbreiterungen 7 der Durchkontakte 6 auf. Auf dieser gemeinsamen Ebene 21 ist eine Isolationsschicht 28 der Umverdrahtungslage 18 angeordnet, die Durchkontakte 29 zu den Verbreiterungen 7 der Durchkontakte 6 und zu Kontaktflächen auf der aktiven Oberseite 12 des ersten Halbleiterchips 11 aufweist.
  • In einer Umverdrahtungsschicht 30 der zweiten Umverdrahtungslage 18 sind zweite Umverdrahtungsleitungen 19 und Außenkontaktflächen 20 angeordnet, die mit den Durchkontakten 29 in Verbindung stehen. Eine Abdeckschicht 31 bedeckt die zweite Umverdrahtungslage 18. Diese Abdeckschicht 31 ist eine Lötstopplackschicht, welche einerseits die zweiten Umverdrahtungsleitungen 19 schützt und andererseits die Außenkontaktflächen 20 freilässt, auf denen Außenkontakte 23 des elektronischen Bauteils 3 angeordnet sind. Über diese Außenkontakte 23 besteht auch Zugriff zu den internen Halbleiterchipkontakten 22 des zweiten Halbleiterchips 17 über die zweite Umverdrahtungslage 18, die Durchkontakte 6 und die erste Umverdrahtungslage 14.
  • 2 zeigt einen schematischen Querschnitt durch einen Hilfsträgers 4 mit fotosensitiver Schicht 5 und eingebrachten Durchkontakten 6. Die 2 zeigt damit ein Zwischenprodukt auf dem Wege zur Bildung und Herstellung eines Systemträgers. Der Hilfsträger 4 besteht aus einer Metallplatte, um eine gal vanische Abscheidung von Durchkontakten zu fördern. Dazu wurde auf dem Hilfsträger 4 eine fotosensitive Schicht aufgebracht, die anschließend mit Durchgangsöffnungen strukturiert wird. Die Durchgangsöffnungen sind in 2 bereits mit Kupfer aufgefüllt, wobei sich eine Verbreiterung 7 bis zur Ausbildung von gemeinsamen Platten auf den Enden der Durchkontakte ausbildet. Diese Verbreiterung 7 kann gezielt und präzise dimensioniert werden, wenn eine zusätzliche fotosensitive Schicht zur Gestaltung dieser Verbreiterungen 7 aufgebracht wird. Beim galvanischen Abscheiden kann eine derartige Verbreiterung 7 automatisch erzielt werden, indem der galvanische Abscheidungsprozess nicht nach dem Auffüllen der Durchgangsöffnungen mit leitendem Material beendet wird, sondern die galvanische Abscheidung nach dem Auffüllen der Durchgangsöffnungen fortgesetzt wird.
  • 3 zeigt einen schematischen Querschnitt durch einen Hilfsträger 4 gemäß 2 mit einem aufgebrachten Moldträger 8. Der Moldträger 8 ist freitragend und formstabil und kann einer Verformung durch ein Spritzgussverfahren widerstehen. Der Moldträger 8 bedeckt eine gemeinsame Ebene aus fotosensitivem Schichtmaterial und den Verbreiterungen 7. Dieser Moldträger 8 wird mittels Kleber oder doppelseitig klebender Folie auf die fotosensitive Schicht 5 und die Verbreiterung 7 der Durchkontakte 6 aufgebracht. Die Struktur aus Verbreiterung 7 und Durchkontakten 6 verleiht den säulenförmigen Durchkontakten 6 eine verbesserte Stabilität sowie eine große Ortsfestigkeit auf dem Moldträger 8.
  • 4 zeigt einen schematischen Querschnitt durch einen Systemträger 1 gemäß einem Aspekt der Erfindung. Um von 3 ausgehend einen Systemträger der 4 herzustellen, sind zwei Schritte erforderlich, nämlich einerseits wird die in
  • 3 gezeigte Hilfsträger 4 entfernt und andererseits wird die fotosensitive Schicht ebenfalls entfernt. Der Hilfsträger kann von der fotosensitiven Schicht mit Hilfe einer Metallätze abgeätzt werden.
  • Die fotosensitive Schicht wird durch ein Plasmaveraschen entfernt, so dass auf dem Moldträger 8, wie er in 4 gezeigt wird, die Durchkontakte 6 als Kupferstäbe oder Kupferstifte stehen und von den Verbreiterungen 7 in ihrer Ausrichtung stabilisiert werden. Bei Durchkontakten, die nur wenige Mikrometer oder Submikrometer im Durchmesser aufweisen, wird die sensitive Schicht nicht vollständig verascht, sondern es wird die sensitive Schicht derart strukturiert, dass Halbleiterchippositionen 9 auf dem Moldträger 8 freigelegt werden, während die Durchkontakte durch die verbliebene fotosensitive Schicht gestützt und geschützt werden.
  • 5 zeigt einen schematischen Querschnitt durch einen Nutzen 10, der mit Hilfe des Systemträgers 1 gemäß 4 hergestellt ist. Dazu wurde der Systemträger 1 mit ersten Halbleiterchips 11 in den Bauteilpositionen 2 bestückt, wobei die aktiven Oberseiten 12 der Halbleiterchips 11 auf dem Moldträger 8 angeordnet werden. Anschließend wird der Systemträger 1 mit einer Kunststoffmasse 13 aufgefüllt, so dass die Enden der Durchkontakte 6 und die Kunststoff- oder Moldmasse 13 eine gemeinsame Ebene 25 bilden. Dabei werden die ersten Halbleiterchips 11 vollständig von Kunststoffmasse 13 auf ihrer Rückseite und auf ihren Randseiten bedeckt.
  • 6 zeigt einen schematischen Querschnitt durch einen Nutzen 10 gemäß 5, der zusätzlich eine erste Umverdrahtungslage 14 aufweist. Diese erste Umverdrahtungslage 14 wird auf die gemeinsame Ebene 25 aus Kunststoffmasse und Durchkon takten aufgebracht. Die erste Umverdrahtungslage 14 weist in dieser Ausführungsform der Erfindung zwei Schichten auf. Eine Umverdrahtungsschicht 26, die eine Umverdrahtungsstruktur aus Umverdrahtungsleitungen 15 mit Kontaktanschlussflächen 16 bildet. Diese Umverdrahtungsschicht 26 wird von einer Abdeckschicht 27 bedeckt, die nur die Kontaktanschlussflächen 16 frei zugänglich lässt.
  • 7 zeigt einen schematischen Querschnitt durch einen Nutzen 10 gemäß 6, der zusätzlich mit zweiten Halbleiterchips 17 auf der ersten Umverdrahtungslage 14 bestückt ist. Diese zweiten Halbleiterchips 17 weisen Halbleiterchipkontakte 22 auf, die mit den Kontaktanschlussflächen 16 der ersten Umverdrahtungslage 14 verbunden sind. Über die Umverdrahtungsleitungen 15 sind diese Kontaktanschlussflächen 16 und damit die Halbleiterchipkontakte 22 mit den Durchkontakten 6 elektrisch verbunden. Der Hohlraum zwischen den Halbleiterchipkontakten 22, der aktiven Oberseite des Halbleiterchips 17 und der ersten Umverdrahtungslage 14 ist von einem geeigneten Klebstoff beziehungsweise einem geeigneten Kunststoff aufgefüllt.
  • 8 zeigt einen schematischen Querschnitt durch einen Nutzen 10 gemäß 7, der zusätzlich eine weitere Umverdrahtungslage 18 und Außenkontakte 23 aufweist. Diese zusätzliche zweite Umverdrahtungslage 18 unterscheidet sich von der ersten Umverdrahtungslage 14 dadurch, dass sie drei Schichten besitzt, nämlich zunächst eine Isolationsschicht 28 mit Durchkontakten 29 zu den Verbreiterungen 7 und zu Kontaktflächen des ersten Halbleiterchips 11. Die mittlere Schicht der zweiten Umverdrahtungslage 18 ist eine Umverdrahtungsschicht 30, die zweite Umverdrahtungsleitungen 19 und Außenkontaktflächen 20 aufweist. Schließlich wird diese Um verdrahtungsschicht 30 von einer Abdeckschicht 31 abgedeckt, welche lediglich Außenkontaktflächen 20 freilässt, auf denen Außenkontakte 23 angeordnet sind. Mit 8 ist der erfindungsgemäße Nutzen komplettiert und kann entlang der Trennspuren 24 in einzelne elektronische Bauteile, wie es 1 zeigt, aufgetrennt werden.
    • 1
    Systemträger
    2
    Bauteilposition
    3
    elektronisches Bauteil
    4
    Hilfsträger
    5
    photosensitive Schicht
    6
    säulenförmige Durchkontakte
    7
    Verbreiterungen
    8
    Moldträger
    9
    Halbleiterchipposition
    10
    Nutzen
    11
    erster Halbleiterchip
    12
    aktive Oberseite des ersten Halbleiterchips
    13
    Kunststoffmasse
    14
    erste Umverdrahtungslage
    15
    erste Umverdrahtungsleitungen
    16
    Kontaktanschlussflächen
    17
    zweiter Halbleiterchip
    18
    zweite Umverdrahtungslage
    19
    zweite Umverdrahtungsleitungen
    20
    Außenkontaktflächen
    21
    gemeinsame Ebene
    22
    Halbleiterchipkontakt
    23
    Außenkontakte
    24
    Trennspuren
    25
    gemeinsame Ebene
    26
    Umverdrahtungsschicht der ersten Umverdrahtungslage
    27
    Abdeckschicht der ersten Umverdrahtungslage
    28
    Isolationsschicht der zweiten Umverdrahtungslage
    29
    Durchkontakte durch die Isolationsschicht
    30
    zweite Umverdrahtungsschicht
    31
    Abdeckschicht der zweiten Umverdrahtungslage

Claims (10)

  1. Verfahren zur Herstellung eines Systemträgers (1) mit in Zeilen und Spalten angeordneten Bauteilpositionen (2) elektronischer Bauteile (3), wobei das Verfahren folgende Verfahrensschritte aufweist: – Beschichten eines Hilfsträgers (4) mit einer fotosensitiven Schicht (5), – Bilden von Durchgangslöchern in der fotosensitiven Schicht (5), – Auffüllen der Durchgangslöcher mit leitfähigem Material unter Bilden von säulenförmigen Durchkontakten (6), – Aufbringen von leitfähigen Verbreiterungen (7) der Durchkontakte (6) oberhalb der Durchgangslöcher, – Aufbringen eines Moldträgers (8) auf die fotosensitive Schicht (5) und die Verbreiterungen (7), – Entfernen des Hilfsträgers (4), – Strukturieren der fotosensitiven Schicht (5) zwischen den Durchkontakten (6) zur Schaffung von Halbleiterchippositionen (9) in den Bauteilpositio nen (2) auf dem Moldträger (8).
  2. Verfahren zur Herstellung eines Nutzens (10) mit Hilfe eines nach Anspruch 1 hergestellten Systemträgers (1) – Bestücken des Systemträgers (1) mit ersten Halbleiterchips (11) in den Bauteilpositionen (2) des Systemträgers, wobei die ersten Halbleiterchips (11) mit ihren aktiven Oberseiten (12) auf dem Moldträger (8) positioniert werden, – Einbetten der ersten Halbleiterchips (11) und der Durchkontakte (6) in einer Kunststoffmasse (13) auf dem Moldträger (8), – Aufbringen einer ersten Umverdrahtungslage (14) auf eine gemeinsame erste Ebene von Kunststoffmasse (13) und Durchkontakten (6) mit ersten Umverdrahtungsleitungen (15) zwischen den Durchkontakten (6) des Systemträgers (1) und Kontaktanschlussflächen (16) für zu stapelnde zweite Halbleiterchips (17), – Entfernen des Moldträgers (8), – Aufbringen einer zweiten Umverdrahtungslage (18) mit zweiten Umverdrahtungsleitungen (19) und Außenkontaktflächen (20) für elektronische Bauteile (3) auf einer der ersten Umverdrahtungslage (14) gegenüberliegenden gemeinsamen Ebene (21) von ersten Halbleiterchips (11), Verbreiterungen (7) der Durchkontakte (6) und Kunststoffmasse (13).
  3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass auf den Nutzen (10) zweite Halbleiterchips (17) mit ihren Halbleiterchipkontakten (22) auf die Kontaktanschlussflächen (16) der ersten Umverdrahtungslage (14) aufgebracht werden.
  4. Verfahren nach Anspruch 2 oder Anspruch 3, dadurch gekennzeichnet, dass auf den Nutzen (10) in den Bauteilpositionen (2) Außenkontakte (23) für elektronische Bauteile (3) auf Außenkontaktflächen (20) der zweiten Umverdrahtungslage (18) aufgebracht werden.
  5. Verfahren zur Herstellung eines elektronischen Bauteils (3) aus einem Nutzen (10) nach einem der Ansprüche 2 bis 4, wobei die Bauteilpositionen (2) des Nutzens (10) voneinander entlang von Trennspuren (24) getrennt werden.
  6. Elektronisches Bauteil das folgende Merkmale aufweist: – einen ersten Halbleiterchip (11) der in einer Kunststoffmasse (13) eingebettet ist, – Durchkontakte (6), die in der Kunststoffmasse (13) eingebettet sind und sich durch das Bauteil (3) von einer ersten oberen Umverdrahtungslage (14) zu einer zweiten unteren Umverdrahtungslage (18) erstrecken, wobei die Durchkontakte (6) an einem Übergang zur zweiten Umverdrahtungslage (18) verbreitert ausgebildet sind, – einen zweiten Halbleiterchip (17), der Halbleiterchipkontakte (22) aufweist, und mit der ersten Umverdrahtungslage (14) elektrisch kontaktiert ist.
  7. Elektronisches Bauteil nach Anspruch 6, dadurch gekennzeichnet, dass die Durchkontakte (6) säulenförmige Kupferstäbe sind.
  8. Elektronisches Bauteil nach Anspruch 6 oder Anspruch 7, dadurch gekennzeichnet, dass die zweite Umverdrahtungslage (18) Außenkontaktflächen (20) für Außenkontakte (23) des elektronischen Bauteils (3) aufweist.
  9. Nutzen, der in Zeilen und Spalten angeordnete Bauteilpositionen (2) mehrerer elektronischer Bauteile (3) nach einem der Ansprüche 6 bis 8 in Form einer Verbundplatte aufweist, die eine Kunststoffmasse (13), gestapelte Halbleiterchips (11, 17), Umverdrahtungslagen (14, 18), Durchkontakte (6) mit Verbreiterungen (7) zu einer der Umverdrahtungslagen (14, 18) und Außenkontakte (23) der elektronischen Bauteile (3) aufweist.
  10. Systemträger, der in Zeilen und Spalten angeordnete Bauteilpositionen (2) für mehrerer elektronische Bauteile (3) nach einem der Ansprüche 6 bis 8 aufweist, und auf einem Moldträger (8) stehende Kupferstäbe für Durchkontakte (6) der Bauteile (3) aufweist, wobei die Durchkontakte (6) an einem Übergang zum Moldträger (8) verbreitert ausgebildet sind.
DE10320646A 2003-05-07 2003-05-07 Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben Ceased DE10320646A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10320646A DE10320646A1 (de) 2003-05-07 2003-05-07 Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
PCT/DE2004/000934 WO2004100253A2 (de) 2003-05-07 2004-05-04 Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
EP04730953A EP1620890A2 (de) 2003-05-07 2004-05-04 Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
US11/267,589 US7795717B2 (en) 2003-05-07 2005-11-07 Electronic component embedded within a plastic compound and including copper columns within the plastic compound extending between upper and lower rewiring layers, and system carrier and panel for producing an electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10320646A DE10320646A1 (de) 2003-05-07 2003-05-07 Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben

Publications (1)

Publication Number Publication Date
DE10320646A1 true DE10320646A1 (de) 2004-09-16

Family

ID=32864499

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10320646A Ceased DE10320646A1 (de) 2003-05-07 2003-05-07 Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben

Country Status (4)

Country Link
US (1) US7795717B2 (de)
EP (1) EP1620890A2 (de)
DE (1) DE10320646A1 (de)
WO (1) WO2004100253A2 (de)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102005006280A1 (de) * 2005-02-10 2006-08-24 Infineon Technologies Ag Halbleiterbauteil mit einem Druckkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
DE102006001429A1 (de) * 2006-01-10 2007-03-22 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
WO2007054894A2 (en) * 2005-11-11 2007-05-18 Koninklijke Philips Electronics N.V. Chip assembly and method of manufacturing thereof
US7795717B2 (en) 2003-05-07 2010-09-14 Infineon Technologies Ag Electronic component embedded within a plastic compound and including copper columns within the plastic compound extending between upper and lower rewiring layers, and system carrier and panel for producing an electronic component
DE102014112433A1 (de) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ausrichtungsmarkierungs-Design für Gehäuse
DE102014112860A1 (de) * 2014-05-30 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ringstrukturen in Vorrichtungs-Die
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
DE102008028072B4 (de) * 2007-07-02 2018-01-11 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen
US10096553B2 (en) 2014-02-27 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
DE102012108627B4 (de) * 2012-09-14 2021-06-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische Halbleitervorrichtung und Trägerverbund
DE102020207279A1 (de) 2020-06-10 2021-12-16 Vitesco Technologies Germany Gmbh Leiterplatte mit einem eingebetteten Halbleiterbauelement, Verfahren zum Herstellen einer Leiterplatte

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10334577B3 (de) * 2003-07-28 2005-02-10 Infineon Technologies Ag Verfahren zum Aufbringen einer Umverdrahtung auf einen Nutzen unter Kompensation von Positionsfehlern und Halbleiterchips in Bauteilpositionen des Nutzens
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
DE102005046737B4 (de) * 2005-09-29 2009-07-02 Infineon Technologies Ag Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
DE102006037538B4 (de) 2006-08-10 2016-03-10 Infineon Technologies Ag Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
US8174119B2 (en) * 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
US7838420B2 (en) 2007-08-29 2010-11-23 Freescale Semiconductor, Inc. Method for forming a packaged semiconductor device
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US8093711B2 (en) * 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
US8169070B2 (en) * 2009-05-15 2012-05-01 Infineon Technologies Ag Semiconductor device
US9922955B2 (en) * 2010-03-04 2018-03-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming package-on-package structure electrically interconnected through TSV in WLCSP
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8895440B2 (en) 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US9142502B2 (en) 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
KR101985236B1 (ko) 2012-07-10 2019-06-03 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9559039B2 (en) 2012-09-17 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using substrate having base and conductive posts to form vertical interconnect structure in embedded die package
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9870946B2 (en) 2013-12-31 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TW201826893A (zh) * 2017-01-11 2018-07-16 思鷺科技股份有限公司 封裝結構及封裝結構的製作方法
TWI591762B (zh) * 2014-06-30 2017-07-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9831155B2 (en) * 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US20190164875A1 (en) * 2017-11-27 2019-05-30 Asm Technology Singapore Pte Ltd Premolded substrate for mounting a semiconductor die and a method of fabrication thereof
US11114407B2 (en) * 2018-06-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0971409A1 (de) * 1998-07-07 2000-01-12 Interuniversitair Micro-Elektronica Centrum Vzw Herstellungsverfahren von Kupfer enthaltenden Metallstützen
US6054772A (en) * 1998-04-29 2000-04-25 National Semiconductor Corporation Chip sized package
DE10137184A1 (de) * 2001-07-31 2003-02-27 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US7129110B1 (en) * 1999-08-23 2006-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US6734534B1 (en) * 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
DE10224124A1 (de) 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10320646A1 (de) 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054772A (en) * 1998-04-29 2000-04-25 National Semiconductor Corporation Chip sized package
EP0971409A1 (de) * 1998-07-07 2000-01-12 Interuniversitair Micro-Elektronica Centrum Vzw Herstellungsverfahren von Kupfer enthaltenden Metallstützen
DE10137184A1 (de) * 2001-07-31 2003-02-27 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795717B2 (en) 2003-05-07 2010-09-14 Infineon Technologies Ag Electronic component embedded within a plastic compound and including copper columns within the plastic compound extending between upper and lower rewiring layers, and system carrier and panel for producing an electronic component
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
US7545047B2 (en) 2004-05-06 2009-06-09 Infineon Technologies Ag Semiconductor device with a wiring substrate and method for producing the same
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102005006280B4 (de) * 2005-02-10 2006-11-16 Infineon Technologies Ag Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
DE102005006280A1 (de) * 2005-02-10 2006-08-24 Infineon Technologies Ag Halbleiterbauteil mit einem Druckkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
DE102005043557B4 (de) * 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
WO2007054894A2 (en) * 2005-11-11 2007-05-18 Koninklijke Philips Electronics N.V. Chip assembly and method of manufacturing thereof
WO2007054894A3 (en) * 2005-11-11 2007-11-15 Koninkl Philips Electronics Nv Chip assembly and method of manufacturing thereof
DE102006001429A1 (de) * 2006-01-10 2007-03-22 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
DE102008028072B4 (de) * 2007-07-02 2018-01-11 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen
DE102012108627B4 (de) * 2012-09-14 2021-06-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische Halbleitervorrichtung und Trägerverbund
US9508696B2 (en) 2014-02-27 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US9721933B2 (en) 2014-02-27 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US10096553B2 (en) 2014-02-27 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US10269723B2 (en) 2014-05-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US11742298B2 (en) 2014-05-29 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
DE102014112433A1 (de) * 2014-05-29 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ausrichtungsmarkierungs-Design für Gehäuse
DE102014112433B4 (de) * 2014-05-29 2019-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren
US10522473B2 (en) 2014-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
US9852998B2 (en) 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
US10262952B2 (en) 2014-05-30 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
DE102014112860B4 (de) 2014-05-30 2018-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ringstrukturen in Vorrichtungs-Die und Verfahren
DE102014112860A1 (de) * 2014-05-30 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ringstrukturen in Vorrichtungs-Die
DE102020207279A1 (de) 2020-06-10 2021-12-16 Vitesco Technologies Germany Gmbh Leiterplatte mit einem eingebetteten Halbleiterbauelement, Verfahren zum Herstellen einer Leiterplatte

Also Published As

Publication number Publication date
WO2004100253A3 (de) 2005-09-29
EP1620890A2 (de) 2006-02-01
WO2004100253A2 (de) 2004-11-18
US7795717B2 (en) 2010-09-14
US20060087044A1 (en) 2006-04-27

Similar Documents

Publication Publication Date Title
DE10320646A1 (de) Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
DE10137184B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE60002879T2 (de) Schaltungsanordnung mit integrierten passiven bauteilen und verfahren zu deren herstellung
DE102006058068B4 (de) Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
EP1620893B1 (de) Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen
DE102011084014A1 (de) Integrierte Schaltungen mit Magnetkerninduktoren und Verfahren zum Herstellen derselben
EP1481423A2 (de) Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung
DE102006058010A1 (de) Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
DE10235332A1 (de) Mehrlagiger Schaltungsträger und Herstellung desselben
WO2009143550A1 (de) Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
DE10240461A9 (de) Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
DE10000090A1 (de) Verfahren zum Herstellen einer mehrlagigen Planarspule
DE10224124A1 (de) Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE112019005240T5 (de) Durchkontaktierungsverdrahtungssubstrat, Verfahren zu seiner Herstellung und Halbleitervorrichtungs-Montagekomponente
EP3599636A1 (de) Keramischer schaltungsträger und elektronikeinheit
EP1097616B1 (de) Verfahren zur herstellung von leiterplatten mit groben leiterstrukturen und mindestens einem bereich mit feinen leiterstrukturen
DE102009029870A1 (de) Verfahren zum Herstellen einer Halbleiteranordnung und Halbleiteranordnung
EP1238311B1 (de) Flachspule und lithographisches verfahren zur herstellung von mikrobauteilen
DE10333840B4 (de) Halbleiterbauteil mit einem Kunststoffgehäuse, das eine Umverdrahrungsstruktur aufweist und Verfahren zu deren Herstellung
DE102004012979B4 (de) Kopplungssubstrat für Halbleiterbauteile, Anordnungen mit dem Kopplungssubstrat, Kopplungssubstratstreifen, Verfahren zur Herstellung dieser Gegenstände und Verfahren zur Herstellung eines Halbleitermoduls
DE10144464C2 (de) Elektronisches Bauteil mit Induktionsspule für Hochfrequenzanwendungen und Verfahren zur Herstellung desselben
DE10148043A1 (de) Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines Systemträgers und Verfahren zu deren Herstellung
DE102020134702A1 (de) Halbleiterbauteil und verfahren zu dessen herstellung
DE10206918A1 (de) Kondensatorelement und Verfahren zum Erzeugen eines Kondensatorelements
DE102007036046A1 (de) Planares elektronisches Modul

Legal Events

Date Code Title Description
OAV Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection