DE10246830A1 - Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing - Google Patents

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Abstract

Production of a wiring surface on a semiconductor wafer (1) comprises: (a) applying a first insulating layer on a wafer; (b) structuring the layer to form strip conductor trenches in the layer; (c) depositing a first barrier layer (4); (d) depositing a start layer (5) to form a core for a copper layer; (e) sputtering or depositing a copper layer (6); (f) polishing the copper layer up to the surface of the trenches; (g) depositing a second barrier layer (7); (h) removing the first insulating layer between the trenches; and (i) filling the exposed regions between the strip conductors with a second insulating layer (8). An empty chamber is formed in the second insulating layer in the filled regions between the copper strip conductors. An Independent claim is also included for a semiconductor component formed by the above process.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein Halbleiterbauelement mit solchen Kupferleiterbahnen. Bei hochintegrierten Schaltungen auf Halbleiterscheiben entfällt ein wesentlicher Anteil der Signallaufzeit auf die Verdrahtungsebenen. Das R·C-Produkt der Leiterbahnen aus Metall und der die Leiterbahnen umgebenden Dielektrikumschicht begrenzt die maximal erreichbare Schaltgeschwindigkeit der integrierten Schaltungen. Zielsetzung ist es deshalb, sowohl den Widerstand der Verdrahtungsebenen als auch die parasitäre Kapazität der Leiterbahnen so weit wie möglich zu verringern.The invention relates to a method for producing a copper wiring level on a semiconductor wafer and a semiconductor device with such copper conductor tracks. at highly integrated circuits on semiconductor wafers are not required Significant part of the signal runtime on the wiring levels. The R · C product the metal conductor tracks and the one surrounding the conductor tracks Dielectric layer limits the maximum achievable switching speed of the integrated circuits. The goal is therefore both the resistance of the wiring levels as well as the parasitic capacitance of the conductor tracks as far as possible to reduce.

Als Metall für Leiterbahnen bei Halbleiterbauelementen eignet sich vorzugsweise Kupfer, das sich durch einen sehr geringen spezifischen Widerstand und eine geringe Elektromigrationsfestigkeit auszeichnet. Ein wesentlicher Nachteil beim Einsatz von Kupfer ist jedoch, dass eine Strukturierung im Rahmen der herkömmlichen Trockenätztechnik nicht möglich ist. Die Herstellung einer Kupferverdrahtung erfolgt deshalb üblicherweise mithilfe der so genannten Damascene-Technik, bei der als Dielektrikum zum Substrat und zu benachbarten Leiterbahnen ein Oxid, vorzugsweise Siliciumdioxid eingesetzt wird, das auf der Halbleiterscheibe vorzugsweise thermisch erzeugt wird. Um die Verdrahtung auszubilden, wird am Ort der gewünschten Leiterbahnen anisotrop Vertiefungen in dieses Oxid geätzt. Anschließend erfolgt üblicherweise die Abscheidung einer Diffusionsbarriere- und Keimschicht,um eine sichere Trennung des Kupfers vom Oxid bzw. dem darunter liegenden Halbleitersubstrat zu gewährleisten und gleichzeitig ein Aufwachsen des Kupfers zu ermöglichen.As metal for conductor tracks in semiconductor components copper is preferred, which is characterized by a very low specific resistance and low electromigration resistance. A major disadvantage when using copper is, however, that structuring in the context of conventional dry etching technology not possible is. Therefore, copper wiring is usually produced with the help of the so-called Damascene technology, in which the dielectric for An oxide, preferably to the substrate and to adjacent conductor tracks Silicon dioxide is used, which is preferably on the semiconductor wafer is generated thermally. To form the wiring, on Place of desired Conductor tracks anisotropically etched into this oxide. This is usually followed the deposition of a diffusion barrier and germ layer to a Safe separation of the copper from the oxide or the one below Ensure semiconductor substrate and at the same time to allow copper to grow.

Das Kupfer wird dann üblicherweise ganzflächig abgeschieden und durch Abpolieren der Kupferschicht bis zur Oberfläche der Gräben wieder entfernt, so dass dann eine strukturierte Metallisierung entsteht. Um das Kupfer dann vollständig zu verkapseln, erfolgt üblicherweise abschließend eine Oberflächenbedeckung mit einer Diffusionsbarriereschicht.The copper then becomes common the whole area deposited and by polishing the copper layer down to the surface of the trenches again removed, so that a structured metallization is created. To complete the copper then to encapsulate is usually done finally a surface covering with a diffusion barrier layer.

Nachteilhaft am Einsatz, um Siliciumdioxid als Dielektrikum zwischen den Kupferleiterbahnen untereinander und zum Halbleitersubstrat hin ist die hohe Dielektrizitätszahl von 3,9. Zur Verbesserung des R·C-Produkts der Leiterbahnen über dem Substrat wurden deshalb Dielektrika mit geringer Dielektrizitätszahl, genannt "Low-K-Dielektrika" entwickelt. So lässt sich z.B. mit fluorierten Oxiden eine Senkung der Dielektrizitätszahl gegenüber Siliciumdioxid erreichen. Eine Verringerung gelingt weiterhin mit porösen bzw. organischen Materialien, die auf hochresistenten Polymeren basieren.Disadvantageous to use as silica Dielectric between the copper interconnects and each other Semiconductor substrate is the high dielectric constant of 3.9. To improve the R · C product the conductor tracks over That is why the substrate was made of dielectrics with a low dielectric constant, called "low-K dielectrics" developed. For example, with fluorinated Oxides lower the dielectric constant compared to silicon dioxide to reach. A reduction is still possible with porous or organic materials based on highly resistant polymers.

Diese Low-K-Dielektrika lassen sieh jedoch im Rahmen der Standardplanartechnik nur sehr schwer prozessieren und eignen sich insbesondere nicht für eine Kupfermetallisierung, da sie ungeeignet zum Einsatz im Rahmen der Damascene-Technik sind. Low-K-Dielektrika lassen sie sich nur sehr schwer ätzen und zeichnen sich durch eine geringe Beständigkeit beim Kupferpolierprozess aufgrund ihrer hohen Scherspannungssensitivität aus.These low-K dielectrics can be seen however, processing is very difficult using standard planar technology and are particularly not suitable for copper metallization, because they are unsuitable for use in the Damascene technique. Low-K dielectrics are very difficult to etch and are characterized by low resistance in the copper polishing process due to their high shear stress sensitivity.

Bekannt ist weiterhin, dass sich bei Dielektrika der Wert der Dielektrizitätszahl durch Einbau von Luft enthaltenden Leerräumen, so genannten Voids, verringern lässt. Luft hat eine Dielektrizitätskonstante von nahezu 1 und sorgt so für eine wesentliche Verringerung des R·C-Produkts bei Leiterbahnen über einem Halbleitersubstrat.It is also known that in the case of dielectrics, the value of the dielectric constant through the incorporation of air containing empty spaces, so-called voids. Air has a dielectric constant of almost 1 and thus ensures a significant reduction in the R · C product for traces above one Semiconductor substrate.

Ein Verfahren zum Ausbilden von Voids in Dielektrikumsschichten zwischen Leiterbahnen Verdrahtungsebenen ist in der US 5 960 311 beschrieben. Bei diesem bekannten Verfahren werden Leiterbahnen auf einem Halbleitersubstrat zur Ausbildung einer Verdrahtungsebene hergestellt, wobei zwischen den Leiterbahnen ein Dielektrikum so ausgeführt wird, dass sich Leerräume bilden, die anschließend vorzugsweise mit einem Material mit niedriger Dielektrizitätskonstante ausgefüllt werden. Als Leiterbahnmetall wird dabei Aluminium eingesetzt. Auf die Möglichkeit der Verwendung von Kupfer und die speziellen Anforderungen, die sich bei der Kupferstrukturierung ergeben, wird jedoch nicht eingegangen.A method for forming voids in dielectric layers between interconnect wiring levels is shown in US Pat US 5,960,311 described. In this known method, conductor tracks are produced on a semiconductor substrate to form a wiring level, a dielectric being implemented between the conductor tracks in such a way that empty spaces are formed, which are then preferably filled with a material with a low dielectric constant. Aluminum is used as the conductor track metal. However, the possibility of using copper and the special requirements that arise in copper structuring are not discussed.

Ein weiteres Verfahren zum Reduzieren der Kapazität zwischen Metallleiterbahnen durch Voids im Zwischendielektrikum ist aus der WO 00/44044 bekannt. Bei diesem bekannten Verfahren wird mittels CVD ein HDP (High Density Plasma) -Oxid zwischen Metallleiterbahnen eingefüllt, wobei sich Luftleerräume bilden, die für eine Verkleinerung der Dielektrizitätskonstante sorgen. Als mögliches Leiterbahnmaterial wird zwar neben Aluminium, Wolfram und Polysilicium auch Kupfer genannt. Es wird jedoch nicht auf die spezifischen Erfordernisse der Kupferstrukturierung, insbesondere die Schwierigkeiten, Kupfer im Rahmen der Trockenätztechnik zu strukturieren, eingegangen.Another method of reducing of capacity between metal tracks by voids in the intermediate dielectric is known from WO 00/44044. In this known method CVD turns an HDP (High Density Plasma) oxide between metal interconnects filled, where there are voids form that for ensure a reduction in the dielectric constant. As possible Conductor material is used in addition to aluminum, tungsten and polysilicon also called copper. However, it does not address the specific needs copper structuring, especially the difficulties of copper as part of the dry etching technique to structure.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer Kupferverdrahtungsebene auf einer Halbleiterscheibe und ein entsprechend hergestelltes Halbleiterbauelement bereitzustellen, das sich auf einfache Weise mit Hilfe der bekannten Planartechnik zur Herstellung integrierter Schaltungen ausbilden lässt.Object of the present invention is a method of making a copper wiring level on a semiconductor wafer and a correspondingly manufactured semiconductor component to provide, which can be done in a simple manner using the known Train planar technology for the production of integrated circuits leaves.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein Halbleiterbauelement gemäß Anspruch 7 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.This task is accomplished through a process according to claim 1 and a semiconductor device according to claim 7 solved. preferred Further training is in the dependent claims specified.

Gemäß der Erfindung wird zum Herstellen einer Kupferverdrahtungsebene im Halbleiterbauelement eine erste Isolatorschicht auf der Halbleiterscheibe aufgebracht, diese erste Isolatorschicht strukturiert, um Leiterbahngräben auszubilden, anschließend die Leiterbahngräben mit einer Schichtenfolge aus einer ersten Barriereschicht, einer Startschicht zur Keimbildung für eine Kupferschicht und abschließend einer zweiten Barrierenschicht ausgebildet, wobei zwischen diesen Kupferleiterbahnen nach Entfernen der ersten Isolatorschicht eine zweite Isolatorschicht ausgeführt wird, bei der sich ein Leerraum in dieser zweiten Isolatorschicht bildet. Zum Entfernen der ersten Isolatorschicht zwischen den Kupferleiterbahnen wird vorzugsweise die zweite Barrierenschicht als Ätzmaske verwendet.According to the invention, egg ner copper wiring level in the semiconductor component, a first insulator layer is applied to the semiconductor wafer, this first insulator layer is structured in order to form conductor trenches, then the conductor trenches are formed with a layer sequence of a first barrier layer, a starting layer for nucleation for a copper layer and finally a second barrier layer, copper conductors being formed between these after removal of the first insulator layer, a second insulator layer is carried out, in which an empty space is formed in this second insulator layer. To remove the first insulator layer between the copper conductor tracks, the second barrier layer is preferably used as an etching mask.

Durch dieses erfindungsgemäße Verfahren wird auf einfache Weise gewährleistet, dass das Standard-Kupferstrukturierungsverfahren mittels Damascene-Technik eingesetzt werden kann, um alternativ zum herkömmlicherweise als Dielektrikum eingesetzten Siliziumdioxid eine Isolatorschicht mit Leerräumen, so genannten Voids, ausbilden zu können, die sich durch eine geringere Dielektrizitätszahl und damit ein verbessertes R·C-Produkt der Leiterbahnen auszeichnen. Das verbesserte R·C-Produkt sorgt für eine erhöhte Schaltgeschwindigkeit der hochintegrierten Schaltungen auf der Halbleiterscheibe. Gemäß der Erfindung wird somit auf einfache Weise eine Kupfermetallisierung mit verringerter Kapazität durch Einschluss von Luft ins Dielektrikum zwischen den Kupferbahnen erreicht. Es ist nicht mehr notwendig, aufwendige und teure als Low-K-Materialien bekannte Dielektrika mit geringem Dielektrizitätswert einzusetzen. Durch die Verwendung der zweiten auf der Kupferschicht als Barriere aufgebrachten Schicht als Ätzmaske zum Rückätzen der ersten Isolatorschicht wird gewährleistet, dass insbesondere auch die Kupferbahn bei diesem Rückätzprozess nicht beschädigt wird und somit eine zuverlässige und qualitativ hochwertige Kupfermetallisierung hergestellt wird.Through this method according to the invention easily guaranteed that the standard copper structuring process using Damascene technology can be used alternatively to conventionally silicon dioxide used as a dielectric an insulator layer with empty spaces, so-called Voids, to be able to train, which is characterized by a lower Dielectric constant and an improved R · C product mark the conductor tracks. The improved R · C product ensures an increased switching speed of the highly integrated circuits on the semiconductor wafer. According to the invention is thus a copper metallization with reduced capacity in a simple manner Inclusion of air in the dielectric between the copper tracks achieved. It is no longer necessary to be more elaborate and expensive than low-K materials to use known dielectrics with a low dielectric value. Through the Use the second one as a barrier on the copper layer Layer as an etching mask for etching back the first insulator layer is guaranteed that especially the copper path in this etching back process not damaged becomes and therefore a reliable and high quality copper metallization is produced.

Gemäß einer bevorzugten Ausführungsform wird das Ausfüllen der freigelegten Bereiche zwischen den Kupferleiterbahnen mit der zweiten Isolatorschicht so gesteuert, dass die zweite Isolatorschicht vorzugsweise im Kantenbereich der Kupferleiterbahnen abgeschieden wird und sich vorgegebene definierte Leerräume bilden, so dass sich die Dielektrizitätskonstante im Dielektrikum genau einstellen lässt. Bevorzugt ist dabei der Einsatz eines HDP (High Density Plasma) -Oxids, das für eine zuverlässige Leerraumbildung sorgt und darüber hinaus ein seit langem erprobtes Verfahren darstellt, das sich auf einfache Weise in die erfindungsgemäße Prozessfolge integrieren lässt.According to a preferred embodiment filling out the exposed areas between the copper conductor tracks with the second insulator layer controlled so that the second insulator layer preferably deposited in the edge region of the copper conductor tracks and predefined, defined empty spaces are formed, so that the permittivity in the dielectric. The is preferred Use of an HDP (High Density Plasma) oxide, which ensures reliable void formation worries and about is also a tried and tested method that is based on easily integrate into the process sequence according to the invention leaves.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigenThe invention will become apparent from the accompanying drawings explained in more detail. It demonstrate

1 bis 9 jeweils schematisch einen Querschnitt durch eine Halbleiterscheibe in verschiedenen aufeinander folgenden Prozessschritten eines erfindungsgemäßen Herstellungsverfahrens. 1 to 9 each schematically shows a cross section through a semiconductor wafer in different successive process steps of a manufacturing method according to the invention.

Die erfindungsgemäße Prozessfolge zur Herstellung einer Kupferverdrahtungsebene wird beispielhaft für ein Siliciumbauelement dargestellt. Es besteht jedoch die Möglichkeit, das dargestellte Verfahren auch zur Ausbildung einer Metallisierung bei beliebigen anderen Halbleiterbauelementen einzusetzen. Das dargestellte Verfahren eignet sich dabei insbesondere auch zur Ausbildung einer Mehrlagenverdrahtung, bei der die Verdrahtung in mehreren Ebenen übereinander, die über Kontaktöffnungen so genannte „Vias" verbunden sind, ausgeführt ist.The process sequence for production according to the invention A copper wiring level becomes an example of a silicon component shown. However, there is a possibility of the illustrated Process also for forming a metallization in any use other semiconductor devices. The procedure shown is particularly suitable for the formation of multi-layer wiring, in which the wiring in several levels one above the other, via contact openings so-called "vias" are connected is.

1 zeigt den Ausgangspunkt des erfindungsgemäßen Verfahrens, eine plane Silicium-Halbleiterscheibe 1. In dieser Silicium-Halbleiterscheibe 1 sind durch vorausgegangene Prozessschritte Bauelementstrukturen (nicht gezeigt) erzeugt worden, vorzugsweise mit Hilfe der bekannten Silizium-Planartechnik. Zur Ausbildung einer elektrisch leitfähigen Verbindung zwischen diesen Bauelementstrukturen untereinander und mit äußeren Anschlüssen wird erfindungsgemäß eine Kupferverdrahtungsebene hergestellt. Hierzu wird in einem ersten Schritt, wie in 2 gezeigt, auf der Silicium-Halbleiterscheibe 1 eine erste Isolatorschicht 2, vorzugsweise Siliciumdioxid, aufgebracht. Die Siliciumdioxid-Erzeugung erfolgt vorzugsweise durch thermische Oxidation oder durch Abscheidung aus der Gasphase, z.B. als TEOS-Oxidabscheidung. Zur Herstellung der Verdrahtungsebene wird am Ort der gewünschten Leiterbahnen möglichst anisotrop eine Vertiefung in die Siliciumdioxidschicht 2 geätzt. Dieser Vorgang wird vorzugsweise mit der bekannten Lithographietechnik ausgeführt. Hierzu wird auf der Oxidoberfläche 2 ein lichtempfindlicher Fotolack 3 aufgebracht, der mit Hilfe einer Maske, die die Struktur der Entwurfsebene der Leiterbahnen enthält, belichtet wird. Anschließend wird der Fotolack 3 entwickelt, wobei in der Regel der belichtete Fotolack entfernt wird. Dann wird das Oxid 2 mit dem Fotolack 3 als Maskierungsschicht anisotrop geätzt, wie in 3 gezeigt ist. In einem abschließenden Schritt wird dann der restliche Fotolack mit einem weiteren Ätzschritt wieder entfernt. Die anisotrope Ätzung der Siliciumdioxidschicht 2 erfolgt dabei so, dass die darunterliegende Schicht die Silicium-Halbleiterscheibe 1 als Ätzstopp verwendet wird. 1 shows the starting point of the method according to the invention, a flat silicon semiconductor wafer 1 , In this silicon wafer 1 device structures (not shown) have been produced by previous process steps, preferably with the aid of the known silicon planar technology. In order to form an electrically conductive connection between these component structures with one another and with external connections, a copper wiring level is produced according to the invention. In a first step, as in 2 shown on the silicon wafer 1 a first layer of insulator 2 , preferably silicon dioxide, applied. The silicon dioxide is preferably produced by thermal oxidation or by deposition from the gas phase, for example as a TEOS oxide deposition. In order to produce the wiring level, a depression in the silicon dioxide layer is made as anisotropically as possible at the location of the desired conductor tracks 2 etched. This process is preferably carried out using the known lithography technology. This is done on the oxide surface 2 a photosensitive photoresist 3 applied, which is exposed with the aid of a mask which contains the structure of the design level of the conductor tracks. Then the photoresist 3 developed, usually the exposed photoresist is removed. Then the oxide 2 with the photoresist 3 etched anisotropically as a masking layer, as in 3 is shown. In a final step, the remaining photoresist is then removed again with a further etching step. The anisotropic etching of the silicon dioxide layer 2 takes place so that the underlying layer is the silicon semiconductor wafer 1 is used as an etch stop.

Nach dem Ausbilden der Leiterbahngräben wird eine konforme Abschaltung einer ersten Barriereschicht 4 vorzugsweise mit Hilfe eines CVD-Verfahrens vorgenommen. Diese Barriereschicht sorgt zuverlässig dafür, dass das anschließend aufgebrachte. Kupfer nicht in die umliegenden Schichten diffundieren kann, bzw. von diesen beeinflusst wird. Als Diffusionsbarriereschicht 4 wird dabei vorzugsweise Titannitrid-, Tantal- oder Tantalnitridschichten mit einer Dicke im Nanometerbereich eingesetzt. Alternativ kann als dielektrische Diffusionsbarriere auch Siliciumnitrid verwendet werden. Anschließend erfolgt das Aufsputtern bzw. die CVD-Abscheidung einer weiteren dünnen Starterschicht 5, die zur Keimbildung der Kupferdepositition dient. 4 zeigt einen Querschnitt durch die Halbleiterscheibe nach diesem Prozessschritt.After the formation of the conductor track trenches, a conformal shutdown of a first barrier layer 4 preferably carried out using a CVD method. This barrier layer reliably ensures that the subsequently applied. Copper cannot diffuse into the surrounding layers or is influenced by them. As a diffusion barrier layer 4 titanium nitride, tantalum or tantalum nitride layers with a thickness in the nanometer range are preferably used. Alterna Silicon nitride can also be used as a dielectric diffusion barrier. A further thin starter layer is then sputtered on or CVD deposited 5 , which serves to nucleate the copper deposit. 4 shows a cross section through the semiconductor wafer after this process step.

Auf der Startschicht 5 erfolgt dann ganzflächig elektrolytisch oder chemisch stromlos eine Kupferabscheidung 6 mit einer Dicke von ca. 1 μm. Dieser Kupferabscheideprozess ist in 5 gezeigt. Im weiteren wird dann die überstehende Kupferschicht 6 vorzugsweise mit Hilfe eines chemisch-mechanischen Polierprozesses wieder bis zur Oberfläche der Gräben entfernt, so dass eine strukturierte Kupfermetallisierung, wie sie in 6 gezeigt ist, entsteht.On the starting shift 5 copper is then electrolytically or chemically electrolessly applied over the entire surface 6 with a thickness of approx. 1 μm. This copper deposition process is in 5 shown. Then the protruding copper layer 6 preferably removed with the help of a chemical-mechanical polishing process up to the surface of the trenches, so that a structured copper metallization as described in 6 is shown arises.

Im nächsten Prozessschritt wird dann eine vollständige Verkapselung der Kupferschicht durch eine zweite Barrierenschicht 7, vorzugsweise Titannitrid, vorgenommen. Die Barrierenschicht 7 wird selektiv auf der Kupferschicht abgeschieden, so dass nur eine Kappe der zweiten Barrierenschicht 7 auf den Kupferleiterbahnen 6 verbleibt. Ein Querschnitt durch die Halbleiterscheibe nach diesem Prozessschritt ist in 7 dargestellt.In the next process step, a complete encapsulation of the copper layer by a second barrier layer 7 , preferably titanium nitride. The barrier layer 7 is selectively deposited on the copper layer so that only one cap of the second barrier layer 7 on the copper conductor tracks 6 remains. A cross section through the semiconductor wafer after this process step is shown in 7 shown.

Die Barrierenschicht 7 wird dann als Ätzmaske zum Wegätzen der verbleibenden Siliciumoxidschicht 2 eingesetzt. Dabei werden die bekannten anisotropen Ätztechniken zum Entfernen von Siliciumdioxid, insbesondere Trockenätz-Technik, wie Plasmaätzen und Ionenstrahlätzen eingesetzt. Als Ätzstopp wird wiederum die unter der Silizium-Oxidschicht 2 liegende Schicht der Silicium-halbleiterscheibe 1 verwendet. Ein Querschnitt durch die Siliciumhalbleiterscheibe nach diesem Ätzschritt ist in 8 gezeigt.The barrier layer 7 is then used as an etching mask for etching away the remaining silicon oxide layer 2 used. The known anisotropic etching techniques for removing silicon dioxide, in particular dry etching techniques such as plasma etching and ion beam etching, are used. The etch stop is again the one under the silicon oxide layer 2 lying layer of the silicon semiconductor wafer 1 used. A cross section through the silicon semiconductor wafer after this etching step is shown in 8th shown.

In einem abschließenden Schritt werden dann die Lücken zwischen den Kupferleiterbahnen 6 mit einer Dielektrikumsschicht 8, vorzugsweise einer HDP (High Density Plasma) -Oxid aufgefüllt. Die Siliciumdioxid-erzeugung erfolgt bei diesem Verfahren plasmaunterstützt, so dass sich ein hochdichtes Siliciumdioxid ausbildet, das vorzugsweise im Kantenbereich aufwächst. Dies hat zur Folge, wie in 9 gezeigt, dass sich die HDP-Oxidschicht 8 über den Leiterbahnen 6 im Kantenbereich schließt, so dass sich Leerräume 9, die Luft enthalten, zwischen den Leiterbahnen 6 bilden. Die Verwendung von HDP-Oxid ermöglicht eine genau definierte Leerraumbildung und somit eine definierte Einstellung des Dielektrizitätswertes in der HDP-Oxid-Schicht 8.In a final step, the gaps between the copper conductor tracks are then 6 with a dielectric layer 8th , preferably an HDP (high density plasma) oxide. In this method, silicon dioxide is generated with the aid of plasma, so that a high-density silicon dioxide is formed, which preferably grows up in the edge region. As a result, as in 9 shown that the HDP oxide layer 8th over the conductor tracks 6 closes in the edge area so that there are empty spaces 9 that contain air between the conductor tracks 6 form. The use of HDP oxide enables a precisely defined void formation and thus a defined setting of the dielectric value in the HDP oxide layer 8th ,

Alternativ zur Verwendung von HDP-Oxid besteht jedoch auch die Möglichkeit, andere dielektrische Isolatormaterialien, die sich durch gute Lückenfülleigenschaften auszeichnen und vorzugsweise im Kantenbereich aufwachsen, einzusetzen. Durch die Erfindung wird erreicht, dass sich im Rahmen der bekannten Damascene-Technik eine Kupferstrukturierung zur Ausbildung einer Kupferverdrahtungsebene vornehmen läßt, wobei zugleich ein Dielektrikum mit verringerter Dielektrizitätszahl durch Verwendung einer Dielektrikumsschicht mit Leerräumen zwischen den Leiterbahnen eingesetzt wird.As an alternative to using HDP oxide but also the possibility other dielectric insulator materials, which are characterized by good gap filling properties distinguish and preferably grow in the edge area, use. By the invention is achieved within the known damascene technique a copper structuring to form a copper wiring level can make, whereby at the same time a dielectric with a reduced dielectric constant due to use a dielectric layer with empty spaces between the conductor tracks is used.

Claims (9)

Verfahren zum Herstellen einer Verdrahtungsebene auf einer Halbleiterscheibe mit den Schritten: a) Bereitstellen einer Halbleiterscheibe; b) Aufbringen einer ersten Isolatorschicht auf der Halbleiterscheibe; c) Strukturieren der ersten Isolatorschicht, um Leiterbahnengräben in der ersten Isolatorschicht auszubilden; d) Abscheiden einer ersten Barrierenschicht; d) Abscheiden einer Startschicht zur Keimbildung für eine Kupferschicht; d) Aufsputtern oder Abscheidung einer Kupferschicht; e) Abpolieren der Kupferschicht bis zur Oberfläche der Leiterbahngräben; f) Abscheiden einer zweiten Barrierenschicht; g) Entfernen der ersten Isolatorschicht zwischen den Kupfer-Leiterbahnen; und h) Auffüllen der freigelegten Bereiche zwischen den Kupfer-Leiterbahnen mit einer zweiten Isolatorschicht, wobei ein Leerraum sich in der zweiten Isolatorschicht in den aufgefüllten Bereichen zwischen den Kupfer-Leiterbahnen ausbildet.Method of making a wiring level on a Semiconductor wafer with the steps: a) Provide one Wafer; b) applying a first insulator layer on the semiconductor wafer; c) structuring the first insulator layer, around Interconnect trenches to form in the first insulator layer; d) separating one first barrier layer; d) depositing a starting layer for Nucleation for one Copper layer; d) sputtering or deposition of a copper layer; e) Polishing the copper layer down to the surface of the conductor track trenches; f) Depositing a second barrier layer; g) removing the first insulator layer between the copper conductor tracks; and H) Fill up the exposed areas between the copper conductor tracks with a second insulator layer, an empty space in the second insulator layer in the filled areas between the copper tracks. Verfahren nach Anspruch 1, wobei der Schritt h) Auffüllen der freigelegten Bereiche zwischen den Kupfer-Leiterbahnen mit einer zweiten Isolatorschicht so erfolgt, dass die zweite Isolatorschicht bevorzugt im Kantenbereich der Kupfer-Leiterbahnen abgeschieden wird.The method of claim 1, wherein step h) replenishing the uncovered areas between the copper tracks with a second insulator layer so that the second insulator layer is preferably deposited in the edge region of the copper conductor tracks. Verfahren nach Anspruch 1 oder 2, wobei die zweite Isolatorschicht aus HDP-Oxid besteht.The method of claim 1 or 2, wherein the second insulator layer consists of HDP oxide. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste Isolatorschicht aus Siliciumdioxid besteht.Method according to one of claims 1 to 3, wherein the first Insulator layer consists of silicon dioxide. Verfahren nach einem der Ansprüche 1 bis 4, wobei der Schritt c) Strukturieren der ersten Isolatorschicht mit Hilfe einer Fotolithografietechnik erfolgt.Method according to one of claims 1 to 4, wherein the step c) Structuring the first insulator layer using a photolithography technique he follows. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Schritt g) Entfernen der ersten Isolatorschicht zwischen den Kupfer-Leiterbahnen mit Hilfe einer Trockenätztechnik erfolgt.Method according to one of claims 1 to 5, wherein the step g) removing the first insulator layer between the copper conductor tracks with the help of a dry etching technique he follows. Halbleiterbauelement mit einer Verdrahtungsebene mit Kupfer-Leiterbahnen auf der ersten Isolatorschicht bestehend aus einer ersten Barrierenschicht, einer Startschicht zur Keimbildung für eine Kupferschicht, einer Kupferschicht und einer zweiten Barrierenschicht, und einer zweiten Isolatorschicht zwischen den Kupfer-Leiterbahnen, wobei ein Leerraum in der zweiten Isolatorschicht in den Bereiche zwischen den Kupfer-Leiterbahnen ausgebildet ist.Semiconductor component with a wiring level with copper conductor tracks on the first insulator layer consisting of a first barrier layer, a starting layer for nucleation for a copper layer, a copper layer and a second barrier layer, and a second insulator layer between the copper conductor tracks, an empty space being formed in the second insulator layer in the regions between the copper conductor tracks. Halbleiterbauelement nach Anspruch 7, wobei die zweite Isolatorschicht aus HDP-Oxid besteht.A semiconductor device according to claim 7, wherein the second insulator layer consists of HDP oxide. Halbleiterbauelement nach Anspruch 7 oder 8, wobei die erste Isolatorschicht aus Siliziumdioxid besteht.A semiconductor device according to claim 7 or 8, wherein the first Insulator layer made of silicon dioxide.
DE10246830A 2002-09-30 2002-10-08 Production of a wiring surface on a semiconductor wafer for producing a circuit board comprises applying an insulating layer on a wafer, structuring to form strip conductor trenches, depositing a barrier layer, and further processing Withdrawn DE10246830A1 (en)

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