DE10246306A1 - Verfahren zum Ausbilden eines schwach leckenden chipintegrierten Kondensators - Google Patents

Verfahren zum Ausbilden eines schwach leckenden chipintegrierten Kondensators

Info

Publication number
DE10246306A1
DE10246306A1 DE10246306A DE10246306A DE10246306A1 DE 10246306 A1 DE10246306 A1 DE 10246306A1 DE 10246306 A DE10246306 A DE 10246306A DE 10246306 A DE10246306 A DE 10246306A DE 10246306 A1 DE10246306 A1 DE 10246306A1
Authority
DE
Germany
Prior art keywords
nitriding
forming
trench
nitride
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10246306A
Other languages
English (en)
Other versions
DE10246306B4 (de
Inventor
Michael Chudzik
Oleg Gluschenkov
Rajarao Jammy
Uwe Schroeder
Helmut Tews
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
International Business Machines Corp
Original Assignee
Infineon Technologies AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, International Business Machines Corp filed Critical Infineon Technologies AG
Publication of DE10246306A1 publication Critical patent/DE10246306A1/de
Application granted granted Critical
Publication of DE10246306B4 publication Critical patent/DE10246306B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Abstract

Ein verbesserter Kondensator wird durch einen Prozeß ausgebildet, bei dem eine verbesserte Knotendielektrikumsschicht mit einer verbesserten Dielektrizitätskonstante ausgebildet wird, indem während der Ausbildung der Knotendielektrikumsschicht ein FRE-RTO-Schritt (Free Radical Enhanced Rapid Thermal Oxidation) ausgeführt wird. Durch die Verwendung eines FRE-RTO-Schritts anstelle des herkömmlichen Ofenoxidationsschritts erhält man ein reineres Oxid mit einer höheren Dielektrizitätskonstante und einer höheren Kapazität. Weitere spezifische Ausführungsformen der Erfindung beinhalten eine verbesserte Knotendielektrikumsschicht durch eine oder mehrere zusätzliche Nitrierungsschritte, entweder durch RPN (Remote Plasma Nitridation), RTN (Rapid Thermal Nitridation), DPN (Decoupled Plasma Nitridation) oder ein anderes Nitrierungsverfahren; selektive Oxidation; Verwendung einer Metallschicht anstelle einer SiN-Schicht als der dielektrischen Basis und selektive Oxidation der Metallschicht.

Description

    HINTERGRUND DER ERFINDUNG 1. Erfindungsgebiet
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Kondensatoren für integrierte Schaltungen und insbesondere die Herstellung von chipintegrierten Kondensatoren.
    • 2. Allgemeiner Stand der Technik
  • Die Notwendigkeit, bei der Produktion von Halbleiterbauelementen hinsichtlich der Kosten und Leistung wettbewerbsfähig zu bleiben, hat bei integrierten Schaltungen zu ständig steigender Bauelementdichte geführt. Zur Erleichterung der Erhöhung der Bauelementdichte werden ständig neue Technologien benötigt, damit die Strukturmerkmalgröße dieser Halbleiterbauelemente ohne Verlust an Bauelementleistung reduziert werden kann.
  • Der Drang nach ständig zunehmenden Bauelementdichten ist auf dem Markt der dynamischen Direktzugriffsspeicher (DRAM) besonders stark. Ein besonderer Problembereich beim DRAM-Design ist der Speicherkondensator, mit dem jede Speicherzelle gespeichert wird. Die Dichte von DRAM-Designs wird zu einem großen Grad durch die Strukturmerkmalgröße des Speicherkondensators begrenzt.
  • Eine in einem Speicherkondensator gespeicherte Ladung ist einem Kriechstrom unterworfen, weshalb der DRAM periodisch aufgefrischt werden muß. Die zwischen den Auffrischungen gestattete Zeit ohne übermäßigen Kriechstrom ist die "Datenhaltezeit", die durch das Ausmaß der zu Beginn des Speicherzyklus gespeicherten Ladung und die Größe des Kriechstroms durch die verschiedenen Arten von Ableitungsmechanismen bestimmt wird. Viele Bemühungen werden darauf verwandt, die Ableitungsmechanismen zu minimieren, damit die zwischen Auffrischungszyklen zulässige Zeit verlängert wird.
  • Zur Erleichterung des Schrumpfens der Kondensatorstrukturmerkmalgröße bei gleichzeitiger Aufrechterhaltung ausreichender Kapazität werden verschiedene Verfahren verwendet. So sind beispielsweise über den Übertragungsbauelementen gestapelte Kondensatoren angeordnet worden. Bei diesem Ansatz ergeben sich leider Schwierigkeiten bei der Topographie und beim Anschluß der Kondensatoren.
  • Ein weiterer Ansatz besteht in der Verwendung von Grabenkondensatoren als Speicherkondensatoren. Grabenkondensatoren erweitern den Speicherknoten in das Substrat, damit die Kapazität ohne Vergrößerung der auf dem Substrat verwendeten Fläche vergrößert wird. Beim Grabenkondensatordesign wird herkömmlicherweise als Gegenelektrode ein gut leitendes einkristallines Siliciumsubstrat und als Speicherelektrode des Kondensators in einem tiefen Graben ein gut leitendes polykristallines Silicium verwendet. Grabenkondensatoren gestatten durch die Erweiterung des Kondensators in der vertikalen Dimension die Verringerung der Kondensatorstrukturmerkmalgröße ohne Reduzierung der resultierenden Kapazität. Die Kapazität für einen Grabenkondensator wird durch folgenden Gleichung beschrieben.
  • Wobei C die Kapazität, K die Dielektrizitätskonstante der Knotendielektrikumsschicht, Atrench die Seitenwandfläche des Grabens und Tfilm die Dicke des Knotendielektrikumfilms ist. Wie durch die obigen Gleichung beschrieben wird, ist die Kapazität eines Grabenkondensators eine lineare Funktion der Seitenwandfläche des Grabens und der Dielektrizitätskonstante der Knotendielektrikumsschicht und eine inverse Funktion der Dicke des Dielektrikumfilms.
  • Traditionellerweise ist die Kapazität bei abnehmender Grabenfläche durch Verringerung der Dicke des Dielektrikumfilms aufrechterhalten worden. Wegen der Kriechströme durch den Dielektrikumsfilm nähert man sich jedoch einer fundamentalen Dickegrenze, wenn er dünner gemacht wird. Die Kriechströme durch das Knotendielektrikum müssen so gering sein, daß die gespeicherte Ladung, die entweder einen Bitzustand "1" oder "0" bezeichnet, so lange verbleibt, daß sie zu einem späteren Zeitpunkt erfaßt werden kann. Die Tunnelströme hängen exponentiell von der Dicke der Knotendielektrikumsschicht und der Barrierenhöhe zwischen dem Elektrodenmaterial und der Knotendielektrikumsschicht ab. Durch Verdünnen der Knotendielektrikumsschicht wird ein exponentieller Anstieg des Kriechstroms bewirkt, wodurch das Ausmaß, wie das Knotendielektrikum verdünnt werden kann, begrenzt wird. Die Kondensatorleistung wird deshalb als eine Kapazität bei einer spezifizierten Ableitung oder ein Kriechstrom bei einer spezifizierten Kapazität definiert. Je höher die Kapazität bei einem spezifizierten Kriechstrom, umso höher ist die Leistung des Kondensators. Analog ist die Leistung des Kondensators umso höher, je geringer der Kriechstrom bei einer spezifizierten Leistung ist.
  • Bei fortgeschrittenen Feldeffekttransistoren (FET) werden oftmals Metall-Isolator-Halbleiter-(MIS)- Strukturen eingesetzt. Sie sind auch im. Kapazitäts- und Ableitungsbereich optimiert worden. Die Technik der Herstellung kurzkanäliger FETs lehrt, daß die Isolatorschicht in einer MIS-Struktur zur Unterdrückung von Kurzkanaleffekten und Erhöhung der Leistung des Transistors ultradünn sein sollte (unter 20 Å für die Stromerzeugung von Hochleistungs-MOSFETs).
  • Die Dicke eines Gateisolators wird üblicherweise als äquivalente Siliciumoxiddicke (EOT = equivalent silicon oxide thickness) gemessen. Die EOT des Dielektrikums ist einfach ein Maß für seine Kapazität pro Flächeneinheit. Wenn Siliciumoxid als das Dielektrikum eines Kondensators verwendet wird, ist seine EOT nahe seiner physischen Dicke. Vorn Standpunkt fortgeschrittener MIS-FET-Transistoren aus gesehen, ist es dementsprechend wünschenswert, einen Gateisolator mit einer EOT von unter 20 Å zu haben. Ein fundamentaler Parameter, der die physische Dicke eines Gateisolators und folglich seine EOT begrenzt, ist der Kriechstrom durch ein dünnes Dielektrikum.
  • Hochleistungs-FETs in Logikschaltungen erfordern einen Gatekriechstrom unter 1-10 A/cm2. Gateisolatoren werden entsprechend teilweise auf der Basis ihrer EOTs und eines Kriechstroms unter 1-10 A/cm2 ausgewählt. Ein Gütefaktor für einen Gateisolator beinhaltet Langzeitzuverlässigkeitsparameter, die Grenzflächenhaftstellendichte und die feste bewegliche Ladung.
  • Hochleistungskondensatoren weisen im Gegensatz einen völlig anderen Satz von Parametern auf, obwohl einige von ihnen MIS-Strukturen sind. Bei einem typischen DRAM-Kondensator sollte, damit die gespeicherte Ladung mehrere Millisekunden lang beibehalten wird, der Kriechstrom unter 10-7 A/cm2 liegen. Kondensatoren sind außerdem für die Grenzflächenladungsdichte unempfindlich. Dadurch kann in einem Kondensator eine große Vielfalt von Dielektrikumsmaterialien verwendet werden, die sich aufgrund der Dichte der Grenzflächenhaftstellen nicht für Gateisolatoren eignen. Die vorliegende Offenlegung hinsichtlich chipintegrierter Kondensatoren unterscheidet sich dementsprechend von der Technik der Dünngateisolatoren aufgrund der anderen Anforderung an den zulässigen Kriechstrom:
    Ileakage < 10-4 A/cm2.
  • Somit besteht ein fortlaufender Bedarf an verbesserten Speicherkondensatordesigns und verbesserten Verfahren für die Herstellung von chipintegrierten Kondensatoren, damit trotz fortgesetzter Reduktionen der Kondensatorfläche und minimaler Knotendielektrikumsschichtdicke die Kenngrenzen der Kapazitätswerte beibehalten werden können.
    • KURZE DARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung liefert eine verbesserte Knotendielektrikumsschicht für einen chipintegrierten Kondensator und ein Verfahren zum Herstellen der Schicht, das seine Leistung verbessert. Insbesondere beinhaltet die vorliegende Erfindung einen FRE-RTO- Schritt (Free Radical Enhanced Rapid Thermal Oxidation) unter gleichzeitiger Ausbildung der Knotendielektrikumsschicht eines chipintegrierten Kondensators anstatt eines Ofenoxidationsschritts zum Herstellen eines saubereren Oxids als das Ofenoxid. Das durch den FRE-RTO-Schritt ausgebildete sauberere Oxid führt zu einer höherenergetischen Barriere zwischen den Elektroden und der Knotendielektrikumsschicht, was zu einer geringeren Ableitung und einer höheren Leistung führt. Zu weiteren spezifischen Ausführungsformen der Erfindung zählen: ein Schritt der LPCVD (Low Pressure Chemical Vapor Deposition) von SiN; ein Nitrierungsschritt, der entweder durch RPN (Remote Plasma Nitridation), RTN (Rapid Thermal Nitridation), DPN (Decoupled Plasma Nitridation) oder ein anderes Nitrierungsverfahren erfolgt; selektive Oxidation, Abscheiden einer Metallschicht und selektive Oxidation der Metallschicht. Durch Kombinationen aus diesen unterschiedlichen Prozeßschritten des Ausbildens einer Knotendielektrikumsschicht wird die Schichtqualität und somit die Leistung der Knotendielektrikumsschicht verbessert. Die verbesserte Dielektrikumsschicht vergrößert dadurch die Kapazität des chipintegrierten Kondensators ohne erhebliche Vergrößerung des Kriechstroms. Durch die verbesserte Dielektrikumsschicht wird alternativ die Ableitung ohne eine Verringerung der Kapazität reduziert.
  • Die obigen und weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden eingehenderen Beschreibung von Ausführungsformen der Erfindung, wie sie in den beiliegenden Zeichnungen dargestellt sind.
    • Kurze Beschreibung der Zeichnungen
  • Die Fig. 1 und 2 sind Querschnittsansichten eines Tiefgrabenkondensators bei verschiedenen Stadien des Herstellungsprozesses, wobei der Tiefgrabenkondensator eine gemäß einer Ausführungsform der vorliegenden Erfindung konfigurierte Knotendielektrikumsschicht aufweist.
  • Fig. 3 veranschaulicht ein Bauelement mit einem Tiefgrabenkondensator mit einer gemäß einer Ausführungsform der vorliegenden Erfindung konfigurierten Knotendielektrikumsschicht und
  • Fig. 4 ist eine graphische Darstellung des Kriechstroms als Funktion der äquivalenten Oxiddicke, die Trendlinien für drei getestete Kondensatortypen zeigt.
    • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Hier beschriebene Ausführungsformen der vorliegenden Erfindung beziehen sich, wie oben erörtert, auf chipintegrierte Kondensatoren und die Verwendung einer verbesserten Knotendielektrikumsschicht mit erhöhter Leistung. Für den Durchschnittsfachmann ist jedoch klar, daß sich die hier beschriebenen Verfahren auch auf andere chipintegrierte Kondensatoren anwenden lassen, beispielsweise etwa gestapelte Kondensatoren und in Hochfrequenzschaltungen (HF-Schaltungen) verwendete Kondensatoren.
  • Obgleich die vorliegende Erfindung ohne weiteres auf eine Vielfalt von Verfahren zur Herstellung eines chipintegrierten Kondensators angepaßt werden kann, ist unter Bezugnahme auf Fig. 1 das folgende ein Beispiel für ein Herstellungsverfahren. Es ist zu verstehen, daß die Erfindung nicht auf die in den Zeichnungen dargestellten spezifischen Strukturen oder die hierin detaillierten spezifischen Schritte beschränkt ist. Wenngleich die Zeichnungen einen flaschenförmigen Graben zeigen, kann die Erfindung mit Kondensatoren anderer Formen und unter Einsatz alternativer Hohlraumausbildungstechniken ausgeübt werden. Es ist außerdem zu verstehen, daß die Erfindung nicht auf die Verwendung des Typs von Elektrodenmaterial (z. B. dotierter Halbleiter, Metall usw.) und auf einen spezifischen Dotierstofftyp beschränkt ist, vorausgesetzt, die für die verschiedenen Komponenten ausgewählten Dotierstofftypen stimmen mit dem beabsichtigen elektrischen Betrieb des Bauelements überein.
  • Fig. 1 ist ein Diagramm eines flaschenförmigen Tiefgrabenkondensators in einem Stadium während der Herstellung des Grabenkondensators gemäß den Ausführungsformen der vorliegenden Erfindung. Wie für den Durchschnittsfachmann aus der vorliegenden Offenbarung klar ist, kann mit der vorliegenden Erfindung die Knotendielektrikumsschicht von Kondensatoren in Verbindung mit einer Vielfalt von Herstellungsprozessen verbessert werden. Bei den erörterten Ausführungsformen beginnen die Verfahren der vorliegenden Erfindung mit traditionellen Kondensatorausbildungstechniken. Die Ausführungsformen der hier beschriebenen Verfahren beginnen jeweils mit der Ausbildung eines leicht dotierten Gebiets 10 in einem Halbleitersubstrat 12. Das Halbleitersubstrat 12 kann aus einem beliebigen herkömmlichen halbleitenden Material hergestellt werden, wozu unter anderem zählen: Si, Ge, GaP, InAs, InP, SiGe, GaAs oder andere III/V- Verbindungen. Für die beispielhaften Zwecke der vorliegenden Offenbarung handelt es sich bei dem Halbleitersubstrat 12 der vorliegenden Beispiele um ein Siliciumsubstrat 12.
  • Die Paddielektrikumsschicht 14 (die in der Regel eine Siliciumnitridschicht enthält) kann auf dem Siliciumsubstrat 12 ausgebildet sein. Ein Grabenmuster 16 mit schmalen oberen Gebieten kann in die Paddielektrikumsschichten 16 und tiefe Gräben mit breiten unteren Gebieten können in das Siliciumsubstrat 12 geätzt sein. Die hier beschriebenen Verfahren sind jedoch nicht auf flaschenförmige Kondensatorstrukturen beschränkt. Ein Oxidkragen 18 kann im schmalen oberen Gebiet des Grabens durch lokale Oxidation von Silicium (LOCOS) oder eine der vielen verfügbaren Techniken ausgebildet sein. Beim breiten unteren Gebiet des Grabens kann eine vergrabene Platte 20 als eine Ausdiffundierung aus dem Graben 16 ausgebildet sein, wobei der Oxidkragen 18 als Maske dient. Diese Schritte können unter Verwendung beliebiger der verfügbaren Techniken erfolgen. Es kann in einigen Fällen auch wünschenswert sein, zwischen dem Halbleitersubstrat 12 und dem Paddielektrikum 14 eine nicht gezeigte dünne Oxidschicht auszubilden.
  • Die in Fig. 1 gezeigte anfängliche flaschenförmige Struktur kann unter Verwendung herkömmlicher Techniken hergestellt werden, die dem Durchschnittsfachmann wohlbekannt sind. So kann beispielsweise die flaschenförmige Struktur unter Verwendung der Prozesse hergestellt werden, die in den US-Patenten Nr. 4,649,625 an Lu, 5,658,816 an Rajeevakumar, 5,692,281 an Rajeevakumar und 6,194,755 B1 an Gambino et al. offenbart sind, deren Offenbarungen durch Bezugnahme hier aufgenommen sind. Die vergrabene Platte kann durch eine beliebige herkömmliche Technik des Diffundierens des Dotierstoffs vom geeigneten Leitfähigkeitstyp durch die Grabenwand ausgebildet werden. Siehe beispielsweise die Technik, die im US- Patent Nr. 5,395,786 an Hsu et al. offenbart ist, deren Offenbarung durch Bezugnahme hier aufgenommen ist.
  • Eine Knotendielektrikumsschicht 22 kann über der vergrabenen Platte 20 im Graben ausgebildet sein. Bei einem herkömmlichen Prozeß wird eine Knotendielektrikumsschicht gemäß dem folgenden Prozeß ausgebildet: Zuerst wird zum Nitrieren der Si- Seitenwände des Grabens der Graben mit Ammoniakgas behandelt, zweitens wird zur Erzeugung einer qualitativ hochwertigen stöchiometrischen SiN-Schicht (Dielektrizitätskonstante von etwa 7,5) über den nitrierten Seitenwänden eine LPCVD von SiN vorgenommen und drittens erfolgt ein Naßoxidprozeß in einem Ofen, bei dem der Wafer mit Wasserdampf mit einer hohen Temperatur behandelt wird, um die Deckschicht von SiN wieder zu oxidieren. Der dritte Schritt, der die Deckschicht von SiN in einem Ofen wieder oxidiert, wandelt 18-20 Å von SiN in SiO2 mittlerer Qualität um. Die SiO2-Schicht wirkt wie eine Ableitungsbarriere, um die Ableitung von tunnelnden Elektronen zu reduzieren. Durch das SiO2 wird jedoch die Effektivität des Gesamtdielektrikums reduziert, da es eine geringere Dielektrizitätskonstante aufweist.
  • Gemäß einer ersten Ausführungsform der vorliegenden Erfindung wird die Knotendielektrikumsschicht auf einer Halbleiteroberfläche ausgebildet, indem die Si- Seitenwand des Grabens durch Behandeln mit Ammoniakgas (z. B. NH3-Trocknen über 10-30 min bei 800-1100°C oder insbesondere 10-30 min bei 950°C) oder durch eine andere in der Technik bekannte Methode nitriert wird. Als nächstes wird die nitrierte Si-Seitenwand durch FRE-RTO oxidiert, um einen Teil des SiN in der Seitenwand in SiO2 umzuwandeln. Die FRE-RTO wird durchgeführt, indem man O2 und H2 in ein einzelnes Waferwerkzeug strömen läßt, das bei erhöhten Temperaturen arbeitet (z. B. 900-1100°C oder insbesondere 1050°C). Das O2 und H2 reagieren im Volumen des Gases und auf dem heißen Wafer unter Entstehung von H2O und atomarem Sauerstoff, mit dem die nitrierte Si- Seitenwand oxidiert wird. Je nach der gewünschten Dicke des oxidierten Teils der nitrierten Si-Seitenwand können die Reaktionszeiten zwischen 2-300 s und die Reaktionstemperaturen zwischen 600-1200°C variieren. Dieses spezifische Verfahren zum Erzeugen von FRE-RTO ist in der Technik auch als ISSG-Technik (In-Situ Steam Generation) bekannt. Die FRE-Oxidierung kann auch vorgenommen werden, indem man sauerstoffhaltige Moleküle (z. O2, H2, N2O, NO, O3) durch eine Form hochenergetischer Anregung (z. B. Plasma, UV-Licht usw.) strömen läßt. Diese Anregung bricht die Moleküle auf, wodurch man eine von null verschiedene Konzentration atomaren Sauerstoffs erhält.
  • Indem das SiO2 durch FRE-RTO anstatt durch Naßoxid in einem Ofen erzeugt wird, erhält man einen qualitativ höherwertigen Film. Die Qualität des Films steht zu dem Umfang der Ableitung durch den Film in Beziehung, der mit dem Bandabstand des Films in Beziehung steht, wobei dieser wiederum mit der Stöchiometrie in Beziehung steht. Eine geringere Ableitung durch den Film weist auf einen reineren Film hin. Gemäß besonderen Ausführungsformen der Erfindung liegt die Ableitung unter 10-8 A/cm2. Durch FRE-RTO kann ein dünnerer Film ohne höhere Ableitung hergestellt werden, was höhere Bauelementdichten auf einem Halbleitersubstrat ohne reduzierte Leistung ermöglicht. Wenngleich für die Dicken der SiN-Schicht oder der SiO2-Schicht für Grabenkondensatoren keine spezifische Anforderung existiert, wird eine Knotendielektrikumsschicht herkömmlicher Weise mit einer Dicke zwischen 30-60 Å und bei einer besonderen Ausführungsform der Erfindung mit einer Dicke zwischen 36-40 Å ausgebildet. Gemäß der ersten Ausführungsform der Erfindung kann somit eine Knotendielektrikumsschicht ausgebildet werden durch: 1) Nitrieren der Si-Seitenwand und 2) Oxidieren der nitrierten Seitenwand des Grabens durch FRE-RTO.
  • Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird zusätzlich zum Verfahren der ersten Ausführungsform vor der FRE-RTO SiN in der nitrierten Si-Seitenwand des Grabens durch LPCVD abgeschieden. Durch die Abscheidung von SiN an der Grabenseitenwand wird die Stöchiometrie der SiN-Schicht verbessert und etwaige Lücken oder Defekte in der nitrierten Si- Seitenwand des Grabens gefüllt. Die LPCVD von SiN auf der nitrierten Seitenwand erzeugt eine sehr stöchiometrische, qualitativ hochwertige SiN-Schicht mit einer hohen Dielektrizitätskonstante. Gemäß der zweiten Ausführungsform der Erfindung kann somit eine Knotendielektrikumsschicht ausgebildet werden durch 1) Nitrieren der Si-Seitenwand; 2) Abscheiden von SiN auf der Seitenwand durch LPCVD und 3) Oxidieren des SiN auf der Seitenwand des Grabens durch FRE-RTO.
  • Gemäß einer dritten Ausführungsform der vorliegenden Erfindung kann zusätzlich zum Verfahren der zweiten Ausführungsform die Seitenwand des Grabens, nachdem sie durch FRE-RTO oxidiert worden ist, nitriert werden. Wenngleich die Nitrierung durch einen beliebigen, in der Technik bekannten Nitrierungsprozeß erfolgen kann, wird die Seitenwand bei einer besonderen Ausführungsform durch mindestens einen von RPN, RTN und DPN nitriert. Bei RPN und DPN wird der Graben mit atomarem Stickstoff behandelt, und zwar in einem Plasmaprozeß, der die N-Atome voneinander trennt und sie sehr reaktiv macht. Herkömmliche RPN-Prozesse laufen bei Temperaturen zwischen 500-900°C und bei einer Ausführungsform bei 550°C ab, und zwar je nach der gewünschten Dicke des nitrierten Teils 30-240 Sekunden lang. DPN-Prozesse laufen herkömmlicherweise bei Temperaturen zwischen 60-300°C und bei einer Ausführungsform bei etwa 100°C ab, und zwar je nach der gewünschten Dicke des nitrierten Teils 30-240 Sekunden lang. Der Durchschnittsfachmann kann für eine gewünschte Dicke ohne weiteres die entsprechende Temperatur und Dauer bestimmen. Beim RTN-Prozeß wird zum Nitrieren der oxidierten Schicht Ammoniakgas verwendet. Die RTN-Prozesse laufen herkömmlicherweise 5-60 Sekunden lang bei höheren Temperaturen (850-1150°C) ab, obwohl längere Zeiten in Betracht gezogen werden. Dieser Prozeß kann außerdem unter Verwendung eines einzelnen Waferwerkzeugs ausgeführt werden, obwohl er nicht darauf beschränkt ist. Um das Tunneln von Elektronen zu reduzieren, ist das Vorliegen von SiO2 erwünscht. Durch das SiO2 wird jedoch die gesamte dielektrische Effektivität des Knotendielektrikums wegen dessen niedrigerer Dielektrizitätskonstante reduziert. Durch Nitrieren der oxidierten Schicht wird die Stöchiometrie der Knotendielektrikumsschicht und die Dielektrizitätskonstante der Schicht verbessert, wodurch die Knotenzuverlässigkeit verbessert wird.
  • Gemäß der dritten Ausführungsform kann somit eine Knotendielektrikumsschicht ausgebildet werden durch: 1) Nitrieren der Si-Seitenwand; 2) Abscheiden von SiN auf der Seitenwand durch LPCVD; 3) Oxidieren des SiN auf der Seitenwand des Grabens durch FRE-RTO und 4) Nitrieren der oxidierten Seitenwand des Grabens. Weil die FRE-RTO und die Seitenwandnitrierung die Kapazität effektiv verbessert und die Ableitung effektiv reduziert, ist möglicherweise die LPCVD von SiN auf der Seitenwand nicht erforderlich. Wenn die LPCVD von SiN eliminiert wird, reduziert dies außerdem die Dicke des dielektrischen Films. Dementsprechend bildet eine besondere Ausführungsform der Erfindung eine Knotennitridschicht durch: 1) Nitrieren der Si- Seitenwand; 2) Oxidieren des SiN auf der Seitenwand des Grabens durch FRE-RTO und 3) Nitrieren der oxidierten Seitenwand des Grabens.
  • Die vierte Ausführungsform der vorliegenden Erfindung ähnelt der dritten Ausführungsform der Erfindung, doch wird die zusätzliche Nitrierung der Grabenseitenwand vor der FRE-RTO der Grabenseitenwand vorgenommen. Gemäß der vierten Ausführungsform wird die Seitenwand nach ihrer anfänglichen Nitrierung, wie etwa durch Ammoniakgas, und dem Abscheiden von SiN wie etwa durch LPCVD, wieder vor dem Oxidieren der Seitenwand durch FRE-RTO nitriert. Indem nach der SiN-Abscheidung eine zusätzliche Nitrierung auf der Seitenwand vorgenommen wird, kann die Dielektrikumsschicht weiter mit N verdichtet werden, um eine qualitativ hochwertige Schicht mit ausreichenden Mengen an N sicherzustellen. Die weitere, mit N verdichtete Dielektrikumsschicht behält eine höhere Dielektrizitätskonstante, eine größere Stöchiometrie und weniger Defekte bei. Wie bei der dritten Ausführungsform kann bei einer bestimmten Ausführungsform, während der zusätzliche Nitrierungsschritt durch einen beliebigen, in der Technik bekannten Nitrierungsprozeß vorgenommen werden kann, durch mindestens einen von RPN, RTN und DPN vorgenommen werden.
  • Die Knotendielektrikumsschicht der vierten Ausführungsform kann somit ausgebildet werden durch: 1) Nitrieren der Si-Seitenwand; 2) Abscheiden von SiN auf der Seitenwand durch LPCVD; 3) Nitrieren der oxidierten Seitenwand des Grabens und 4) Oxidieren des SiN auf der Seitenwand des Grabens durch FRE-RTO. Weil die Schritte der FRE-RTO und des Nitrierens der oxidierten Schicht die Kapazität des Grabenkondensators effektiv verbessern und die Ableitung effektiv reduzieren, ist analog zur dritten Ausführungsform die LPCVD von SiN an der Seitenwand möglicherweise nicht erforderlich. Die Knotendielektrikumsschicht kann somit alternativ ausgebildet werden durch: 1) Nitrieren der Si- Seitenwand; 2) Nitrieren der nitrierten Seitenwand des Grabens und 3) Oxidieren des SiN auf der Seitenwand des Grabens durch FRE-RTO.
  • Die fünfte Ausführungsform der Erfindung unterscheidet sich von vorausgegangenen Ausführungsformen dadurch, daß anstelle des Nitrierens der Si-Seitenwand, um eine Basisschicht des Knotendielektrikums zu erzeugen, oder wahlweise zusätzlich zum Nitrieren der Si-Seitenwand eine Metallschicht vor dem Oxidationsschritt auf der Seitenwand abgeschieden wird. Eine Metallschicht kann durch CVD (Chemical Vapor Deposition) oder ALD (Atomic Layer Deposition) auf der Seitenwand abgeschieden werden. Die Dicke der Schicht hängt von der gewünschten Dicke für den Knoten ab. Bei einer Ausführungsform liegt die Dicke eines Knotens zwischen 30-100 Å.
  • Durch FRE-RTO der Metallschicht wird eine qualitativ hochwertige Metalloxidschicht erzeugt. Durch die Verwendung einer Metallschicht im Knotendielektrikum steigt die Gesamtdielektrizitätskonstante der Knotendielektrikumsschicht. Beim Auswählen eines geeigneten Metalls für die Abscheidung wählt eine Ausführungsform der Erfindung ein Metall aus, das nach Oxidierung ein Oxid mit einer hohen Dielektrizitätskonstante bildet. Eine Dielektrizitätskonstante wird dann als hoch angesehen, wenn sie 7 oder höher liegt, wie etwa Al2O3 oder ein beliebiges Metalloxid, das eine höhere Dielektrizitätskonstante als Si3N4 aufweist. Bei einer besonderen Ausführungsform der Erfindung wird ein Metall verwendet, das ein Oxid mit einer Dielektrizitätskonstante von bis 300 oder darüber erzeugt, wie etwa TiO2 und WO3. Einige Metalloxide kristallisieren bei niedrigeren Temperaturen als dies durch das thermische Budget des DRAM- Herstellungsprozesses diktiert wird, weshalb sie unter von der Korngrenze induzierten Kriechströmen leiden und gleichzeitig hohe Dielektrizitätskonstanten aufrechterhalten. Durch Nitrierung der Si-Seitenwand vor der Abscheidung der Metallschicht können die Kriechströme durch Ausbilden einer thermisch stabilen amorphen Grenzfläche reduziert werden. Indem das Metall unter Verwendung eines FRE-RTO-Schritts oxidiert wird, erfolgt die Oxidierung des Metalls sehr gesteuert und gleichförmig bei relativ niedrigen Temperaturen. Durch die resultierende Oxidschicht wird die Gesamtableitung durch die Knotendielektrikumsschicht wesentlich reduziert.
  • Gemäß dieser fünften Ausführungsform kann somit eine Knotendielektrikumsschicht ausgebildet werden durch: 1) wahlweises Nitrieren der Si-Seitenwand.; 2) Abscheiden einer Metallschicht auf der Seitenwand; 3) Oxidieren der Metallschicht durch FRE-RTO und 4) wahlweises Nitrieren der oxidierten Seitenwand des Grabens. Es sollte dem Durchschnittsfachmann klar sein, daß die Metallschicht, wenn sie durch FRE-RTO oxidiert wird, vollständig oder nur teilweise oxidiert werden kann. Wenn ein Prozeß zum teilweisen Oxidieren nur eines oberen Teils des Metalls verwendet wird, bleibt sogar in einem starken elektrischen Feld ein großer Vorrat von Elektronen oder Trägern zurück. Durch den Überschuß an Trägern kommt es somit zu einer Vergrößerung der Kapazität und dadurch zu einer reduzierten oder eliminierten Verarmungsschicht, im Gegensatz zu gewöhnlichem dotiertem Si.
  • Nunmehr wird unter Bezugnahme auf Fig. 2, nachdem die Knotendielektrikumsschicht 22 gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist, der Rest des Kondensators entsprechend herkömmlicher Kondensatorausbildungstechniken ausgebildet, wie etwa denjenigen, die in dem zuvor offenbarten Patent beschrieben werden, das durch Bezugnahme hier aufgenommen ist. Der Graben 16 wird herkömmlich auf geeignete Weise mit einer Schicht 24 aus Polysilicium oder dotiertem Polysilicium beschichtet, wie etwa durch LPCVD unter Verwendung von SiH4 und AsH3 als Reaktanden bei einer Temperatur, die das thermische Budget nicht stört (z. B. bevorzugt zwischen 500 und 600°C).
  • Der Grabenkondensator der oben beschriebenen Erfindung kann durch die Verwendung eines Substratplattengraben- Designs weiter verfeinert werden. Unter Bezugnahme auf Fig. 3 wird dort eine schematische Querschnittsansicht der grundlegenden Vergrabene-Platte-Graben-DRAM-Zelle 30 gezeigt. Die Zelle enthält ein Substrat 32 aus einem Halbleiter vom P-Typ. Eine P-Mulde 34 ist über einer N- Mulde 36 ausgebildet. An der oberen Oberfläche der P- Mulde 34 ist eine Übertragungseinrichtung 38 ausgebildet, die ein Steuergate 40 enthält, das auf eine Wortzugriffsleitung der DRAM-Array-Hilfsschaltungen (nicht gezeigt) reagiert. Die Übertragungseinrichtung 38 koppelt Daten zwischen dem diffundierten N+-Bitleitungsgebiet 42 und dem diffundierten N+-Gebiet 44 durch das in der P-Mulde 34 ausgebildete Kanalgebiet. Im Substrat 30 ist ein tiefer Graben 46 ausgebildet. Um den tiefen Graben 46 herum ist eine vergrabene Platte 48 ausgebildet, die als Kondensatorgegenelektrode dient und mit den vergrabenen Platten anderer Zellen durch die N-Mulde 36 verbunden ist. Im tiefen Graben 46 kann ein Kondensatorspeicherknoten ausgebildet sein, der aus einer Polysiliciumelektrode 50 vom N+-Typ besteht, die durch eine gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildete dünne Dielektrikumsschicht 52 vom Substrat 30 getrennt ist. Das N+-Gebiet 44 und der Polysiliciumspeicherknoten 50 sind durch eine vergrabene Brücke 54 verbunden. An der Oberseite des Speichergrabens 46 befindet sich ein dicker Isolierkragen 56, der dazu dient, eine vertikale Ableitung zu verhindern. Das STI-Gebiet 58 dient dazu, diese Zelle 30 von anderen im Array zu trennen.
  • Es ist dem Durchschnittsfachmann somit klar, daß die vorliegende Erfindung ein Verfahren zum Ausbilden eines verbesserten Kondensators liefert. Bei einer Ausführungsform der Erfindung enthält der Kondensator einen dünnen Siliciumnitrid-Siliciumoxid-(NO)-Stapel, bei dem die Oxidschicht durch die thermische Oxidierung des Siliciumnitridfilms mit einem Niedertemperatur-FRE- RTO-Verfahren hergestellt wird. Die Oxidationsbedingungen sind so zugeschnitten, daß die Kondensatorleistung im niedrigen Ableitungsregime (Ileakage < 10-4 A/cm2) verbessert werden. Die höhere Leistung des Kondensators bedeutet einen höheren Kapazitätswert (niedrigerer Wert von EOT) beim gleichen Kriechstrom. Dies führt alternativ zu einem niedrigeren Ableitungswert beim gleichen EOT-Wert.
  • Unter Verwendung dieses Standards zum Auswerten der Leistung von Kondensatoren mit durch eine Vielfalt von Verfahren ausgebildeten Dielektrikumsschichten wurden Versuche hinsichtlich des Kriechstroms als Funktion des EOT-Werts von mehreren Kondensatoren durchgeführt. Die Versuche wurden durchgeführt, um die Leistung eines Niedertemperatur-NO-Kondensators auf FRE-RTO-Basis im Vergleich zu einem standardmäßigen NO-Kondensator auf Trocken-/Naßbasis zu bestimmen. Beim Versuch wurde eine quadratische Testmikrostruktur mit einer Fläche von 10-4 cm2 verwendet. Die Mikrostruktur war mit einem dicken Feldoxid von anderen Mikrostrukturen getrennt. Ein leitendes Siliciumsubstrat diente als die erste Elektrode. Die Dielektrikumsschicht wurde auf dem Siliciumsubstrat ausgebildet. Danach wurde eine leitende Schicht entweder aus einem hochdotierten Polysilicium oder Metall über den ganzen Substrat abgeschieden. Mit einer zusätzlichen Maske wurde die obere Schicht des Metalls strukturiert. Der Testkondensator wies ebenfalls eine Fläche von 10-4 cm2 auf. Sowohl die Parameterkapazität als Funktion der Spannung (C-U) als auch Strom als Funktion der Spannung (I-U) des Kondensators wurden gemessen. Mit der C-U- Kurve wurden die EOT-Daten extrahiert, und mit der I-U- Kurve wurde die Ableitung definiert. Der Kriechstrom wurde bei einer Vorspannung von -1 V genommen. Das Strommeßsystem wies eine Begrenzung hinsichtlich des niedrigsten Werts des elektrischen Stroms auf, den es messen kann. Die Untergrenze der Strommessung betrug 10-13 A. Die Ergebnisse des Versuchs sind in Fig. 4 gezeigt.
  • In Fig. 4 wird die Leistung verschiedener chipintegrierter Kondensatoren auf einer Ableitung-EOT- Kurve verglichen. Je näher der Kondensatormarkierer bei der linken unteren Ecke der graphischen Darstellung von Fig. 4 liegt, umso höher ist die Leistung des Kondensators. Die rautenförmigen Markierungen und die damit verbundene Trendlinie 70 stellen die Ergebnisse für einen Siliciumoxidkondensator auf FRE-RTO-Basis dar. Die quadratischen Markierungen und die damit verbundene Trendlinie 72 stellen die Ergebnisse für einen standardmäßigen NO-Kondensator dar. Die kreisförmigen Markierungen und die damit verbundene Trendlinie 74 stellen die Ergebnisse für einen NO- Kondensator auf FRE-RTO-Basis dar. Bei jeder Kategorie von Kondensatoren wurde die EOT über eine Vergrößerung der Siliciumoxiddicke verändert. Je länger die Oxidationszeit, umso dicker ist die Siliciumoxidschicht und umso größer der Wert von EOT.
  • Das Siliciumoxid auf FRE-RTO-Basis wurde durch vollständiges Oxidieren einer dünnen Schicht aus SiN und durch Oxidieren eines Si-Substrats bei Temperaturen zwischen 900°C und 1100°C hergestellt. Der standardmäßige NO-Stapel wurde durch Oxidieren einer Schicht aus thermischem und LPCVD-SiN in einem Oxidationsofen hergestellt. Der NO-Stapel auf FRE-RTO- Basis wurde durch die FRE-RTO von thermischen und LPCVD-SiN bei einer Temperatur von 900°C hergestellt. Der NO-Stapel auf FRE-RTO-Basis weist eine bessere Leistung auf als der standardmäßige NO-Stapel und der reine Oxidfilm auf FRE-RTO-Basis. Die Ergebnisse bestätigen somit, daß man durch das bei Ausführungsformen der vorliegenden Erfindung verwendete Niedertemperatur-FRE-RTO-Oxidationsverfahren einen NO- Kondensator mit höherer Leistung im Bereich Ileakage < 10-4 A/cm2 erhält.
  • Die hier dargelegten Ausführungsformen und Beispiele wurden vorgetragen, damit die vorliegende Erfindung und ihre praktische Anwendung auf die beste Weise erläutert werden kann und um es dem Durchschnittsfachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden. Der Durchschnittsfachmann wird jedoch erkennen, daß die obige Beschreibung und die obigen Beispiele nur zur Veranschaulichung und als Beispiel vorgelegt worden sind. Die Beschreibung, wie sie dargelegt ist, soll nicht erschöpfend sein oder die Erfindung auf die offenbarte präzise Form beschränken. Angesichts der obigen Lehren sind viele Modifikationen und Variationen möglich, ohne vom Gedanken und Schutzbereich der nachfolgenden Ansprüche abzuweichen. So ist es beispielsweise dem Durchschnittsfachmann klar, daß sich die Verfahren zum Ausbilden einer Dielektrikumsschicht mit geringer Ableitung, die hier beschrieben werden, ohne weiteres auf eine Vielfalt von chipintegrierten Strukturen anwenden lassen und daß die Erfindung nicht auf die hier gezeigten und beschriebenen Grabenkondensatorausführungsformen beschränkt ist.

Claims (19)

1. Verfahren zum Ausbilden eines Dielektrikums für einen Kondensator, wobei das Verfahren folgendes umfaßt:
a) Ausbilden eines Nitridfilms auf einer ersten Elektrodenoberfläche;
b) Oxidieren mindestens eines Teils des Nitridfilms durch FRE-Oxidation.
2. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens eines Nitridfilms folgendes umfaßt:
a) Umsetzen der Oberfläche mit einer Stickstoffquelle unter Ausbildung eines ersten Nitrids und
b) Abscheiden eines zusätzlichen Nitrids über dem ersten Nitrid durch chemische Dampfabscheidung.
3. Verfahren nach Anspruch 2, wobei der Schritt des Ausbildens eines Nitridfilms weiterhin das Nitrieren mindestens eines Teils des zusätzlichen Nitrids durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung umfaßt.
4. Verfahren nach Anspruch 2, weiterhin mit dem Nitrieren mindestens eines Teils des oxidierten Teils des Nitridfilms durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung.
5. Verfahren nach Anspruch 1, weiterhin mit dem Nitrieren mindestens eines Teils des oxidierten Teils.
6. Verfahren nach Anspruch 5, wobei der Schritt des Nitrierens durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung erfolgt.
7. Verfahren nach Anspruch 1, weiterhin mit dem Nitrieren mindestens eines Teils des Nitridfilms durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung.
8. Verfahren zum Ausbilden eines Knotendielektrikums für einen Kondensator, wobei das Verfahren folgendes umfaßt:
a) Abscheiden eines Metalls auf einer ersten Elektrodenoberfläche und
b) Oxidieren mindestens eines Teils des Metalls durch FRE-Oxidation unter Ausbildung einer Metalloxidschicht.
9. Verfahren nach Anspruch 8, weiterhin mit der Ausbildung eines Nitridfilms auf der Oberfläche vor dem Abscheiden des Metalls auf der Halbleiteroberfläche.
10. Verfahren nach Anspruch 8, weiterhin mit dem Nitrieren mindestens eines Teils der Metalloxidschicht durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung.
11. Verfahren zum Ausbilden eines Grabenkondensators in einem Halbleitersubstrat, wobei das Verfahren die folgenden Schritte umfaßt:
a) Ätzen eines Grabens in das Halbleitersubstrat;
b) Ausbilden einer ersten Elektrode im Halbleitersubstrat um den Graben herum;
c) Ausbilden eines dielektrischen Films im Graben;
d) Oxidieren mindestens eines Teils des dielektrischen Films durch FRE-RTO und
e) Ausbilden einer zweiten Elektrode auf dem dielektrischen Film im Graben.
12. Verfahren nach Anspruch 11, wobei der Schritt des Ausbildens eines dielektrischen Films folgendes umfaßt:
a) Umsetzen der Halbleiteroberfläche mit einer Stickstoffquelle unter Ausbildung eines ersten Nitrids und
b) Abscheiden zusätzlichen Nitrids über dem ersten Nitrid durch chemische Dampfabscheidung.
13. Verfahren nach Anspruch 12, wobei der Schritt des Ausbildens eines dielektrischen Films weiterhin das Nitrieren mindestens eines Teils des zusätzlichen Nitrids durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung umfaßt.
14. Verfahren nach Anspruch 12, weiterhin mit dem Nitrieren mindestens eines Teils des oxidierten Teils des dielektrischen Films durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung.
15. Verfahren nach Anspruch 11, weiterhin mit dem Nitrieren mindestens eines Teils des oxidierten Teils.
16. Verfahren nach Anspruch 11, weiterhin mit dem Nitrieren mindestens eines Teils des dielektrischen Films durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung.
17. Verfahren nach Anspruch 12, bei dem der Schritt des Ausbildens eines dielektrischen Films das Abscheiden eines Metalls auf der Halbleiteroberfläche umfaßt.
18. Verfahren nach Anspruch 17, wobei der Schritt des Ausbildens eines dielektrischen Films weiterhin das Ausbilden eines Nitridfilms auf der Halbleiteroberfläche vor dem Abscheiden des Metalls auf der Halbleiteroberfläche umfaßt.
19. Verfahren nach Anspruch 18, wobei der Schritt des Oxidierens mindestens eines Teils des dielektrischen Films das Oxidieren eines Teils des Metalls zur Bildung einer Metalloxidschicht umfaßt, wobei das Verfahren weiterhin das Nitrieren mindestens eines Teils der Metalloxidschicht durch mindestens eines von entfernter Plasmanitrierung, schneller thermischer Nitrierung und entkoppelter Plasmanitrierung umfaßt.
DE10246306A 2001-10-04 2002-10-04 Verfahren zum Ausbilden eines Dielektrikums für einen Kondensator und Verfahren zum Ausbilden eines chipintegrierten Kondensators Expired - Fee Related DE10246306B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/970,635 US6451662B1 (en) 2001-10-04 2001-10-04 Method of forming low-leakage on-chip capacitor
US09/970,635 2001-10-04

Publications (2)

Publication Number Publication Date
DE10246306A1 true DE10246306A1 (de) 2003-04-30
DE10246306B4 DE10246306B4 (de) 2009-05-07

Family

ID=25517238

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10246306A Expired - Fee Related DE10246306B4 (de) 2001-10-04 2002-10-04 Verfahren zum Ausbilden eines Dielektrikums für einen Kondensator und Verfahren zum Ausbilden eines chipintegrierten Kondensators

Country Status (2)

Country Link
US (1) US6451662B1 (de)
DE (1) DE10246306B4 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6653199B2 (en) * 2001-10-09 2003-11-25 Micron Technology, Inc. Method of forming inside rough and outside smooth HSG electrodes and capacitor structure
US6900122B2 (en) * 2001-12-20 2005-05-31 Micron Technology, Inc. Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics
US6767795B2 (en) 2002-01-17 2004-07-27 Micron Technology, Inc. Highly reliable amorphous high-k gate dielectric ZrOXNY
TWI291735B (en) * 2002-01-28 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
US6893984B2 (en) * 2002-02-20 2005-05-17 Micron Technology Inc. Evaporated LaA1O3 films for gate dielectrics
JP2003309181A (ja) * 2002-04-16 2003-10-31 Mitsubishi Electric Corp 半導体装置の製造方法及び、キャパシタの製造方法
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7135421B2 (en) 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
JP2004022902A (ja) * 2002-06-18 2004-01-22 Fujitsu Ltd 半導体装置の製造方法
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
US7135369B2 (en) 2003-03-31 2006-11-14 Micron Technology, Inc. Atomic layer deposited ZrAlxOy dielectric layers including Zr4AlO9
TW589706B (en) * 2003-07-11 2004-06-01 Nanya Technology Corp Method for forming a bottle trench
US6821833B1 (en) 2003-09-09 2004-11-23 International Business Machines Corporation Method for separately optimizing thin gate dielectric of PMOS and NMOS transistors within the same semiconductor chip and device manufactured thereby
US6869895B1 (en) * 2003-09-30 2005-03-22 International Business Machines Corporation Method for adjusting capacitance of an on-chip capacitor
US7015091B1 (en) * 2004-11-18 2006-03-21 Promos Technologies, Inc. Integration of silicon carbide into DRAM cell to improve retention characteristics
KR100672935B1 (ko) * 2004-12-03 2007-01-24 삼성전자주식회사 금속-절연막-금속 커패시터 및 그 제조방법
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
KR100885494B1 (ko) * 2007-06-05 2009-02-24 삼성전자주식회사 커패시터를 갖는 이미지 소자의 제조방법 및 그에 의해제조된 이미지 소자
KR102228219B1 (ko) 2016-06-01 2021-03-17 어플라이드 머티어리얼스, 인코포레이티드 3d 낸드 응용들을 위한 터널 산화물의 고압 암모니아 질화

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949154A (en) 1983-02-23 1990-08-14 Texas Instruments, Incorporated Thin dielectrics over polysilicon
US5434109A (en) 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
US5966595A (en) * 1995-10-05 1999-10-12 Micron Technology, Inc. Method to form a DRAM capacitor using low temperature reoxidation
US5624865A (en) 1995-10-13 1997-04-29 Micron Technology, Inc. High pressure reoxidation anneal of silicon nitride for reduced thermal budget silicon processing
US5876788A (en) 1997-01-16 1999-03-02 International Business Machines Corporation High dielectric TiO2 -SiN composite films for memory applications
US6037273A (en) 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JP3127866B2 (ja) 1997-11-12 2001-01-29 日本電気株式会社 半導体素子の製造方法
JPH11195758A (ja) 1997-12-26 1999-07-21 Nec Corp 半導体装置及びその製造方法
US6140024A (en) 1997-12-31 2000-10-31 Texas Instruments Incorporated Remote plasma nitridation for contact etch stop
US6458645B2 (en) * 1998-02-26 2002-10-01 Micron Technology, Inc. Capacitor having tantalum oxynitride film and method for making same
US6194755B1 (en) 1998-06-22 2001-02-27 International Business Machines Corporation Low-resistance salicide fill for trench capacitors

Also Published As

Publication number Publication date
DE10246306B4 (de) 2009-05-07
US6451662B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
DE10246306B4 (de) Verfahren zum Ausbilden eines Dielektrikums für einen Kondensator und Verfahren zum Ausbilden eines chipintegrierten Kondensators
DE60312467T2 (de) Vorrichtung zum verhindern der seitlichen oxidation in einem transistor unter verwendung einer ultradünnen sauerstoffdiffusionsbarriere
DE19842665C2 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
DE3916228C2 (de) Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
DE19930748C2 (de) Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
DE69827974T2 (de) Halbleiter verarbeitungverfahren mit der herstellung von einer sperrschicht
DE4114344C2 (de) Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis
DE69534870T2 (de) Verfahren zur Herstellung eines flachen Grabens zur Isolierung von zwei nebeneinanderliegenden tiefen Gräben unter Verwendung eines Silizidierungsprozesses
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
DE10046945C2 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung mit selbstjustierter schwebender Gateelektrode unter Verwendung einer Grabenisolationsstruktur
DE4132820A1 (de) Halbleitereinrichtung mit kondensator und herstellungsverfahren fuer dieselbe
DE102004030345A1 (de) Mehrmulden-Bauelement und Herstellungsverfahren
DE4400178A1 (de) Verfahren zur Herstellung eines integrierten Schaltkreises
WO2003003442A1 (de) Feldeffekttransistor und verfahren zu seiner herstellung
DE10163345A1 (de) Ein Kondensator für Halbleiterelemente und ein Verfahren zur Herstellung
DE10014920C1 (de) Verfahren zur Herstellung eines Grabenkondensators
DE19947053C1 (de) Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung
EP0317934B1 (de) Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher mit Grabenkondensator und Verfahren zu ihrer Herstellung
DE10211898A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE19954867C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE10150503A1 (de) Speicherzelle mit Kondensator mit tiefem Graben und vertikalen Kanal
DE10022696A1 (de) Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung
DE19843641A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE10158706B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112013004226T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 218242

8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INTERNATIONAL BUSINESS MACHINES CORP., HOPEWEL, US

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US

Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORP., HOPEWELL JUNCTION, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US

Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORP., HOPEWELL JUNCTION, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee