DE10228096A1

DE10228096A1 - Speicherzellenlayout mit Doppelgate-Vertikalarray-Transistor

Info

Publication number: DE10228096A1
Application number: DE10228096A
Authority: DE
Inventors: Rolf Weis
Original assignee: Infineon Technologies North America Corp
Current assignee: Infineon Technologies North America Corp
Priority date: 2001-06-22
Filing date: 2002-06-17
Publication date: 2003-02-27
Also published as: US20020196651A1

Abstract

Eine 8F2-(Wortleitungsabstand 2x2F mal Bitleitungsabstand 2F)-Speicherzelle verwendet einen Vertikalgatetransistor mit einem Gate, das zwei Sources und zwei Drains ansteuert, wobei eine Source und ein Drain auf jeder Seite des Grabens ausgebildet sind. Da zwei Kanäle vorgesehen sind, gestattet das Bauelement selbst bei einer Gatelänge von 2F ausreichende Stromkapazität. Das Speicherzellenarray ist in einer Reihe von aktiven Bereichen ausgebildet, und zwar entsprechend den Bitleitungen des Arrays, wobei die aktiven Bereiche durch Isolationsgräben zwischen den Bitleitungen begrenzt sind. Die tiefen Gräben segmentieren die aktiven Bereiche, und die darüberliegenden Bitleitungen fassen die Zellen einer gegebenen Zeile zusammen. Jede Speicherzelle weist zwei Drainbereiche auf, die jeweils zwei Kontakte zur Bitleitung aufweisen, und benachbarte Zellen teilen sich einen Drainbereich, was für jede Speicherzelle zu vier Kontakten zur Bitleitung führt.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG

Die vorliegende Anmeldung ist mit der gleichzeitig anhängigen eigenen Patentanmeldung, Anwaltsaktennummer 01 P 11026 US, die durch Bezugnahme hier aufgenommen ist, verwandt.

ERFINDUNGSGEBIET

Die vorliegende Erfindung betrifft allgemein die Graben-DRAM-Architektur und insbesondere eine Graben- DRAM-Zelle und -architektur mit einem Vertikalgatetransistor.

ALLGEMEINER STAND DER TECHNIK

Bei kommerziellen Speicherzellen und kommerzieller Speicher-Architektur ist der Hauptbeweggrund der Wunsch, in eine kleinere integrierte Schaltung mehr Speicherkapazität aufzunehmen. Dieses Ziel ist notwendigerweise mit miteinander konkurrierenden Kompromissen hinsichtlich Kosten, Schaltungskomplexität, Verlustleistung, Ausbeute, Leistung und dergleichen verbunden. Grabenkondensatoren sind in der Technik als eine Architektur bekannt, durch die die Gesamtgröße (im Hinblick auf die Oberfläche oder nutzbare Fläche eines Chips) der Speicherzelle reduziert wird. Die Größe wird dadurch reduziert, daß man ein planares Kondensatorelement der Speicherzelle nimmt und den Kondensator statt dessen in einem Graben ausbildet.
Wie in der Technik bekannt ist, enthält eine typische DRAM-Zelle einen Kondensator, auf dem je nach dem Zustand der Zelle eine Ladung oder keine Ladung gespeichert ist, und einen Pass-Transistor, mit dem der Kondensator beim Schreiben geladen wird und mit dem beim Leseprozeß die Ladung auf dem Kondensator zu einem Leseverstärker weitergeleitet wird. Bei der gegenwärtigen Herstellung werden planare Transistoren für die Pass-Transistoren verwendet. Solche planaren Transistoren weisen in der Gatelänge eine kritische Abmessung auf, die nicht unter etwa 110 nm reduziert werden kann, wobei gleichzeitig der Einschalt- und Ausschaltstrom beibehalten wird, der für die DRAM-Speicherung erforderlich ist (in der Regel in der Größenordnung von 40 µA für den Einschaltstrom und 1 fA für den Ausschaltstrom bei Arbeitsspannung). Unterhalb dieser Größe verschlechtert sich die Transistorleistung und wird gegenüber Prozeßtoleranzen sehr empfindlich. An sich können existierende planare Transistoren für DRAM- Zellen, die unter eine Grundregel von ungefähr 110 nm geschrumpft werden sollen, nicht die Leistung zur Verfügung stellen, die für einen ordnungsgemäßen DRAM- Zellenbetrieb erforderlich ist. Es besteht somit ein Bedarf an einer DRAM-Speicherzelle, die eine Pass- Transistorarchitektur verwendet und selbst bei Schrumpfung auf sehr kleine Abmessungen annehmbare Einschaltstrom-Ausschaltstrom-Verhältnisse beibehält.
Zusätzlich zu einem Vertikal- oder Grabenkondensator ist ein Vertikal-Pass-Transistor im Stand der Technik vorgeschlagen worden. Es wird zu weiteren Informationen hinsichtlich bekannter Vertikaltransistortechnologie, auf Ulrike Grüning et al., IEDM Tech. Dig., S. 25 (1999) und Carl Radens et al., IEDM Tech. Dig., S. 51 (2000) Bezug genommen, wobei diese Stellen durch Bezugnahme hier aufgenommen werden. Die bisher vorgeschlagenen Vertikalzellentransistoren sind zwar bekannt, leiden aber unter verschiedenen Nachteilen, einschließlich Prozeßkomplexität und Kosten.

KURZE DARSTELLUNG DER ERFINDUNG

Unter einem Aspekt stellt die vorliegende Erfindung ein Speicherbauelement bereit, das ein Speicherzellenarray umfaßt. Das Array enthält mehrere in Zeilen und Spalten angeordnete Speicherzellen, wobei die Zeilen durch Isolationsgräben getrennt sind. Jede Speicherzelle umfaßt einen Graben mit einem darin ausgebildeten Kondensator, einen ersten Pass-Transistor mit einem aus einer Ausdiffundierung von im Graben ausgebildetem dotiertem Material ausgebildeten ersten dotierten Bereich, einem neben dem Graben ausgebildeten zweiten dotierten Bereich, einem im Graben ausgebildeten Gatebereich und einem an einer Seitenwand des Grabens ausgebildeten Gateoxid. Jede Speicherzelle umfaßt weiterhin einen zweiten Pass-Transistor mit einem aus einer Ausdiffundierung von dotiertem Material aus dem Graben ausgebildeten ersten dotierten Bereich und einem neben dem Graben ausgebildeten zweiten dotierten Bereich. Der zweite Pass-Transistor teilt sich den im Graben ausgebildeten Gatebereich mit dem ersten Pass- Transistor und weist ein an einer Seitenwand des Grabens ausgebildetes Gateoxid auf.
Unter einem anderen Aspekt stellt die vorliegende Erfindung ein Verfahren zum Ausbilden einer Speicherzelle bereit. Das Verfahren umfaßt folgendes: Ausbilden einer vergrabenen Platte in einem Halbleitersubstrat; Ausbilden eines tiefen Grabens mit Seitenwänden innerhalb einer aktiven Zone eines Halbleitersubstrats; Ausbilden eines Oxids entlang den Seitenwänden des tiefen Grabens und Ausbilden eines Grabenkragens entlang einem Mittelteil des tiefen Grabens. Das Verfahren umfaßt weiterhin folgendes: teilweises Füllen des Grabens mit Polysilizium, wobei das Polysilizium während nachfolgender Bearbeitungsschritte in den vom Grabenkragen nicht begrenzten Teilen aus dem Graben in die aktive Zone ausdiffundiert wird. Das Verfahren umfaßt weiterhin folgendes: Bilden eines Grabendeckoxids auf dem Polysilizium, Füllen des Grabens mit einem Gatepolysilizium über dem Grabendeckoxid, Ausbilden eines ersten dotierten Bereichs neben einer Seitenwand des Grabens und eines zweiten dotierten Bereichs neben einer anderen Seitenwand des Grabens, Ausbilden eines Kontakts zum Gatepolysilizium und Verbinden des Gatepolysiliziums mit einer Wortleitung und Ausbilden eines Kontakts zum ersten und zweiten dotierten Bereich und Verbinden des ersten und zweiten dotierten Bereichs mit einer Bitleitung.
Bei noch einer weiteren Ausführungsform stellt die Erfindung eine Speicherschaltung bereit, die einen Kondensator umfaßt, der in einem unteren Teil eines Grabens ausgebildet ist. Die Schaltung umfaßt weiterhin einen Logik-Pass-Transistor mit einem in einem oberen Teil des Grabens ausgebildeten vertikalen Gate, das folgendes umfaßt: einen ersten und zweiten Sourcebereich, einen ersten und zweiten Drainbereich und ein einzelnes Gate mit einem ersten Gateoxid neben dem ersten Source- und Drainbereich und einem zweiten Gateoxid neben dem zweiten Source- und Drainbereich.
Bei bestimmten Ausführungsformen sorgt die vorliegende Erfindung für ein Hochleistungs-Vertikaltransistorbauelement (Doppelgate), das auf preiswerte Weise die DRAM-Anforderungen hinsichtlich Einschalt-/Ausschaltstrom erfüllt und ein effizientes Layout aufweist, das keine übergroße Anzahl lithographischer Schritte erfordert. Die Struktur ist durch die Verwendung von Zeilenmasken und die DT-(tiefe Graben)-Deckstruktur gegenüber Überdeckung unempfindlich.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung liefern den Vorteil einer minimalen Zellenfläche einer gefalteten Bitleitungszelle, die weit unter 100 nm geschrumpft werden kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen Merkmale der vorliegenden Erfindung lassen sich bei Betrachtung der folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen besser verstehen. Es zeigen
Fig. 1a und 1b eine bevorzugte Ausführungsform der Speicherarchitektur in Draufsicht;
Fig. 1c schematisch eine Speicherzelle;
Fig. 2 einen Querschnitt durch eine bevorzugte Ausführungsform der Speicherzelle entlang dem aktiven Bereich;
Fig. 3 einen Querschnitt einer bevorzugten Ausführungsform einer Speicherzelle senkrecht zur Achse des aktiven Bereichs;
Fig. 4a bis 4e Prozeßschritte bei der Herstellung einer bevorzugten Ausführungsform der Speicherzellen und Arrays;
Fig. 5a und 5b ein Draufsichtsdetail eines im aktiven Bereich ausgebildeten tiefen Grabens; und
Fig. 6a bis 6i zusätzliche Prozeßschritte bei der Herstellung einer bevorzugten Ausführungsform der Speicherzellen und Arrays.

AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN

Die Herstellung und Verwendung der verschiedenen Ausführungsformen werden unten ausführlich erörtert. Es ist jedoch anzumerken, daß die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielfalt spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen sind lediglich beispielhaft für die spezifischen Möglichkeiten zur Herstellung und Verwendung der Erfindung und schränken den Schutzbereich der Erfindung nicht ein.
Die Fig. 1a und 1b zeigen in Draufsicht ein Speicherzellenarray, das aus der bevorzugten Ausführungsform von Speicherzellen besteht. Fig. 1b zeigt getrennt die Struktur verschiedener Merkmale des Arrays, und Fig. 1a zeigt die Strukturen der einander überlagerten Merkmale. Mit anderen Worten stellt Fig. 1b die Ansicht von Fig. 1a bei vier verschiedenen "Tiefen" dar. Die erste Struktur von Fig. 1b veranschaulicht die Anordnung einer Reihe tiefer Gräben 20. Die zweite Struktur von Fig. 1b veranschaulicht die Anordnung der aktiven Zonen, in denen dotierte Übergänge für die Pass-Transistoren ausgebildet sind, wie unten näher erörtert. Die dritte Struktur veranschaulicht die Gatekontaktstrukturen oder Wortleitungen des Arrays, und die vierte Struktur veranschaulicht die Bitleitungen des Arrays. Fig. 1a zeigt diese vier Strukturen von Merkmalen, die zur Ausbildung des Speicherzellenarrays 1 einander überlagert sind. Das Array 1 besteht aus einer Reihe von Zellen 2. Jede Zelle wird von zwei Wortleitungen 4 und 5 und einer Bitleitung kontaktiert. Die Bitleitung besteht aus einem Aktive-Zone-(AA)-Bereich aus Silizium oder Polysilizium 6, der durch eine Bitleitung 8 kontaktiert wird, die aus einem Metall wie Wolfram oder einem stark dotierten Poly besteht. Die Wortleitung kontaktiert das Gate des Pass-Transistors, und die Bitleitung kontaktiert den Drain, wie unten näher -beschrieben wird. Jeder AA-Bereich ist über einen Isolationsgraben (IT) 10, der bevorzugt ein mit einem Feldoxid mit einer Tiefe von etwa 500 nm gefüllter Graben ist, vom nächsten elektrisch isoliert.
Jede Zelle 2 umfaßt einen tiefen Graben-(DT)-Bereich 20, in dem der Grabenkondensator und der vertikale Transistor ausgebildet sind, wie unten näher beschrieben wird. Bei den bevorzugten Ausführungsformen ist der tiefe Graben bevorzugt etwa sechs Mikrometer tief. Man beachte, daß jeder Graben die AA-Siliziumbereiche, die einen Teil der Bitleitung bilden, unterbricht. Wie unten ausführlicher beschrieben wird, kontaktiert eine Bitleitungsschicht den AA-Bereich auf jeder Seite des tiefen Grabens, wobei der AA-Bereich den Drain des Pass-Transistors für diese Speicherzelle bildet. Die Wortleitung 4 verläuft durch die Schicht der AA- Bereiche über die tiefen Grabenbereiche (d. h., wo der AA-Bereich unterbrochen ist), um das Gate des im Graben ausgebildeten vertikalen Transistors zu kontaktieren.
Fig. 1c liefert eine schematische Darstellung einer bevorzugten Ausführungsform der Speicherzelle 2. Die Zelle umfaßt einen Ladungsspeicherkondensator 22, dessen eine Platte an einer Referenzspannung (in der Regel Masse, wie in Fig. 1b gezeigt, oder die halbe Bitleitungsspannung) und dessen andere Platte an der Source des Pass-Transistors 24 anliegt. Der Drain des Pass-Transistors 24 ist an die Bitleitung 6 und sein Gate an die Wortleitung 4 angeschlossen, wie in der Technik wohlbekannt ist. Wie unten ausführlicher beschrieben wird, ist bei den bevorzugten Ausführungsformen der vorliegenden Erfindung der Ladungsspeicherkondensator 22 wie die Source für den Pass-Transistor 24 in dem tiefen Graben 20 ausgebildet. Außerdem ist das Gate des Pass-Transistors in dem oberen Bereich des tiefen Grabens 20 über dem Grabendeckoxid (TTO) ausgebildet. Ein weiteres vorteilhaftes Merkmal der bevorzugten Ausführungsformen besteht darin, daß der Drainbereich für den Pass-Transistor 24 auf beiden Seiten des tiefen Grabens 20 ausgebildet ist, wodurch man die doppelte Gatebreite erhält, wie man sie in Bauelementen des Stands der Technik mit vergleichbaren Gatelängen erhalten würde.
Fig. 2 liefert eine Querschnittsdarstellung einer bevorzugten Ausführungsform der Speicherzelle 2 durch den in Fig. 1 gezeigten aktiven Bereich AA. Der Speicherkondensator 22 ist im tiefen Graben 20ausgebildet. Eine vergrabene Platte oder ein vergrabener Bereich 26 bildet eine Platte des Kondensators. Bei den bevorzugten Ausführungsformen ist die vergrabene Platte 26 ein stark dotierter, bevorzugt N-dotierter Bereich, der in einem p-Volumenhalbleitersubstrat ausgebildet ist. Die vergrabene Platte 26 könnte alternativ natürlich auch ein in einem n-Volumensubstrat ausgebildeter p-Bereich oder eine in einem p-Substrat ausgebildete n-Mulde sein. Eine dünne dielektrische Schicht wie etwa aus Oxid oder Nitrid oder eine beliebige Kombination aus beiden oder ein beliebiges anderes Material mit hohem k-Wert im Bereich 28, der um die Peripherie des Grabens 20 ausgebildet ist, bildet das Kondensatordielektrikum, und im unteren Bereich des tiefen Grabens 20 ausgebildetes dotiertes Poly bevorzugt vom n-Typ bildet die andere Platte des Speicherkondensators 22. Der tiefe Graben 20 umfaßt außerdem einen stark dotierten Buried-Strap-Bereich 28 ("vergrabene Brücke"), der einen ersten dotierten Übergang für den Pass-Transistor 24 bildet (hier als Source bezeichnet). Diese vergrabene Brücke ist elektrisch mit dem im unteren Bereich des tiefen Grabens 20 ausgebildeten n-dotierten Poly verbunden, wodurch die Verbindung zwischen dem Pass-Transistor 24 und dem Ladungsspeicherkondensator 22 gebildet wird. Der tiefe Graben 20 umfaßt bevorzugt außerdem ein Grabenkragenoxid 30 und ein Grabendeckoxid 32, die parasitäre Leckströme verhindern, wie in der Technik wohlbekannt ist. Bei den bevorzugten Ausführungsformen erstreckt sich der Grabenkragen 30 bei einem sechs Mikrometer tiefen Graben bis zu einer Tiefe von etwa 1,5 Mikrometern, obwohl die präzisen Abmessungen des Grabens eine Frage der Wahl beim Design sind.
Der Pass-Transistor 24 enthält zusätzlich zu dem Buried-Strap-Source-Bereich 28 auch ein dotiertes Gate- Poly 34 (bevorzugt vom N-Typ, bei anderen Ausführungsformen könnte eine Dotierung vom P-Typ verwendet werden), das im oberen Bereich des tiefen Grabens 20ausgebildet ist, und ein Gateoxid 36. Man beachte, daß das Gateoxid 36 im oberen Teil des Grabens 20 auf beiden Seiten um das Gate-Poly 34 herum ausgebildet ist. Der Pass-Transistor enthält außerdem einen Drainbereich 38, der ebenfalls auf beiden Seiten des Grabens ausgebildet ist. Auf diese Weise wird die Gesamtgatebreite bei einer gegebener - Gatelänge verdoppelt, da der Transistor zwei Source-Drain-Pfade bereitstellt - einen auf jeder Seite des tiefen Grabens. Jeder Drainbereich 38 ist über Bitleitungskontakte 40 mit der in Fig. 2 nicht gezeigten Bitleitung 8 verbunden. Wie in Fig. 2 gezeigt, wird das Gate-Poly 34 durch die aktive Wortleitung 4 kontaktiert. Man beachte, daß andere Wortleitungen in Fig. 2 gezeigt sind. Diese Wortleitungen sind mit anderen Speicherzellen verbunden, jedoch nicht mit den in Fig. 2 dargestellten Speicherzellen. An sich werden jene Wortleitungen 5 nach Fig. 2 als vorbeilaufende ("passing") Wortleitungen (PWL) bezeichnet, wohingegen die das Gate-Poly 34 kontaktierende Wortleitung 4 als eine aktive Wortleitung (AWL) bezeichnet wird. Bei den bevorzugten Ausführungsformen bestehen die Wortleitungen 4 und 5 aus einer niederohmigen Leiterschicht auf einer fakultativen Sperrschicht, wie etwa einem Doppelschichtleiter, der auf einer ersten WN- oder Polysilizium/WN-Schicht 140 ausgebildet ist, über der eine Wolfram- oder WSi-Schicht 42 ausgebildet ist. Die leitenden Schichten sind von einer isolierenden Nitridschicht 44 umgeben, damit die Wortleitungen von M0-Kontakten 40 und der Bitleitung isoliert sind. Zudem ist das Gate-Poly 34 durch den Abstandshalter 46 und die Kappe 48 gegenüber benachbarten Merkmalen, wie etwa dotierten Bereichen 38, isoliert. Bei den bevorzugten Ausführungsformen wird der Abstandshalter 46 aus einer Oxidschicht und die Kappe 48 aus einem Nitrid ausgebildet. Je nach dem Prozeßfluß könnten andere Materialien substituiert werden, vorausgesetzt, das Gate-Poly 34 erhält eine ausreichende Isolation.
Die vorbeilaufende Wortleitung 5 ist durch ein Arraydeckoxid (ATO) gegenüber den dotierten Bereichen 38 isoliert. Man beachte, daß die Wortleitung 4, wie in Fig. 1 dargestellt, die aktive Wortleitung für eine gegebene Speicherzelle und die Wortleitung 5 die vorbeilaufende Wortleitung ist, aber für eine benachbarte Speicherzelle (in einer benachbarten Zeile) die Wortleitung 4 die vorbeilaufende Wortleitung (d. h. kein Kontakt zur Zelle) und die Wortleitung 5 die aktive Wortleitung ist.
Fig. 3 liefert einen Querschnitt senkrecht zu Fig. 2, d. h. entlang der Wortleitung 5, durch die Speicherzelle 2. Der tiefe Graben 20 ist in der Mitte von Fig. 3 dargestellt, wie auch der Grabenkragenoxidbereich 30. Es sind außerdem vier Isolationsgräben 10 dargestellt. Man erinnere sich von Fig. 1 daran, daß die Isolationsgräben zwischen den aktiven Bereichen ausgebildet sind und die Bitleitungen voneinander trennen. Wenn man in Fig. 3 von links nach rechts vorgeht, was in Fig. 1 dem Vorgehen von oben nach unten (entlang der Wortleitung 5) entspricht, so trifft man zuerst auf einen Isolationsgraben 10, auf den ein Aktive-Zone- Bereich 6, der tiefe Grabenbereich 20, dann ein weiterer Isolationsgraben 10, ein weiterer aktiver Bereich 6 und so weiter folgen.
Der Buried-Strap-Bereich 28 ist im tiefen Grabenbereich von Fig. 3 in Umrissen gezeigt, da die vergrabene Brücke tatsächlich aus dem Tiefer-Graben-Poly in den umgebenden Volumenbereich ausdiffundiert ist. Dies ist durch den Buried-Strap-Bereich dargestellt, der im Volumensilizium der aktiven Bereiche 6 gezeigt ist. Außerdem wird ein Grabendeckoxidbereich 32 gezeigt, der innerhalb des tiefen Grabens 20 zu sehen ist, aber im Volumensilizium der aktiven Bereiche 6 schemenhaft gezeigt ist. Analog sind die dotierten Drainübergänge 38 in Fig. 3 schemenhaft gezeigt, da sich diese Merkmale hinter oder vor der dargestellten Querschnittsansicht befinden. Obwohl die Nitridkappe 48 zusammen mit dem oberen Teil des Grabens 20 im IT-Bereich 10 dargestellt sind, wurden sie eigentlich im IT- Ätzschritt herausgeätzt. Die in der Querschnittsansicht von Fig. 3 gezeigten Merkmale sollen einfach die relative Anordnung der dargestellten Schichten und Merkmale veranschaulichen und die Elemente in einen Kontext setzen. Das Gateoxid 36 verläuft parallel zur Zeichenebene in der Perspektive von Fig. 3 und wäre im eigentlichen Querschnitt nicht sichtbar, ist aber für den Kontext bezeichnet. Schließlich ist die Wortleitung gezeigt, die eine Poly-Schicht 140, eine Wolframschicht 42 und eine Nitridkappe 44 umfaßt. Schemenhaft sind außerdem die Bitleitungskontakte gezeigt, mit denen die Bitleitung die Drainbereiche 38 kontaktieren würde.
Man beachte wieder unter Bezugnahme auf Fig. 2, daß jede Zelle zwei Transistoren umfaßt. Jeder Transistor teilt sich ein gemeinsames Gate-Poly 34, doch existieren zwei Gateoxide 36, zwei Sources oder erste dotierte Übergangsbereiche 28 und zwei Drains oder zweite dotierte Übergangsbereiche 38. Diese Anordnung könnte man sich auch als einen einzelnen Logiktransistor (der von einem einzelnen Signal gesteuert wird) vorstellen, dessen Source, Gateoxid und Drain jedoch physisch in zwei verschiedene Bereiche getrennt sind. Man beachte, daß jeder Drainbereich 38 jedes Transistors zwei Kontakte 40 zur Bitleitung 6 aufweist. Der Logik-Pass- Transistor weist somit vier Kontakte zur Bitleitung auf. Man beachte außerdem, daß jeder Logik-Pass- Transistor sich mit einem benachbarten Transistor einen gemeinsamen dotierten Übergangsbereich (den Drainbereich) 38 teilt. Diese Merkmale der bevorzugten Ausführungsform sind mit mehreren Vorteilen verbunden. Ein erster Vorteil besteht darin, daß für die Bitleitung und den Bitleitungskontakt nur eine Maske (und somit nur ein fotolithographischer Schritt) benötigt wird. Ein zusätzlicher Vorteil dieser Anordnung besteht in der Unempfindlichkeit des Übergangswiderstands von der Bitleitung zum Transistor bei einer Fehlausrichtung der Wortleitung auf den tiefen Graben. Falls eine Verschiebung aller Wortleitungen in der Richtung parallel zur Wortleitung im Vergleich zum DT-Poly-Gate angenommen wird und man die Verbindung eines Gates auf einer Seite zur Bitleitung betrachtet, würde die Kontaktfläche des M0- Kontakts eines der beiden Kontakte verringert und die des anderen Kontakts vergrößert sein, da sich die Siliziumfläche mit der Überlappung über der DT-Kappe 48 verändert. Da über dem dotierten Bereich 38 eine Verbindung zwischen beiden Kontakten besteht, würde mindestens einer der Kontakte eine gute niederohmige Verbindung zur Bitleitung herstellen. Bekannterweise kann die Bitleitungskapazitätsleistung dadurch verbessert werden, daß die Drains der beiden Zellen vor ihrem Anschluß an die Bitleitung über einen Kontakt verbunden werden. Bei einer alternativen Ausführungsform könnte einer der Bitleitungskontakte 40 während der Fotolithographie zum Ausbilden der Bitleitung maskiert werden. Dies würde die Bitleitungsgesamtkapazität verringern, erfordert aber zusätzliche fotolithographische Schritte und ist deshalb keine bevorzugte Ausführungsform.
Eine bevorzugte Ausführungsform des Prozeßflusses zum Ausbilden der oben beschriebenen Speicherzelle wird unter Bezugnahme auf die Fig. 4a bis 4e, Fig. 5 und Fig. 6a bis 6i erörtert. In Fig. 4a wurden ein tiefer Graben 20 und ein Grabenkragenoxid 30 ausgebildet, der Graben wurde mit Polysilizium 50 gefüllt, und das Polysilizium 50 wurde bis zu einer gewünschten Höhe im Graben ausgenommen, was alles in der Technik wohlbekannt ist. Die Nitridschicht 52 schützt während des Polysiliziumätzschritts das umgebende Silizium. Wie in Fig. 4b gezeigt, wird das Grabenkragenoxid, bevorzugt unter Verwendung einer Naßätztechnik, ausgenommen. Die Oxidvertiefung führt zu einem Divot, wo das Kragenoxid unter die Höhe der Polysiliziumfüllung 50 entfernt wird. Es kann auch eine fakultative dünne Oxidierung oder Nitrierung durchgeführt werden. Das Divot wird ausgefüllt, indem der Graben wieder mit Polysilizium 54 aufgefüllt und das Polysilizium 54 wie gezeigt auf die gewünschte Höhe ausgenommen wird. Dieses Polysilizium 54 kann entweder schwachdotiertes oder undotiertes Poly sein, und es wird bevorzugt unter Verwendung einer standardmäßigen RIE- oder Naßätztechnik ausgenommen. Dieser Polysiliziumbereich 54 wird später in den Hochtemperaturschritten 50 dotiert und ausdiffundiert, um den Buried-Strap- Bereich 28 zu bilden, wie unten beschrieben wird.
Unter Bezugnahme auf Fig. 4c wird nun die Ausbildung des Grabendeckoxids 32 beschrieben. Dies geschieht, indem zuerst an den Seitenwänden des tiefen Grabens 20 (über dem Bereich des Polysiliziums 54) eine nicht gezeigte Opferoxidschicht ausgebildet wird. Dann wird unter Verwendung eines HDP-Prozesses mit einer nassen Rückätzung an den horizontalen Oberflächen eine Grabendeckoxidschicht 56 ausgebildet. Der Fachmann erkennt, daß im Gegensatz zur konformen Abscheidung, bei der die Oxidschichtdicke gleichförmig abgeschieden wird, durch die HDP-Oxidabscheidung von unten nach oben aufgefüllt wird. Das HDP wird abgeschieden und dann durch eine nasse Chemie zurückgeätzt. Aufgrund der Tatsache, daß die HDP-Oxidabscheidung die horizontalen Bereiche mit einer dickeren Abscheidung als die Seitenwände bedeckt, können die Seitenwände danach gereinigt werden, ohne daß in horizontalen Zonen das Oxid weggeätzt wird. Die resultierende Oxidschicht ist bevorzugt etwa 30 nm dick. Wahlweise kann zum Entfernen des Überhangs der Nitridschicht 52 im Graben 20 eine Nitridnaßätzung durchgeführt werden. Nach der Ausbildung der TTO-Schicht 56 wird die Opferoxidschicht entfernt, wodurch man für das nachfolgende Aufwachsen des Gateoxids 36 eine saubere Seitenwandoberfläche im tiefen Graben erhält. Nach der Ausbildung des Gateoxids 36 wird das Gatepolysilizium 34 im tiefen Graben abgeschieden, durch CMP poliert und ausgenommen. Bevorzugt wird der tiefe Graben mit Gatepolysilizium überfüllt, worauf ein chemisch-mechanisches Polieren (CMP) zur Oberseite der Nitridschicht 52 oder zur TTO-Schicht 56 folgt. Das Polysilizium wird dann bis auf etwa 70 nm unter die Oberfläche des den tiefen Graben 20 umgebenden Volumensiliziums geätzt. Die Vertiefung von 70 nm ist eine Frage der Wahl des Designs, vorausgesetzt, die Vertiefung liegt innerhalb der Übergangstiefe des Drains 38, um sicherzustellen, daß es zu keiner Überlappung am Übergang zum Gate kommt.
Wie in Fig. 4d gezeigt, werden dann die freiliegenden Oberflächen des Volumensiliziums und des Gatepolysiliziums 34 oxidiert, wodurch die Oxidschicht 58 gebildet wird. Dann wird der Nitridliner 60 ausgebildet. Der Nitridliner 60 wird bevorzugt durch eine CVD- Abscheidung ausgebildet und beträgt allgemein ein Drittel der Grabenbreite. Obwohl dies nicht dargestellt ist, könnten bei einigen Ausführungsformen Verlängerungen des Übergangs 38 auch bei diesem Schritt mit einem Winkel selbstjustiert implantiert werden. Fig. 4e veranschaulicht den nachfolgenden Schritt, bei dem zur Ausbildung des Nitridabstandshalters der Nitridliner zurückgeätzt wird. Darauf folgt eine Oxidreinigung, bei der die Oxidschicht 58 von der freiliegenden Oberfläche des Gatepolysiliziums 34 entfernt und auch die auf der Nitridschicht 52 ausgebildete TTO-Schicht 56 gleichzeitig entfernt wird, falls sie nicht schon früher abgelöst wurde. Zusätzliches Polysilizium wird auf dem Gatepolysilizium 34 abgeschieden, was zum Polysiliziumzapfen 35 führt (der bevorzugt mit dem Gatepolysilizium 34 einstückig ist). Bevorzugt wird die Polysiliziumzapfenschicht 35 überfüllt und dann naß zurückgeätzt oder alternativ einem CMP-Planarisierungsschritt unterzogen. Dann wird über dem Bereich eine Hartmaske 62 abgeschieden, um den Graben während der nachfolgenden Bearbeitung der aktiven Zone zu schützen. Die Hartmaske 62 wird bevorzugt durch TEOS-Abscheidung ausgebildet. Die Hartmaske könnte aber auch durch BSG oder ein anderes dotiertes Oxid- oder Siliziumätzhartmaskenmaterial ausgebildet werden.
Fig. 5a ist ein Blick nach unten auf den tiefen Graben 20 vor der Ausbildung des Isolationsgrabens (IT) 10. Man beachte, daß sich der tiefe Graben 20, wie er ausgebildet ist, über die Grenzen der darüberliegenden aktiven Zone 6 hinaus und in den späteren Isolationsgrabenbereich erstreckt. Dies ist durch die schraffierten Bereiche 64 dargestellt. Fig. 5b veranschaulicht den tiefen Graben 20 nach dem Ätzen des Isolationsgrabens. Die schraffierten Bereiche 64 und das umgebende Silizium sind geätzt worden, wodurch der aktive Bereich 6 und der tiefe Graben 20 auf beiden Seiten durch einen Isolationsgraben 10 begrenzt werden. Die gepunktete Linie 6-6 veranschaulicht die in den Fig. 6a bis 6i bereitgestellte Querschnittsansicht. Man beachte, daß die Querschnittsansicht in zwei Perspektiven vorliegt, wobei die Hälfte der Querschnittsansicht (der Teil der Fig. 6a bis 61 links von der gepunkteten vertikalen Linie) entlang der Achse des Bitleitungsbereichs genommen und auch als der AA-Bereich bekannt ist. Dies entspricht dem horizontalen Teil der gepunkteten Linie 6-6 in Fig. 5b. Die andere Hälfte der Querschnittsansicht (der Teil der Fig. 6a bis 6i rechts von der gepunkteten vertikalen Linie) verläuft senkrecht zum Bitleitungsbereich. Dies entspricht dem vertikalen Teil der gepunkteten Linie 6-6 in Fig. 5b. Wenn man sich die auf diese Weise bereitgestellte Perspektive sorgfältig betrachtet, kann man die folgende Beschreibung besser verstehen.
Um die Beschreibung der Bearbeitungsschritte fortzusetzen, wird der unter dem Bitleitungsbereich liegende Teil des tiefen Grabens 20 beziehungsweise der aktive Bereich durch die Hartmaske 62 bedeckt. Die außerhalb der aktiven Bereiche liegenden Teile werden von der Hartmaske bedeckt, doch wird das umgebende Silizium nicht von der Hartmaske bedeckt. Wie in Fig. 6a gezeigt, werden die freiliegenden Bereiche, einschließlich Teile 64 des tiefen Grabens, geätzt, was zum Isolationsgraben 10 führt. Durch diesen Schritt werden die obere und untere Kante des tiefen Grabens 20 effektiv abgeschnitten und Bereiche 64 entfernt, die im Bereich des Isolationsgrabens ausgebildet waren. Der Isolationsgraben 10 wird bevorzugt durch eine Oxidation mit darauffolgender ein- oder mehrstufiger HDP-Füllung (z. B. Abscheidung, Rückätzen, Abscheidung) ausgebildet. Wie in Fig. 6b dargestellt, wird der Isolationsgraben unter Verwendung eines HDP-Prozesses oder einer anderen wohlbekannten Alternative mit einem isolierenden Oxid 68 gefüllt. Das Isolationsgrabenoxid 68 wird dann beispielsweise unter Verwendung von AV-Planarisierung, CMP oder dergleichen planarisiert. Dann wird die Hartmaske 62 entfernt, und das Grabenoxid 68 und der Nitridabstandshalter 60 werden bis auf die Oberseite der Nitridschicht 52 planarisiert, wobei bevorzugt ein CMP-Schritt verwendet wird.
In Fig. 6c sind die Nitridschicht 52 und der Nitridabstandshalter 60 im wesentlichen entfernt worden, wobei die Nitridkappe 48 zurückbleibt (auch in Fig. 2 gezeigt). Dieses Entfernen ist eine zeitlich gesteuerte Ätzung mit bevorzugt heißem Phosphor oder alternativ einem gegenüber Oxid und Poly selektiven Trockenätznitrid. Während dieses Schrittes wird auch das Isolationsgrabenoxid 68 etwas zurückgeätzt, weil eine Oxidätzung vor der Nitridätzung vorgenommen werden muß (um eine etwaige Restoxidschicht auf der Nitridoberfläche zu entfernen). Dies führt, wie in Fig. 6c gezeigt, dazu, daß der Gatepolysiliziumzapfen 35 aus der Oberfläche der Nitrid- und der Oxidschicht hervorragt. Dann wird eine nicht gezeigte Opferoxidschicht ausgebildet, auf die die Implantierung der dotierten Bereiche für die planaren Unterstützungsschaltkreise folgt. Außerdem werden die dotierten Übergangsbereiche 38 für den Vertikalgatetransistor 22 auch in diesem Schritt durch Ionenimplantierung ausgebildet, obwohl dies in den Fig. 6 nicht gezeigt ist. Nach dem Implantierungsschritt wird die Opferoxidschicht vor der weiteren Bearbeitung entfernt. Es ist anzumerken, daß bei jedem thermischen Schritt, wie etwa dem Ausheilen nach der Implantierung und dergleichen, die Polysiliziumschicht 54 im Graben etwas ausdiffundiert. Es ist genau dieses Ausdiffundieren des dotierten Polysiliziums in das den Graben umgebende Volumensilizium, was zu der vergrabenen Brücke oder dem dotierten Übergang 28 (in Fig. 2 gezeigt) führt.
Wie in Fig. 6d gezeigt, wird dann ein planares Bauelementgateoxid 70 ausgebildet, gefolgt von einer Polysiliziumschicht 72. Die Polysiliziumschicht 72 bildet das Gate-Poly im Träger. In Fig. 6d ist die Polysiliziumschicht 72 strukturiert gezeigt, wobei der Fachmann erkennt, daß dabei die Oberfläche des Bauelements mit der Polysiliziumschicht bedeckt und dann die Schicht unter Verwendung wohlbekannter fotolithographischer und Ätzprozesse (z. B. Poly selektiv zu Oxid) strukturiert wird. Um den Maskierungsprozeß zu zeigen, ist in Fig. 6d schemenhaft eine Ätzarray-(EA)-Maske 74 gezeigt. Die EA-Maske 74 hat den Zweck, die aktive Zone und die Bereiche des tiefen Grabens der Polysiliziumätzung auszusetzen und gleichzeitig die Unterstützungsbereiche zu bedecken (wo die planaren Bauelemente ausgebildet werden), so daß die resultierende Polysiliziumschicht 72 nur die Unterstützungsbereiche bedeckt. Die EA-Maske 74 wird später wieder abgelöst.
Dann wird unter Verwendung eines HDP-Prozesses oder alternativ einer TEOS-Abscheidung oder einer anderen verfügbaren Abscheidungstechnik eine dicke Oxidschicht 76 abgeschieden. Diese dicke Oxidschicht 76 wird unter Verwendung einer in Fig. 6e schemenhaft gezeigten Ätzunterstützungsmaske 78 (Es-Maske) strukturiert. Die Es- Maske 78 bedeckt die Arraybereiche und legt die Unterstützungsbereiche frei, wodurch die Oxidschicht 76 in denjenigen Bereichen, in denen die Polysiliziumschicht 72 in den vorausgegangenen Bearbeitungsschritten ausgebildet worden war, weggeätzt wird und nur über den aktiven Zonen zurückbleibt. Man beachte, daß, wie in Fig. 6e gezeigt, eine gewisse Überlappung zwischen der resultierenden Polysiliziumschicht 72 und der dicken Oxidschicht 76 auftreten kann. Die dicke Oxidschicht 76 wird dann entweder durch eine gesteuerte Ätzung bei einer nicht konformen Abscheidung wie HDP oder durch einen CMP-Schritt planarisiert, was zu einer planaren Deckoxidoberfläche unterhalb der Höhe des Gatepolysiliziumzapfens 35 und der Polysiliziumschicht 72 führt, wie in Fig. 6f gezeigt. Man beachte, daß ein als 77 bezeichneter Teil der dicken Oxidschicht 76 möglicherweise auf der Polysiliziumschicht 72 zurückbleibt. Dies ist ein Artefakt der Bearbeitungsschritte, da die Oxidschicht 76 in den aktiven Bereichen nicht vollständig zurückgeätzt wird und somit dort, wo sie mit der Polysiliziumschicht überlappt, nicht vollständig zurückgeätzt wird. Obwohl dieses Merkmal 77 nicht erwünscht wird, da es die Planarität der resultierenden Struktur (wie in Fig. 6f bis 6i dargestellt) reduziert, verschlechtert es nicht die Leistung oder die Ausbeute auf nennenswerte Weise. Man beachte, daß das Merkmal 77 beim Gatestapelätzen ein wesentlicher Faktor ist, da zurückbleibendes Oxid die Ätzung blockiert. Deshalb wird bevorzugt ein Abdeckring um das Array herum verwendet, so daß es senkrecht zu diesem Merkmal zu keiner Gateätzung kommt. Die Masken EA und ES haben ihre Formen immer innerhalb dieses Abdeckrings. Alle Wortleitungen in dem Array sind vom Abdeckring elektrisch und strukturell isoliert und müssen über eine nachfolgende Verdrahtungsebene aus dem Array herausgezogen werden.
Nach der Planarisierung der dicken Oxidschicht 76 wird ein Oxidreinigungsschritt durchgeführt, um etwaiges Oxid, das sich über dem Gatepolysilizium 35 ausgebildet hat, zu entfernen. Dies ist bevorzugt ein Naßätzprozeß wie etwa HF. Nach der Oxidreinigung kann der Wortleitungsleiterstapel ausgebildet werden. Die Wortleitungen sind, wie oben erörtert, bevorzugt ein mehrschichtiger Stapel aus Polysilizium 140 und Wolfram 42, wie in Fig. 2 gezeigt. Die Leiter können aber auch aus einer einzelnen Schicht oder einer Kombination aus Schichten gebildet werden, die Polysilizium, Wolfram, Wolframnitrid, Wolframsilizium, Tantalnitrid, siliziertes Silizium oder andere wohlbekannte Alternativen umfassen. Mit einer wohlbekannten Nitridabscheidungsbearbeitung wie etwa CVD wird dann über dem Leiterstapel eine Nitridkappe 44 ausgebildet. Man beachte den in der Wortleitung ausgebildeten und durch das Oxidartefakt 77 verursachten Hügel. Durch Sorgfalt muß sichergestellt werden, daß die Wortleitung diesen Bereich gut abdeckt.
In Fig. 6g ist die Ausbildung des Wortleitungs-/Unterstützungsgatestapels dargestellt. Dieser Prozeß ist in der Technik wohlbekannt. Auf den Gatestapel werden Oxid- und Nitridabstandshalter aufgetragen. Bauelementimplantierungen entsprechend den Bedürfnissen der Transistoren können in den Trägern angewendet werden. In Fig. 6h ist der strukturierte Gatestapel mit BPSG gefüllt, und die Oberfläche ist durch CMP bis auf die Kappenschicht des Stapels 44 planarisiert. Eine Nitridschicht wird abgeschieden und durch Lithographie und Nitridätzen über dem Array geöffnet. Eine zusätzliche Oxidschicht, z. B. TEOS, wird abgeschieden. Mit einer selektiven Ätzung von Oxid gegenüber Nitrid wird die Bitleitung zusammen mit der ersten Unterstützungsverdrahtung mit einer Bitleitungs-M0- Maske strukturiert und geätzt. In dem Unterstützungsbereich wird die Ätzung auf der Nitridschicht gestoppt, wohingegen die Ätzung den Drainbereich 38 im Array für die Bitleitungen erreicht. Man beachte, daß der Oxidabstandshalter 46 und die Nitridkappe 60 verhindern, daß der Bitleitungskontakt (und somit die Bitleitung) selbst im Fall einer gewissen Fehlausrichtung der M0-Maske das Gate-Poly kontaktieren. In Fig. 61 ist die Bitleitung mit den Kontakten 40 mit einem Leiter gefüllt. Die Bitleitungen können in einem einstufigen oder mehrstufigen Prozeß aus einer einzelnen Leiterschicht oder einer Kombination von Leiterschichten, wie etwa Polysilizium, Wolfram, Wolframnitrid, Wolframsilizium, Wolframnitrid und dergleichen, ausgebildet werden.
Ein Vorteil besteht bei den bevorzugten Ausführungsformen darin, daß die Gatelänge verdoppelt werden kann, ohne daß sich dies auf das Verhältnis Einschaltstrom zu Ausschaltstrom nachteilig auswirkt, da die Gatebreite durch die Verwendung des Doppelgates auf beiden Seiten des Grabens ebenfalls effektiv verdoppelt wird.
Ein weiterer Vorteil der bevorzugten Ausführungsformen besteht darin, daß die offengelegte Struktur einen 2F- mal-2F-Pass-Transistor gestattet (d. h., die Gatelänge beträgt das Doppelte der kleinsten Grundregellänge, doch beträgt auch die Gatebreite das Doppelte der Grundregel).
Wenngleich die vorliegende Erfindung unter Bezugnahme auf Ausführungsbeispiele beschrieben worden ist, soll die vorliegende Beschreibung nicht in einem einschränkenden Sinn ausgelegt werden. Für den Fachmann sind bei Bezugnahme auf die Beschreibung verschiedene Modifikationen und Kombinationen der Ausführungsbeispiele sowie andere Ausführungsformen der Erfindung ersichtlich. So sind zum Beispiel beispielhafte isolierende Materialien offenbart worden, wie etwa Oxid und Nitrid, obwohl in einigen Fällen diese Materialien gegeneinander substituiert werden können, oder andere isolierende Materialien könnten verwendet werden. Es sind auch leitende Materialien offenbart worden, doch liegt es im Schutzbereich der vorliegenden Erfindung, andere Kombinationen der offenbarten oder andere leitende Materialien zu verwenden, wie sie gegenwärtig üblicherweise in der Technik verwendet oder später entwickelt werden. Bestimmte Abstände und Abmessungen sind für die gegenwärtig als beste erachtete Ausführungsweise der Erfindung offenbart worden. Diese Abmessungen sollen auf keinerlei Weise einschränkend sein, und die vorliegende Erfindung zieht größere oder kleinere Bauelemente in Betracht. Außerdem läßt sich die vorliegende Erfindung möglicherweise auf andere Halbleitermaterialien und Prozesse anwenden, wie etwa Germanium, Gallium-Arsenid, andere III-IV-Materialien oder andere Halbleitermaterialien. Innerhalb des Schutzbereichs der vorliegenden Erfindung liegen andere Ätzprozesse, als sie oben spezifisch beschrieben werden, einschließlich reaktives Ionenätzen (RIE), Naßätzen, Trockenätzen, Plasmaätzen und dergleichen. Gleichermaßen sind die hier beschriebenen Abscheidungstechniken beispielhaft und nicht einschränkend, und die vorliegende Erfindung ist so breit ausgelegt, daß sie andere Abscheidungstechniken beinhaltet, wie etwa CVD, PVD, PEVD, thermische Oxidation und dergleichen. Die beigefügten Ansprüche sollen alle derartigen Modifikationen oder Ausführungsformen einschließen.

Claims

1. Speicherbauelement, das folgendes umfaßt:
ein Speicherzellenarray, wobei das Array mehrere in Zeilen und Spalten angeordnete Speicherzellen enthält, wobei die Zeilen durch Isolationsgräben getrennt sind;
wobei jede Speicherzelle folgendes umfaßt:
einen Graben mit einem darin ausgebildeten Kondensator;
einen ersten Pass-Transistor mit einem aus einer Ausdiffundierung von im Graben ausgebildetem dotiertem Material ausgebildeten ersten dotierten Bereich, einem neben dem Graben ausgebildeten zweiten dotierten Bereich; und einen im Graben ausgebildeten Gatebereich und ein an einer Seitenwand des Grabens ausgebildetes Gateoxid; und einen zweiten Pass-Transistor mit einem aus einer Ausdiffundierung von dotiertem Material aus dem Graben ausgebildeten ersten dotierten Bereich, einem neben dem Graben ausgebildeten zweiten dotierten Bereich, der sich den im Graben ausgebildeten Gatebereich mit dem ersten Pass- Transistor teilt, und mit einem an einer Seitenwand des Grabens ausgebildeten Gateoxid.

2. Speicherbauelement nach Anspruch 1, weiterhin mit einer an den Gatebereich des ersten und zweiten Pass-Transistors angeschlossenen Wortleitung und einer an die zweiten dotierten Beteiche des ersten und zweiten Pass-Transistors angeschlossenen Bitleitung.

3. Speicherbauelement nach Anspruch 1, weiterhin mit einer zweiten Speicherzelle neben der ersten Speicherzelle und mit einem ersten und zweiten Pass-Transistor, und wobei sich der erste Pass- Transistor der ersten Speicherzelle und der erste Pass-Transistor der zweiten Speicherzelle einen gemeinsamen zweiten dotierten Bereich teilen.

4. Speicherbauelement nach Anspruch 1, wobei der erste und zweite dotierte Bereich aus einem in einem p-Halbleitermaterial ausgebildeten n- Material ausgebildet sind.

5. Speicherbauelement nach Anspruch 1, das weiterhin folgendes umfaßt:
ein im Graben zwischen dem Kondensator und dem Gatepolysilizium ausgebildetes Grabendeckoxid.

6. Speicherbauelement nach Anspruch 1, wobei der erste dotierte Bereich aus einem im Graben ausgebildeten dotierten Polysiliziummaterial ausdiffundiert.

7. Speicherzelle nach Anspruch 1, wobei der erste Pass-Transistor und der zweite Pass-Transistor eine Gatelänge und eine Gatebreite aufweisen und die Gatelänge gleich der Gatelänge beim ersten und zweiten Pass-Transistor ist.

8. Speicherzelle nach Anspruch 2, wobei die Wortleitung und die Bitleitung aus einer oder mehreren leitenden Schichten ausgebildet sind, die aus einem oder mehreren von Polysilizium, Wolfram, Wolframnitrid und Wolframsilizium bestehen.

9. Speicherbauelement nach Anspruch 1, wobei das Speicherzellenarray in einem Halbleitersubstrat ausgebildet ist und weiterhin folgendes umfaßt:
eine zweite Speicherzelle neben einer ersten Speicherzelle und mit einem ersten und zweiten Pass-Transistor, wobei sich der erste Pass- Transistor der ersten Speicherzelle und der erste oder zweite Pass-Transistor der zweiten Speicherzelle im Halbleitersubstrat einen gemeinsamen massiven Kontakt teilen.

10. Speicherbauelement nach Anspruch 1, weiterhin mit einem über dem Graben ausgebildeten selbstjustierten Isolatorbereich, der für eine elektrische Isolation zwischen dem im Graben ausgebildeten Gatebereich und der den zweiten dotierten Bereich kontaktierenden Bitleitung sorgt.

11. Speicherbauelement nach Anspruch 10, wobei der Isolatorbereich aus Siliziumnitrid und/oder Siliziumoxid ausgebildet ist.

12. Speicherbauelement nach Anspruch 2, weiterhin mit einer durchlassenden Wortleitung neben der Wortleitung und einer zwischen der durchlassenden Wortleitung und dem neben dem Graben ausgebildeten zweiten dotierten Bereich ausgebildeten Isolatorschicht.

13. Speicherbauelement nach Anspruch 1, wobei das Speicherzellenarray ein Array von Gräben umfaßt, wobei das Array von Gräben in einem regelmäßig beabstandeten Muster angeordnet ist.

14. Verfahren zum Ausbilden einer Speicherzelle, das folgendes umfaßt:
Ausbilden einer vergrabenen Platte in einem Halbleitersubstrat;
Ausbilden eines tiefen Grabens mit Seitenwänden innerhalb einer aktiven Zone eines Halbleitersubstrats;
Ausbilden eines Dielektrikums entlang den Seitenwänden des tiefen Grabens;
Ausbilden eines Grabenkragens entlang einem Mittelteil des tiefen Grabens;
teilweises Füllen des Grabens mit dotiertem Polysilizium, wobei die Dotierungssubstanz im Polysilizium während nachfolgender Bearbeitungsschritte in den vom Grabenkragen nicht begrenzten Teilen aus dem Graben in die aktive Zone ausdiffundiert wird;
Ausbilden eines Grabendeckoxids auf dem Polysilizium;
Ausbilden eines Gatedielektrikums an den vertikalen Seitenwänden des Grabens;
Füllen des Grabens mit einem Gatepolysilizium über dem Grabendeckoxid;
Ausbilden eines ersten dotierten Bereichs neben einer Seitenwand des Grabens und eines zweiten dotierten Bereichs neben einer anderen Seitenwand des Grabens;
Ausbilden eines Kontakts zum Gatepolysilizium und Verbinden des Gatepolysiliziums mit einer Wortleitung; und
Ausbilden eines Kontakts zum ersten und zweiten dotierten Bereich und Verbinden des ersten und zweiten dotierten Bereichs mit einer Bitleitung.

15. Verfahren nach Anspruch 14, weiterhin mit dem Wegätzen eines Teils der aktiven Zone, um einen Isolationsgraben auf jeder Seite der aktiven Zone und dem tiefen Graben auszubilden, und Füllen des Isolationsgrabens mit einem Isolator.

16. Verfahren nach Anspruch 14, wobei der Schritt des Ausbildens eines Oxids entlang den Seitenwänden des tiefen Grabens folgendes umfaßt:
Ausbilden eines ersten Oxids entlang einem unteren Teil der Seitenwände des tiefen Grabens; und
nachfolgendes Ausbilden eines Gateoxids entlang einem oberen Teil der Seitenwände des tiefen Grabens.

17. Verfahren nach Anspruch 15, wobei der aktive Bereich durch Isolationsgräben und tiefe Gräben in mehrere aktive Bereiche unterteilt wird.

18. Verfahren nach Anspruch 14, wobei die Ausdiffundierung der Dotierungssubstanz im Polysilizium einen dritten und vierten dotierten Bereich ausbildet und wobei der erste und dritte dotierte Bereich die Drainelektrode beziehungsweise Sourceelektrode eines ersten Pass-Transistors bilden und der zweite und vierte dotierte Bereich die Drainelektrode beziehungsweise Sourceelektrode eines zweiten Pass-Transistors bilden, wobei sich der erste und zweite Pass-Transistor ein gemeinsames Gate teilen.

19. Speicherschaltung, die folgendes umfaßt:
einen Kondensator, der in einem unteren Teil eines Grabens ausgebildet ist;
einen Logik-Pass-Transistor mit einem in einem oberen Teil des Grabens ausgebildeten vertikalen Gate, der folgendes umfaßt:
einen ersten und zweiten Sourcebereich;
einen ersten und zweiten Drainbereich; und
ein einzelnes Gate mit einem ersten Gateoxid neben dem ersten Source- und Drainbereich und einem zweiten Gateoxid neben dem zweiten Source- und Drainbereich.

20. Speicherschaltung nach Anspruch 19, wobei der erste und zweite Sourcebereich durch das Ausdiffundieren von dotiertem Material aus dem Graben ausgebildet werden.

21. Speicherschaltung nach Anspruch 19, wobei der Graben zwischen fünf Mikrometern und zehn Mikrometern tief ist.

22. Speicherschaltung nach Anspruch 20, wobei das dotierte Material dotiertes Polysilizium ist.

23. Speicherschaltung nach Anspruch 19, wobei das vertikale Gate des Logik-Pass-Transistors eine Gatebreite aufweist, die gleich der Gatelänge ist.

24. Speicherschaltung nach Anspruch 19, wobei der Graben in einem aktiven Bereich des Siliziums ausgebildet ist, der unter einer Bitleitung liegt, und diesen Bereich unterbricht, und weiterhin einen auf beiden Seiten des aktiven Bereichs ausgebildeten Isolationsgraben umfaßt.

25. Speicherschaltung nach Anspruch 19, wobei der erste und zweite Sourcebereich und der erste und zweite Drainbereich und das Gatepolysilizium aus n-Halbleitermaterial und der aktive Bereich aus p- Halbleitermaterial ausgebildet sind.