DE10227587A1 - Halbleiterspeichervorrichtung, und Verfahren zum Testen derselben - Google Patents

Halbleiterspeichervorrichtung, und Verfahren zum Testen derselben

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Abstract

Eine Halbleiterspeichervorrichtung und ein Verfahren zum Testen derselben ist beschrieben. Die Vorrichtung und das Verfahren können die Betriebsbedingungen durch Detektieren einer Testzelle optimieren, welche in einem Test einfach unter den Speicherzellen, die einen burn-in Test bestehen, durchfallen, und Detektieren der schlechtesten Betriebsbedingungen durch Durchführen des Tests auf der Testzelle. Die Vorrichtung und das Verfahren reduzieren den Energieverbrauch in einem Auffrisch- oder Aktivbetrieb. Gemäß der beschriebenen Vorrichtung und dem Verfahren testet eine Testeinheit eine Testzelle, steuert Betriebsbedingungen der Halbleiterspeichervorrichtung gemäß dem Testergebnis und gibt die Betriebsbedingungen aus. Eine Treibereinheit treibt die Halbleiterspeichervorrichtung, die Betriebesbedingungen, welche durh die Testeinheit gesteuert sind, einsetzend.

Description

    Hintergrund Technisches Gebiet
  • Die vorliegende Erfindung betrifft Halbleiterspeichervorrichtungen und insbesondere Halbleiterspeichervorrichtungen und ein Verfahren zum Testen derselben. Das Verfahren kann die Betriebsbedingungen durch Detektieren einer Testzelle, welche einfach in einem Test unter Speicherzellen, die einen burn-in Test bestehen, durchfallen können, und Detektieren der schlechtesten Betriebsbedingungen durch Durchführen des Tests auf der Testzelle optimieren, wodurch der Energieverbrauch in einem Auffrisch- oder aktiven Betrieb reduziert wird.
    • Beschreibung des technischen Hintergrunds
  • Im allgemeinen können Halbleitervorrichtungstests entweder als Produkttests oder als Abnahmetests eingeordnet werden. Der Produkttest detektiert einen Defekt, welcher in einem Herstellungsprozeß, wie einem Wafer-Prozeß und einem Zusammenbauprozeß, erzeugt wird. Durch den Produkttest ist es möglich, die defekten Produkte auszusieben, um die guten Produkte auszuwählen. Aus diesem Grund wird der Produkttest in einem Versand-(Herstellungs-)Prozeß in großer Zahl durchgeführt und erfordert einen hohen Durchlauf.
  • Die Abnahmeprüfung bestätigt, ob die Funktionalität und die Leistungsfähigkeit eines dynamischen RAM-Speichers (DRAM) die erforderlichen Spezifikationen erfüllt. In Forschung und Entwicklung wird die Abnahmeprüfung präzise ausgeführt, um die Qualität der Produkte zu verbessern und eine Entwicklungszeit zu verringern. Während der Abnahmeprüfung, wenn ein Herstellungsdefekt detektiert wird, oder wenn die Funktion der Produkte die relevanten Spezifikationen nicht erfüllen, wird eine Analyse oder eine Fehleranalyse ausgeführt, um die Fehlergründe zu untersuchen. Es ist besonders wichtig, eine Stelle in dem DRAM zu lokalisieren, in welchem ein Defekt erzeugt ist.
  • Der DRAM-Test mißt Charakteristika, wie Gleichstrom (DC) und Wechselstrom (AC)-Parameter und -Funktionalität unter Einsatz eines Speichertesters.
  • Um anfängliche DRAM-Defekte auf einer frühen Stufe zu detektieren, wird in einem burn-in Test, welcher als ein Funktionstest durchgeführt wird, eine höhere Spannung und Temperatur angelegt als der DRAM erfahren wird.
  • Die defekten Zellen, welche in dem Produkt und Abnahmetest detektiert wurden, werden durch den Einsatz von Redundanzzellen repariert, um einen normalen Betrieb durchzuführen.
  • Der DRAM wird unter Einsatz der bestandenen Zellen unter den Betriebsbedingungen, welche erforderlich für einen normalen DRAM-Betrieb angesehen werden, betrieben, welche auf der Basis experimenteller Daten ausgewählt werden.
  • Wie oben beschrieben, sollte der DRAM so entworfen sein, daß er einen ausreichenden Betriebsspielraum aufweist, so daß er unter den schlechtesten Bedingungen betrieben werden kann. Wenn der ausreichende Betriebsspielraum nicht erzielt wird, können eine Anzahl von Defektzellen detektiert werden und somit kann ein einsetzbarer Chip als ein Defekt-Chip detektiert werden, welches in einer niedrigen Produktionsausbeute resultiert.
  • Zum Lösen des vorangehenden Problems ist z. B. ein Verfahren zum Verkürzen einer Auffrischperiode vorgeschlagen worden, um einen ausreichenden Spielraum zu erreichen. Gemäß diesem Verfahren wird jedoch der Energieverbrauch gesteigert.
  • Darüber hinaus, wenn der Spielraum bzw. die Spanne ausreichend in den Betriebsbedingungen eingerichtet ist, nimmt die Betriebsgeschwindigkeit des DRAMS ab. Um eine Herabsetzung der Betriebsgeschwindigkeit des DRAMS zu verhindern, kann eine hohe Spannung angelegt werden. Der Einsatz einer hohen Spannung verursacht jedoch ebenfalls einen hohen Energieverbrauch. Die Betriebsgeschwindigkeit eines DRAMS wird beispielsweise bloß durch Einrichten einer Abtastverstärkertreiberspannung als eine hohe Spannung gesteigert, welches in einem gesteigerten Energieverbrauch resultiert.
    • Zusammenfassung
  • Die offenbarte Halbleiterspeichervorrichtung kann eine Speicherzellenanordnung, eine Testeinheit und eine Treibereinheit aufweisen. Die Speicherzellenanordnung kann eine Testzelle aufweisen, welche bestimmt ist, eine schlechteste Zelle unter Speicherzellen zu sein, welche einen ersten Test bestehen. Die Testeinheit führt einen zweiten Test auf der Testzelle unter vorbestimmten Betriebsbedingungen durch, wobei der zweite Test nach Anpassen der Betriebsbedingungen der Testzelle gemäß dem Ergebnis des zweiten Tests wiederholt durchführt und schließlich die endgültigen Betriebsbedingungen ausgibt. Die Treibereinheit treibt die Speicherzellenanordnung unter Einsatz der endgültigen Betriebsbedingungen, die sie von der Testeinheit erhält.
  • Zusätzlich ist ein Verfahren zum Testen einer Halbleiterspeichervorrichtung offenbart. Das Verfahren kann das Detektieren einer Testzelle, welche einfach unter den Zellen, welche den ersten Test bestehen, durchfallen kann, Reparieren der Testzelle und Speichern einer Adresse der Testzelle vorsehen. Das Verfahren kann außerdem einen Testschritt zum Durchführen eines zweiten Tests auf der Testzelle in vorbestimmten Betriebsbedingungen durch Einsatz der Adresse der Testzelle und Zurückkehren zu dem Testschritt nach Anpassen der Betriebsbedingungen aufweisen, wenn die Testzelle den zweiten Test besteht. Das Verfahren kann ebenfalls Bereitstellen der Betriebsbedingungen vorsehen, welche in dem Testschritt als Treiberbedingungen einer Speicherzellenanordnung eingesetzt sind, wenn die Testzelle in dem zweiten Test durchfällt.
    • Kurzbeschreibung der Zeichnungen
  • Fig. 1 ist ein Blockdiagramm, welches relevante Abschnitte einer Halbleiterspeichervorrichtung verdeutlicht;
  • Fig. 2 ist ein detailliertes Schaltungsdiagramm, welches die Verzögerung gemäß Fig. 1 verdeutlicht;
  • Fig. 3 ist ein detailliertes Blockdiagramm, welches den Datenkomparator gemäß Fig. 1 verdeutlicht;
  • Fig. 4 ist ein Zeitablaufdiagramm eines Betriebs zum Vergleichen von Daten mit dem Datenkomparator gemäß Fig. 3; und
  • Fig. 5 ist ein Flußdiagramm, welches die Schritte eines Verfahrens zum Testen der Halbleiterspeichervorrichtung gemäß Fig. 1 zeigt.
    • Detaillierte Beschreibung
  • Mit Bezug auf Fig. 1 weist eine Halbleiterspeichervorrichtung eine Speicherzellenanordnung 2 mit einer Testzelle 1 auf, welche bestimmt ist als eine schlechteste unter den Zellen, welche den burn-in Test bestehen. Die Halbleiterspeichervorrichtung weist ebenfalls eine Testeinheit 3 zum Testen der Testzelle 1 und Ausgeben der Betriebsbedingungen als ein Testprodukt sowie eine Treibereinheit 4 zum Treiben der Speicherzellenanordnung 2 auf, welche die Betriebsbedingungen von der Testeinheit 3 einsetzt.
  • Die Testeinheit 3 weist eine Verzögerung 5 zum Verzögern der Daten DOUT, welche in der Testzelle für eine vorbestimmte Zeit gespeichert sind, und einen Datenkomparator 6 zum Vergleichen der verzögerten Daten DOUTD mit einem Testdatum TD auf und gibt das Vergleichsergebnissignal PFD aus. Die Testeinheit 3 weist ebenfalls einen Betriebszustandskontroller 7 zum Steuern der Betriebsbedingungen gemäß dem Vergleichsergebnissignal PFD und einen Testkontroller 8 zum Steuern eines Testbetriebs zum Speichern und Lesen der Testdaten TD in/von der Testzelle 1 auf, welche die Betriebsbedingungen von dem Betriebsbedingungskontroller 7 einsetzt.
  • Die Testzelle 1 ist die schlechteste Zelle unter den Zellen, welche den burn-in-Test bestehen. Bei einem normalen Betrieb wird die Testzelle 1 durch eine synchrone RAM-ähnliche Reparaturzelle durch Einsetzen einer Anti-Sicherung bzw. Anti-Fuse repariert.
  • Hier wird eine Adresse der Testzelle 1 markiert, so daß ein nachfolgender Test nicht auf der reparierten Zelle, sondern auf der Testzelle 1 ausgeführt werden kann. Das heißt, die Adresse der Testzelle 1 wird in dem Testkontroller 8 gespeichert, und der Testkontroller 8 speichert die Testdaten TD in der Testzelle 1. Als Ergebnis liest der Testkontroller 8 die Daten von der Testzelle 1.
  • Der Testkontroller 8 führt den Test in Abhängigkeit von dem Testbefehl TCMD aus. Wenn jedoch die gegenwärtige Testbedingung ein Test zum Steuern einer Auffrischperiode ist, kann der Testkontroller 8 den Test automatisch ausführen, ohne sich nach dem Testbefehl TCMD zu richten.
  • Der Betrieb der offenbarten Halbleiterspeichervorrichtung wird mit Bezug auf Fig. 5 beschrieben.
  • Der burn-in-Test wird durchgeführt und die durchgefallenen Zellen werden durch den Einsatz der Anti-Sicherung (S1) repariert.
  • Die Testzelle 1, welche einfach unter den in dem burn-in-Test bestandenen Zellen durchfallen kann, wird detektiert und durch den Einsatz der Anti-Sicherung (S2) repariert.
  • Hier wird die Adresse der Testzelle 1 markiert (S3). Der Grund, daß die Testzelle 1 markiert wird, besteht darin, daß ein nachfolgender Test auf der Testzelle 1 und nicht der reparierten Zelle entsprechend der Testzelle 1 durchgeführt werden kann.
  • Eine Eingabe des Testbefehls TCMD wird bestätigt (S4). Wenn der Testbefehl TCMD eingegeben wird, wird der Test auf der Testzelle 1 unter den gegenwärtigen Betriebsbedingungen durchgeführt (S5).
  • Danach wird das Testergebnis bestätigt (S6). Wenn die Testzelle 1 den Test besteht, werden die Betriebsbedingungen angepaßt (S7). Der Test wird dann wieder unter den angepaßten Betriebsbedingungen durchgeführt (S5).
  • Das Testergebnis wird bestätigt (S6). Wenn die Testzelle 1 den Test nicht besteht bzw. durchfällt, werden die abschließenden Betriebsbedingungen ausgegeben, und der normale Betrieb wird entsprechend den abschließenden Betriebsbedingungen durchgeführt (S8).
  • Fig. 2 ist ein detailliertes Schaltungsdiagramm, welches die Verzögerung 5 der Testschaltung der Halbleiterspeichervorrichtung in Fig. 1 verdeutlicht. Wie in Fig. 2 verdeutlicht, weist die Verzögerung 5 eine Vielzahl von NAND-Gattern ND0-NDN auf, welche jeweils einen Eingangsanschluß aufweisen, welcher zum Empfangen der Steuersignale D0-DN angeschlossen ist, und welche jeweils einen anderen Eingangsanschluß aufweisen, welcher zum Empfangen der Daten (DOUT), die von der Testzelle 1 ausgelesen sind, angeschlossen ist. Die NAND-Gatter steuern eine Verzögerungsrate gemäß den Steuersignalen D0-DN. Die Verzögerung 5 weist ebenfalls eine Vielzahl von Einheitsverzögerungen DE0-DEN, welche gemäß den Ausgangssignalen der NAND-Gatter ND0-NDN gesteuert werden, zum Verzögern der Ausgangssignale von den vorangehenden Einheitsverzögerungen für eine vorbestimmte Zeit auf.
  • Die Einheitsverzögerung DEi weist ein NAND-Gatter NDDi auf, welches einen Eingangsanschluß, welcher zum Empfangen eines Ausgangssignals von der vorangehenden Einheitsverzögerung DEi-1 angeschlossen ist, und einen anderen Eingangsanschluß aufweist, welcher zum Empfangen eines Ausgangssignals von einem NAND-Gatter NDi verbunden ist. Die Einheitsverzögerung DEi weist ebenfalls einen Inverter INVi zum Invertieren eines Ausgangssignals von dem NAND-Gatter NDDi auf.
  • Die Daten DOUT, welche von der Testzelle 1 ausgelesen sind, werden die Verzögerung 5 einsetzend verzögert. Wenn ein Fehler auftritt, weil die Daten DOUT, welche von der Testzelle 1 ausgelesen sind, nicht gleich den Testdaten TD sind, werden die Testbedingungen an die anderen Zellen, welche mit der gleichen Wortleitung der Testzelle verbunden sind, angelegt. Als Ergebnis, um einen Nichtfehlerzustand aufgrund des Fehlers zu erzeugen, werden die Daten DOUT, welche von der Testzelle 1 ausgelesen sind, für eine vorbestimmte Zeit verzögert, wodurch ein Spielraum vor Fehlererzeugungsbedingungen erreicht werden kann.
  • Fig. 3 ist ein detailliertes Blockdiagramm, welches den Datenkomparator 6 der Halbleiterspeichervorrichtung nach Fig. 1 verdeutlicht. Wie in Fig. 3 bezeichnet, weist der Datenkomparator 6 einen Signalspeicher 9 bzw. latch 9 zum Einrasten der Daten DOUTD, welche durch die Verzögerung 5 verzögert sind und zum Ausgeben eines Datums TSTD, welches gemäß einem Taktsignal CLKT eingerastet ist, einen Signalspeicher 10 zum Einrasten der Testdaten TD und Ausgeben eines Datums REFD, welches gemäß einem Taktsignal CLKW eingerastet ist, und ein exklusives OR-Gatter XOR zum Vergleichen des Datums TSTD und REFD der Signalspeicher bzw. latches 9 und 10, und Ausgeben des Vergleichsergebnissignals PFD auf.
  • Detailliert rastet bzw. speichert der Signalspeicher 9 bzw. latch 9 die Daten DOUTD, welche durch Verzögern der Daten DOUT, die von der Testzelle 1 ausgelesen sind, durch die Verzögerung 5 und Ausgeben der gespeicherten Daten TSTD, welche mit dem Taktsignal CLKT der Testbetriebsperiode folgend synchronisiert sind.
  • Der Signalspeicher 10 bzw. latch 10 rastet bzw. speichert die Testdaten TD, welche in der Testzelle 1 gespeichert sind, und gibt die gespeicherten Daten REFD in Synchronisation mit dem Taktsignal CLKW gemäß einer Aktivierungszeit der Wortleitung aus, welche mit der Testzelle 1 zum Schreiben der Testdaten TD in die Testzelle 1 verbunden ist.
  • Das exklusive OR-Gatter XOR vergleicht die Daten TSTD und REFD der beiden Signalspeicher bzw. latches 9 und 10. Wenn die Daten identisch sind, weist das exklusive OR-Gatter ein Bestanden-Ergebnis auf und gibt ein Vergleichsergebnissignal PFD mit einem niedrigen Pegel aus. Wenn die Daten voneinander abweichen, weist das exklusive OR-Gatter ein Fehlerergebnis auf und gibt ein Vergleichsergebnissignal PFD mit einem hohen Pegel aus.
  • Wenn die gegenwärtige Testbedingung ein Auffrischperiodentest ist, wenn das Testergebnis bestanden ist, steuert der Betriebsbedingungskontroller 7 einen Parameter tREF, so daß die Auffrischperiode länger gesteigert werden kann als die Auffrischperiode des Tests. Wenn der Datenkomparator 6 anzeigt, daß der Betriebsbedingungskontroller 7 die Auffrischperiode nicht steuert, sondern die Auffrischperiode des Tests ausgibt.
  • Wenn die gegenwärtige Testbedingung ein Test zum Steuern einer Aktivierungsgeschwindigkeit eines Abtastverstärkers ist, und das Testergebnis durch den Datenkomparator bestanden ist, verzögert der Betriebsbedingungskontroller 7 die Aktivierungsgeschwindigkeit des Abtastverstärkers, so daß der Testkontroller 8 den Test nochmals durchführen kann. Wenn der Datenkomparator 6 anzeigt, daß das Testergebnis durchgefallen ist, steuert der Betriebsbedingungskontroller 7 nicht die Aktivierungsgeschwindigkeit des Abtastverstärkers, sondern gibt die Aktivierungsgeschwindigkeit des Abtastverstärkers des Tests aus.
  • Wenn die gegenwärtige Testbedingung ein Test zum Steuern der Auffrischperiode und der Aktivierungsgeschwindigkeit des Abtastverstärkers ist, und wenn der Datenkomparator 6 anzeigt, daß das Testergebnis "bestanden" ist, paßt der Betriebsbedingungskontroller 7 einen auffrischbezogenen Parameter zum Steuern der Auffrischperiode an, steuert die Aktivierungsgeschwindigkeit des Abtastverstärkers und führt den Test nochmal aus. Wenn der Datenkomparator 6 anzeigt, daß das Testergebnis "durchgefallen" ist, gibt der Betriebsbedingungskontroller 7 die Auffrischperiode und die Aktivierungsgeschwindigkeit des Abtastverstärkers des Tests aus.
  • Obwohl das Vergleichsergebnissignal PFD des Datenkomparators 6 einen Fehler anzeigt, werden die Daten DOUT, welche von der Testzelle 1 ausgelesen sind, durch die Verzögerung 5 verzögert, und somit hat die Testzelle 1 in den gegenwärtigen Testbedingungen bestanden.
  • Bezogen auf Fig. 4 speichert der Signalspeicher 9 bzw. latch 9 die Daten DOUTD, welche von der Verzögerung 5 verzögert sind, und gibt die Daten TSTD gerastet gemäß dem Taktsignal CLKT aus. Der Signalspeicher 10 bzw. latch 10 speichert die Testdaten TD und vergleicht die Testdaten TD mit den gespeicherten Daten REFD, welche gemäß dem Taktsignal CLKW ausgegeben werden. Die Daten REFD, welche durch den Signalspeicher 10 bzw. latch 10 gespeichert sind, weisen einen hohen Pegel auf, und die Daten TSTD, welche durch den Signalspeicher 9 bzw. latch 9 gespeichert sind, weisen einen niedrigen Pegel auf, und erzeugen somit einen Fehler. Da die Daten DOUT, welche von der Testzelle 1 ausgelesen sind, jedoch einen hohen Pegel aufweisen, hat sie in den gegenwärtigen Betriebsbedingungen bestanden.
  • Eine Verzögerungsrate D der Verzögerung 5 ist hier optional durch Anpassen des Steuersignals D0-DN eingerichtet. Obwohl die Testzelle 1 eigentlich in dem Datenkomparator 6 bestanden hat, weist sie einen Spielraum auf, welcher als Fehler detektiert ist.
  • In einem Beispiel der Halbleiterspeichervorrichtung, wenn die Betriebsbedingung sich auf die Auffrischperiode bezieht, wird der Test unabhängig von dem Testbefehl TCMD ausgeführt (S5). Wenn das Testergebnis "bestanden" ist, wird der Test mit einer reduzierten Auffrischperiode wieder durchgeführt (S5). Wenn das Testergebnis "Fehler" ist, führt der Testkontroller 8 den Test nicht durch, sondern gibt die Auffrischperiode des Tests an die Treibereinheit 4 aus (S8). Die Treibereinheit 4 führt den Auffrischbetrieb durch Einsetzen der eingegebenen Auffrischperiode von dem Testkontroller 8 durch.
  • In einem weiteren Beispiel der Halbleiterspeichervorrichtung, wenn die Betriebsbedingung sich auf die Aktivierungsgeschwindigkeit des Abtastverstärkers bezieht, wird der Test gemäß der Eingabe des Testbefehls TCMD ausgeführt (S5). Wenn das Testergebnis "bestanden" ist, wird der Test durch Verzögern der Aktivierungsgeschwindigkeit des Abtastverstärkers wieder durchgeführt (S5). Wenn das Testergebnis "Fehler" ist, führt der Testkontroller 8 den Test nicht durch, sondern gibt die Aktivierungsgeschwindigkeit des Abtastverstärkers des Tests an die Treibereinheit 4 aus (S8). Dann führt die Treibereinheit 4 den normalen Betrieb, wie einen Lese- oder Schreibvorgang, die eingegebene Aktivierungsgeschwindigkeit des Abtastverstärkers einsetzend durch.
  • Zusätzlich wird in einer Situation, in welcher die Betriebsbedingung zum Bestimmen der Auffrischgeschwindigkeit und der Aktivierungsgeschwindigkeit des Abtastverstärkers ist, der Test ausgeführt (S5). Wenn das Testergebnis "bestanden" ist, wird der Test durch Reduzieren der Auffrischperiode durchgeführt (S5) und der Test wird durch Verzögern der Aktivierungsgeschwindigkeit des Abtastverstärkers durchgeführt (S5), wodurch die Auffrischperiode und die Aktivierungsgeschwindigkeit des Abtastverstärkers optimiert werden. Wenn das Testergebnis "Fehler" ist, wird der normale Betrieb die Betriebsbedingungen des Tests, nämlich die Auffrischperiode und die Aktivierungsgeschwindigkeit des Abtastverstärkers einsetzend durchgeführt.
  • Wie im vorangehenden erörtert, kann die Halbleiterspeichervorrichtung durch Ausführen des Tests zum Steuern der Auffrischperiode und Einrichten der minimalen Auffrischperiode betrieben werden. Zusätzlich kann die Testschaltung der Halbleiterspeichervorrichtung durch Ausführen des Tests zum Steuern der Aktivierungsgeschwindigkeit des Abtastverstärkers und Einrichten der maximal verzögerten Aktivierungsgeschwindigkeit des Abtastverstärkers durchgeführt werden. Es ist möglich, den Test zum Steuern der Auffrischperiode und den Test zum Steuern der Aktivierungsgeschwindigkeit des Abtastverstärkers individuell durchzuführen. Die zwei Tests können ebenfalls zum Steuern der Auffrischperiode der Halbleiterspeichervorrichtung und der Aktivierungsgeschwindigkeit des Abtastverstärkers ausgeführt werden. Der Test zum Steuern der Auffrischperiode und der Test zum Steuern der Aktivierungsgeschwindigkeit des Abtastverstärkers können hier sequentiell oder simultan durchgeführt werden.
  • Gemäß dieser Offenbarung richtet die Testschaltung der Halbleiterspeichervorrichtung die Betriebsbedingungen der Halbleiterspeichervorrichtungen mit Bezug auf die Zelle ein, welche in dem Test einfach durchfallen kann, optimiert die Betriebsbedingungen und reduziert somit den Energieverbrauch in dem Auffrisch- oder Aktivierungsbetrieb.
  • Die beschriebene Halbleiterspeichervorrichtung und ein Verfahren zum Testen derselben kann Betriebsbedingungen zum Reduzieren des Energieverbrauchs optimieren. Die offenbarte Vorrichtung und Verfahren testen eine Testzelle, welche unter den bestandenen Speicherzellen einfach durchfallen kann und detektiert die schlechtesten Betriebsbedingungen, in welchen die gesamte Speicherzellenanordnung und Zellen ohne einen Fehler betrieben werden können.
  • Obwohl gewisse Vorrichtungen, welche gemäß den Lehren der Erfindung aufgebaut sind, hierin beschrieben wurden, ist der Bereich und die Abdeckung dieses Patents nicht darauf beschränkt. Im Gegenteil deckt dieses Patent alle Ausführungsformen der Lehren der Erfindung ab, welche ganz in den Bereich der angehängten Ansprüche entweder wörtlich oder unter der Äquivalenzlehre fallen.

Claims (17)

1. Halbleiterspeichervorrichtung mit:
einer Speicherzellenanordnung, welche eine Testzelle aufweist, die als eine schlechteste unter den Speicherzellen bestimmt ist, die einen ersten Test bestehen;
einer Testeinheit zum Durchführen eines zweiten Tests auf der Testzelle in vorbestimmten Betriebsbedingungen, welche den zweiten Test nach Anpassen der Betriebsbedingungen der Testzelle gemäß dem Ergebnis des zweiten Tests wiederholt durchführt und schließlich die abschließenden Betriebsbedingungen ausgibt; und
einer Treibereinheit zum Treiben der Speicherzellenanordnung durch den Einsatz der abschließenden Betriebsbedingungen der Testeinheit.
2. Vorrichtung nach Anspruch 1, wobei die Testeinheit folgendes aufweist:
eine Verzögerung zum Lesen von Daten, welche in der Testzelle gespeichert sind und Verzögern der Daten um eine vorbestimmte Zeit;
einen Datenkomparator zum Vergleichen der verzögerten Daten mit einem Testdatum und Ausgeben des Vergleichsergebnisses;
einen Betriebsbedingungskontroller zum Anpassen der Betriebsbedingungen gemäß dem Vergleichsergebnis des Datenkomparators;
einen Testkontroller zum Steuern des zweiten Tests, in welchem Testdaten in/von der Testzelle unter den angepaßten Betriebsbedingungen speicherbar und auslesbar sind.
3. Vorrichtung nach Anspruch 2, wobei die Verzögerung eine Vielzahl von Einheitsverzögerungen aufweist, welche gemäß einer Vielzahl von Steuersignalen zum Anpassen einer Verzögerungsrate an steuerbar sind.
4. Vorrichtung nach Anspruch 2, wobei der Datenkomparator folgendes aufweist:
einen ersten Signalspeicher bzw. latch zum Speichern eines Datums verzögert durch die Verzögerung und Ausgeben des gespeicherten Datums;
einen zweiten Signalspeicher bzw. latch zum Speichern des Testdatums und Ausgeben der gespeicherten Daten; und
einen Komparator zum Vergleichen der Daten, welche von dem ersten und zweiten Signalspeicher bzw. latch ausgebbar sind und zum Ausgeben eines Vergleichsergebnissignals.
5. Vorrichtung nach Anspruch 4, wobei der erste Signalspeicher bzw. latch mit einem Taktsignal einer Testbetriebsperiode folgend zum Ausgeben der gespeicherten Daten synchronisierbar ist.
6. Vorrichtung nach Anspruch 4, wobei der zweite Signalspeicher bzw. latch mit einem Taktsignal gemäß einer Aktivierungszeit einer Wortleitung synchronisierbar ist, welche mit der Testzelle zum Schreiben der Testdaten verbunden ist, welche in der Testzelle speicherbar sind, und zum Ausgeben der gespeicherten Daten.
7. Vorrichtung nach Anspruch 2, wobei durch den Betriebsbedingungskontroller eine Auffrischperiode durch Anpassen eines Betriebsparameters gemäß dem Vergleichsergebnis des Datenkomparators steuerbar ist.
8. Vorrichtung nach Anspruch 2, wobei durch den Betriebsbedingungskontroller eine Aktivierungsgeschwindigkeit eines Abtastverstärkers durch Anpassen eines Versatzes eines Abtastverstärkeraktivierungssignals gemäß dem Ausgangssignal von dem Datenkomparator steuerbar ist.
9. Vorrichtung nach Anspruch 2, wobei durch den Betriebsbedingungskontroller eine Auffrischperiode durch Anpassen eines Betriebsparameters gemäß dem Ausgangssignal des Datenkomparators steuerbar ist, und eine Aktivierungsgeschwindigkeit eines Abtastverstärkers durch Anpassen eines Versatzes eines Abtastverstärkeraktivierungssignals gemäß dem Ausgangssignal von dem Datenkomparator steuerbar ist.
10. Vorrichtung nach Anspruch 2, wobei durch den Testkontroller eine Adresse der Testzelle speicherbar ist.
11. Verfahren zum Testen einer Halbleiterspeichervorrichtung mit den Schritten:
Detektieren einer Testzelle, welche unter den Zellen, die einen ersten Test bestehen, durchfallen kann, Reparieren der Testzelle und Speichern einer Adresse der Testzelle;
einem Testschritt zum Durchführen eines zweiten Tests auf der Testzelle unter vorbestimmten Betriebsbedingungen die Adresse der Testzelle einsetzend;
Zurückkehren zu dem Testschritt nach Anpassen der Betriebsbedingungen, wenn die Testzelle den zweiten Test besteht; und
Vorsehen der Betriebsbedingungen, welche in dem zweiten Test eingesetzt wurden als Treiberbedingungen einer Speicherzellenanordnung, wenn die Testzelle in dem zweiten Test durchfällt.
12. Verfahren nach Anspruch 11, wobei Daten, welche durch Verzögern eines Datums erzielt werden, das in der Testzelle für eine vorbestimmte Zeit gespeichert ist, mit Testdaten verglichen werden.
13. Verfahren nach Anspruch 11, wobei die Betriebsbedingung eine Auffrischperiode ist.
14. Verfahren nach Anspruch 13, wobei der zweite Test automatisch durchgeführt wird, wenn ein Auffrischbetrieb durchgeführt wird.
15. Verfahren nach Anspruch 11, wobei die Betriebsbedingung eine Aktivierungsgeschwindigkeit eines Abtastverstärkers ist.
16. Verfahren nach Anspruch 15, wobei die Eingabe eines Testbefehls bestätigt wird, und der zweite Test durchgeführt wird, wenn der Testbefehl eingegeben wird.
17. Verfahren nach Anspruch 11, wobei die Betriebsbedingung eine Auffrischperiode und eine Aktivierungsgeschwindigkeit eines Abtastverstärkers ist.
DE10227587A 2001-06-29 2002-06-20 Halbleiterspeichervorrichtung, und Verfahren zum Testen derselben Withdrawn DE10227587A1 (de)

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