DE102009024311A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes, in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: Bereitstellen eines Substrates mit einer ersten Oberfläche; Abscheiden einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrates angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht, welcher bis zur ersten Oberfläche des Substrates reicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben und Entfernen der ersten Maskierungsschicht. Weiterhin betrifft die Erfindung ein nach diesem Verfahren hergestelltes Halbleiterbauelement.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes, in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: Bereitstellen eines Substrates mit einer ersten Oberfläche; Abscheiden einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrates angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben und Entfernen der ersten Maskierungsschicht. Weiterhin betrifft die Erfindung ein nach diesem Verfahren hergestelltes Halbleiterbauelement.
  • Halbleiterbauelemente der eingangs genannten Art können beispielsweise Feldeffekttransistoren, optische Wellenleiter oder nanoelektromechanische Systeme enthalten.
  • Aus V. Lebedev et. al.: "Fabrication of one-dimensional trenched GaN nanowires and their interconnections", Phys. Stat. Sol. (A) 204, No. 10, 3387 (2007) ist ein gattungsgemäßes Halbleiterbauelement bekannt. Gemäß diesem Stand der Technik wird vorgeschlagen, auf ein Substrat aus Aluminiumnitrit oder Saphir eine Hartmaske aufzubringen und in diese Hartmaske sowie das Substrat durch Ätzen einen Graben einzubringen. Die Breite soll dabei 20 nm bis 100 nm betragen. Durch Einbringen von Galliumnitrit in diesen Graben und nachfolgendes Entfernen der Hartmaske entsteht dann ein teilweise in das Substrat eingebetteter Nanodraht aus GaN, in welchem sich ein eindimensionales Elektronengas ausbilden kann.
  • Nachteilig an diesem Stand der Technik ist jedoch, dass das Halbleitermaterial aus einer Vielzahl von Kristalliten mit dazwischen liegenden Korngrenzen zusammengesetzt ist. Die Korngrenzen bilden dabei unerwünschte Störstellen, welche den Ladungsträgertransport innerhalb des Halbleitermaterials behindern und/oder Zentren für die Rekombination von Nichtgleichgewichtsladungsträgern bilden. Die Leistungsfähigkeit dieser vorbekannten Halbleiterbauelemente ist daher herabgesetzt.
  • Ausgehend von diesem Stand der Technik liegt der Erfindung daher die Aufgabe zugrunde, niedrigdimensionale Halbleiterstrukturen, insbesondere Nanodrähte, zur Verfügung zu stellen, welche einen geringeren elektrischen Widerstand und/oder eine erhöhte Ladungsträgerbeweglichkeit und/oder eine erhöhte Lebensdauer der Ladungsträger aufweisen.
  • Die Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines Halbleiterbauelements, in welchen ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: Bereitstellen eines Substrats mit einer ersten Oberfläche; Abscheiden einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrats angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht, welcher bis zur ersten Oberfläche des Substrats reicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben und Entfernen der ersten Maskierungsschicht.
  • Weiterhin besteht die Lösung der Aufgabe in einem Halbleiterbauelement, welches durch die folgenden Schritte erhältlich ist: Bereitstellen eines Substrats mit einer ersten Oberfläche; Abscheiden einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrats angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht, welcher bis zur ersten Oberfläche des Substrats reicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben und Entfernen der ersten Maskierungsschicht.
  • Erfindungsgemäß wurde erkannt, dass die Kristallqualität eines niedrigdimensionalen Halbleitermaterials, wie beispielsweise eines Nanodrahtes, gegenüber dem Stand der Technik verbessert werden kann, wenn das Halbleitermaterial im Wesentlichen auf der Oberfläche des Substrats angeordnet und nicht im Substrat vergraben ist. Weiterhin ermöglicht die erfindungsgemäß vorgeschlagene, planare Geometrie des Halbleiterbauelementes die Verwendung üblicher Herstellungsverfahren, um Halbleiterbauelemente mit Nanodrähten zu produzieren. Dadurch erleichtert die planare Geometrie der erfindungsgemäß vorgeschlagenen Halbleiterbauelemente die Kontaktierung der Nanodrähte sowie deren Verbindung untereinander und/oder deren Verbindung mit weiteren, monolithisch auf demselben Substrat integrierten Bauelementen, auch solchen, in welchen sich kein eindimensionales Elektronengas ausbildet.
  • Völlig überraschend hat sich gezeigt, dass der räumliche Einschluss des Halbleitermaterials in den Gräben der Maskierungsschicht zu einer Verbesserung der Kristallqualität des Halbleitermaterials führt. Das erfindungsgemäß verwendete Substrat kann beispielsweise Silizium, Siliziumkarbid, Saphir, Diamant, Magnesiumoxid oder Zinkoxid enthalten. Die Maskierungsschicht enthält bevorzugt SixNy und/oder SiO2.
  • Das erfindungsgemäß verwendete Halbleitermaterial enthält bevorzugt einen III-V-Halbleiter, beispielsweise InN, GaN, AlInGaN oder auch Elementhalbleiter wie beispielsweise Silizium oder Germanium.
  • Das Einbringen von mindestens einem Graben in die Maskierungsschicht kann in einer Ausführungsform der Erfindung mittels Elektronenstrahllithographie und/oder UV-Lithographie und/oder einem Nanodruckverfahren erfolgen. Hierzu kann ein Fotolack verwendet werden, welcher in einem nachfolgenden trocken- oder nasschemischen Ätzschritt Teilflächen der Maskierungsschicht vor dem Angriff des Ätzmittels schützt.
  • In einer Weiterbildung der Erfindung kann vor dem Abscheiden der Maskierungsschicht eine Isolationsschicht mit einer ersten Seite und einer zweiten Seite abgeschieden werden, wobei die zweite Seite der Isolationsschicht auf der ersten Seite des Substrats angeordnet ist und die zweite Seite der Maskierungsschicht auf der ersten Seite der Isolationsschicht angeordnet ist. Bei dieser Ausführungsform der Erfindung ist das Halbleitermaterial bzw. der Nanodraht vom Substrat getrennt, so dass der Einfluss des Substrats auf die Kristallstruktur und/oder die elektrischen Eigenschaften des Halbleitermaterials verringert werden kann. Die Isolationsschicht kann dabei eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen. Die Isolationsschicht kann beispielsweise AlN, AlGaN, AlInN, GaN, Al2O3, SiC oder Diamant enthalten. Bevorzugt ist die Isolationsschicht nominal undotiert, was jedoch nicht ausschließt, dass Fremdatome in der Schicht nachweisbar sein können, beispielsweise als unvermeidbare Verunreinigungen. Die Isolationsschicht kann elektrisch isolierend oder semi-isolierend ausgebildet sein. Die Isolationsschicht kann heteroepitaktisch oder homoepitaktisch auf dem Substrat abgeschieden werden. Auf diese Weise kann eine Oberfläche mit gegenüber der Oberfläche des Substrats verbesserter Qualität zur Aufnahme des Halbleitermaterials bereitgestellt werden. Auf diese Weise kann die Kristallqualität des Halbleitermaterials weiter gesteigert werden.
  • In einer Weiterbildung der Erfindung kann vorgesehen sein, dass nach dem Entfernen der Maskierungsschicht eine unterhalb des Halbleitermaterials liegende Teilfläche des Substrats und/oder der Isolationsschicht entfernt wird. Auf diese Weise wird das Halbleitermaterial zumindest abschnittsweise freigestellt, so dass der Nanodraht in diesem Abschnitt keinen Kontakt zum Substrat bzw. zur Isolationsschicht mehr aufweist.
  • In einer anderen Ausführungsform der Erfindung kann vorgesehen sein, dass nach der Entfernung der Maskierungsschicht eine Trennstelle in das zusammenhängende Halbleitermaterial des Nanodrahtes eingebracht wird. Die Trennstelle kann beispielsweise durch Materialabtrag mit einem fokussierten Ionenstrahl eingebracht werden. Insbesondere kann die Trennstelle eine Breite von 10 nm bis etwa 100 nm aufweisen. Die Trennstelle kann beispielsweise dazu verwendet werden, einen isolierenden Bereich zwischen zwei Halbleitermaterialien vorzusehen. Hierzu kann die Trennstelle mit einem dielektrischen Festkörper oder einem dielektrischen Gas aufgefüllt sein.
  • Sofern zumindest eine Teilfläche des Substrats und/oder der Isolationsschicht unterhalb des Nanodrahtes entfernt und eine Trennstelle in das Halbleitermaterial eingebracht wurde, kann in einer Ausführungsform der Erfindung zumindest ein Teilabschnitt des Nanodrahtes mechanisch bewegbar ausgeführt sein. In einer Weiterbildung der Erfindung kann die aktuelle Position eines solchen Nanodrahtes bestimmt und/oder beeinflusst werden. Dies kann beispielsweise durch eine kapazitive Anregung und/oder eine kapazitive Abstandsmessung erfolgen. Auf diese Weise kann das erfindungsgemäße Halbleiterbauelement eine Nanowaage und/oder ein mechanisch bewegbares Schaltelement enthalten.
  • Eine Weiterbildung der Erfindung kann vorsehen, nach dem Aufbringen zumindest eines Nanodrahtes in einer ersten Strukturierungsebene weitere Nanodrähte in weiteren Strukturierungsebenen aufzubringen, wobei die einzelnen Strukturierungsebenen durch Isolationsschichten voneinander getrennt sein können. Auf diese Weise können dreidimensionale Strukturen erzeugt werden, wie beispielsweise photonische Kristalle, mehrlagige nanoelektromechanische Systeme oder dreidimensional strukturierte elektronische Bauelemente.
  • Nachfolgend soll die Erfindung anhand von Figuren ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden. Dabei zeigen die
  • 1 bis 3 Ansichten eines Ausschnittes eines Halbleitersubstrats, nachdem einige Verfahrensschritte des erfindungsgemäß vorgeschlagenen Herstellungsverfahrens durchgeführt wurden.
  • 4 zeigt einen Querschnitt durch einen Teil eines erfindungsgemäß vorgeschlagenen Halbleiterbauelements.
  • 5 und 6 zeigt ein Ausführungsbeispiel eines Halbleiterbauelements, welches einen beweglichen Nanodraht aufweist.
  • 7 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements, welches einen planaren Feldeffekttransistor enthält.
  • 1 zeigt eine Ansicht eines Halbleiterbauelementes 10 mit einem Halleitersubstrats 11. Das Substrat 11 kann beispielsweise Silizium, Siliziumkarbid, Saphir, Diamant, Magnesiumoxid oder Zinkoxid enthalten. Das Substrat 11 kann ein einkristallines Substrat sein. In anderen Ausführungsformen der Erfindung kann das Substrat 11 jedoch auch amorph oder polykristallin sein. Das Substrat 11 weist bevorzugt eine Dicke von etwa 100 μm bis etwa 1 mm auf. Das Substrat 11 kann weitere chemische Elemente enthalten, insbesondere Dotierstoffe zum Einstellen einer vorgebbaren elektrischen Leitfähigkeit. Insbesondere kann als Dotierstoff Bor, Aluminium, Gallium, Stickstoff, Phosphor oder Arsen verwendet werden. Weiterhin kann das Material des Substrats 11 unvermeidbare Verunreinigungen enthalten, welche beim Herstellungsprozess, beim Polieren oder bei der Lagerung des Substrats 11 in dieses oder auf dessen Oberfläche eingebracht werden. Die Verunreinigungen können insbesondere Sauerstoff, Wasserstoff, Kohlenstoff, Kohlenwasserstoffe oder Wasser umfassen.
  • In der dargestellten Ausführungsform wird auf die Oberfläche des Substrats 11 eine optionale Isolationsschicht 12 aufgebracht. Die Isolationsschicht kann beispielsweise aus einer aktivierten Gasphase abgeschieden werden, beispielsweise mittels chemical vapour deposition. In einer anderen Ausführungsform kann die Isolationsschicht 12 auch mittels eines Sputterverfahrens auf die Oberfläche des Substrats 11 aufgebracht werden. In wiederum einer anderen Ausführungsform der Erfindung kann die Isolationsschicht 12 auch entfallen.
  • Die Isolationsschicht 12 kann beispielsweise undotiertes Aluminiumnitrit, Aluminiumgalliumnitrit, Aluminiumindiumnitrit, Galliumnitrit, Saphir oder Diamant enthalten. In anderen Ausführungsformen der Erfindung kann die Isolationsschicht 12 auch semi-isolierendes Siliziumkarbid enthalten. Die Isolationsschicht 12 kann homoepitaktisch oder heteroepitaktisch auf das Substrat 11 aufgebracht werden. Die Isolationsschicht 12 kann weitere chemische Elemente enthalten, insbesondere Dotierstoffe zum Einstellen einer vorgebbaren elektrischen Leitfähigkeit. Insbesondere kann als Dotierstoff Bor, Aluminium, Gallium, Stickstoff, Phosphor oder Arsen verwendet werden. Weiterhin kann das Material der Isolationsschicht 12 unvermeidbare Verunreinigungen enthalten, welche beim Herstellungsprozess, beim Polieren oder bei der Lagerung des Substrats 11 in die Isolationsschicht 12 oder auf deren Oberfläche eingebracht werden. Die Verunreinigungen können insbesondere Sauerstoff, Wasserstoff, Kohlenstoff, Kohlenwasserstoffe oder Wasser umfassen.
  • Die Isolationsschicht 12 kann in einigen Ausführungsformen der Erfindung eine Dicke von etwa 100 nm bis etwa 1 μm aufweisen. Die Kristallorientierung der Oberfläche der Isolationsschicht 12 kann dergestalt gewählt sein, dass die Kristallisation eines Halbleitermaterials auf der dem Substrat 11 abgewandten Oberfläche 25 der Isolationsschicht 12 beeinflusst wird. Bevorzugt, aber nicht zwingend, ist die Kristallstruktur der Isolationsschicht 12 zumindest bereichsweise einkristallin.
  • Im dargestellten Ausführungsbeispiel sollen auf der Oberfläche der Isolationsschicht 12 zwei Nanodrähte erzeugt werden. Unter einem Nanodraht im Sinne der vorliegenden Erfindung wird ein Halbleitermaterial verstanden, dessen geometrische Ausdehnung dergestalt gewählt ist, dass die Wellenfunktionen der Elektronen in zwei Raumrichtungen quantisiert sind. In der dritten Raumrichtung sind die Elektronen beweglich, so dass sich ein eindimensionales Elektronengas ausbilden kann.
  • Zur Erzeugung der Nanodrähte wird eine Maskierungsschicht 13 auf die Oberfläche der Isolationsschicht 12 aufgebracht. Die Maskierungsschicht 13 kann beispielsweise im Wesentlichen aus Siliziumnitrit, Siliziumoxid oder Siliziumoxinitrit bestehen. Auch die Maskierungsschicht kann daneben weitere Elemente zur Dotierung und/oder Verunreinigungen enthalten. Die Maskierungsschicht 13 kann beispielsweise durch Sputtern abgeschieden werden. In weiteren Ausführungsformen der Erfindung kann die Maskierungsschicht durch Abscheiden einer Siliziumschicht und nachfolgendes Tempern in einer sauerstoff- und/oder stickstoffhaltigen Atmosphäre erzeugt werden. Die Maskierungsschicht 13 kann dieselbe Dicke aufweisen, welche auch der herzustellende Nanodraht aufweisen soll. Insbesondere kann die Maskierungsschicht 13 daher eine Dicke von 20 nm bis 110 nm aufweisen.
  • In die Maskierungsschicht 13 sind zwei Gräben 14a und 14b eingebracht. Die Gräben 14a und 14b befinden sich dabei in denjenigen Oberflächenbereichen der Isolationsschicht 12, in welchen ein Nanodraht erzeugt werden soll. Es ist darauf hinzuweisen, dass die parallele Ausrichtung der zwei Gräben 14a und 14b lediglich beispielhaft gewählt ist. In anderen Ausführungsformen der Erfindung können die Gräben 14 eine andere Geometrie aufweisen. Insbesondere können die Gräben 14 sich auch schneiden oder ein beliebiges anderes, regelmäßiges oder unregelmäßiges Muster auf der Oberfläche des Substrates 11 bzw. der Oberfläche der Isolationsschicht 12 bilden.
  • Die Gräben 14 weisen eine Breite von etwa 20 nm bis etwa 110 nm, insbesondere eine Breite von 40 nm bis etwa 100 nm auf. Auf diese Weise ist sichergestellt, dass der in den Gräben 14 erzeugte Nanodraht dazu geeignet ist, die elektronische Wellenfunktion entlang seiner Breite zu quantisieren.
  • Das Einbringen von mindestens einem Graben 14 in die Maskierungsschicht 13 erfolgt bevorzugt durch nass- oder trockenchemisches Ätzen der Maskierungsschicht 13. Hierzu werden diejenigen Flächenbereiche der Maskierungsschicht 13, welche vor dem Angriff des Ätzmaterials geschützt werden sollen, mit einem Photolack geschützt. Der Photolack kann beispielsweise mittels eines Spin-Coating-Verfahrens auf die vom Substrat 11 abgewandte Seite der Maskierungsschicht 13 aufgebracht werden. Im Anschluss daran wird der Photolack in denjenigen Flächenbereichen, in welchen ein Graben 14a oder 14b eingebracht werden soll, entfernt. Die kann beispielsweise mittels Elektronenstrahllithographie, UV-Lithographie, einem Nanodruckverfahren oder einem anderen, aus der planaren Halbleitertechnologie bekannten Strukturierungsverfahren erfolgen.
  • Das Ätzen der Maskierungsschicht 13 wird so gesteuert, dass ein Angriff auf die Isolationsschicht 12 bzw. die Oberfläche des Substrates 11 weitgehend unterbleibt. Dies schließt nicht aus, dass einzelne Atomlagen der Isolationsschicht 12 beim Ätzschritt mit entfernt werden. Jedoch bleibt der Graben 14 im Wesentlichen auf die Maskierungsschicht 13 beschränkt. Bei Ausführungsformen, welche auf die Isolationsschicht 12 verzichten und die Maskierungsschicht 13 unmittelbar auf die Oberfläche des Substrats 11 aufbringen, gilt dies mutatis mutandis für die Oberfläche des Substrats 11.
  • 2 zeigt das Halbleiterbauelement 10 gemäß 1, nach dem in die Gräben 14a und 14b jeweils ein Halbleitermaterial 15a und 15b eingebracht wurde. Das Halbleitermaterial enthält dabei bevorzugt einen III-V-Halbleiter, beispielsweise InN, GaN, AlInGaN oder einen Elementhalbleiter, insbesondere Silizium oder Germanium. Das Halbleitermaterial kann dotiert sein, um eine vorgebbare Leitfähigkeit einzustellen oder unvermeidbare Verunreinigungen aufweisen. Die Erfindung lehrt nicht die Verwendung eines bestimmten Halbleitermaterials als Lösungsprinzip.
  • Das Halbleitermaterial wird bevorzugt mittels einer Gasphasenabscheidung in die Gräben 14 eingebracht. Insbesondere eignet sich zur Abscheidung des Halbleitermaterials ein CVD-, ein MOCVD- oder ein MOVPE-Verfahren.
  • Das Halbleitermaterial 15 kann den Graben 14 vollständig oder teilweise ausfüllen oder zum Ende des Abscheideprozesses über die Oberfläche 27 der Maskierungsschicht 13 hinausragen. In diesem Fall kann fallweise ein weiterer Polier- und/oder Ätzschritt erfolgen, um die Oberfläche des Halbleitermaterials 15a und 15b mit der Oberfläche 25 der Maskierungsschicht 13 bündig zu schleifen.
  • Im Anschluss an diesen Verfahrensschritt kann die Maskierungsschicht 13 von der Oberfläche 25 der Isolationsschicht 12 entfernt werden. Dies kann beispielsweise mittels eines nasschemischen oder eines trockenchemischen Ätzschrittes erfolgen. Insbesondere eignet sich zur Entfernung der Maskierungsschicht 13 reaktives Ionenätzen, beispielsweise unter dem Einsatz von Argon-Ionen.
  • Nach dem Entfernen der Maskierungsschicht 13 erhält das Halbleiterbauelement 10 das in 3 dargestellte Aussehen. Das Halbleitermaterial bildet dann jeweils einen Nanodraht 15a bzw. 15b, in welchem sich aufgrund des räumlichen Einschlusses der Ladungsträger in zwei Raumrichtungen ein eindimensionales Elektronengas ausbilden kann. Die Nanodrähte 15a und 15b sind exponiert auf der Oberfläche 25 der Isolationsschicht 12 angeordnet. Auf diese Weise können die Nanodrähte 15a und 15b in einfacher Weise kontaktiert und mit weiteren, an sich bekannten Bauelementen monolithisch auf demselben Halbleitersubstrat 11 integriert werden. Das erfindungsgemäße Verfahren erlaubt in besonders einfacher Weise die Herstellung von Nanodrähten mit üblichen Prozesstechniken, so dass das erfindungsgemäß vorgeschlagene Verfahren mit geringem Aufwand in eine bestehende Halbleiterfertigung integriert werden kann.
  • 4 zeigt einen Ausschnitt des Halbleiterbauelements 10 im Querschnitt. In 4 ist das Substrat 11 mit der darauf angeordneten Isolationsschicht 12 dargestellt. In der Darstellung gemäß 4 wurde die Maskierungsschicht 13 bereits entfernt, so dass der Nanodraht 15 freistehend auf der Oberfläche 25 der Isolationsschicht 12 angeordnet ist. Da das Ätzen der Gräben 14 in der Maskierungsschicht 13 bei Erreichen der Oberfläche 25 gestoppt wurde, ist der Nanodraht 15 nicht bzw. nicht wesentlich in die Isolationsschicht 12 eingebettet. Auf diese Weise kann die Kristallqualität des Halbleitermaterials des Nanodrahtes 15 wunschgemäß erhöht werden.
  • Weiterhin ist im Querschnitt ein Kontaktelement 18 sichtbar. Das Kontaktelement 18 ist dazu eingerichtet, an der Oberfläche 26 des Nanodrahtes 15 einen elektrischen Stromfluss zwischen dem Nanodraht 15 und dem Kontaktelement 18 zu ermöglichen. Insbesondere bildet das Kontaktelement 18 an der Oberfläche 26 einen ohmschen Kontakt bzw. einen pseudoohmschen Kontakt aus. In anderen Ausführungsformen der Erfindung kann das Kontaktelement 18 einen Schottky-Kontakt bilden. Das Material des Kontaktelementes 18 wird dabei in an sich bekannter Weise in Abhängigkeit des für den Nanodraht 15 verwendeten Halbleitermaterials so gewählt, dass sich das gewünschte Verhalten des Kontaktelementes 18 einstellt. Beispielsweise kann das Kontaktelement 18 Titan oder Aluminium oder Gold oder eine Legierung dieser Metalle enthalten, wenn der Nanodraht 15 GaN enthält.
  • 5 zeigt das Halbleiterbauelement 10 aus 3, nachdem weitere Verfahrensschritte des vorgeschlagenen Herstellungsverfahrens ausgeführt wurden. Insbesondere wurde eine Teilfläche 16 der Isolationsschicht 12 entfernt. Dies kann beispielsweise durch nasschemisches oder trockenchemisches Ätzen erfolgen, nachdem eine zur Teilfläche 16 komplementäre Fläche durch eine nicht dargestellte Maskierungsschicht vor dem Angriff des Ätzmaterials geschützt wurde. Durch das Entfernen der Isolationsschicht 12 ergibt sich im Bereich der Teilfläche 16 eine Freistellung des Nanodrahtes 15a. Der Nanodraht 15b liegt hingegen noch über seine gesamte Länge auf der Oberfläche 25 der Isolationsschicht 12 auf.
  • Ein solchermaßen freigestellter Nanodraht 24 kann durch Einbringen einer Trennstelle 17 zu einem frei beweglichen Element ausgebildet werden. Die Trennstelle 17 kann beispielsweise mittels eines fokussierten Ionenstrahls erzeugt werden, welcher das Material des Nanodrahtes 15a im Bereich der Trennstelle 17 abträgt. Alternativ kann die Trennstelle 17 auch durch einen Maskierungs- und Ätzschritt erzeugt werden.
  • Die Bewegung des beweglichen Nanodrahtes 24 kann beispielsweise durch kapazitive Kopplung bestimmt und/oder kontrolliert werden. Hierzu können im Bereich der Aussparung 16 auf dem Substrat elektrisch leitfähige Elektroden angeordnet sein. Auf diese Weise kann der Nanodraht 24 beispielsweise als Nanowaage für anhaftende Moleküle verwendet werden. Durch Aufbringen von Linker-Molekülen auf die Oberfläche des Nanodrahtes 24 kann dabei ein selektiver Nachweis vorgebbarer Moleküle erfolgen. Aufgrund des erfindungsgemäß verkleinerten Verhältnisses von Volumen zu Oberfläche kann die Sensitivität beim Nachweis von Molekülen gegenüber dem Stand der Technik erhöht sein.
  • In einer weiteren Ausführungsform der Erfindung kann der Nanodraht 24 als Wellenleiter ausgebildet sein, welcher ein optisches Signal in den feststehenden Abschnitt 15c einkoppelt. Durch Auslenken des beweglichen Nanodrahtes 24, beispielsweise mittels eines elektrischen Feldes, kann die Intensität des in den feststehenden Abschnitt 15c eingekoppelten Lichtes verringert werden. Auf diese Weise kann das erfindungsgemäß vorgeschlagene Halbleiterbauelement 10 einen Schalter bzw. eine Weiche für optische Signale enthalten.
  • 6 zeigt nochmals das Halbleiterbauelement 10 gemäß 5, nachdem eine Mehrzahl von Kontaktelementen 18a, 18b und 18c aufgebracht wurden. Die Kontaktelemente 18a, 18b und 18c dienen der elektrischen Kontaktierung des Nanodrahtes 15b bzw. 24. Hierzu wird für die Kontaktelemente 18a, 18b und 18c ein Metall bzw. eine Legierung gewählt, welche einen ohmschen Kontakt zum Halbleitermaterial der Nanodrähte 24 bzw. 15b ausbildet.
  • Die zur Aufnahme von Kontaktelementen 18 vorgesehenen Flächenbereiche werden mittels einer Maskierungsschicht abgedeckt. Hierfür kann beispielsweise eine Hartmaske oder ein Photolack verwendet werden. Die Kontaktelemente 18 werden dann in an sich bekannter Weise durch Sputtern, Aufdampfen oder galvanische Abscheidung auf die Oberfläche 25 der Isolationsschicht 12 aufgebracht. Die Kontaktierung der Nanodrähte kann somit mit bekannten Verfahren erfolgen, welche bei der Herstellung konventioneller Halbleiterbauelemente ebenso Verwendung finden.
  • 7 zeigt ein weiteres Ausführungsbeispiel eines erfindungsgemäß hergestellten Halbleiterbauelementes 10. Auch das Halbleiterbauelement gemäß 7 ist auf einem Substrat 11 aufgebaut. Auf dem Substrat 11 befindet sich wiederum eine Isolationsschicht 12, wie in Zusammenhang mit 1 beschrieben. Mittels einer nicht dargestellten Maskierungsschicht wurden zwei Nanodrähte 20 und 23 aufgebracht, welche in etwa rechtwinklig zueinander verlaufen.
  • Zwischen der Stirnseite des ersten Nanodrahtes 23 und der Längserstreckung des zweiten Nanodrahtes 20 befindet sich eine Trennstelle 17. Die Trennstelle 17 kann entweder dadurch erzeugt werden, dass die zu den Nanodrähten korrespondierenden Gräben in der Maskierungsschicht 13 bis auf einen dünnen Steg ausgearbeitet werden, welcher die Größe der späteren Trennstelle 17 vorgibt. Auf diese Weise entsteht die Trennstelle 17 in einem Arbeitsgang bei der Entfernung der Maskierungsschicht. Alternativ können die Gräben auch ineinander übergehen, so dass nach der Entfernung der Maskierungsschicht die Nanodrähte 23 und 20 eine Verbindung miteinander eingehen. In diesem Fall kann die Trennstelle 17 durch nachträgliches Entfernen eines Teilstücks des Nanodrahtes 23 erzeugt werden. Hierzu eignet sich insbesondere der Abtrag des Halbleitermaterials des Nanodrahtes 23 mittels eines fokussierten Ionenstrahls.
  • Im nachfolgenden Verfahrensschritt wird der Nanodraht 23 mittels eines Kontaktelements 18 kontaktiert. Weiterhin wird der Nanodraht 20 mittels zweier Kontaktelemente 21 und 22 kontaktiert. Auf diese Weise wird auf der Oberfläche der Isolationsschicht 12 ein planarer Feldeffekttransistor ausgebildet. Dabei bilden die Kontakte 21 und 22 die Source- bzw. Drainkontakte des Transistors. Der Nanodraht 20 bildet den Kanal des Transistors, wobei sich aufgrund der Geometrie des Nanodrahtes 20 im Kanal ein eindimensionales Elektronengas ausbildet. Der Nanodraht 23 bildet die Gate-Elektrode, welche durch die Trennstelle 17 vom Kanal getrennt ist.
  • Ein solcher Feldeffekttransistor kann beispielsweise als Sensor verwendet werden, wenn die elektrischen Eigenschaften des Kanals 20 durch Moleküle verändert werden, welche an der Oberfläche des Nanodrahtes 20 chemisorbiert oder physisorbiert werden. Durch das Aufbringen von Linker-Molekülen auf die Oberfläche des Kanals 20 kann ein selektiver Nachweis vorgebbarer Moleküle erzielt werden. Gegenüber bekannten Sensoren kann auf diese Weise die Sensitivität und/oder die räumliche Auflösung erhöht sein.
  • In gleicher Weise wie vorstehend beschrieben können weitere Isolationsschichten mit weiteren, darauf aufgebrachten Nanodrähten erzeugt werden, um auf diese Weise eine Vielzahl von elektrischen und/oder mechanischen und/oder optischen Bauelementen übereinander herzustellen.
  • Selbstverständlich ist die Erfindung nicht auf die dargestellten Ausführungsbeispiele beschränkt. Vielmehr können mit dem offenbarten Verfahren zur Herstellung von Nanodrähten eine Vielzahl unterschiedlicher elektromechanischer und/oder elektronischer Bauelemente oder Sensoren hergestellt werden, welche zumindest einen solchen Nanodraht enthalten. Daneben können die Bauelemente selbstverständlich weitere, an sich bekannte Strukturen enthalten. Die nachfolgenden Ansprüche sind daher so zu verstehen, dass ein genanntes Merkmal in zumindest einer Ausführungsform der Erfindung vorhanden ist. Dies schließt die Anwesenheit weiterer Merkmale nicht aus. Sofern die Ansprüche „erste” und „zweite” Merkmale definieren, so dient diese Bezeichnung der Unterscheidung zweier gleichartiger Merkmale, ohne eine Rangfolge festzulegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Nicht-Patentliteratur
    • - V. Lebedev et. al.: ”Fabrication of one-dimensional trenched GaN nanowires and their interconnections”, Phys. Stat. Sol. (A) 204, No. 10, 3387 (2007) [0003]

Claims (18)

  1. Verfahren zur Herstellung eines Halbleiterbauelementes (10), in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: – Bereitstellen eines Substrates (11) mit einer ersten Oberfläche; – Abscheiden einer Maskierungsschicht (13) mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht (13) auf der ersten Oberfläche des Substrates (11) angeordnet ist; – Einbringen von mindestens einem Graben (14) in die Maskierungsschicht (13), welcher bis zur ersten Oberfläche des Substrates (11) reicht; – Einbringen eines Halbleitermaterials (15) in den mindestens einen Graben (14); – Entfernen der Maskierungsschicht (13).
  2. Verfahren nach Anspruch 1, bei welchem zusätzlich vor dem Abscheiden der Maskierungsschicht (13) eine Isolationsschicht (12) mit einer ersten Seite und einer zweiten Seite abgeschieden wird, wobei die zweite Seite der Isolationsschicht (12) auf der ersten Seite des Substrates (11) angeordnet ist und die zweite Seite der Maskierungsschicht (13) auf der ersten Seite der Isolationsschicht (12) angeordnet ist.
  3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Schritt des Einbringens mindestens eines Grabens (14) in die Maskierungsschicht (13) das Aufbringen eines Photolackes auf die erste Seite der Maskierungsschicht (13) umfasst.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Photolack mittels Elektronenstrahllithographie und/oder UV-Lithographie und/oder einem Nanodruckverfahren strukturiert wird.
  5. Verfahren nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, dass zumindest eine Teilfläche des Photolackes und/oder eine Teilfläche der Maskierungsschicht (13) mittels Gasphasenätzen entfernt wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Einbringen eines Halbleitermaterials (15) in den mindestens einen Graben (14) mittels einer Gasphasenabscheidung erfolgt, Insbesondere mittels CVD, MOCVD oder MOVPE.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der mindestens eine Graben (14) eine Breite von etwa 40 nm bis etwa 110 nm aufweist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass nach dem Entfernen der Maskierungsschicht (13) eine unterhalb des Halbleitermaterials (15) liegende Teilfläche (16) des Substrates (11) und/oder der Isolationsschicht (12) entfernt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass in die Maskierungsschicht (13) mindestens ein erster Graben (14) und mindestens ein zweiter Graben (14) eingebracht wird, welcher mit dem ersten Graben (14) verbunden ist
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass nach der Entfernung der Maskierungsschicht (13) eine Trennstelle (17) in das zusammenhängende Halbleitermaterial (15, 23, 20) eingebracht wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass nach dem Entfernen der Maskierungsschicht (13) Kontaktelemente (18) und/oder Verbindungselemente aufgebracht werden.
  12. Verfahren nach einem der Ansprüche 1 bis 11, gekennzeichnet durch die weiteren Verfahrensschritte: – Überwachsen von zumindest einer Teilfläche des Halbleiterbauelementes (10) mit einer weiteren Isolationsschicht, welche eine erste Oberfläche und eine zweite Oberfläche aufweist, wobei die zweite Oberfläche der zweiten Isolationsschicht auf der ersten Seite der ersten Isolationsschicht (12) und/oder auf der ersten Oberfläche des Substrates (11) und/oder auf dem Halbleitermaterial (15) angeordnet ist; – Abscheiden einer weiteren Maskierungsschicht () mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der weiteren Maskierungsschicht auf der ersten Oberfläche der zweiten Isolationsschicht angeordnet ist; – Einbringen von mindestens einem Graben in die weitere Maskierungsschicht, welcher bis zur ersten Oberfläche der zweiten Isolationsschicht reicht; – Einbringen eines Halbleitermaterials in den mindestens einen Graben; – Entfernen der weiteren Maskierungsschicht.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Verfahrensschritte zur Erzeugung einer mehrlagigen Halbleiterstruktur (10) mehrfach ausgeführt werden.
  14. Halbleiterbauelement, erhältlich durch ein Verfahren nach einem der Ansprüche 1 bis 13.
  15. Halbleiterbauelement nach Anspruch 14, dadurch gekennzeichnet, dass dieses zumindest einen optischen Wellenleiter enthält.
  16. Halbleiterbauelement nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass dieses zumindest ein beweglich gelagertes Element (24) enthält.
  17. Halbleiterbauelement nach Anspruch 16, dadurch gekennzeichnet, dass die Lage des beweglich gelagerten Elementes (24) im Betrieb des Halbleiterbauelementes (10) beeinflussbar und/oder bestimmbar ist.
  18. Halbleiterbauelement nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass dieses zumindest einen Feldeffekttransistor enthält, dessen Kanal (20) durch einen ersten Nanodraht gebildet wird und dessen Gateelektrode (23) durch einen beabstandet angeordneten zweiten Nanodraht gebildet wird, wobei das erste und das zweite Halbleitermaterial auf einer Isolationsschicht (12) oder auf dem Substrat (11) angeordnet sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109782526A (zh) * 2017-11-14 2019-05-21 爱发科成膜株式会社 掩模坯及其制造方法、半色调掩模及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020209122A1 (de) 2020-07-21 2022-01-27 Robert Bosch Gesellschaft mit beschränkter Haftung Herstellungsverfahren für ein mikrooptoelektromechanisches Bauelement und entsprechendes mikrooptoelektromechanisches Bauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19504117A1 (de) * 1994-02-08 1995-08-10 Mitsubishi Electric Corp Quantenverdrahtung und Verfahren zu deren Herstellung
US6100104A (en) * 1997-09-19 2000-08-08 Siemens Aktiengesellschaft Method for fabricating a plurality of semiconductor bodies
WO2007120493A1 (en) * 2006-04-04 2007-10-25 Micron Technology, Inc. Nanofin tunneling transistors
US20080318003A1 (en) * 2004-08-31 2008-12-25 Agency For Science, Technology And Research Nanostructures and Method of Making the Same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085445B2 (en) 2000-08-04 2006-08-01 Seungug Koh Micro-opto-electro-mechanical waveguide switches
US7939994B2 (en) 2006-05-17 2011-05-10 Microgan Gmbh Micromechanical actuators comprising semiconductors on a group III nitride basis
KR101464802B1 (ko) * 2007-09-03 2014-11-24 가꼬호징 조찌가꾸잉 Ⅰⅰⅰ족 질화물 구조체 및 ⅰⅰⅰ족 질화물 반도체 미세 주상 결정의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19504117A1 (de) * 1994-02-08 1995-08-10 Mitsubishi Electric Corp Quantenverdrahtung und Verfahren zu deren Herstellung
US6100104A (en) * 1997-09-19 2000-08-08 Siemens Aktiengesellschaft Method for fabricating a plurality of semiconductor bodies
US20080318003A1 (en) * 2004-08-31 2008-12-25 Agency For Science, Technology And Research Nanostructures and Method of Making the Same
WO2007120493A1 (en) * 2006-04-04 2007-10-25 Micron Technology, Inc. Nanofin tunneling transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
V. Lebedev et. al.: "Fabrication of one-dimensional trenched GaN nanowires and their interconnections", Phys. Stat. Sol. (A) 204, No. 10, 3387 (2007)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109782526A (zh) * 2017-11-14 2019-05-21 爱发科成膜株式会社 掩模坯及其制造方法、半色调掩模及其制造方法
CN109782526B (zh) * 2017-11-14 2023-12-01 爱发科成膜株式会社 掩模坯及其制造方法、半色调掩模及其制造方法

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