DE102008051464B4 - Halbleiterbaustein - Google Patents

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Abstract

Halbleiterbaustein, von einem Wafer vereinzelt und umfassend:
einen Chip (22), der eine aktive Oberfläche (24), eine der aktiven Oberfläche (24) gegenüberliegende Rückseite (26) und zwischen der aktiven Oberfläche (24) und der Rückseite (26) verlaufende periphere Seiten (28a; 28b) definiert;
ein auf der aktiven Oberfläche (24) angeordnetes Kontaktpad; und
eine von dem Kontaktpad auf einen Abschnitt der peripheren Seiten (28a; 28b) des Chips (22) verlaufende Metallisierungsschicht (30), wobei die Metallisierungsschicht (30) einen mit dem Kontaktpad zusammenfallenden ersten Abschnitt (30a) und einen zweiten Abschnitt (30b) neben der peripheren Seite (28a; 28b) des Chips (22) und in Kontakt mit dieser umfasst, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) eine Dicke aufweist, die kleiner ist als eine Dicke des ersten Abschnitts (30a) der Metallisierungsschicht (30).

Description

  • Allgemeiner Stand der Technik
  • Die Marktnachfrage nach kleineren und funktionaleren Elektronikbauelementen hat die Entwicklung von Halbleiterbauelementen, Bausteinen und in jüngster Zeit ganzen Systemen, die auf einem Chip angeordnet sind, vorangetrieben. Viele Elektronikbauelemente wie etwa Mobiltelefone verwenden eine Vielzahl von designspezifischen Elektronikkomponenten. Der innerhalb der Elektronikbauelemente verfügbare Raum ist jedoch begrenzt, insbesondere da die Elektronikbauelemente kleiner gemacht werden.
  • Die meisten Halbleiterbausteinlösungen stellen einen an einen Träger gekoppelten Chip und eine oder mehrere an den Träger bei dem Chip gekoppelte Elektronikkomponenten bereit. Träger oder Interposer (Zwischenlagen) sind eine zusätzliche Komponente zu dem Baustein und erhöhen sowohl das Gewicht als auch die Dicke der Bausteinlösung. Einige Halbleiterbausteinlösungen liefern einen Wafer-Level-Baustein, von einem Wafer vereinzelt und einen Chip enthaltend, der nicht von einem Baustein-Interposer getragen wird. Ein unterer Abschnitt dieser Wafer-Level-Bausteine wird an eine Platine oder ein anderes Elektronikbauelement gelötet. Beim Untersuchen der montierten Bauelemente ist es schwierig, die zwischen dem unteren Abschnitt des Bausteins und der Platine ausgebildete elektrische Lötverbindung zu sehen.
  • Die Druckschrift US 7 019 397 B2 offenbart einen Chip mit einem auf einer aktiven Oberfläche des Chips angeordneten Kontaktpad. Eine Metallisierungsschicht verläuft von dem Kontaktpad auf die Seitenwände des Chips.
  • Bausteinhersteller wünschen sich, Halbleiterbausteine mit Stückgrößendegression herzustellen, die sich dafür eignen, den Erfordernissen von Verbrauchern entgegenzukommen. Abnehmer in der Industrie wünschen sich, Halbleiterbausteine effizient an Platinen anzubringen und die Qualität der Platinen hinsichtlich Leistung und Funktion vor dem Verkauf zu prüfen. Sowohl die Hersteller als auch die Abnehmer dieser fortgeschrittenen Halbleiterbauelemente wünschen sich Bauelemente, die hinsichtlich Größe reduziert sind und dennoch vergrößerte Bauelementfunktionalität aufweisen.
  • Kurze Darstellung
  • Ein Aspekt stellt einen von einem Wafer vereinzelten Halbleiterbaustein bereit. Der Halbleiterbaustein enthält einen Chip, der eine aktive Oberfläche, eine der aktiven Oberfläche gegenüberliegende Rückseite und periphere Seiten, die zwischen der aktiven Oberfläche und der Rückseite verlaufen, definiert, wobei ein Kontaktpad (Kontaktfläche) auf der aktiven Oberfläche angeordnet ist und eine Metallisierungsschicht von dem Kontaktpad auf einen Abschnitt der peripheren Seiten des Chips verläuft.
  • Kurze Beschreibung der Zeichnungen
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist eine Querschnittsansicht eines Halbleiterbausteins mit einer Seitenwandmetallisierungsschicht gemäß einer Ausführungsform.
  • 2 ist eine Perspektivansicht eines Abschnitts eines Halbleiterwafers mit mehreren an eine aktive Oberfläche des Wafers gekoppelten Kontaktpads gemäß einer Ausführungsform.
  • 3 ist eine Seitenansicht eines auf den in 2 gezeigten Halbleiterwafer angewendeten Vereinzelungsprozesses.
  • 4 ist eine Ansicht der Kontaktpads und der aktiven Oberfläche des in 2 gezeigten Halbleiterwafers nach Vereinzelung.
  • 5 ist eine Querschnittsansicht eines von dem in 4 gezeigten Wafer vereinzelten Halbleiterbausteins und mit Seitenwandmetallisierungsschichten gemäß einer Ausführungsform.
  • 6 ist eine Querschnittsansicht eines Elektronikbauelements mit einem an eine Platine gekoppelten Halbleiterbaustein gemäß einer Ausführungsform.
  • 7 ist eine Seitenansicht eines Halbleiterwafers mit einer Rückseite mit Streets (Straßen), die in einen Abschnitt der Rückseite gesägt sind, gemäß einer Ausführungsform.
  • 8 ist eine Querschnittsansicht eines von dem in 7 gezeigten Wafer vereinzelten Halbleiterbausteins gemäß einer Ausführungsform.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • Ausführungsformen liefern einen Halbleiterbaustein mit einer Seitenwand-Metallisierungsschicht, die für eine verbesserte elektrische Verbindung mit gedruckten Leiterplatten konfiguriert ist. Bei einer Ausführungsform ist der Halbleiterbaustein ein Wafer-Level-Halbleiterbaustein, der von einem Halbleiterwafer vereinzelt ist und eine in-situ-Ausbildung einer Metallisierungsschicht beinhaltet, die von einer aktiven Oberfläche des Halbleiterbausteins zu einer peripheren Seitenwand auf einem Halbleiterbaustein verläuft.
  • Die auf den peripheren Seiten des Halbleiterbausteins ausgebildete Seitenwandmetallisierungsschicht ermöglicht eine verbesserte elektrische Verbindung zwischen dem Halbleiterbaustein und gedruckten Leiterplatten, an denen der Baustein angebracht ist. Außerdem liefern Ausführungsformen eine Seitenwandmetallisierungsschicht, die von Seiten eines Halbleiterbausteins verläuft, die eine visuelle Bestätigung von elektrischen Kontakten ermöglicht, die zwischen dem Halbleiterbaustein und der Platine, an der der Baustein angebracht ist, ausgebildet sind. Die visuelle Bestätigung eines elektrischen Kontakts mit dem Halbleiterbaustein ermöglicht es, dass ein Endbenutzerkunde beispielsweise in einem optischen Inspektionsprozess schnell bestätigt, dass das Elektronikbauelement ordnungsgemäß gelötet worden ist und zur Verwendung in Kraftfahrzeug- und anderen Anwendungen geeignet ist.
  • 1 ist eine Querschnittsansicht eines Halbleiterbausteins 20 gemäß einer Ausführungsform. Der Halbleiterbaustein 20 enthält einen Chip 22, der eine aktive Oberfläche 24, eine der aktiven Oberfläche 24 gegenüberliegende Rückseite 26, zwischen der aktiven Oberfläche 24 und der Rückseite 26 verlaufende periphere Seiten 28a, 28b und eine von der aktiven Oberfläche 24 zur peripheren Seitenwand 28a verlaufende Metallisierungsschicht 30 definiert. Bei einer Ausführungsform enthält die Metallisierungsschicht 30 einen ersten Abschnitt 30a in Kontakt mit der aktiven Oberfläche 24 und einen zweiten Abschnitt 30b, der sich bei der peripheren Seite 28a befindet und mit dieser in Kontakt steht. Bei einer Ausführungsform ist eine Dicke des an der peripheren Seitenwand 28a angeordneten zweiten Abschnitts 30b kleiner als eine Dicke des ersten Abschnitts 30a, der die aktive Oberfläche 24 kontaktiert.
  • Bei einer Ausführungsform enthält der Chip 22 Dioden, Transistoren, Speicherchips, Logikchips und andere geeignete Halbleiterchips. Bei einer Ausführungsform wird der Halbleiterbaustein 20 von einem Halbleiterwerfer vereinzelt, um einen Wafer-Level-Baustein mit einer aktiven Oberfläche 24 zu definieren. Bei einigen Ausführungsformen ist der Wafer-Level-Baustein 20 zum Koppeln an eine Platine konfiguriert, so dass sich die aktive Oberfläche 24 bei der Platine befindet und die Rückseite 26 gegenüber der Platine liegt. Auch andere Konfigurationen für den Halbleiterbaustein 20 sind akzeptabel.
  • 1 zeigt eine Querschnittsansicht, die eine von der aktiven Oberfläche 24 zur peripheren Seitenwand 28a verlaufende Metallisierungsschicht 30 zeigt. Bei einer Ausführungsform enthält der Baustein 20 eine von der aktiven Oberfläche 24 zu jeder peripheren Seitenwand 28 des Bausteins 20 verlaufende Metallisierungsschicht 30. Bei einer Ausführungsform verläuft die Metallisierungsschicht 30 kontinuierlich und gleichförmig über mindestens einen Abschnitt jeder peripheren Seitenwand 28 des Bausteins 20.
  • 2 ist eine Perspektivansicht eines Abschnitts eines Halbleiterwafers 40 gemäß einer Ausführungsform. Der Halbleiterwafer 40 enthält eine aktive Oberfläche 44 gegenüber einer Rückseite 46 und mehrere Kontaktpads 50a, 50b, 50c, 50d, 50e und 50f, als Beispiel, auf der aktiven Oberfläche 44 angeordnet. Der Wafer 40 enthält kreisförmige Halbleiterwafer mit einer Größe im Bereich von 25,4 mm bis 300 mm, die so hergestellt sind, dass sie mehrere Halbleiterchips enthalten. Es versteht sich, dass die Ansicht des Wafers 40 wie in 2 gezeigt nur ein Abschnitt eines größeren Wafers ist. Bei einer Ausführungsform wird die aktive Oberfläche 44 des Wafers 40 so hergestellt, dass sie mehrere Halbleiterchips in elektrischer Kommunikation mit den Pads 50a–50f definiert. Der Wafer 40 ist konfiguriert, um vereinzelt zu werden, um Halbleiterchips zu liefern, die beim Kapseln und anderen Elektroniklösungen nützlich sind.
  • 3 ist eine Seitenansicht des Wafers 40, der so orientiert ist, dass die Rückseite 46 einem Werkzeug 60 exponiert ist und die aktive Oberfläche 44 relativ in der Zeichnung nach unten (oder von dem Werkzeug 60 weg) liegt. Bei einer Ausführungsform enthält die Rückseite 46 des Wafers 40 eine hintere Oberfläche eines Siliziumwafersubstrats und die Pads 50a, 50b enthalten Metall. Bei einer Ausführungsform enthalten die Pads 50a, 50b Zinn, Legierungen aus Zinn, Gold, Legierungen aus Gold, Verbindungen aus Gold und Zinn und andere geeignete Metallpads.
  • Bei einer Ausführungsform wird die Rückseite 46 des Wafers 40 mit einem Werkzeug 60 oder einer Quelle 60 von der Rückseite 46 durch die aktive Oberfläche 44 und die Pads 50a, 50b geschnitten. Bei einer Ausführungsform ist das Werkzeug 60 ein Hilfsmittel, das geeignet ist, um einen Halbleiterwafer zu vereinzeln, und enthält Sägen, Laser, Schneidklingen und dergleichen. Bei einer Ausführungsform enthält das Werkzeug/die Quelle 60 einen Laser oder eine andere energetische Quelle, der oder die konfiguriert ist, den Wafer 40 von der Rückseite 46 durch die Pads 50a, 50b zu vereinzeln. Bei einer Ausführungsform erhitzt das Werkzeug/die Quelle 60 den Wafer 40 beim Vereinzeln von Bausteinen 20 auf eine Weise, die die Rückseite 46 schneidet und die Pads 50a, 50b schmilzt. Wenn bei einigen Ausführungsformen die Quelle 60 die Bausteine 20 von dem Wafer 40 vereinzelt, wird Silizium des Wafers 40 oxidiert und Metall in den Pads 50a, 50b wird geschmolzen und zu den Seiten 28 verschoben. Es hat sich überraschenderweise herausgestellt, dass die energetische Vereinzelung des Wafers 40 eine wünschenswerte zusätzliche elektrische Isolation an den Seiten 28 des Chips 22 durch die Oxidation der Siliziumwaferrückseite 46 liefert.
  • Bei einer Ausführungsform enthält der Laser 60 einen bei etwa 10 Watt, einer Frequenz von etwa 10 kHz und einer Wellenlänge von etwa 355 Nanometern betriebenen, mit Neodym dotierten Yttrium-Aluminium-Granat-Laser (Nd:YAG). Ein geeigneter Laser 60 enthält einen Nd:YAG-Laser in Form eines Nd:Y3Al5O12-Festkörperlasers.
  • Im Allgemeinen emittiert der Nd:YAG-Laser in der Regel Licht bei einer Wellenlänge von etwa 1064 Nanometern im Infrarotspektrum, wenngleich Übergänge nahe dem Bereich von 940, 1120, 1320 und 1440 Nanometern vorliegen. Geeignete Laser können sowohl im gepulsten als auch kontinuierlichen Modus betrieben werden.
  • 4 ist eine Ansicht des zu den Kontaktpads 50a, 50b gewandten Wafers 40 nach der Vereinzelung des Wafers 40 in diskrete Halbleiterbausteine 20. Bei einer Ausführungsform vereinzelt das Werkzeug/die Quelle 60 (3) den Wafer 40 entlang Streets 70a, 70b, 70c in mehrere separate Wafer-Level-Halbleiterbausteine 20. Nach der Vereinzelung enthält der Halbleiterbaustein 20 beispielsweise gegenüberliegende Seitenwände 28a, 28b und Kontaktpadabschnitte 50a, 50b, 50d, 50e.
  • 5 ist eine Querschnittsansicht eines zentralen Halbleiterbausteins 20 mit einer vom Kontaktpad 50a auf die periphere Seite 28a des Chips 22 verlaufenden Metallisierungsschicht 30a. 5 zeigt auch zwei Halbleiterbausteine neben dem Baustein 20. Bei einer Ausführungsform verschiebt die Laservereinzelung des Wafers 40 (4) einen Abschnitt des Metalls des Kontaktpads 50a, und das Metall fließt auf die periphere Seite 28a des Bausteins 20 und diese hinauf.
  • Bei einer Ausführungsform enthält die Metallisierungsschicht 30 einen ersten Abschnitt 30a, der mit dem Kontaktpad 50a zusammenfällt, und einen zweiten Abschnitt 30b bei und in Kontakt mit der peripheren Seite 28a des Chips 22. Bei einer Ausführungsform besitzt der zweite Abschnitt 30b der Metallisierungsschicht eine Dicke, die kleiner ist als eine Dicke des ersten Abschnitts 30a der Metallisierungsschicht. Bei einer Ausführungsform enthält jede periphere Seite 28 des Halbleiterbausteins 20 eine Metallisierungsschicht, die von der aktiven Oberfläche 24 des Chips 22 und auf die periphere Seitenwand 28 verläuft.
  • Wenngleich nicht auf diese Theorie begrenzt, wird angenommen, dass die die Kontaktpads 50a, 50b durchschneidende energetische Laservereinzelung des Wafers 40 einen Teil des Metalls in den Pads 50 derart verschiebt, verdampft, schmilzt, fließen lässt oder auf andere Weise bewegt, dass das Metall einen Teil der aktiven Oberfläche 24 und mindestens einen Abschnitt jeder Seitenwand 28 bedeckt.
  • Bei einer Ausführungsform wird eine Seitenkante 80 des Chips 22, die sich neben dem zweiten Abschnitt 30b der Metallisierungsschicht befindet, während der Laservereinzelung des Wafers 40 oxidiert. Diese oxidierten Seitenkanten 80 des Chips 22 sorgen für zusätzliche elektrische Isolation entlang den Seiten des Chips 22.
  • 6 ist eine Querschnittsansicht eines Elektronikbauelements 100 gemäß einer Ausführungsform. Das Elektronikbauelement 100 enthält einen an eine Leiterplatte 102 gekoppelten Halbleiterbaustein 20. Bei einer Ausführungsform enthält die Leiterplatte 102 ein Substrat 104 und an das Substrat 104 gekoppelte elektrische Schnittstellen 106. Es sind auch andere geeignete Konfigurationen für die Platine 102 akzeptabel, einschließlich gedruckter Leiterplatten und Mutterplatinen, um nur zwei zu nennen. Der Halbleiterbaustein 20 ist elektrisch an elektrische Schnittstellen 106 und somit an die Platine 102 gekoppelt. Für einige Platinenbenutzer kann es wünschenswert sein, optisch zu verifizieren, dass die elektrischen Verbindungen zwischen dem Baustein 20 und der Platine 102 hergestellt worden sind. Unten beschriebene Ausführungsformen stellen einen Halbleiterbaustein 20 mit einer Seitenwandmetallisierung bereit, die konfiguriert ist, eine optische Verifikation der elektrischen Verbindung zwischen dem Baustein 20 und der Platine 102 zu ermöglichen.
  • Bei einer Ausführungsform ist der Halbleiterbaustein 20 an die Leiterplatte 102 durch Lot 110 gekoppelt, das zwischen der Metallisierungsschicht 30 und der Schnittstelle 106 verläuft. Bei einer Ausführungsform ist das Lot 110 zwischen den Kontaktpads 50 und der elektrischen Schnittstelle 106 angeordnet, und Lot 110 steht in elektrischer Kommunikation mit der Metallisierungsschicht 30 auf peripheren Seiten 28 des Chips 22. Bei einer Ausführungsform enthält Lot 110 ein Metalllot wie etwa ein Zinnlot oder eine Legierung aus Zinnlot. Es sind auch andere Formen von Lot 110 einschließlich leitender Pasten und Kleber akzeptabel.
  • In einer Ausführungsform verlaufen das Lot 110 und die Metallisierungsschicht 30 lateral über Seitenwände 28a, 28b des Halbleiterbausteins 20 um eine Abmessung W auf jeder Seite hinaus, so dass die zwischen dem Halbleiterbaustein 20 und der Leiterplatte 102 durch Lot 110 ausgebildete elektrische Verbindung optisch sichtbar ist, wenn das Elektronikbauelement 100 von oben betrachtet wird.
  • 7 ist eine Seitenansicht eines Halbleiterwafers 140 gemäß einer weiteren Ausführungsform. Der Halbleiterwafer 140 enthält einen Siliziumwafer, der eine aktive Oberfläche 144, eine der aktiven Oberfläche 144 gegenüberliegende Rückseite 146 und an die aktive Oberfläche 144 gekoppelte Metallpads 150a, 150b definiert. Bei einer Ausführungsform wird der Wafer 140 so hergestellt, dass er mehrere Halbleiterchips enthält, die auf der aktiven Oberfläche 144 exponiert sind und mit den Pads 150a, 150b in Kontakt stehen. Die Pads 150a, 150b liefern eine elektrische Kommunikation durch den Wafer 140 und durch auf dem Wafer 140 angeordnete Chips.
  • Bei einer Ausführungsform enthält der Wafer 140 Graben 152a, 152b die teilweise in die Rückseite 146 gesägt oder vorgesägt sind. Bei einer Ausführungsform wird eine Wafersäge verwendet, um Gräben 152a, 152b in einen Abschnitt der Rückseite 146 des Wafers 140 zu sägen, so dass die Gräben 152a, 152b jeweils auf die Pads 150a, 150b ausgerichtet sind.
  • Bei einer Ausführungsform wird eine Quelle 160 verwendet, um den Wafer 140 zu vereinzeln, indem energetisch in die Gräben 152a, 152b und ganz durch den Wafer 140 und die Pads 150a, 150b geschnitten wird. Bei einer Ausführungsform ist die Quelle 160 ähnlich der oben beschriebenen Quelle 60 und enthält einen Nd:YAG-Laser oder eine andere geeignete Quelle. Bei einer Ausführungsform sind die Gräben 152a, 152b über den Pads 150a, 150b zentriert. Bei einer anderen Ausführungsform sind die Gräben 152a, 152b relativ zu den Pads 150a, 150b außermittig ausgerichtet.
  • 8 ist eine Querschnittsansicht eines Halbleiterbausteins 220, wie von dem Wafer 140 (7) gemäß einer Ausführungsform vereinzelt. Der Halbleiterbaustein 220 enthält einen Chip 222, der eine aktive Oberfläche 224, eine der aktiven Oberfläche 224 gegenüberliegende Rückseite 226 und periphere Seiten 228a, 228b mit einer Seitenwandmetallisierungsschicht 230b definiert. Bei einer Ausführungsform vereinzelt die Quelle 160 (7) energetisch den Halbleiterbaustein 220 derart vom Wafer 140, dass das Kontaktpad 150a so verschoben wird, dass es sowohl die aktive Oberfläche 224 des Chips 222 als auch die Seitenwand 228a des Chips 222 kontaktiert. Bei einer Ausführungsform bildet die energetische Vereinzelung des Halbleiterbausteins 220 eine Metallisierungsschicht 230 beispielsweise vom Pad 150a, die einen ersten Abschnitt 230a in Kontakt mit der aktiven Oberfläche 224 und einen zweiten Abschnitt 230b in Kontakt mit der Seitenwand 228a enthält.
  • Bei einer Ausführungsform verbleiben die Gräben 152a, 152b, die teilweise in den Wafer 140 (7) gesägt wurden, um Stufen 152a, 152b in dem vereinzelten Halbleiterbaustein 220 zu definieren. Bei einer Ausführungsform liefern die Stufen 152a, 152b eine zweckmäßige Pick-and-Place-Oberfläche, die eine einfache Platzierung des Bausteins 220 während der Halbleiterfabrikation auf Leiterplatten ermöglicht.
  • Bei einer Ausführungsform definieren die Stufen 152a, 152b des Halbleiterbausteins 220 eine Grenze für die Metallisierungsschicht 230, wobei der zweite Abschnitt 230b der Metallisierungsschicht die periphere Seitenwand hoch zur Stufe 152a verlauft. Somit liefern bei einer Ausführungsform die Stufen 152a, 152b des Halbleiterbausteins 220 einen ”Stopp”, der den Fluss/die Bewegung der Metallisierungsschicht 230 die Seite 228 des Bausteins 220 hoch behindert.
  • Es wird ein Halbleiterbaustein mit einer Seitenwandmetallisierungsschicht bereitgestellt. Die Seitenwandmetallisierungsschicht ermöglicht eine verbesserte elektrische Verbindung zwischen dem Halbleiterbaustein und Platinen, auf denen der Baustein montiert ist.
  • Es wird ein Elektronikbauelement bereitgestellt mit einem Halbleiterbaustein mit einer Seitenwandmetallisierung, der auf einer Leiterplatte montiert ist. Periphere Seiten des Halbleiterbausteins enthalten eine für eine elektrische Verbindung mit der Leiterplatte konfigurierte Metallisierungsschicht. Ein Abschnitt der Metallisierungsschicht auf den peripheren Seiten des Chips ist bei Betrachtung von oben sichtbar, wodurch man eine schnelle Visualisierung der Anwesenheit einer elektrischen Verbindung zwischen dem Baustein und der Platine erhält. Einige Ausführungsformen liefern eine schnelle visuelle Bestätigung einer qualitativ hochwertigen elektrischen Verbindung zwischen Halbleiterbausteinen und einer Leiterplatte, an die die Halbleiterbausteine gekoppelt sind.

Claims (17)

  1. Halbleiterbaustein, von einem Wafer vereinzelt und umfassend: einen Chip (22), der eine aktive Oberfläche (24), eine der aktiven Oberfläche (24) gegenüberliegende Rückseite (26) und zwischen der aktiven Oberfläche (24) und der Rückseite (26) verlaufende periphere Seiten (28a; 28b) definiert; ein auf der aktiven Oberfläche (24) angeordnetes Kontaktpad; und eine von dem Kontaktpad auf einen Abschnitt der peripheren Seiten (28a; 28b) des Chips (22) verlaufende Metallisierungsschicht (30), wobei die Metallisierungsschicht (30) einen mit dem Kontaktpad zusammenfallenden ersten Abschnitt (30a) und einen zweiten Abschnitt (30b) neben der peripheren Seite (28a; 28b) des Chips (22) und in Kontakt mit dieser umfasst, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) eine Dicke aufweist, die kleiner ist als eine Dicke des ersten Abschnitts (30a) der Metallisierungsschicht (30).
  2. Halbleiterbaustein nach Anspruch 1, wobei eine Seitenkante des Chips (22), die sich neben dem zweiten Abschnitt (30b) der Metallisierungsschicht (30) befindet, eine oxidierte, elektrisch isolierende Seitenkante des Chips (22) umfasst.
  3. Halbleiterbaustein nach Anspruch 1, wobei die Metallisierungsschicht (30) kontinuierlich um die peripheren Seiten (28a; 28b) des Chips (22) herum verläuft.
  4. Halbleiterbaustein nach Anspruch 1, wobei der Chip (22) eine Diode, einen Transistor oder einen Logikchip umfasst.
  5. Verfahren zum Vereinzeln eines Halbleiterwafers, umfassend: Bereitstellen eines Wafers (40) mit einer aktiven Oberfläche (24), die so hergestellt ist, dass sie mehrere Halbleiterchips (22) enthält, einer hinteren Oberfläche (26) gegenüber der aktiven Oberfläche (24) und einer Metallisierungsschicht (30) in elektrischer Kommunikation mit der aktiven Oberfläche (24); Schneiden durch den Wafer (40) und durch die Metallisierungsschicht (30), um einen Wafer-Level-Baustein (20) mit peripheren Seiten (28a; 28b) zu vereinzeln; und Verschieben eines Abschnitts der Metallisierungsschicht (30) auf die peripheren Seiten (28a; 28b) des Wafer-Level-Bausteins (20).
  6. Verfahren nach Anspruch 5, wobei das Schneiden durch den Wafer (40) und durch die Metallisierungsschicht (30) das Schneiden durch den Wafer (40) und durch die Metallisierungsschicht (30) mit einer Laserenergiequelle umfasst.
  7. Verfahren nach Anspruch 5, wobei das Schneiden durch den Wafer (40) und durch die Metallisierungsschicht (30) folgendes umfasst: Sägen eines Abschnitts der hinteren Oberfläche (26) des Wafers (40); und Laserschneiden durch einen verbleibenden Abschnitt der hinteren Oberfläche (26) des Wafers (40) und durch die Metallisierungsschicht (30).
  8. Verfahren nach Anspruch 5, wobei das Verschieben eines Abschnitts der Metallisierungsschicht (30) auf die peripheren Seiten (28a; 28b) des Wafer-Level-Bausteins (20) das Erhitzen eines Abschnitts der Metallisierungsschicht (30) und Fließenlassen eines geschmolzenen Abschnitts der Metallisierungsschicht (30) auf die peripheren Seiten (28a; 28b) des Wafer-Level-Bausteins (20) umfasst.
  9. Verfahren nach Anspruch 8, wobei das Erhitzen eines Abschnitts der Metallisierungsschicht (30) das Oxidieren einer Kante des Wafer-Level-Bausteins (20) bei den peripheren Seiten (28a; 28b) umfasst.
  10. Elektronikbauelement, umfassend: eine Leiterplatte (102) mit einer elektrischen Schnittstelle (106); und einen an die Leiterplatte (102) gekoppelten Halbleiterbaustein (20), wobei der Halbleiterbaustein (20) einen Chip (22) enthält, der eine aktive Oberfläche (24) und eine von der aktiven Oberfläche (24) auf periphere Seiten (28a; 28b) des Chips (22) verlaufende Metallisierungsschicht (30) definiert; wobei die peripheren Seiten (28a; 28b) des Chips (22) in elektrischer Kommunikation mit der elektrischen Schnittstelle (106) der Leiterplatte (102) stehen, wobei die Metallisierungsschicht (30) einen mit der aktiven Oberfläche (24) zusammenfallenden ersten Abschnitt (30a) und einen zweiten Abschnitt (30b) bei der peripheren Seite (28a; 28b) des Chips (22) und mit dieser in Kontakt stehend umfasst, wobei der erste Abschnitt (30a) der Metallisierungsschicht (30) an die elektrische Schnittstelle (106) gelötet ist und der zweite Abschnitt (30b) der Metallisierungsschicht (30) in elektrischer Kommunikation mit dem Lot steht.
  11. Elektronikbauelement nach Anspruch 10, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) kontinuierlich um die peripheren Seiten (28a; 28b) des Chips (22) herum verläuft.
  12. Elektronikbauelement nach Anspruch 10, wobei der Chip (22) vier periphere Seiten (28a; 28b) definiert und der zweite Abschnitt (30b) der Metallisierungsschicht (30) mit jeder der vier peripheren Seiten (28a; 28b) des Chips (22) in Kontakt steht.
  13. Elektronikbauelement nach Anspruch 12, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) und das Lot sich eine optisch sichtbare Distanz weg von jeder der peripheren Seiten (28a; 28b) des Chips (22) erstrecken.
  14. Elektronikbauelement, umfassend: eine Leiterplatte (102) mit einer oberen Oberfläche mit einer elektrischen Schnittstelle (106); und mindestens einen an die elektrische Schnittstelle (106) gekoppelten Halbleiterbaustein (20), wobei der mindestens eine Halbleiterbaustein (20) einen Chip (22) enthält, der eine aktive Oberfläche (24) und eine von der aktiven Oberfläche (24) auf periphere Seiten (28a; 28b) des Chips (22) verlaufende Metallisierungsschicht (30) definiert; wobei die Metallisierungsschicht (30) auf den peripheren Seiten (28a; 28b) des Chips (22) sichtbar ist, wenn die obere Oberfläche der Leiterplatte (102) optisch betrachtet wird, wobei die Metallisierungsschicht (30) einen mit der aktiven Oberfläche (24) zusammenfallenden ersten Abschnitt (30a) und einen zweiten Abschnitt (30b) bei der peripheren Seite (28a; 28b) des Chips (22) und mit dieser in Kontakt stehend umfasst, wobei der erste Abschnitt (30a) der Metallisierungsschicht (30) an die elektrische Schnittstelle (106) gelötet ist und der zweite Abschnitt (30b) der Metallisierungsschicht (30) in elektrischer Kommunikation mit dem Lot steht.
  15. Elektronikbauelement nach Anspruch 14, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) kontinuierlich um die peripheren Seiten (28a; 28b) des Chips (22) herum verläuft.
  16. Elektronikbauelement nach Anspruch 14, wobei der Chip (22) vier periphere Seiten (28a; 28b) definiert und der zweite Abschnitt (30b) der Metallisierungsschicht (30) jede der vier peripheren Seiten (28a; 28b) des Chips (22) kontaktiert.
  17. Elektronikbauelement nach Anspruch 14, wobei der zweite Abschnitt (30b) der Metallisierungsschicht (30) und das Lot sich eine Distanz weg von jeder der peripheren Seiten (28a; 28b) des Chips (22) erstrecken.
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