DE102008015791B4

DE102008015791B4 - Zeitverzögerungsschaltung und Zeit/Digital-Wandler

Info

Publication number: DE102008015791B4
Application number: DE102008015791A
Authority: DE
Inventors: Stephan Henzler; Siegmar Koeppe; Dominik Lorenz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2007-03-26
Filing date: 2008-03-26
Publication date: 2012-05-31
Anticipated expiration: 2028-03-27
Also published as: DE102008015791A1; US7564284B2; CN101277104A; US20090128322A1; US20080238652A1; CN101277104B; US7688126B2

Abstract

Zeitverzögerungsschaltung, umfassend: eine erste Verzögerungsleitung (A) umfassend eine erste Verzögerungsschaltung (10a–10d; 15a–15g) und zumindest eine der ersten Verzögerungsschaltung (10a–10d; 15a–15g) nachgeschaltete zweite Verzögerungsschaltung (10b–10e; 15b–15h), eine zweite Verzögerungsleitung (B) umfassend eine dritte Verzögerungsschaltung (10a–10d; 16a–16g) und zumindest eine der dritten Verzögerungsschaltung (10a–10d; 16a–16g) nachgeschaltete vierte Verzögerungsschaltung (10b–10e; 16b–16h), zumindest eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m), welche zwischen einen Ausgang der ersten Verzögerungsschaltung (10a–10d; 15a–15g) und einen Ausgang der vierten Verzögerungsschaltung (10b–10e; 16b–16h) gekoppelt ist, und ausgestaltet ist, zumindest ein erstes Zwischensignal bereitzustellen, welches von verzögerten Signalen in der ersten Verzögerungsleitung (A) und der zweiten Verzögerungsleitung (B) abgeleitet ist, und eine zweite Interpolationsschaltung (20b, 20d, 20f, 20h; 23b–23n), welche zwischen einen Ausgang der zweiten Verzögerungsschaltung (10b–10e; 15b-15h) und einen Ausgang der dritten Verzögerungsschaltung (10a–10d; 16a–16g) gekoppelt ist und ausgestaltet ist, zumindest ein zweites Zwischensignal bereitzustellen, welches von verzögerten Signalen in der ersten (A) und zweiten (B)...

Description

Die vorliegende Erfindung bezieht sich auf Zeitverzögerungsschaltungen und auf Zeit/Digital-Wandler.
Bei elektronischen Instrumenten und bei der Signalverarbeitung ist ein Zeit/Digital-Wandler (TDC, time to digital converter) eine Vorrichtung zum Umwandeln eines Signals sporadischer oder periodischer Pulse in eine digitale Darstellung der Zeitindizes der Pulse.
Schaltungen, welche Verzögerungsglieder und damit verbundene Interpolationsschaltungen benutzen, sind aus der US 2002/0101271 A1 , der US 7,116,147 B2 , der US 7,084,689 B2 , der US 2006/0114040 , der US 6,396,358 B1 , der US 2006/0220720 A1 und der DE 101 48 515 A1 bekannt.
Diesbezüglich stellen Ausführungsbeispiele der vorliegenden Erfindung eine Zeitverzögerungsschaltung nach Anspruch 1, 14 oder 22 und einen Zeit/Digital-Wandler nach Anspruch 28 bereit. Die abhängigen Ansprüche definieren weitere Ausführungsbeispiele.
Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die beigefügte Zeichnung näher erläutert. Es zeigen:
1 ein erstes Ausführungsbeispiel eines Zeit/Digital-Wandlers,
2A einen Abschnitt eines ersten Ausführungsbeispiels einer Zeitverzögerungsschaltung,
2B einen Abschnitt eines zweiten Ausführungsbeispiels einer Zeitverzögerungsschaltung,
3 einen Abschnitt eines dritten Ausführungsbeispiels einer Zeitverzögerungsschaltung,
4 einen Abschnitt eines vierten Ausfuhrungsbeispiels einer Zeitverzögerungsschaltung,
5 ein Timingdiagramm, welches Ausgangssignale in Bezug auf ein Referenzsignal gemäß dem Ausführungsbeispiel von 4 zeigt,
6A ein erstes Signal-Zeit Diagram, welches den Übergang von niedrigen zu hohen Werten von verzögerten Signalen zeigt,
6B ein zweites Signal-Zeit Diagramm, welches den Übergang von niedrigen zu hohen Werten von verzögerten Signalen zeigt,
7A, 7B ein erstes bzw. zweites Ausführungsbeispiel einer Interpolationsschaltung,
8 ein drittes Ausführungsbeispiel einer Interpolationsschaltung,
9 ein viertes Ausführungsbeispiel einer Interpolationsschaltung,
10 ein fünftes Ausführungsbeispiel einer Interpolationsschaltung,
11 ein Ausführungsbeispiel einer Verzögerungsschaltung,
12 eine Phasenregelschleife mit einem Zeit/Digital-Wandler,
13 ein weiteres Ausführungsbeispiel eines Zeit/Digital-Wandlers,
14 verschiedene Signale über der Zeit in dem Zeit/Digital-Wandler gemäß 13,
15 einen Abschnitt eines anderen Ausführungsbeispiels eines Zeit/Digital-Wandlers, und
16 ein Flussdiagramm, welches ein Ausführungsbeispiel eines Verfahrens zur Zeit/Digital-Wandlung zeigt.
In der folgenden Beschreibung werden weitere Aspekte und Ausführungsbeispiele der vorliegenden Erfindung offenbart. Dabei wird auf die anliegende Zeichnung Bezug genommen, in welcher verschiedene beispielhafte Ausführungsbeispiele dargestellt sind. Die in der Zeichnung dargestellten Ausführungsbeispiele sind dazu gedacht, ein besseres Verständnis ein oder mehrerer Aspekte der vorliegenden Erfindung zu bieten. Manche dieser Ausführungsbeispiele können allgemeine Elemente verschiedener Vorrichtungen umfassen. Derartige Ausführungsbeispiele sollen verschiedene Aspekte visualisieren, um das Verständnis der vorliegenden Erfindung zu vertiefen. Die Offenbarung ist nicht dazu gedacht, die Merkmale oder Schlüsselelemente der Erfindung auf ein bestimmtes Ausführungsbeispiel zu begrenzen. Stattdessen können die verschiedenen Elemente, Aspekte und Merkmale, welche in den Ausführungsbeispielen offenbart sind, durch Fachleute auf verschiedene Weise miteinander kombiniert oder ersetzt werden, um ein oder mehrere Vorteile der vorliegenden Erfindung zu erlangen. Zudem können Fachleute Abwandlungen oder zusätzliche Vorrichtungen benutzen. Daher konnen selbstverständlich andere Ausführungsbeispiele benutzt werden, und strukturelle oder logische Veränderungen konnen vorgenommen werden, ohne den Bereich der Erfindung zu verlassen. Die Elemente der Zeichnung sind nicht notwendigerweise zueinander maßstabsgerecht. Zum Zwecke der Veranschaulichung können Elemente verschieden benannt werden. Die Elemente sind natürlich nicht auf die hier dargestellten Ausführungsbeispiele begrenzt. Gleiche Bezugszeichen bezeichnen einander entsprechende oder ähnliche Teile.
Zeit/Digital-Wandler sind digitale Schaltungen, welche benutzt werden können, eine Pulsbreite oder eine Zeitdifferenz zwischen zwei Ereignissen in digitale Werte umzuwandeln. Die Zeitdifferenz kann von zwei miteinander verglichenen Signalen abgeleitet werden. Beispielsweise kann, wenn die zwei Signale jeweils eine ansteigende oder fallende Flanke aufweisen, die Differenz zwischen zwei aufeinander folgenden Flanken des ersten und zweiten Signals gemessen werden und in einen digitalen Wert umgewandelt werden.
13 zeigt eine Darstellung eines Ausführungsbeispiels eines Zeit/Digital-Wandlers, bei welchem ein Signal cko umzuwandeln ist. Der Wandler umfasst eine Zeitverzögerungsschaltung mit einer Vielzahl von Einzelverzögerungsschaltungen, die in Reihe geschaltet sind. Jede der Einzelverzögerungsschaltungen bei diesem Ausführungsbeispiel umfasst eine Inverterschaltung. Jede der Inverterschaltungen verzögert das Signal cko um eine spezifische Zeitspanne, welche Stufenverzögerungszeit oder Stufenverzögerung genannt wird. Die Stufenverzögerungszeit der Inverter hängt von verschiedenen designspezifischen Parametern wie beispielsweise einer Größe von in dem Inverter benutzten Transistorgates ab. Die Ausgänge jeder Verzögerungsschaltung sind mit jeweiligen Latch-Schaltungen d verbunden, welche durch ein Referenzsignal ref getaktet und abgetastet werden. Die Latch-Schaltungen werden daher durch das Referenzsignal ref getriggert und tasten die Signale an den Ausgängen jedes der Inverter innerhalb der Zeitverzögerungsschaltung ab. Die Ausgangswerte s(0) bis s(n) der Latch-Schaltungen stellen verschiedene Bits eines Digitalwerts dar, welcher der Zeitverzögerung zwischen einer Flanke des Signals cko in Bezug auf die darauf folgende Flanke des Referenzsignals ref entspricht.
14 ist ein Timingdiagramm, welches für das umzuwandelnde Signal cko ebenso wie für die verzögerten und abgetasteten Signale d(1) bis d(8), welche einem 9-Bit Digitalwert s(0:8) entsprechen, die Ergebnisse über der Zeit zeigt. Das erste verzögerte Signal d(1) entspricht dem ersten Signal cko und ist um eine spezifische Zeit t_D verzögert. Die Zeit t_D ist durch die Stufenverzögerung der ersten Verzögerungsschaltung der Zeitverzögerungsschaltung gemäß 13 gegeben. Wenn das Signal cko durch die Verzögerungsschaltungen der Zeitverzögerungsschaltung hindurch geht, akkumuliert sich die Gesamtverzögerung durch die Stufenverzögerung t_D in jedem Inverter. Wenn das verzögerte Signal cko durch das Referenzsignal ref abgetastet wird, speichern manche Latch-Schaltungen einen logisch hohen Wert, während andere einen logisch niedrigen Wert (high bzw. low) speichern, in Abhängigkeit von der Pulsbreite des Signals cko. Bei diesem Beispiel speichern die Latch-Schaltungen d(3) bis d(6) einen hohen Wert „1”, während die anderen Latch-Schaltungen d(1), d(2), d(7) und d(8) einen niedrigen Wert „0” speichern. Als Ergebnis hiervon stellt der digitale 9-Bit Wert s(0:8) die Pulsbreite des Signals cko dar. Auch der Zeitunterschied zwischen den aufeinander folgenden Flanken des zu messenden Signals und eines Referenzsignals kann abgeleitet werden.
Die Stufenverzögerung einer Einzelverzögerungsschaltung gibt jedoch die maximale Auflösung bezüglich des Referenzsignals an. Durch Verringerung der Stufenverzögerung kann die Auflösung verbessert werden. Es scheint jedoch wie in 13 zu sehen eine minimale Stufenverzögerung für eine Inverterschaltung zu geben, welche sich aus designspezifischen Parametern und technologischen Begrenzungen ergibt.
Um die Auflösung beim Umwandeln von zeitbasierten Signalen zu vergrößern, stellt 1 ein Ausführungsbeispiel für einen Zeit/Digital-Wandler dar, welcher Interpolationstechniken benutzt. Der dort gezeigte Zeit/Digital-Wandler umfasst eine Zeitverzögerungsschaltung mit einer ersten Verzögerungsleitung A und einer zweiten Verzögerungsleitung B. In jeder der Verzögerungsleitungen A und B pflanzt sich das Signal durch eine Vielzahl von Verzögerungsschaltungen 10a–10e fort, von welchen zur Vereinfachung der Darstellung nur manche gezeigt sind. Die Signale in der ersten Verzögerungsleitung A und der zweiten Verzögerungsleitung B sind beide von einem einzigen Signal sig an einem Eingangsanschluss 90 abgeleitet. Der Eingangsanschluss 90 ist mit einer Umwandlungseinheit 9 verbunden, welche ein erstes Signal für die ersten Verzögerungsleitung am Anschluss 93 und ein bezüglich des ersten Signals invertiertes zweites Signal für die zweiten Verzögerungsleitung am Anschluss 92 bereitstellt. Beide Signale sind von dem Signal sig am Anschluss 90 abgeleitet. Natürlich kann die Umwandlungseinheit 9 bei einem anderen Ausführungsbeispiel selbst zwei komplementäre Signale erzeugen. Beispielsweise kann die Umwandlungseinheit 9 einen differentiellen Oszillator umfassen, welcher ein erstes Taktsignal und ein zweites Taktsignal, welches bezüglich des ersten Taktsignals invertiert und im Wesentlichen synchron ist, bereitstellt. Bei diesem Ausführungsbeispiel ist die Umwandlungseinheit auf eine Weise implementiert, welche den Versatz der komplementären Signale 92 und 93 minimiert.
Das invertierte zweite Signal am Anschluss 92 kann bezüglich des nicht invertierten ersten Signals synchronisiert sein, was zu einem im Wesentlichen gleichzeitigen Übergang des ersten Signals von niedrigem Wert zu hohem Wert bzw. des zweiten Signals von hohem Wert zu niedrigem Wert oder umgekehrt führt. Zu diesem Zweck umfasst die Umwandlungseinheit 9 einen ersten Ausgangsanschluss 93, welcher über eine erste Kette von zwei Inverterschaltungen mit dem Eingangsanschluss 90 gekoppelt ist, und einen zweiten Ausgangsanschluss 92, welcher mit einer zweiten Kette von drei Invertern gekoppelt ist. Alle Inverter können einen Rücksetzanschluss 91 umfassen, um ein Rücksetzsignal (Reset) zu empfangen. Die Inverterkette, welche über den Anschluss 92 mit der zweiten Verzögerungsleitung B gekoppelt ist, verzögert das Signal am Eingangsanschluss 90 um die spezifische Verzögerungszeit und invertiert den Signalwert. Die mit dem Anschluss 93 für die Verzögerungsleitung A gekoppelte erste Inverterkette invertiert das Signal bezuglich des am Anschluss 90 angelegten Signals sig nicht. Sie verzögert jedoch das Signal ebenfalls. Die Verzögerungszeit der ersten Kette ist gewählt, im Wesentlichen gleich der Verzögerungszeit der zweiten Kette zu sein. Dies kann beispielsweise erreicht werden, indem verschiedene Inverterparameter und/oder verschiedene Herstellungstechniken für die beiden Ketten benutzt werden. Beispielsweise können die Gates der Transistoren der ersten Inverterkette eine andere Größe aufweisen als die Gates der Transistoren der zweiten Inverterkette. Auch kann das Dotiermaterial und/oder die Dotierkonzentration unterschiedlich sein.
Dementsprechend ist das Signal an dem mit der zweiten Verzögerungsleitung B verbundenen Anschluss 92 invertiert, aber weist im Wesentlichen dieselbe Verzögerung wie das Signal an dem mit der ersten Verzögerungsleitung A verbundenen Anschluss 93 auf. Die Verzögerung der Inverter beider Inverterketten kann im Bereich der Stufenverzögerung der Verzögerungsschaltungen 10a bis 10e sein, aber kann ebenso unterschiedliche Werte aufweisen. Auch kann die Anzahl von Invertern in jeder Kette anders als die dargestellte Anzahl sein.
Die Zeitverzögerungsschaltung mit der ersten Verzögerungsleitung A und der zweiten Verzögerungsleitung B umfasst zudem eine geschlossene Schleife, bei welcher die Ausgangsanschlüsse der letzten Verzögerungsschaltung 10e mit jeweiligen Knoten 100x, 100b zwischen der Umwandlungsschaltung 9 und der ersten Verzögerungsschaltung 10a gekoppelt sind. Die Knoten können einen Multiplexer oder andere Kopplungselemente umfassen. Ein Zähler 10f ist mit einer der Verzögerungsleitungen verbunden und zählt vollständige Zyklen der verzögerten Signale. Dieses Ausführungsbeispiel kann die Gesamtzahl von Verzögerungselementen in der Verzögerungskette aufgrund des Rückkopplungspfades und einem wiederholten Durchgang durch die Verzögerungsleitung verringern. Die Verzögerungsleitung kann auch eine Vielzahl von weiteren Verzögerungselementen umfassen, welche ohne Rückkopplung in Reihe geschaltet sind. Dementsprechend ist der Zähler 10f bei einem derartigen Ausführungsbeispiel nicht unbedingt notwendig.
Auch wenn für die Zeitverzögerungsschaltung dieses Ausführungsbeispiels hier nur fünf Verzögerungsschaltungen 10a bis 10e gezeigt sind, kann jede gewünschte Anzahl von Verzögerungsschaltungen benutzt werden. Jede der Verzögerungsschaltungen 10a bis 10e umfasst einen ersten Eingangsanschluss 11a und einen zweiten Eingangsanschluss 12a. Die Eingangsanschlüsse 11a bzw. 12a sind jeweils mit Verzögerungselementen innerhalb der jeweiligen Verzögerungsschaltung verbunden, wobei beide Verzögerungselemente im Wesentlichen die gleiche Stufenverzögerung aufweisen. Die Verzögerungselemente jeder Verzögerungsstufe 10a bis 10e invertieren zudem den Wert eines an einem ihrer Eingänge angelegten Signals und stellen ein invertiertes Signal an ihrem Ausgang bereit. Somit wird das Signal an einem der Eingangsanschlüsse als invertiertes Signal an dem entsprechenden Ausgang bereitgestellt. Weiterhin können die Stufenverzögerungen der Verzögerungselemente im Wesentlichen gleich sein und zudem in dem Bereich der Stufenverzögerung des Inverters der Umwandlungseinheit 9 liegen. Die verzögerten und invertierten Signale der ersten Verzögerungsleitung A und der zweiten Verzögerungsleitung B werden an dem Ausgangsanschluss 13a bzw. 14a bereitgestellt. Die Ausgangsanschlüsse 13a und 14a sind mit Eingangsanschlüssen einer stromabwärts verbundenen weiteren Verzögerungsschaltung verbunden.
Bei diesem Ausführungsbeispiel sind die Ausgangsanschlüsse der ersten Verzögerungsschaltung 10a mit Eingangsanschlüssen 11b, 12b einer zweiten Verzögerungsschaltung 10b verbunden. Die zweite Verzögerungsschaltung 10b umfasst ebenso Verzögerungs- und Inverterelemente, welche im Wesentlichen die gleiche Stufenverzögerung aufweisen; diese können zudem die gleiche Stufenverzögerung wie die Verzögerungselemente der ersten Verzögerungsschaltung 10a aufweisen. Die Ausgänge der zweiten Verzögerungsschaltung 10b sind mit einer dritten Verzögerungs- und Inverterschaltung 10c verbunden, welche wiederum stromaufwärts mit einer vierten Verzögerungsschaltung 10d usw. verbunden ist.
Knoten, welche mit jeweiligen Interpolationsschaltungen 20a bis 20h verbunden sind, sind zwischen zwei aufeinander folgenden Verzögerungsschaltungen angeordnet. Beispielsweise ist der Knoten 200a in der ersten Verzögerungsleitung A, welcher zwischen den Ausgangsanschluss 13a und den Eingangsanschluss 11b gekoppelt ist, mit einer ersten Interpolationsschaltung 20a verbunden. Der zwischen dem Anschluss 14a der ersten Verzögerungsschaltung 10a und dem Anschluss 12b der zweiten Verzögerungsschaltung 10b in der zweiten Verzögerungsleitung B angeordnete Knoten 200b ist mit einer zweiten Interpolationsschaltung 20b verbunden. Der Ausgang der ersten Interpolationsschaltung 20a ist mit dem Ausgang der zweiten Verzögerungsschaltung 10b in der Verzögerungsleitung B verbunden. Weiter ist der Ausgang der zweiten Interpolationsschaltung 20b mit dem Ausgangsanschluss der zweiten Verzögerungsschaltung 10b in der Verzögerungsleitung A verbunden. In anderen Worten sind die Interpolationsschaltungen 20a und 20b mit ihren Eingangsanschlüssen mit einer der Verzogerungsleitungen A und B und mit ihren Ausgangsanschlüssen mit der jeweils anderen Verzögerungsleitung B bzw. A verbunden.
Zusätzlich sind weitere Interpolationsschaltungen 20c bis 20h bereitgestellt. Die Interpolationsschaltungen 20c und 20d sind mit ihrem Eingangsanschlüssen mit der Verzögerungsleitung B bzw. A verbunden, und zudem mit den Ausgangsanschlüssen der Interpolationsschaltungen 20a und 20b. Die Ausgangsanschlüsse der Interpolationsschaltungen 20c und 20d sind wiederum mit den Ausgangsanschlüssen der Verzögerungsschaltung 10c an der jeweils anderen Verzögerungsleitung A bzw. B verbunden. Insbesondere ist die Interpolationsschaltung 20d mit ihrem Eingangsanschluss mit dem Eingangsanschluss 11c der Verzögerungsleitung A und mit ihrem Ausgangsanschluss mit dem Ausgang der Verzögerungsschaltung 10c an der Verzögerungsleitung B verbunden. Die Interpolationsschaltung 20c ist mit der Interpolationsschaltung 20a und 20e und mit dem Eingangsanschluss 12c der Verzögerungsschaltung 10c in der Verzögerungsleitung B ebenso wie mit dem Ausgangsanschluss der Verzögerungsschaltung 10c in der Verzögerungsleitung A verbunden.
Die zusätzlichen Interpolationsschaltungen 20e, 20f und 20g, 20h sind mit den jeweiligen Verzögerungsleitungen A, B zwischen den Verzögerungsschaltungen 10d, 10e in entsprechender Weise gekoppelt.
Die Verbindung der Interpolationsschaltungen an den Eingangs- und Ausgangsanschlüssen der Verzögerungsschaltungen stellen die gleichen logischen Stufen und/oder Übergänge der Signale, welche jeweils an den Interpolationsschaltungen 20a bis 20h anliegen, sicher. In anderen Worten wird eine fallende Flanke eines Signals am Knoten 200a invertiert und an dem Ausgang der Schaltung 10b in der Verzögerungsleitung A bereitgestellt. Am Knoten 200b wird eine steigende Flanke angelegt. Daher werden zwei Signale mit einer steigenden Flanke bzw. einer fallenden Flanke an die Interpolationsschaltung 20b angelegt. Wenn die Verzögerungsschaltungen das an ihren Eingängen angelegte Signal nicht invertieren, können die Interpolationsschaltungen mit einer der Verzögerungsleitungen verbunden sein.
Wenn ein Signal sig an dem Eingangsanschluss 90 angelegt wird, wird das Signal invertiert und am Ausgangsanschluss 92 an der Signalleitung B angelegt. Das nicht invertierte Signal ist am Anschluss 93 für die Verzögerungsleitung A bereitgestellt. Beide Signale sind im Wesentlichen synchronisiert und pflanzen sich durch die Zeitverzögerungsschaltung und durch die Verzögerungsschaltungen 10a bis 10e fort. Aufgrund der Verzögerungen der Verzögerungsschaltungen 10a bis 10e weisen sie zudem eine Zeitdifferenz einer Stufenverzögerungseinheit auf. Beispielsweise liegt, wenn ein Signal mit einer steigenden Flanke am Eingangsanschluss 12c der Verzögerungsschaltung 10c in der Verzögerungsleitung B bereitgestellt wird, ebenso eine steigende Flanke in der Verzögerungsleitung A an den Ausgangsanschlüssen der Verzögerungsschaltung 10c an.
Die Interpolationsschaltungen 20a bis 20h erzeugen Zwischensignale basierend auf einer analogen Interpolation zwischen den Signalen auf der Verzögerungsleitung A und der Verzögerungsleitung B, welche eine Zeitdifferenz einer Verzögerung einer Stufenverzögerungseinheit aufweisen. Zu diesem Zweck benutzen sie die Anstiegszeit oder die Abfallzeit während eines Übergangs des Signals in der Verzögerungsleitung A und der Verzögerungsleitung B von einem niedrigen Wert zu einem hohen Wert und umgekehrt. Die Interpolationsschaltungen 20a bis 20h können ein Ausgangssignal erzeugen, welches direkt von dem Wert der Signale in den Verzögerungsleitungen A und B abgeleitet ist, und zudem mindestens ein Zwischensignal, welches von verzögerten aufeinander folgenden Signale in der ersten Verzögerungsleitung A und der zweiten Verzögerungsleitung B abgeleitet ist. Diese Zwischensignale können auch von Taktflanken des verzögerten Signals in den Verzögerungsleitungen A und B abgeleitet werden. Die Ergebnisse der Interpolation werden an Anschlüssen 21a bis 21h bereitgestellt.
Die in dem Ausführungsbeispiel der 1 gezeigte Zeitverzögerungsschaltung kann mit einer Auswerteschaltung 30 verbunden sein, welche eine Latch-Schaltung umfassen kann, die mit einem oder mehreren der Ausgangsanschlüsse 21a bis 21h gekoppelt ist. Die Auswerteschaltung 30 kann auch eine Vielzahl von Latch-Schaltungen umfassen, wobei jede von diesen mit jeweiligen Ausgangsanschlüssen der Interpolationsschaltungen verbunden ist. Wenn die Ausgangsanschlüsse für die Interpolationsschaltungen nicht ein 1-Bit-Signal, sondern ein Multi-Bit-Signal bereitstellen, was der Fall ist, wenn die Ausgangssignale und das Zwischensignal bereitgestellt werden, wird jedes Bit eines derartigen Multi-Bit-Signals an einer zugeordneten Latch-Schaltung angelegt.
Die Latch-Schaltungen der Auswerteschaltung 30 werden zudem mit dem Referenzsignal ref am Eingangsanschluss 31 gekoppelt. Die Latch-Schaltungen tasten den Wert an ihren Eingängen in Abhängigkeit von dem Referenzsignal ref ab, womit sie ein digitales Datenwort erzeugen, welches am Ausgangsanschluss 32 bereitgestellt wird und einer Zeitdifferenz zwischen dem Referenzsignal ref und dem Signal sig entspricht.
Die Interpolation in den Schaltungen 20a bis 20h vergrößert die Auflösung einer Zeit/Digital-Wandlung abhängig vom Grad der analogen Interpolation innerhalb der Schaltungen 20a bis 20h. Während bei diesem Ausführungsbeispiel die Ausgänge jeder Verzögerungsschaltung 10a bis 10e mit den jeweiligen Eingangsanschlüssen entsprechender Interpolationsschaltungen verbunden sind, sind andere Kombinationen von Interpolationsschaltungen und Verzögerungsschaltungen möglich. Beispielsweise ist es möglich, dass nur manche Verzögerungsschaltungen mit ihren Ausgängen mit entsprechenden Interpolationsschaltungen gekoppelt sind. Dies kann zu einer variierenden Auflösung abhängig von der Position der mit der Zeitverzögerungsschaltung verbundenen Interpolationsschaltung führen. Alternativ kann der Grad der Interpolation innerhalb der Schaltungen 20a bis 20h variiert werden. Beispielsweise können bei einem Ausführungsbeispiel manche Interpolationsschaltungen eine präziser skalierte Interpolation erreichen, was für diesen Bereich zu einer höheren Auflösung führt, während andere Interpolationsschaltungen einen niedrigeren Grad der Interpolation aufweisen können.
2A zeigt einen Abschnitt eines Ausführungsbeispiels einer Zeitverzögerungsschaltung, welche eine erste Verzögerungsleitung A und eine zweite Verzögerungsleitung B umfasst. Jede der Verzögerungsleitungen A und B umfasst eine Vielzahl von Invertern 15a bis 15h und 16a bis 16h, welche jeweils in Reihe geschaltet sind. Die Ausgangsanschlüsse der letzten Inverter 15h, 16h in der ersten Verzögerungsleitung A bzw. der zweiten Verzögerungsleitung B können mit hier nicht gezeigten weiteren Invertern verbunden sein und/oder können in einer Rückkoppelungsschleife zurückgeschleift sein. Bei diesem Ausführungsbeispiel kann jeder der Inverter 15a bis 15h eine spezifische Stufenverzögerung aufweisen, was zu einer definierten Stufenverzögerungszeit führt. Die Verzögerungszeiten der Inverter in jeder Verzögerungsleitung können einander gleich oder zumindest sehr ähnlich sein. Natürlich können aufgrund von Prozessvariationen und anderen externen Parametern während der Herstellung der Zeitverzögerungsschaltung gewisse statistische Variationen innerhalb der Zeitverzögerung auftreten. Dynamische Variationen wie beispielsweise Versorgungsspannungsschwankungen können auftreten.
Die Stufenverzögerungszeit der Inverter kann im Bereich der Abfall- oder Anstiegszeit jeder der Inverter sein. Als Ergebnis überlappt sich die ansteigende Flanke eines ersten Signals mit einer ansteigenden Flanke eines zweiten Signals, welches um eine Stufenverzögerung verzögert ist.
Die an der ersten Verzögerungsleitung A und der zweiten Verzögerungsleitung B bei dem Ausführungsbeispiel gemäß 2A angelegten Signale D bzw. DN sind miteinander im Wesentlichen synchronisiert. Der Übergang der Signalflanken oder -kanten kann im Wesentlichen gleichzeitig geschehen. Wenn sie sich durch die Zeitverzögerungsschaltung der jeweiligen Verzögerungsleitung A oder B fortpflanzen, weisen Signale mit demselben Logikwert oder derselben Übergangsrichtung, d. h. von niedrig zu hoch oder umgekehrt, eine Zeitdifferenz von einer Stufenverzögerung zueinander auf. Beispielsweise kann das Signal am Ausgang 14a des ersten Inverters 16a in der Verzögerungsleitung B dem Ausgangssignal des zweiten Inverters 15b der Verzögerungsleitung A entsprechen. Das Signal am Ausgang des Inverters 15d der Verzögerungsleitung A kann dem Signal am Knoten 200f der Verzögerungsleitung B aufgrund der im Signal DN eingeführten Invertierung entsprechen.
Jeder der Ausgänge der Inverter 15a bis 15h in der Verzögerungsleitung A und 16a bis 16h der Verzögerungsleitung B ist mit einem Ausgangsknotenanschluss 21a bis 21o bzw. 21b bis 21p verbunden. Diese Ausgangsanschlüsse sind ein Teil jeweiliger Interpolationsschaltungen 20a bis 20n. Jede der Interpolationsschaltungen umfasst zudem einen Knoten, mit 200a bis 200n bezeichnet, welcher zwischen einem Ausgang des jeweiligen Inverters 15a bis 15h und 16a bis 16h in der jeweiligen Verzögerungsleitung und dem Eingang des stromabwärts verbundenen Inverters verbunden ist. Die Interpolationsschaltungen umfassen ein Interpolationselement 24a bis 24m bzw. 23b bis 23n. Die Interpolationselemente sind zwischen einem Eingang eines Inverters in einer der zwei Verzogerungsleitungen A und B und dem Ausgang des entsprechenden Inverters der jeweils anderen Verzögerungsleitung A oder B angeordnet. Beispielsweise ist das Interpolationselement 24a der Schaltung 20a mit dem Knoten 200a in der Verzögerungsleitung A, welcher auch der Eingangsanschluss des Inverters 15b ist, und mit dem Knoten 200d an dem Ausgang des Inverters 16b der Verzögerungsleitung B verbunden. Dementsprechend ist das Interpolationselement 23b zwischen dem Knoten 200b in der Verzögerungsleitung B und 200c der Verzögerungsleitung A gekoppelt.
In anderen Worten umfasst das Ausführungsbeispiel einer Zeitverzögerungsschaltung gemäß 2A Verzögerungsschaltungen zum Bereitstellen verzögerter Signale, welche eine Taktflanke aufweisen, wobei die Verzögerungsschaltungen ein erstes Paar von Verzögerungsleitungsschaltungen, beispielsweise die Inverter 15a, 16a, und zumindest ein zweites Paar von stromabwärts verbundenen Verzögerungsleitungsschaltungen, zum Beispiel die Inverter 15b, 15b aufweist. Ein erstes der Paare von Verzögerungsleitungsschaltungen ist in der ersten Verzögerungsleitung A angeordnet, während das andere in der zweiten Verzögerungsleitung B angeordnet ist. Die Interpolationsschaltungen 20a, 20b, welche Interpolationselemente 24a oder 23b aufweisen, sind zwischen den Ausgangsanschlüssen des ersten Paars von Verzögerungsleitungsschaltungen und den Ausgangsanschlüssen des zumindest einen zweiten Paars von Verzögerungsleitungsschaltungen kreuzgekoppelt.
Die Interpolationsschaltungen erzeugen durch analoge Interpolation Zwischensignale und stellen sie an ihren jeweiligen Ausgangsanschlüssen 21'a bis 21'm bereit. Zu diesem Zweck benutzen sie die Anstiegs- oder Abfallzeit während dem Übergang der jeweiligen Signale innerhalb der Verzögerungsleitungen A und B von einem niedrigen Wert zu einem hohen Wert oder umgekehrt.
6A zeigt einen Graph eines Spannungssignals über der Zeit umfassend ein Zwischensignal. Der Übergang eines ersten Signals VS1 von einem niedrigen Wert bei einer Spannung V₁ zu einem hohen Wert bei einer Spannung V₂ entspricht dem Übergang einer logischen „0” zu einer logischen „1”. Die Steigung der steigenden oder fallenden Flanke kann von der Ausgestaltung der Schaltungselemente abhängen. Sie kann zudem von der verwendeten Technologie, dem Fabrikationsprozess und anderen externen Parametern abhängen. Bei diesem nicht einschränkend zu verstehenden Ausführungsbeispiel ist die Anstiegszeit geringfügig größer als eine Stufenverzögerung t_D. Die Abfallzeit kann in demselben Bereich liegen. Die Anstiegs- und Abfallzeit kann bei einem anderen Ausführungsbeispiel auch geringfügig kleiner als die Stufenverzögerung sein. Dies kann jedoch zu einem flachen Übergangsgebiet des interpolierten Signals führen, was das Risiko einer Metastabilität in den Abtast-Latch-Schaltungen erhöhen kann.
Ein um eine Stufenverzögerungszeit bezüglich des ersten Signals VS1 verzögertes zweites Signal VS2 zeigt eine ähnliche Anstiegszeit, aber mit einem anderen Zeitversatz der Stufenverzögerungszeit t_D. Wenn die Anstiegszeit im Bereich der Stufenverzögerungszeit ist, steigt das erste Signal VS1 immer noch an oder fällt immer noch ab, wenn das durch die Stufenverzögerung t_D verzögerte Signal VS2 beginnt, anzusteigen bzw. abzufallen. Dieses Verhalten ist in 6A zu sehen, in welcher das erste Signal VS1 noch ansteigt, während das verzögerte Signal VS2 ebenso beginnt, anzusteigen.
Die Benutzung analoger Interpolationstechniken erzeugt zumindest ein zusätzliches Signal, welches bei dem Ausführungsbeispiel gemäß 6 etwa in der Mitte zwischen dem ersten Signal VS1 und dem zweiten Signal VS2 liegt. Zusätzliche Zwischensignale können bei einem anderen Ausführungsbeispiel unter Benutzung weiterer Interpolationstechniken erzeugt werden. Das Abtasten nicht nur des ersten und des verzögerten zweiten Signals, sondern auch des Zwischensignals, führt zu zusätzlicher Information und erhöht die Gesamtauflösung.
Um ein Zwischensignal zu erzeugen, zeigt 7A ein Ausführungsbeispiel einer Interpolationsschaltung, welche wählbar mit den Ausgängen der jeweiligen Verzögerungsschaltungen verbunden werden kann. Das Ausführungsbeispiel gemäß 7A umfasst eine passive Spannungsteilerschaltung mit zwei einstellbaren Widerständen R1 und R2, welche in Reihe zwischen zwei Schalttransistoren C1 und C2 geschaltet sind. Die Schalttransistoren C1, C2 sind mit einem Anschluss TV1 bzw. TV2 verbunden. Ein Steuersignal Ctrl kann an die Gates der Transistoren angelegt werden, um die Widerstände mit dem jeweiligen Verzögerungspfad zu koppeln. Mit den Schalttransistoren kann die Interpolationsschaltung wählbar aktiviert oder deaktiviert werden. Wenn beispielsweise eine höhere Auflösung nicht erforderlich ist, kann die Interpolationsschaltung deaktiviert werden, um die Gesamtleistungsaufnahme zu verringern. Der Knoten zwischen den zwei einstellbaren Widerständen R1, R2 ist mit dem Ausgangsanschluss verbunden, um das Zwischensignal Q bereitzustellen. Die Widerstandswerte der zwei Widerstände R1, R2 können gleich sein, um sicherzustellen, dass das Zwischensignal im Wesentlichen in der Mitte zwischen dem Signal V1 und dem Signal V2 liegt. Es können aber auch unterschiedliche Widerstandswerte benutzt werden, um beispielsweise verschiedene Effekte wie verschiedene Pufferverzögerungen der Verzögerungsschaltungen in der ersten und zweiten Verzögerungsleitung zu kompensieren. Die Einstellung ermöglicht es, späte Temperatureffekte oder Prozessvariationen zu kompensieren. Zudem können endliche Zeitkonstanten, welche durch parasitäre Kapazitäten verursacht werden können, welche mit dem Ausgang des Interpolators verbunden sind, kompensiert werden.
7B zeigt ein weiteres Ausführungsbeispiel eines Spannungsteilers umfassend vier Widerstände R1 bis R4, welche in Reihe zwischen die Schalter C1' und C2' geschaltet sind. Die Schalter C1' und C2' koppeln die vier Widerstände mit den Eingangsanschlüssen TV1 und TV2. Wenn die Schalter C1' und C2' geschlossen sind, erzeugt die Interpolationsschaltung insgesamt drei Zwischensignale. Wenn die Widerstände R1 bis R4 die gleichen oder ähnliche Werte aufweisen, sind die Signale gleichmäßig innerhalb der Stufenverzögerungszeit t_D zwischen dem ersten Signal V1 und dem zweiten Signal V2 angeordnet. Die Logikwerte der Zwischensignale bieten zusätzliche Information und eine fein skalierte Zeitauflösung. Als Ergebnis vergrößern die Interpolationsschaltungen, welche Zwischensignale zwischen Signalübergängen zweier aufeinander folgender Signale erzeugen, die Zeitauflösung. Die zusätzlichen Zwischensignale beruhen immer noch auf den verzögerten Signalen, welche sich aus der Verzögerungszeit ergeben, welche relativ unempfindlich gegenüber Variationen bei der Herstellung sein kann.
6B zeigt einen Übergang eines ansteigenden Signals für die Signale VS1 und VS2 und die von einer Interpolationsschaltung gemäß 7B erzeugten Zwischensignale von einer Spannung V₁ zu einer Spannung V₂. Durch die Benutzung passiver Spannungsteiler mit Widerständen für die Interpolationsschaltung kann die Auflösung für eine Zeitmessung signifikant in Abhängigkeit von der Anzahl zusätzlich erzeugter Zwischensignale vergrößert werden.
Bei dem vorstehend beschriebenen Ausführungsbeispiel ist der Ausgang eines Verzögerungselements in einer Verzögerungsleitung mit dem Eingang des entsprechenden Verzögerungselements in der anderen Leitung gekoppelt. 2B zeigt ein anderes Ausführungsbeispiel, bei welchem eine Interpolationsschaltung an dem Ausgang eines entsprechenden Verzögerungsleitungselements innerhalb der jeweiligen Verzögerungsleitung angeordnet ist. Die Zeitverzögerungsschaltung umfasst wie durch das gepunktete Gebiet angedeutet eine erste Verzögerungsleitung A und eine zweite Verzögerungsleitung B, von welchen jede eine Vielzahl von in Reihe verbundenen Verzögerungselementen 150 aufweist. Die erste Verzögerungsleitung A und die zweite Verzögerungsleitung B sind mit einer Umwandlungseinheit 9a verbunden, welche ein erstes Signal an dem ersten Ausgangsanschluss 93 bereitstellt. Ein zweites Ausgangssignal wird an dem Anschluss 92 bereitgestellt. Das zweite Ausgangssignal weist eine Verzögerung bezüglich des ersten Signals wie in 2B angegeben auf, welche im Bereich einer Verzögerungszeit eines der Verzögerungselemente 150 in jeder Leitung A, B sein kann.
Das Verzögerungselement 150 jeder Verzögerungsleitung kann, muss aber nicht eine Invertiereigenschaft aufweisen und kann als Inverter implementiert sein. Jedes Verzögerungselement 150 verzögert das Signal an seinem jeweiligen Eingangsanschluss und stellt ein verzögertes Ausgangssignal bereit. Demzufolge kann das Signal an dem Ausgang des Verzögerungselements denselben Logikwert und/oder dieselbe Übergangsrichtung aufweisen. Interpolationsschaltungen 160a bis 160d sind jeweils mit jeweiligen Ausgangsanschlüssen der Verzögerungsleitungselemente verbunden. Die Interpolationsschaltungen stellen ein oder mehrere Signale bereit, welche an jeweilige Latch-Schaltungen 30' angelegt werden. Diese Latch-Schaltungen werden in Abhängigkeit von einem Taktsignal ref ausgelesen.
8 zeigt ein alternatives Ausführungsbeispiel einer Interpolationsschaltung. Die Schaltung umfasst eine Vielzahl von Feldeffekttransistoren pt1 bis pt4 vom p-Typ, welche in Reihe zwischen Schalttransistoren C1 und C2 geschaltet sind. Die Schalttransistoren sind mit Anschlüssen TV1 und TV2 verbunden. An den Gates der Schalttransistoren kann ein Steuersignal angelegt werden, um die Interpolationsschaltung wählbar zu aktivieren oder zu deaktivieren. Die Gateanschlusse der Transistoren pt1 bis pt4 vom p-Typ sind mit einem Bezugspotential V1 gekoppelt. Das Bezugspotential kann das Massebezugspotential V_SS sein, aber kann auch geringfügig niedriger als V_SS sein. Ein Substratanschluss des ersten Transistors pt1 vom p-Typ ist ebenso mit dem Anschluss TV1 gekoppelt, während die Substratanschlüsse der anderen Transistoren pt2 bis pt4 mit jeweiligen Ausgangsknoten zwischen zwei benachbarten verbundenen Transistoren verbunden sind. Weiterhin ist eine zweite Reihenschaltung von Transistoren nt1 bis nt4 vom n-Typ parallel zu den Transistoren pt1 bis pt4 vom p-Typ geschaltet. Die Gateanschlusse der Transistoren vom n-Typ sind mit einem hohen Potential V2 gekoppelt. Das Potential V2 kann das Versorgungspotential V_DD sein, aber kann auch höher als diese Versorgungspotential liegen. Der Substratanschluss des vierten Transistors nt4 ist mit dem Anschluss TV2 verbunden. Die Substratanschlüsse der anderen Transistoren vom n-Typ sind jeweils mit jeweiligen Knoten zwischen zwei benachbarten Transistoren vom n-Typ verbunden. Diese Knoten zwischen zwei Transistoren vom n-Typ oder vom p-Typ sind mit dem Ausgangsanschluss zum Bereitstellen eines digitalen Datenwortes Q verbunden.
9 zeigt ein anderes Ausführungsbeispiel einer Interpolationsschaltung. Die Interpolationsschaltung umfasst eine Parallelschaltung von vier Transistoren nt1 bis nt4 vom n-Typ und vier Transistoren pt1 bis pt4 vom p-Typ, welche jeweils in Reihe zwischen Anschlüsse TV1 und TV2 geschaltet sind. Der Gateanschluss des ersten Transistors nt1 vom n-Typ ebenso wie der Substratanschluss des ersten Transistors pt1 vom p-Typ ist mit dem ersten Anschluss TV1 gekoppelt, während der Gateanschluss des letzten Transistors pt4 vom p-Typ und der Substratanschluss des letzten Transistors nt4 vom n-Typ mit dem Anschluss TV2 verbunden ist. Knoten zwischen zwei Transistoren vom p-Typ und vom n-Typ sind mit dem Ausgangsanschluss und mit einem jeweiligen Transistor rt1 bis rt3 verbunden. Die Transistoren rt1 bis rt3 können ein Rücksetzsignal an ihren Gateanschlüssen empfangen und in Abhängigkeit von dem Rücksetzsignal das Potential V1 an dem jeweiligen Knoten anlegen. Das Rücksetzsignal kann V_SS oder ein anderes Potential aufweisen, welches ein Rücksetzen der Transistoren sicherstellt. Zusätzlich ist jeder der Knoten zwischen zwei benachbarten Transistoren mit dem Gate der Transistoren pt1 bis pt3 vom p-Typ und nt2 bis nt4 vom n-Typ jeweils verbunden. Die Substratanschlüsse der Transistoren pt2 bis pt4 vom p-Typ und nt1 bis nt3 vom n-Typ sind ebenso mit den jeweiligen Knoten verbunden.
Die Knoten zwischen zwei benachbarten Transistoren stellen ein Datenwort Q(2:0) bereit, welches drei Zwischensignale darstellt. Im Betrieb sind die Transistoren vom p-Typ oder die Transistoren vom n-Typ in Abhängigkeit von dem Übergang der Spannung am Anschluss TV1 bzw. TV2 verriegelt. Die leitenden Transistoren stellen jedoch immer noch einen Spannungsabfall über ihre leitenden Kanäle bereit. Dieser Spannungsabfall verzögert das Signal verglichen mit dem Erreichen des Endwertes. Demzufolge liegt der Übergang des von der Interpolationsspaltung erzeugten Signals zwischen zwei aufeinander folgenden Übergängen von Signalen an den Anschlüssen TV1 und TV2.
Die Ausführungsbeispiele gemäß 8 und 9 sind unter Benutzung von Feldeffekttransistoren vom p-Typ und n-Typ implementiert. Natürlich können ebenso Bipolartransistoren, MOSFETs, MESFETs, andere Arten von Transistoren oder Mischungen hiervon verwendet werden. Durchgangsgatter, Transmissionsgatter oder als Diode verschaltete Transistoren sind ebenso möglich. 10 stellt ein weiteres Ausführungsbeispiel dar, bei dem vier Dioden D1 bis D4 zwischen den Anschlüssen TV1 und TV2 angeordnet sind. Zwischen zwei benachbarten Dioden sind Knoten angeordnet, welche mit einem Ausgangsanschluss gekoppelt sind, um ein Drei-Bit-Datenwort Q(2:0) bereitzustellen, welches drei etwas verzogerte Zwischensignale darstellt. Die hier gezeigten Dioden erzielen auch eine Spannungsteilung und stellen eine geteilte Spannung gemäß einem vorgegebenen Verhältnis an dem Ausgangsanschluss Q bereit. Verglichen mit einem Widerstände benutzenden Spannungsteiler weisen die Dioden eine Durchlassrichtung auf, wahrend sie jegliches Signal in der entgegengesetzten Richtung, d. h. der Sperrrichtung unterdrücken. Daher müssen zwei Reihenschaltungen umfassend Dioden benutzt werden, wenn die Übergänge von Signalen von niedrigem zu hohem Wert oder von hohem Wert zu niedrigem Wert bestimmt werden müssen.
Dementsprechend kann die Interpolationsschaltung ein passives Interpolationsnetzwerk oder ein aktives Interpolationsnetzwerk aufweisen. Die Interpolationsschaltung teilt die daran angelegte externe Spannung gemäß einem vorgegebenen Verhältnis und stellt entsprechende Zwischensignale an ihrem Ausgangsanschluss bereit. Das vorgegebene Verhältnis und beispielsweise die Anzahl von Zwischensignalen ermöglicht eine höhere Auflösung in einem Zeit/Digital-Wandler, welche unempfindlich gegenüber Variationen in den Verzögerungsleitungen und insbesondere der Verzögerungsleitungselemente sein kann.
Für eine Zeitverzögerungsleitung und die Verzögerungselemente innerhalb einer derartigen Verzögerungsleitung können verschiedene Implementierungen realisiert werden. Ein weiteres Ausführungsbeispiel einer Zeitverzögerungsleitung ist in 4 gezeigt. Die Verzögerungsleitungen A und B sind durch Benutzung von differentiellen Verstärkern 60 bis 65 als Verzögerungsleitungselemente zusammengruppiert. Jeder Verstärker weist Eingangsanschlüsse „+” und „–” und entsprechende Ausgangsanschlüsse auf. Jeweilige Signale mit einem logisch hohen und logisch niedrigen Wert, welche an seine Eingangsanschlüsse angelegt werden, werden an den jeweiligen Ausgangsanschlüssen mit einer Amplitude bereitgestellt, welche ebenso einen logisch niedrigen bzw. hohen Wert darstellt. Die Verstärkung der Verstärker kann natürlich unterschiedlich sein, um beispielsweise Dissipations- oder Verlusteffekte zu kompensieren.
Die Eingangsanschlüsse des ersten differentiellen Verstärkers 60 sind ausgelegt, das Signal cko für die erste Verzögerungsleitung A und ein bezüglich des Signals cko invertiertes Signal cko für die zweite Verzögerungsleitung B zu empfangen. Der Ausgang des ersten Verstärkers 60 ist mit den Eingangsanschlüssen des stromabwärts verbundenen zweiten differentiellen Verstärkers 61 verbunden. In jedem der differentiellen Verstärker 60 bis 65 wird das Ausgangssignal verglichen mit dem entsprechenden Eingangssignal invertiert und verzögert.
Die Ausgangsanschlüsse jedes der differentiellen Verstärker 60 bis 64 in der Verzögerungsleitung A ist mit einem jeweiligen Knoten verbunden, um ein einziges Bit d(1) bis d(5) an Anschlüssen 80 bereitzustellen. In anderen Worten wird der logische Wert an diesen Anschlüssen bezüglich eines Referenzsignals abgetastet. Die Ergebnisse der abgetasteten logischen Werte können kombiniert werden, um ein digitales Wort zu erzeugen, welches beispielsweise einen Zeitunterschied zwischen dem Signal cko und einem Referenzsignal darstellt. Um die Auflösung in manchen Abschnitten der Zeitverzögerungsschaltung weiter zu vergrößern, sind verschiedene Interpolationsschaltungen angeordnet. Eine erste Interpolationsschaltung mit zwei Widerständen 70 und 71, welche in Reihe geschaltet sind, ist zwischen dem ersten Ausgangsanschluss „+” des ersten Verstärkers 60 und dem Ausgangsanschluss „+” des zweiten Verstärkers 61 angeordnet. Ein Knoten zwischen den zwei Verstärkern 70, 71 stellt ein erstes Zwischensignal i(1) bereit. Eine zweite Interpolationsschaltung, welche einen Spannungsteiler mit drei Widerständen 72 bis 74 umfasst, welche in Reihe geschaltet sind, ist zwischen dem Eingangsanschluss „+” des dritten Verstärkers 62 und seinem entsprechenden Ausgangsanschluss „+” angeordnet. Zwei Knoten sind zwischen den Widerständen 72, 73 und 73, 74 der zweiten Interpolationsschaltung gekoppelt, um zusätzliche Zwischensignale l(1) und l(2) bereitzustellen.
Die hier gezeigten Widerstände 70 bis 74 können die gleichen oder verschiedene Widerstandswerte aufweisen. Wegen der zusätzlichen Zwischensignale in der zweiten Interpolationsschaltung ist seine Auflösung verglichen mit der ersten Interpolationsschaltung erhöht. Dementsprechend kann bei einem Ausführungsbeispiel eine Zeitverzögerungsschaltung verschiedene Interpolationsschaltungen umfassen, womit eine andere Gesamtauflösung hervorgerufen wird. Während bei diesem Ausführungsbeispiel nur zwei Interpolationsschaltungen gezeigt sind, können weitere Interpolationsschaltungen benutzt werden. Zusätzlich können Interpolationsschaltungen an anderen Positionen der Zeitverzögerungsleitung angeordnet sein. Bei einem Ausführungsbeispiel ist es zudem möglich, Interpolationsschaltungen abwechselnd mit der ersten und der zweiten Verzögerungsleitung zu koppeln. Dies könnte Variationen aufgrund einer ungleichmäßigen Arbeitsauslastung verringern.
5 stellt die Fortpflanzung eines Signals cko über der Zeit und die entsprechenden logischen Werte der Ausgangssignale d(1) bis d(5) ebenso wie der Zwischensignale i(1) und l(1), l(2), dar. Für dieses Beispiel umfasst das Signal cko einen einzigen Puls mit einer bestimmten Pulsbreite. Zum Zwecke der Klarheit ist das invertierte Signal cko hier nicht gezeigt. Die in jedem der differentiellen Verstärker erzeugte Verzögerung führt zu einem konstant verzögerten Puls an den entsprechenden Ausgangsanschlüssen 80. Da jeder differentielle Verstärker im Wesentlichen die gleiche Stufenverzögerung aufweist, ist die Verzögerung an zwei aufeinander folgenden Ausgangsanschlüssen d(1) bis d(5) im gleichen Bereich. Das erste Zwischensignal i(1), welches durch die erste Interpolationsschaltung erzeugt wird, weist bei dem dargestellten Beispiel ebenfalls einen Puls auf. Der Puls ist verzögert, aber seine steigende(n) Flanke(n) und seine fallende(n) Flanke(n) sind ungefähr in der Mitte zwischen den jeweiligen steigenden bzw. fallenden Flanken des ersten Ausgangssignals d(1) und des zweiten Ausgangssignals d(2).
Auch die zwei Zwischensignale l(1) und l(2) weisen gleichmäßig beabstandete steigende und fallende Flanken bezüglich der Signale d(2) und d(3) auf. Wenn nur die Ausgänge der Verstärker ohne die Interpolationsschaltungen benutzt werden, um einen entsprechenden digitalen Wert zu erzeugen, kann manch zusätzliche Zeitinformation verloren gehen. Bei diesem Beispiel wurde die Fortpflanzung des Signals cko ungefähr bei einem Drittel und zwei Drittel der Stufenverzögerungszeit t_d abgetastet, während es sich durch den Verstärker 62 gemäß dem Ausführungsbeispiel von 4 fortpflanzt. Die zusätzlichen zwei Zwischensignale l(1), l(2), welche durch die zweite Interpolationsschaltung erzeugt werden, werden die Gesamtauflösung, wenn ein sich durch die Verzögerungsschaltungselemente, welche mit der zweiten Interpolationsschaltung gekoppelt sind, fortpflanzendes Signal abgetastet wird, erhöhen. Interpolationsschaltungen, welche unterschiedliche Zwischensignale erzeugen, können die Auflösung in manchen Abschnitten der Verzögerungsschaltung vergrößern, wodurch ein Digitalwort erzeugt wird, welches einen Zeitunterschied darstellt, aber zudem eine unterschiedliche Auflösung für Wortabschnitte aufweist.
3 zeigt ein weiteres Ausführungsbeispiel eines Abschnitts in einem Zeit/Digital-Wandler mit einer Zeitverzögerungsschaltung. Die Zeitverzögerungsschaltung umfasst eine erste Verzögerungsleitung für ein Signal SD und eine zweite Verzögerungsleitung für ein induziertes Signal SDN. Das Signal SDN ist bezüglich des Signals SD invertiert, aber ansonsten im Wesentlichen mit diesem synchronisiert. Der hier gezeigte Abschnitt der ersten Verzögerungsleitung umfasst einen ersten Inverter 15b und einen zweiten Inverter 15c. Die zweite Verzögerungsleitung erfasst einen ersten Inverter 16b und einen stromabwärts mit diesem verbundenen zweiten Inverter 16c. Zudem ist eine Interpolationsschaltung, welche Komponenten 24a, 24c und 23b, 23d, welche zwischen dem Eingangseinschluss eines Inverters in einer der Verzögerungsleitungen und den Ausgang eines Inverters der jeweiligen anderen Verzögerungsleitung angeordnet sind, aufweist, bereitgestellt.
Der Inverter 15b der ersten Verzögerungsleitung und der Inverter 16b der zweiten Verzögerungsleitung können als ein erstes Paar von Verzögerungsschaltungselementen gruppiert werden. Dementsprechend können der Inverter 16b der ersten Verzögerungsleitung und der Inverter 16c der zweiten Verzögerungsleitung gruppiert werden, ein zweites Paar von Verzögerungsschaltungselementen darzustellen. Dementsprechend ist die Interpolationsschaltung 24a zwischen einem Knoten 200a in der ersten Verzögerungsleitung und einem Knoten 200b in der zweiten Verzögerungsleitung verschaltet. Die zweite Interpolationsschaltung 23b ist zwischen einem Knoten 200b und einem Knoten 200c angeordnet. Die Interpolationsschaltungen 24c und 23d sind in einer ähnlichen Weise angeordnet, wobei sie die Eingangsanschlüsse des entsprechenden zweiten Paars von Invertern mit seinen Ausgangsanschlüssen kreuzweise koppeln.
Bei einem Ausführungsbeispiel umfasst jede der Interpolationsschaltungen 24a bis 23d eine Reihenschaltung eines ersten Widerstandes mit einem zweiten Widerstand. Knoten 210'a, 210'b, 201'c, 210'd zwischen zwei jeweiligen Widerstanden in jeder Interpolationsschaltung stellen ein Zwischensignal bereit. Das Zwischensignal wird an eine Auswerteschaltung 30' angelegt, welche eine Vielzahl von Flip-Flops 300 bis 305 umfasst. Bei dem dargestellten Ausführungsbeispiel werden die Zwischensignale der Interpolationsschaltungen 24a und 23b an ein Flip-Flop 301 angelegt, während die Zwischensignale an Knoten 210'c und 210'd der dritten Interpolationsschaltung 24c und der vierten Interpolationsschaltung 23d an das Flip-Flop 304 angelegt werden.
Jedes der Flip-Flops 300 bis 305 umfasst einen Dateneingangsanschluss D, einen Eingangsanschluss DN für das invertierte Signal, einen Taktanschluss C und einen Ausgangsanschluss Q. Die Takteingänge sind mit einem Referenzsignalanschluss CP für ein Referenzsignal ref gekoppelt. Das erste Flip-Flop 300 ist mit seinem Dateneingang D mit dem Knoten 200a und mit seinem Eingang DN mit dem Knoten 200b der zweiten Verzögerungsleitung verbunden. Das Flip-Flop 302 ist mit seinem Eingang D mit dem Knoten 200d zwischen den Invertern 16b und 16c und mit seinem Eingang DN mit dem Knoten 200c verbunden. Das Flip-Flop 301 stellt einen Latch für die Zwischensignale bereit, welche an den Knoten 210'a und 210'c bereitgestellt werden. Das Flip-Flop 303 erzeugt immer das gleiche Ausgangssignal wie das Flip-Flop 302 und kann gegebenenfalls weggelassen werden. Flip-Flop 305 ist schließlich mit seinem Eingang D mit dem Knoten 200e an dem Ausgang des Inverters 15c in der ersten Verzögerungsleitung und mit seinem Eingang DN mit der zweiten Verzögerungsleitung am Knoten 200f verbunden.
In Betrieb pflanzen sich die Signale SD und SDN durch die Verzögerungsleitungen und die Inverter 15c bis 16c fort. In jedem Inverter werden sie invertiert und um eine spezifische Stufenverzögerungszeit, welche durch die Ausgestaltung der jeweiligen Inverter 15b bis 16c bedingt ist, verzögert. Die Flip-Flops 300 bis 305 speichern die entsprechenden logischen Werte in Abhängigkeit von dem Referenzsignal ref an den entsprechenden Takteingängen C. Die abgetasteten Signale in jedem der Flip-Flops 300 bis 305 werden an ihren jeweiligen Ausgangsanschlüssen Q bereitgestellt. Die Benutzung der Signale in beiden Verzögerungsleitungen verringert den Effekt von Ausgestaltungs- oder Herstellungsvariationen und verbessert die Robustheit gegenüber Störungen. Die bei diesem Ausführungsbeispiel gezeigte Auflösung wird durch die Benutzung der Zwischensignale an Anschlüssen 210a bis 210c um einen Faktor 2 vergrößert.
Die Verzögerungselemente können auf verschiedene Art und Weise implementiert werden. Bei den Ausführungsbeispielen gemäß 1 sind beispielsweise die Verzögerungen in beiden Verzögerungsleitungen durch die Benutzung von einzelnen Invertern mit einer spezifischen Verzögerungszeit gewährleistet. Bei dem Ausführungsbeispiel gemäß 4 werden miteinander verbundene differentielle Verstärker benutzt. Es ist nicht notwendig, dass die Ausgänge der Verzögerungselemente Schiene-zu-Schiene (rail to rail) oder differentielle Signale sind.
Ein anderes Ausführungsbeispiel ist in 11 gezeigt, bei welchem ein einzelner Inverter durch einen differentiellen Inverter ersetzt ist. Der differentielle Inverter umfasst ein erstes Paar von zwei Transistoren T6, T1 und ein zweites Paar von zwei Transistoren T3, T2, welche zwischen das Versorgungspotential V2 und das Referenzpotential V1 in Reihe geschaltet sind. Bei einem Ausführungsbeispiel kann V1 V_ss und V2 V_dd sein. Die Gate-Anschlüsse des Transistors T6 vom p-Typ und des Transistors T1 vom n-Typ sind mit einem Eingangsanschluss D verbunden. Die Gates des Transistors T3 vom p-Typ und des Transistors T2 vom n-Typ sind mit einem Anschluss DN gekoppelt. An den Eingangsanschlüssen D, DN, können ein Signal, welches einen logischen Wert darstellt, und das entsprechende invertierte Signal, welches einen invertierten logischen Wert darstellt, angelegt werden. Ein Knoten zwischen den Transistoren T2 und T3 ist mit einem Ausgangsanschluss Q für das Ausgangssignal und ein Knoten zwischen den Transistoren T1 und T6 ist mit einem Ausgangsanschluss QN für das entsprechende invertierte Ausgangssignal verbunden. Zusätzlich ist ein weiterer Transistor vom p-Typ T5 parallel zu dem Transistor T6 und ein weiterer Transistor T4 vom p-Typ parallel zu dem Transistor T3 angeordnet. Das Gate des Transistors T4 ist mit dem Ausgangsanschluss QN und das Gate des Transistors T5 ist mit dem Ausgangsanschluss Q gekoppelt.
Bei diesem Ausführungsbeispiel ist jeder der Transistoren T3 bis T6 mit seinen ersten und zweiten Anschlüssen zwischen die Versorgungsspannung V2, beispielsweise das Versorgungspotential V_DD, auf der einen Seite und einem der Ausgangsanschlüsse Q oder QN auf der anderen Seite gekoppelt. Wenn ein Signal und ein entsprechendes invertiertes Signal an den Eingangsanschlüssen D und DN angelegt wird, wird das Signal invertiert und an den Ausgangsanschlüssen Q und QN bereitgestellt. Die kreuzgekoppelten zusätzlichen Transistoren T4 und T5 verstärken den Effekt und verbessern das Übergangsverhalten. Bei einem alternativen Ausführungsbeispiel kann ein kreuzgekoppeltes Inverterpaar zwischen Q und QN verbunden sein. So genannte „Current Starved”-Inverter können ebenso als Verzögerungselement für den Zeit/Digital-Wandler oder die Zeitverzögerungsleitung benutzt werden.
Während bei diesen Ausführungsbeispielen zwei Verzögerungsleitungen zwischen den Interpolationsschaltungen benutzt werden, kann eine analoge Interpolation auch mit einer einzigen Verzögerungsleitung erreicht werden. 15 zeigt ein Ausführungsbeispiel mit einer einzigen Verzögerungsleitung, welche eine Vielzahl von in Reihe geschalteten Invertern 70 bis 76 aufweist. Jeder Inverter verursacht im Wesentlichen die gleiche Stufenverzögerung. An die Verzögerungsleitung wird ein Logiksignal cko an den Eingang des ersten Inverters 70 angelegt. Weiterhin sind Interpolationsschaltungen zwischen einem Eingangsanschluss eines ersten Inverters und einem Ausgangsanschluss eines zweiten Inverters, welcher stromabwärts des ersten Inverters verbunden ist, angeordnet. In anderen Warten sind zwei Inverter zwischen den Anschlüssen der Interpolationsschaltung angeordnet. Eine derartige Anordnung stellt sicher, dass Signale mit denselben Logikwerten innerhalb der Interpolationsschaltungen verarbeitet werden. Bei diesem Ausführungsbeispiel ist eine erste Interpolationsschaltung 80 mit einem Ausgangsanschluss des Inverters 71 und einem Ausgangsanschluss eines Inverters 73 verbunden. Eine zweite Interpolationsschaltung 81 ist zwischen die Ausganganschlüsse der Inverter 73 und 75 gekoppelt. Interpolationsschaltungen 82 und 84 sind zwischen die Ausgangsanschlüsse der Inverter 72 und 74 bzw. der Inverter 74 und 76 gekoppelt. Jede der Interpolationsschaltungen 80 bis 84 stellt ein Datenwort bereit, welches an eine jeweilige Latch-Schaltung 90 bis 94 angelegt wird. Diese Latch-Schaltungen können Flip-Flops oder andere Elemente umfassen, welche in der Lage sind die Ein-Bit-Werte der Datenworte an ihren jeweiligen Eingangsanschlüssen in Abhängigkeit von einem Referenzsignal ref abzutasten.
Die Interpolationsschaltungen können Spannungsteiler sein, welche gleiche oder unterschiedliche in Reihe geschaltete Widerstandselemente aufweisen. Die einzige Verzögerungsleitung kann benutzt werden, wenn zwei logisch äquivalente Signale ein gemeinsames Übergangssignal wie beispielsweise in 6A und 6B zu sehen aufweisen.
12 zeigt ein Ausführungsbeispiel einer Phasenregelschleife (PLL, Phase Locked Loop), in welcher ein Zeit/Digital-Wandler benutzt werden kann. Die Phasenregelschleife umfasst einen Vorwärtszweig mit einem Zeit/Digital-Wandler mit einem ersten und einem zweiten Signaleingang, ein digitales Schleifenfilter und einem damit verbundenen digital gesteuerten Oszillator (DCO, Digitally Controlled Oscillator). Der Ausgang des Oszillators DCO wird an einen Rückkopplungspfad, insbesondere an einen Multimodulusfrequenzteiler, angelegt, welcher die Frequenz des Ausgangssignals des Oszillators durch einen Faktor N teilt. Der Faktor N wird von einem ΣΔ-Modulator ausgewählt, welcher einen Steuereingang für ein Steuersignal Y_channel aufweist. Mit dem Steuersignal kann ein gewünschter Frequenzkanal ausgewählt werden. Der ΣΔ-Modulator setzt dann den passenden Teilerfaktor N fest. Das Ausgangssignal φ_d1v(t) des Multimodulusteilers wird an den zweiten Eingangsanschluss des Zeit/Digital-Wandlers angelegt. Ein Referenzsignal φ_ref(t) wird an den ersten Eingangsanschluss angelegt.
Der Zeit/Digital-Wandler bestimmt die Zeitdifferenz zwischen zwei ansteigenden oder fallenden Flanken des Signals φ_d1v(t) in dem Rückkopplungspfad und des Referenzsignals φ_ref(t). Zu diesem Zweck kann das Rückkopplungssignal φ_d1v(t) beispielsweise an die einzige Verzögerungsleitung gemäß dem Ausführungsbeispiel von 13 oder an eine erste und zweite Verzögerungsleitung wie bei den Ausführungsbeispielen gemäß 2, 3 oder 4 beschreiben angelegt werden. Das Referenzsignal kann benutzt werden, um die ansteigende Flanke des Rückkopplungssignals abzutasten und damit die Differenz zwischen den zwei ansteigenden Flanken beider Signale festzustellen.
Die Zeitdifferenz wird festgestellt und in ein digitales Wort e[k] kombiniert, welches einer Phasendifferenz zwischen den zwei Signalen φ_d1v(t) und φ_ref(t) entspricht. Der digitale Wert e[k] wird durch das digitale Schleifenfilter gefiltert und an einen Steuereingang des digital gesteuerten Oszillators DCO angelegt, um die richtige Frequenz auszuwählen.
16 zeigt ein Ausführungsbeispiel eines Verfahrens zum Interpolieren und Messen einer Zeitdifferenz, welches mehrere Schritte umfasst. Während ein beispielhaftes Verfahren dargestellt ist und als Abfolge von Schritten beschrieben ist, ist zu bemerken, dass Ausführungsbeispiele der vorliegenden Erfindung nicht auf die dargestellte Reihenfolge der Schritte begrenzt ist. Beispielsweise können manche Schritte in anderer Reihenfolge und/oder gleichzeitig mit weiteren Schritten oder nicht dargestellten Schritten vorgenommen werden. Zudem müssen bei einem Ausführungsbeispiel der Erfindung nicht notwendigerweise alle dargestellten Schritte vorgesehen sein.
In Schritt S1 wird ein erstes Signal mit einer Signalflanke bereitgestellt. Dann wird in S2 ein zweites Signal erzeugt, welches aus dem ersten Signal abgeleitet wird. Beispielsweise kann das zweite Signal durch Invertieren des ersten Signals erzeugt werden.
Die Fortpflanzung des ersten Signals und des zweiten Signals wird dann in Schritt S3 um eine spezifische Stufenverzögerung verzögert. Die Stufenverzögerung kann im Bereich der spezifischen Verzögerungszeit liegen oder ein Vielfaches der Verzögerungszeit sein. Die spezifischen Verzögerungszeiten ist bei einem Ausführungsbeispiel diejenige Verzögerungszeit, um die das erste Signal und das zweite Signal in Schritt S2 verzögert wurden. In Schritt S4 werden beide verzögerten Signale zudem interpoliert, wodurch Zwischensignale erzeugt werden, welche von dem Übergang des ersten verzögerten Signals und des zweiten verzögerten Signals abgeleitet sind. Die Zwischensignale ebenso wie die verzögerten Signale können gesteuert von einem Referenzsignal in Schritt S5 abgetastet und ausgelesen werden.
Obwohl bestimmte Ausführungsbeispiele dargestellt und beschrieben wurden, ist zu verstehen, dass die vorliegende Erfindung nicht auf die dargestellten Ausführungsbeispiele begrenzt sind, und dass Abwandlungen vorgenommen werden können, ohne den Bereich der Erfindung zu verlassen, da die vorstehend beschriebenen Ausführungsbeispiele und die Figuren nur als beispielhaft, nicht jedoch als einschränkend zu verstehen sind.

Claims

Zeitverzögerungsschaltung, umfassend: eine erste Verzögerungsleitung (A) umfassend eine erste Verzögerungsschaltung (10a–10d; 15a–15g) und zumindest eine der ersten Verzögerungsschaltung (10a–10d; 15a–15g) nachgeschaltete zweite Verzögerungsschaltung (10b–10e; 15b–15h), eine zweite Verzögerungsleitung (B) umfassend eine dritte Verzögerungsschaltung (10a–10d; 16a–16g) und zumindest eine der dritten Verzögerungsschaltung (10a–10d; 16a–16g) nachgeschaltete vierte Verzögerungsschaltung (10b–10e; 16b–16h), zumindest eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m), welche zwischen einen Ausgang der ersten Verzögerungsschaltung (10a–10d; 15a–15g) und einen Ausgang der vierten Verzögerungsschaltung (10b–10e; 16b–16h) gekoppelt ist, und ausgestaltet ist, zumindest ein erstes Zwischensignal bereitzustellen, welches von verzögerten Signalen in der ersten Verzögerungsleitung (A) und der zweiten Verzögerungsleitung (B) abgeleitet ist, und eine zweite Interpolationsschaltung (20b, 20d, 20f, 20h; 23b–23n), welche zwischen einen Ausgang der zweiten Verzögerungsschaltung (10b–10e; 15b-15h) und einen Ausgang der dritten Verzögerungsschaltung (10a–10d; 16a–16g) gekoppelt ist und ausgestaltet ist, zumindest ein zweites Zwischensignal bereitzustellen, welches von verzögerten Signalen in der ersten (A) und zweiten (B) Verzögerungsleitung abgeleitet ist.
Zeitverzögerungsschaltung nach Anspruch 1, wobei jede der Verzögerungsschaltungen (10a–10e; 15a–15h, 16a–16h) der ersten (A) und zweiten (B) Verzögerungsleitung signalinvertierende Eigenschaften aufweist.
Zeitverzögerungsschaltung nach Anspruch 1 oder 2, wobei die Verzögerungsschaltungen der ersten (A) und zweiten (B) Verzögerungsleitung einen Inverter (15a–15h; 16a–16h) umfassen.
Zeitverzögerungsschaltung nach Anspruch 1, wobei die erste Verzögerungsschaltung und die dritte Verzögerungsschaltung durch einen ersten differentiellen Verstärker gebildet sind, und die zweite Verzögerungsschaltung und die vierte Verzögerungsschaltung durch einen zweiten differentiellen Verstärker gebildet sind, wobei der zweite differentielle Verstärker mit seinen Eingangsanschlüssen mit entsprechenden Ausgangsanschlüssen des ersten differentiellen Verstärkers verbunden ist.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–3, wobei die erste Verzögerungsschaltung und die dritte Verzögerungsschaltung durch einen ersten differentiellen Inverter gebildet sind und die zweite Verzögerungsschaltung und die vierte Verzögerungsschaltung durch einen zweiten differentiellen Inverter gebildet sind.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–5, wobei die Verzögerung der Verzögerungsschaltungen (10a–10e; 15a–15h, 16a–16h) der ersten (A) und zweiten (B) Verzögerungsleitung im Wesentlichen die gleichen sind.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–6, wobei die mindestens eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) ein einstellbares Widerstandselement (R1–R4) umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–7, wobei die mindestens eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) einen Schalter (C1, C2; C1', C2') umfasst, welcher ausgestaltet ist, die mindestens eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) mit den Ausgängen der ersten (10a–10d; 15a–15g) und vierten (10b–10e; 16b–16h) Verzögerungsschaltung wählbar zu koppeln.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–8, wobei die mindestens eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) einen Spannungsteiler umfasst, welcher mindestens zwei in Reihe geschaltete resistive Elemente (R1–R4) und einen Knoten zwischen den mindestens zwei resistiven Elementen (R1–R4) zum Bereitstellen des mindestens einen ersten Zwischensignals umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–9, wobei die mindestens eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) zumindest zwei in Reihe geschaltete Transistoren (pt1–pt4, nt1–nt4) und einen Knoten zwischen den mindestens zwei in Reihe geschalteten Transistoren (pt1–pt4, nt1–nt4) zum Bereitstellen des mindestens einen ersten Zwischensignals umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–10, wobei die mindestens eine erste Interpolationsschaltung umfasst: mindestens zwei in Reihe geschaltete erste Transistoren (pt1–pt4) eines ersten Leitertyps, einen ersten Knoten zwischen den mindestens zwei ersten Transistoren, mindestens zwei in Reihe geschaltete zweite Transistoren (nt1–nt4) eines zweiten Leitertyps, welche parallel zu den mindestens zwei ersten Transistoren (pt1–pt4) angeordnet sind, und einen zweiten Knoten zwischen den mindestens zwei zweiten Transistoren (nt1–nt4), wobei der zweite Knoten mit dem ersten Knoten verbunden ist.
Zeitverzögerungsschaltung nach einem der Ansprüche 1–11, weiterhin umfassend: eine mit der ersten Verzögerungsleitung (A) und der zweiten Verzögerungsleitung (B) gekoppelte Umwandlungsschaltung (9), welche ausgestaltet ist, ein erstes Signal und ein zweites Signal bereitzustellen, wobei das zweite Signal bezüglich des ersten Signals invertiert ist.
Zeitverzögerungsschaltung nach Anspruch 12, wobei die Umwandlungsschaltung (9) einen Eingangsanschluss (90) umfasst, welcher mit einer ersten Inverterkette gekoppelt ist, wobei die erste Inverterkette ausgestaltet ist, das erste Signal bereitzustellen, wobei der Eingangsanschluss (90) mit einer zweiten Inverterkette gekoppelt ist, wobei die zweite Inverterkette ausgestaltet ist, das zweite Signal bereitzustellen, wobei die erste Inverterkette und die zweite Inverterkette im Wesentlichen die gleiche Verzögerungszeit aufweisen und eine unterschiedliche Anzahl von Invertern umfassen.
Zeitverzögerungsschaltung, umfassend: eine erste Verzögerungsschaltung (10a–10e; 15a–15h), welche ausgestaltet ist, ein erstes Signal zu empfangen und ein erstes verzögertes Signal bereitzustellen, eine zweite Verzögerungsschaltung (10a–10e; 16a–16h), welche ausgestaltet ist, ein zweites Signal zu empfangen und ein zweites Verzögertes Signal bereitzustellen, wobei das zweite Signal von dem ersten Signal abgeleitet ist und bezüglich des ersten Signals invertiert ist, eine erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m), welche mit einem Ausgang der ersten Verzögerungsschaltung (10a–10e; 15a–15h) und einem Eingang der zweiten Verzögerungsschaltung (10a–10e; 16a–16h) gekoppelt ist, wobei die Interpolationsschaltung ausgestaltet ist, mindestens ein erstes Zwischensignal in Abhängigkeit von dem ersten verzögerten Signal und dem zweiten Signal bereitzustellen, und einen ersten Schalter (C1, C1') zwischen der ersten Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) und dem Ausgang der ersten (10a–10e; 15a–15h) Verzögerungsschaltung und einen zweiten Schalter (C2, C2') zwischen der ersten Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) und dem Eingang der zweiten (10a–10e; 16a–16h) Verzögerungsschaltung, welche ausgestaltet sind, in Abhängigkeit von einem Steuersignal die Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) mit der ersten (10a–10e; 15a–15h) und zweiten (10a–10e; 16a–16h) Verzögerungsschaltung zu verbinden.
Zeitverzögerungsschaltung nach Anspruch 14, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung einen Inverter (15a–15h, 16a–16h) umfassen.
Zeitverzögerungsschaltung nach Anspruch 14, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung einen differentiellen Inverter oder einen differentiellen Verstärker umfassen.
Zeitverzögerungsschaltung nach einem der Ansprüche 14–16, weiter umfassend: eine zweite Interpolationsschaltung (20b, 20d, 20f, 20h; 23b–23n), welche zwischen einen Ausgang der zweiten Verzögerungsschaltung (10a–10e; 16a–16h) und einen Eingang der ersten Verzögerungsschaltung (10a–10e; 15a–15h) gekoppelt ist und ausgestaltet ist, zumindest ein zweites Zwischensignal in Abhängigkeit von dem ersten Signal und dem zweiten verzögerten Signal bereitzustellen.
Zeitverzögerungsschaltung nach einem der Ansprüche 14–17, wobei die erste Interpolationsschaltung einen Spannungsteiler umfasst, wobei der Spannungsteiler zumindest zwei in Reihe geschaltete resistive Elemente (r1–r4) und einen Knoten zum Bereitstellen des mindestens einen ersten Zwischensignals zwischen den resistiven Elementen umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 14–18, wobei die erste Interpolationsschaltung (20a, 20c, 20e, 20g; 24a–24m) zumindest zwei in Reihe geschaltete Transistoren (pt1–pt4, nt1–nt4) und einen Knoten zwischen den Transistoren (pt1–pt4, nt1–nt4) zum Bereitstellen des mindestens einen ersten Zwischensignals umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 14–19, weiter umfassend: eine Umwandlungseinheit (9), welche eine mit der ersten Verzögerungsschaltung (10a–10e; 15a–15h) gekoppelte erste Inverterkette und eine mit der zweiten Verzögerungsschaltung (10a–10e; 16a–16h) gekoppelte zweite Inverterkette umfasst, wobei die erste Inverterkette und die zweite Inverterkette im Wesentlichen die gleiche Verzögerungszeit aufweisen und eine unterschiedliche Anzahl von Invertern umfassen.
Zeitverzögerungsschaltung nach einem der Ansprüche 14–20, umfassend: eine Vielzahl von in Reihe geschalteten ersten Verzögerungsschaltungen (10a–10e; 15a–15h), eine Vielzahl von in Reihe geschalteten zweiten Verzögerungsschaltungen (10a–10e; 16a–16h), und eine Vielzahl von Interpolationsschaltungen (20a, 20c, 20e, 20g; 24a–24m), welche ausgestaltet sind, Zwischensignale bereitzustellen, wobei jede der Interpolationsschaltungen (20a, 20c, 20e, 20g; 24a–24m) zwischen einen Ausgang einer ersten Verzögerungsschaltung der Vielzahl von ersten Verzögerungsschaltungen (10a–10e; 15a–15h) und einen Eingang einer zweiten Verzögerungsschaltung der Vielzahl von zweiten Verzögerungsschaltungen (10a–10e; 16a–16h) gekoppelt ist.
Zeitverzögerungsschaltung, umfassend: zumindest eine erste Verzögerungsschaltung, welche ausgestaltet ist, ein erstes Signal zu empfangen und ein erstes verzögertes Signal bereitzustellen, zumindest eine zweite Verzögerungsschaltung, welche ausgestaltet ist, ein zweites Signal zu empfangen und ein zweites verzögertes Signal bereitzustellen, wobei das zweite Signal von dem ersten Signal abgeleitet ist und um eine Verzögerungszeit bezüglich des ersten Signals verzögert ist, und zumindest eine mit einem Ausgang der mindestens einen ersten Verzögerungsschaltung und einem Ausgang der mindestens einen zweiten Verzögerungsschaltung gekoppelte erste Interpolationsschaltung (160a–160d), wobei die Interpolationsschaltung (160a–160d) ausgestaltet ist, zumindest ein erstes Zwischensignal in Abhängigkeit von dem ersten verzögerten Signal und dem zweiten verzögerten Signal bereitzustellen, wobei die zumindest eine erste Verzögerungsschaltung eine Vielzahl von in Reihe geschalteten ersten Verzögerungselementen (150) umfasst, wobei die zumindest eine zweite Verzögerungsschaltung eine Vielzahl von in Reihe geschalteten zweiten Verzögerungselementen (150) umfasst, und wobei die mindestens eine erste Interpolationsschaltung eine Vielzahl von Interpolationsschaltungen (160a–160d) umfasst, die jeweils zwischen einen Ausgang eines jeweiligen Verzögerungselements der Vielzahl von ersten Verzögerungselementen (150) und einen Ausgang eines jeweiligen Verzögerungselements der Vielzahl von zweiten Verzögerungselementen (150) gekoppelt sind und die ausgestaltet sind, eine Vielzahl von Zwischensignalen bereitzustellen.
Zeitverzögerungsschaltung nach Anspruch 22, wobei die erste Verzögerungsschaltung (60–64; 70–75; 150) und die zweite Verzögerungsschaltung (61–65; 71–76; 150) eine Zeitverzögerung bewirken, welche ähnlich oder im Wesentlichen gleich der Zeitverzögerung des zweiten Signals bezüglich des ersten Signals ist.
Zeitverzögerungsschaltung nach Anspruch 22 oder 23, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung einen Inverter (70–76) umfassen.
Zeitverzögerungsschaltung nach Anspruch 22 oder 23, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung einen differentiellen Inverter oder einen differentiellen Verstärker (60–65) umfassen.
Zeitverzögerungsschaltung nach einem der Ansprüche 23–25, wobei die mindestens eine Interpolationsschaltung (160a–160d) einen Spannungsteiler umfasst, wobei der Spannungsteiler mindestens zwei in Reihe geschaltete resistive Elemente (R1–R4) und einen Knoten zwischen den resistiven Elementen zum Bereitstellen des mindestens einen ersten Zwischensignals umfasst.
Zeitverzögerungsschaltung nach einem der Ansprüche 22–25, wobei die mindestens eine Interpolationsschaltung (160a–160d) zumindest zwei in Reihe geschaltete Transistoren (pt1–pt4, nt1–nt4) und einen Knoten zwischen den Transistoren zum Bereitstellen des mindestens einen ersten Zwischensignals umfasst.
Zeit/Digital-Wandler, umfassend: eine Zeitverzögerungsschaltung nach einem der Ansprüche 1–27.