DE102007037798A1 - Anordnung von Halbleiterchips mit integrierter Schaltung und Verfahren zum Fertigen derselben - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
Eine Anordnung von Halbleiterchips mit intergrierter Schaltung weist einen ersten Halbleiterchip, der eine erste elektrische Kopplungsstelle aufweist, und einen zweiten Halbleiterchip, der eine zweite elektrische Kopplungsstelle aufweist, wobei der zweite Halbleiterchip auf den ersten Halbleiterchip gestapelt ist, derart, dass die erste elektrische Kopplungsstelle zumindest teilweise freiliegt, wobei die erste elektrische Kopplungsstelle und die zweite elektrische Kopplungsstelle direkt elektrisch verbunden sind, und einen dritten Halbleiterchip auf, der über dem ersten Halbleiterchip und dem zweiten Halbleiterchip angeordnet ist, derart, dass eine Ausnehmung gebildet ist, wobei eine der ersten elektrischen Kopplungstellen in der Ausnehmung angeordnet ist.
Description
- Ausführungsbeispiele der Erfindung beziehen sich auf eine Anordnung von Halbleiterchips mit integrierter Schaltung und auf ein Verfahren zum Fertigen derselben.
- Es ist die Aufgabe der vorliegenden Erfindung, eine Anordnung von Halbleiterchips mit integrierter Schaltung, eine Vorrichtung und ein Verfahren zum Fertigen einer Anordnung von Halbleiterchips mit integrierter Schaltung mit verbesserten Charakteristika zu schaffen.
- Diese Aufgabe wird durch eine Anordnung gemäß Anspruch 1 und Anspruch 16, eine Vorrichtung gemäß Anspruch 17 und ein Verfahren gemäß Anspruch 18 gelöst.
- Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1(A) bis (E) seitliche Querschnittsansichten von Anordnungen von Halbleiterchips mit integrierter Schaltung gemäß Ausführungsbeispielen; -
2 eine seitliche Querschnittsansicht einer Anordnung von Halbleiterchips mit integrierter Schaltung gemäß einem weiteren Ausführungsbeispiel; -
3(A) und (B) seitliche Querschnittsansichten von Anordnungen von Halbleiterchips mit integrierter Schaltung gemäß noch einem anderen Ausführungsbeispiel; -
4 eine perspektivische Ansicht eines Beispiels eines Stapels (Unteranordnung) von Halbleiterchips mit integrier ter Schaltung, die bei der in3(A) beschriebenen Anordnung verwendet werden; -
5(A) eine seitliche Querschnittsansicht des Stapels von Halbleiterchips mit integrierter Schaltung von4 ; -
5(B) eine seitliche Querschnittsansicht eines Halbleiterchips mit einer Filmanbringung; -
6 eine perspektivische Ansicht eines anderen Beispiels eines Stapels von Halbleiterchips mit integrierter Schaltung; -
7(A) bis (D) Beispiele von leitfähigen Elementen zum Verbinden elektrischer Kopplungsstellen (z. B. Kontaktanschlussflächen) von zwei oder mehr Halbleiterchips; -
8 eine perspektivische Ansicht noch eines anderen Beispiels eines Stapels von Halbleiterchips mit integrierter Schaltung; -
9 eine schematische perspektivische Ansicht einer Anordnung von Halbleiterchips mit integrierter Schaltung gemäß noch einem anderen Ausführungsbeispiel; -
10 eine seitliche Querschnittsansicht eines Mehrchipgehäuses bzw. Mehrchipbausteins, bei dem die Anordnung von Halbleiterchips mit integrierter Schaltung von9 an einem Träger angeordnet ist; -
11 eine seitliche Querschnittsansicht eines anderen Mehrchipbausteins, der eine Anordnung von Halbleiterchips mit integrierter Schaltung gemäß einem anderen Ausführungsbeispiel der Erfindung aufweist, die an einem Träger angeordnet ist; und -
12(A) bis12(B) ein Flussdiagramm, das ein Ausführungsbeispiel zum Herstellen eines Mehrchipbausteins darstellt, wie es in10 beschrieben ist. - Auf dem Gebiet integrierter Schaltungen kann es einen Bedarf danach geben, die Halbleiterchipdichte innerhalb eines einzigen Bausteins zu erhöhen, während bestehende Standards hinsichtlich Bausteinabmessungen und Bausteinstandfläche beibehalten werden.
- Anordnungen von Halbleiterchips mit integrierter Schaltung gemäß Ausführungsbeispielen werden unten beschrieben. Die Anordnung kann einen ersten Halbleiterchip, der eine erste elektrische Kopplungsstelle aufweist, und einen zweiten Halbleiterchip, der eine zweite elektrische Kopplungsstelle aufweist, wobei der zweite Halbleiterchip auf den ersten Halbleiterchip gestapelt ist, derart, dass die erste elektrische Kopplungsstelle zumindest teilweise freiliegt, wobei die erste elektrische Kopplungsstelle und die zweite elektrische Kopplungsstelle direkt elektrisch verbunden sind, und einen dritten Halbleiterchip aufweist, der über dem ersten Halbleiterchip und dem zweiten Halbleiterchip angeordnet ist, derart, dass eine Ausnehmung gebildet ist, wobei eine der ersten elektrischen Kopplungsstellen in der Ausnehmung angeordnet ist. In der folgenden Beschreibung der Ausführungsbeispiele werden der erste Halbleiterchip und der zweite Halbleiterchip, der an den ersten Halbleiterchip gestapelt ist, eventuell als ein Stapel bezeichnet, der den ersten Halbleiterchip und den zweiten Halbleiterchip aufweist.
- Ausführungsbeispiele stapeln Halbleiterchips in einem Baustein, d. h. stellen eine Mehrzahl von Halbleiterchips oder Chips in einem einzigen Baustein bereit. Um die Menge an Siliziumhalbleiterchipfläche zu erhöhen, die innerhalb eines einzigen Bausteins gehäust sein kann, können Halbleiterchips oder Chips, die eine spezifische Funktionalität aufweisen, gestapelt werden, d. h. eine Mehrzahl von Chips kann aufeinander angeordnet sein. Ein Halbleiterchipstapeln ist ein Prozess eines Befestigens mehrerer Halbleiterchips oder Chips aufeinander innerhalb eines einzigen Bausteins. Neben einem Einsparen von Fläche an dem Substrat kann ein Halbleiterchipstapeln ferner in einer besseren elektrischen Leistungsfähigkeit des Bauelements bzw. der Vorrichtung auf Grund der kürzeren Führung bzw. des kürzeren Routings von Verbindungen zwischen Schaltungen resultieren, was zu einer besseren Signalgüte führen kann. Derartige Mehrchipbausteine (auch als Mehrchipmodule bezeichnet) können als ein einziger Chip fungieren. Der Halbleiterchip kann aus irgendeinem Halbleitermaterial hergestellt sein, wie beispielsweise Silizium (Si), Galliumarsenid (GaAs), Siliziumcarbid (SiC) oder Indiumphosphid (InP). Der Halbleiterchip eines derartigen Mehrchipbausteins kann die gleichen Funktionalitäten oder unterschiedliche Funktionalitäten aufweisen, z. B. kann ein Halbleiterchip eine Mikrosteuerung sein und kann ein anderer Halbleiterchip ein Flash-Speicher, ein dynamischer Direktzugriffsspeicher (DRAM; DRAM = Dynamic Random Access Memory), ein statischer Direktzugriffsspeicher (SRAM; SRAM = Static Random Access Memory) oder ein Chip mit einer anderen Funktionalität sein. Diese Art eines Bildens eines Mikrochips mit einer bestimmten Funktionalität kann kostengünstiger als eine monolithische Integration innerhalb eines (einzigen) Halbleiterchips sein.
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1(A) bis (E) zeigen Querschnittsansichten von Anordnungen von Halbleiterchips mit integrierter Schaltung gemäß Ausführungsbeispielen. -
1(A) zeigt eine Anordnung100 von Halbleiterchips mit integrierter Schaltung, die einen Stapel102 aufweist. Der Stapel weist einen ersten Halbleiterchip104 auf, der eine erste Oberfläche106 (in1(A) eine obere Oberfläche) und eine zweite Oberfläche108 (in1(A) eine untere Oberfläche) gegenüber der ersten Oberfläche106 aufweist. An der ersten Oberfläche106 ist eine erste elektrische Kopplungsstelle110 vorgesehen, beispielsweise eine Kon taktanschlussfläche. Der Stapel102 weist einen zweiten Halbleiterchip112 auf, der eine erste Oberfläche114 (in1(A) eine untere Oberfläche) und eine zweite Oberfläche116 (in1(A) eine obere Oberfläche) aufweist. An der ersten Oberfläche114 des zweiten Halbleiterchips112 ist eine zweite elektrische Kopplungsstelle118 gebildet, beispielsweise eine Kontaktanschlussfläche. Der Stapel102 weist ferner ein leitfähiges Element120 auf, das bei dem in1(A) gezeigten Ausführungsbeispiel für eine direkte elektrische Verbindung der ersten elektrischen Kopplungsstelle110 des ersten Halbleiterchips104 und der zweiten elektrischen Kopplungsstelle118 des zweiten Halbleiterchips112 vorgesehen ist. Wie es aus1(A) ersichtlich ist, sind die zwei Halbleiterchips104 und112 des Stapels102 auf eine „Flip-Chip"-Weise angeordnet, d. h. die zwei Halbleiterchips104 und112 sind in einer derartigen Weise aufeinander gestapelt, dass die jeweiligen ersten Oberflächen106 bzw.114 derselben einander zugewandt sind und sich tatsächlich in Kontakt miteinander befinden. Der erste Halbleiterchip104 und der zweite Halbleiterchip112 sind in einer derartigen Weise aufeinander gestapelt, dass dieselben mit einem Versatz x voneinander angeordnet sind. Dadurch ist die erste elektrische Kopplungsstelle110 des ersten Halbleiterchips104 freiliegend, um eine externe Verbindung beispielsweise mit einem Träger oder dergleichen zu ermöglichen. Die externe Verbindung kann beispielsweise durch einen Bonddraht121 vorgesehen sein, wie es in1(A) gezeigt ist. - Auf den Stapel
102 ist ein weiterer Halbleiterchip122 angeordnet. Der weitere Halbleiterchip122 weist eine erste Oberfläche124 (in1(A) eine obere Oberfläche) und eine zweite Oberfläche126 (in1(A) eine untere Oberfläche) auf. Eine weitere elektrische Kopplungsstelle128 ist an der ersten Oberfläche124 des weiteren Halbleiterchips122 angeordnet. Der weitere Halbleiterchip122 ist auf den oberen Halbleiterchip in dem Stapel102 gestapelt, d. h. ist auf den zweiten Halbleiterchip112 gestapelt, in einer der artigen Weise, dass die zweite Oberfläche116 des zweiten Halbleiterchips112 und die zweite Oberfläche126 des weiteren Halbleiterchips122 sich in Kontakt miteinander befinden. Der weitere Halbleiterchip122 kann ferner mit dem Träger, der die Anordnung100 trägt, beispielsweise über einen weiteren Bonddraht130 verbunden sein. - Bei dem in
1(A) gezeigten Ausführungsbeispiel ist der weitere Halbleiterchip122 an dem Stapel102 angeordnet, derart, dass die elektrische Kopplungsstelle128 des weiteren Halbleiterchips122 und die elektrische Kopplungsstelle110 des ersten Halbleiterchips104 an unterschiedlichen Seiten der Anordnung100 angeordnet sind, z. B. an gegenüberliegenden Seiten der Anordnung100 . Der weitere Halbleiterchip122 ist auf den Stapel102 in einer derartigen Weise gestapelt, dass der erste Halbleiterchip104 und der weitere Halbleiterchip122 im Wesentlichen mit Bezug aufeinander ausgerichtet sind, so dass ein Abschnitt130 des weiteren Halbleiterchips122 sich oberhalb der und über die freiliegende elektrische Kopplungsstelle110 des ersten Halbleiterchips104 erstreckt, wodurch eine Ausnehmung132 definiert ist, in der die erste elektrische Kopplungsstelle110 angeordnet ist. Die Ausnehmung132 ist beispielsweise ebenfalls ausreichend, um den Bonddraht121 aufzunehmen, der vor einem Stapeln des weiteren Halbleiterchips122 auf den Stapel102 an der elektrischen Kopplungsstelle110 angebracht werden kann. Der vertikale Abstand, der im Wesentlichen durch die Dicke des zweiten Halbleiterchips112 definiert ist, ist ausreichend, um den weiteren Halbleiterchip122 an dem zweiten Halbleiterchip112 ohne jegliche Konflikte hinsichtlich des Bonddrahts121 bereitzustellen. -
1(B) zeigt ein anderes Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. Verglichen mit1(A) besteht der Unterschied zwischen den Anordnungen darin, dass bei dem Stapel102 der erste Chip104 und der zweite Chip112 auf unterschiedliche Weise elektrisch verbunden sind. Wie es zu sehen ist, ist das leitfähige Element120 , das bei1(A) verwendet wird, weggelassen und ist der zweite Halbleiterchip112 auf den ersten Halbleiterchip104 in einer derartigen Weise befestigt, dass die elektrischen Kopplungsstellen110 und118 verbunden sind. Dies liefert eine direkte elektrische Verbindung zwischen der elektrischen Kopplungsstelle110 und der elektrischen Kopplungsstelle118 ohne den Bedarf eines Bereitstellens eines zusätzlichen leitfähigen Elements120 . -
1(C) beschreibt ein weiteres Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. In1(C) ist die Anordnung150 durch ein Stapeln von zwei Stapeln102 und102' übereinander gebildet. Der zweite Stapel102' ist in der gleichen Weise wie der Stapel102 gebildet und ist auf dem oberen Halbleiterchip112 (dem zweiten Halbleiterchip des Stapels102 ) befestigt, derart, dass der erste Halbleiterchip104' des oberen Stapels102' sich in direktem Kontakt mit dem zweiten Halbleiterchip112 des unteren Stapels102 befindet. Bei dem in1(C) gezeigten Ausführungsbeispiel sind die elektrischen Kopplungsstellen110 und110' an den gleichen Seiten der Anordnung150 angeordnet. Alternativ können die elektrischen Kopplungsstellen110 und110' an gegenüberliegenden Seiten der Anordnung150 vorgesehen sein, wie es in1(A) und1(B) gezeigt ist. -
1(D) zeigt ein anderes Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. Die Anordnung160 weist einen modifizierten Stapel102'' auf. Der Stapel102'' weist einen ersten Halbleiterchip104'' und einen zweiten Halbleiterchip112'' auf, die durch ein Überlappen der elektrischen Kopplungsstellen110'' und118'' elektrisch verbunden sind. Der zweite Halbleiterchip112'' weist ferner eine Durchkontaktierung162 auf, die sich durch den Halbleiterchip112'' hindurch zu der zweiten Oberfläche116'' erstreckt. Der Stapel102'' weist einen dritten Halbleiterchip164 auf, der eine erste Oberfläche166 (in1(D) eine untere Oberfläche) und eine zweite Oberfläche168 (in1(A) eine obere Oberfläche) aufweist. An der ersten Oberfläche166 ist eine elektrische Kopplungsstelle170 vorgesehen. Der dritte Halbleiterchip164 ist auf den zweiten Halbleiterchip112'' in der „Flip-Chip"-Weise befestigt, d. h. die erste Oberfläche166 , die die elektrische Kopplungsstelle170 aufweist, ist an der zweiten Oberfläche116'' des zweiten Halbleiterchips112'' befestigt. Die Befestigung ist derart, dass die elektrische Kopplungsstelle170 des dritten Halbleiterchips164 sich in einem elektrischen Kontakt mit der Durchkontaktierung162 des zweiten Halbleiterchips112'' befindet. - Auf den Stapel
102'' ist ein weiterer Stapel102' , der bereits hinsichtlich1(C) beschrieben wurde, in einer derartigen Weise befestigt, dass sich der erste Halbleiterchip104' des oberen Stapels102' in Kontakt mit dem dritten Halbleiterchip164 befindet und ferner mit dem ersten Halbleiterchip104'' in dem unteren Stapel102'' zum Definieren der Ausnehmung132 ausgerichtet ist, in der die elektrische Kopplungsstelle110'' des ersten Halbleiterchips104'' angeordnet ist. -
1(E) beschreibt noch ein anderes Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. Die Anordnung170 ist ähnlich der in1(A) gezeigten Anordnung, außer einer Modifikation des zweiten Halbleiterchips112 in dem Stapel102 und der Modifikation der Anordnung des zweiten Halbleiterchips112 an dem ersten Halbleiterchip104 . In einer ähnlichen Weise wie in1(D) ist der zweite Halbleiterchip112 mit einer Durchkontaktierung162 versehen, die sich von der elektrischen Kopplungsstelle118 zu der zweiten Oberfläche116 (in1(E) eine untere Oberfläche) des zweiten Halbleiterchips112 erstreckt. Anders als in1(A) wird keine „Flip-Chip"-Befestigung verwendet, sondern sind die Halbleiterchips104 und112 aufeinander in einer derartigen Weise gestapelt, dass die zweite Oberfläche116 des zweiten Halbleiterchips112 sich in Kontakt mit der ersten Oberfläche106 (in1(E) eine obere Oberfläche) des ersten Halbleiterchips104 befindet. Der Stapel102 weist ferner das leitfähige Element120 , beispielsweise einen Leiter, auf, das sich von der ersten Kopplungsstelle110 aus erstreckt. Das leitfähige Element120 ist angeordnet, derart, dass auf ein Befestigen des zweiten Halbleiterchips112 auf dem ersten Halbleiterchip104 hin die Durchkontaktierung162 das leitfähige Element102 kontaktiert, wodurch ein direkter Kontakt zwischen den zwei elektrischen Kopplungsstellen118 und110 geliefert wird. -
2 zeigt ein anderes Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. Die Anordnung175 weist einen ersten Stapel102 auf, der dem Stapel102 entspricht, der oben mit Bezug auf1(A) beschrieben ist. Ferner ist ein zweiter Stapel102' vorgesehen, der die gleiche Konfiguration wie der erste Stapel102 aufweist. Die zwei Stapel102 und102' sind aufeinander in einer derartigen Weise gestapelt, dass die jeweiligen Kopplungsstellen110 und110' an gegenüberliegenden Seiten der Anordnung175 vorgesehen sind. Zusätzlich ist der erste Halbleiterchip104' an dem zweiten Halbleiterchip112 befestigt und anders als bei den Ausführungsbeispielen, die mit Bezug auf1 beschrieben sind, ist der Halbleiterchip104' mit dem zweiten Halbleiterchip112 in dem ersten oder unteren Stapel102 ausgerichtet. Der obere Stapel102' ist in einer derartigen Weise befestigt, dass der zweite Halbleiterchip112' des oberen Stapels102' mit dem ersten Halbleiterchip104 in dem unteren Stapel102 ausgerichtet ist. Ein Abschnitt130' des zweiten Halbleiterchips112' erstreckt sich über der elektrischen Kopplungsstelle110 des ersten Halbleiterchips104 des unteren Stapels102 , so dass die Ausnehmung132 , die die Kopplungsstelle110 und den Bonddraht121 aufnimmt, gebildet ist. Anders als bei den im Hinblick auf1 beschriebenen Ausführungsbeispielen ist bei dem im Hinblick auf2 beschriebenen Ausführungsbeispiel eine Mehrzahl von weiteren Halbleiter chips104' und112' zum Definieren der Ausnehmung132 an dem oberen Halbleiterchip112 in dem Stapel102 befestigt. - Weitere Ausführungsbeispiele, die eine derartige Konfiguration verwenden, werden im Folgenden im Hinblick auf
3 ,9 ,10 und11 beschrieben. -
3(A) zeigt ein Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung, bei dem die Anordnung180 den Stapel102 aufweist, der den ersten und den zweiten Halbleiterchip104 und112 aufweist, wobei die jeweiligen Halbleiterchips eine ähnliche Konfiguration aufweisen, wie es im Hinblick auf1(A) bis (C) und2 beschrieben ist. Anders als bei den Ausführungsbeispielen, die im Hinblick auf1(A) bis1(C) und2 beschrieben sind, wurde jedoch keine „Flip-Chip"-Befestigung des zweiten Halbleiterchips112 an dem ersten Halbleiterchip104 zum Stapeln der zwei Halbleiterchips aufeinander verwendet. Wie es aus3(A) zu sehen ist, ist anstelle dessen der zweite Halbleiterchip112 an dem ersten Halbleiterchip104 mit dem Versatz x in einer derartigen Weise befestigt, dass sich die zweite Oberfläche116 des zweiten Halbleiterchips112 (in3(A) eine untere Oberfläche) in Kontakt mit der ersten Oberfläche106 (in3(A) eine untere Oberfläche) des ersten Halbleiterchips104 befindet. Bei dem in3(A) gezeigten Ausführungsbeispiel kann ein Bonddraht120 als das leitfähige Element zum Liefern einer direkten elektrischen Verbindung zwischen der elektrischen Kopplungsstelle110 des ersten Halbleiterchips104 und der elektrischen Kopplungsstelle118 des zweiten Halbleiterchips112 verwendet werden. - Auf den oberen Halbleiterchip des Stapels
102 , d. h. auf den zweiten Halbleiterchip112 , ist eine Mehrzahl weiterer Halbleiterchips104' und112' befestigt, wobei die Mehrzahl weiterer Halbleiterchips in der Form eines weiteren Stapels102' vorgesehen sein kann. Bei dem in3(A) gezeigten Ausführungsbeispiel weist der weitere Stapel102' die glei che Konfiguration wie der untere Stapel102 auf. Wie es zu sehen ist, ist der obere Stapel102' auf den unteren Stapel102 in einer derartigen Weise befestigt, dass die zweite Oberfläche108' des ersten Halbleiterchips104' des oberen Stapels102' an der ersten Oberfläche114 (in3(A) eine obere Oberfläche) des zweiten Halbleiterchips112 in dem unteren Stapel102 befestigt ist. Ferner ist der erste Halbleiterchip104' an dem zweiten Halbleiterchip112 in einer derartigen Weise befestigt, dass die elektrische Kopplungsstelle118 des zweiten Halbleiterchips112 in dem unteren Stapel102 freiliegt. Der erste Halbleiterchip104' des oberen Stapels102' ist an dem zweiten Halbleiterchip112 des unteren Stapels102 mit einem Versatz x' befestigt, der der gleiche wie der Versatz x bei dem ersten Stapel102 sein kann. Alternativ kann der Versatz x' größer oder kleiner als der Versatz x in dem ersten Stapel102 sein. Bei dem in3(A) gezeigten Ausführungsbeispiel sind der Versatz x und der Versatz x' ausgewählt, um im Wesentlichen gleich zu sein, so dass durch ein Befestigen des oberen Stapels102 der zweite Halbleiterchip112' in dem zweiten Stapel im Wesentlichen mit dem zweiten Halbleiterchip112 in dem ersten Stapel102 ausgerichtet sein wird. Durch den überlappenden Bereich130 ist die Ausnehmung132 definiert, die den Bonddraht120 und die elektrische Kopplungsstelle118 des zweiten Halbleiterchips112 des ersten Stapels aufnimmt. Wie es aus3(A) zu sehen ist, sind die Kopplungsstellen110 ,118 und die Kopplungsstellen110' und118' an unterschiedlichen Seiten des Stapels180 angeordnet und können an gegenüberliegenden Seiten desselben vorgesehen sein. -
3(B) zeigt ein anderes Ausführungsbeispiel einer Anordnung von Halbleiterchips mit integrierter Schaltung. Die Anordnung190 weist einen ersten Stapel102 auf, der den ersten Halbleiterchip104 und den zweiten Halbleiterchip112 aufweist. Die Halbleiterchips weisen eine Konfiguration ähnlich den Halbleiterchips auf, die im Hinblick auf3(A) beschrieben sind, mit der Ausnahme, dass der zweite Halbleiterchip112 eine Durchkontaktierung162 aufweist, die für eine elektrische Verbindung der elektrischen Kopplungsstelle118 mit der zweiten Oberfläche des zweiten Halbleiterchips112 sorgt. Wie es zu sehen ist, sind die Halbleiterchips104 und112 aufeinander in einer derartigen Weise gestapelt, dass dieselben mit Bezug aufeinander ausgerichtet sind und eine elektrische Verbindung zwischen den Kopplungsstellen110 und118 durch die Durchkontaktierung162 vorgesehen ist. Bei diesem Ausführungsbeispiel ist der Bonddraht121 zum Liefern einer externen Verbindung mit der elektrischen Kopplungsstelle118 des zweiten Halbleiterchips112 in dem Stapel102 verbunden. Alternativ können die Halbleiterchips104 und112 mit einem Versatz angeordnet sein, solange das untere Ende der Durchkontaktierung oder des Durchgangslochs162 sich in Kontakt mit der Kopplungsstelle110 an dem ersten Halbleiterchip104 befindet. - Die Anordnung
190 weist zwei weitere Stapel102' und102'' auf, die an dem ersten Stapel102 befestigt sind. Die Konfiguration der zusätzlichen Stapel ist im Wesentlichen die gleiche wie diese des Stapels102 . Der Stapel102' ist an dem Stapel102 in einer derartigen Weise befestigt, dass der erste Halbleiterchip104' des Stapels102' auf die erste Oberfläche114 des zweiten Halbleiterchips112 des Stapels102 befestigt ist. Die Befestigung ist derart, dass der erste Stapel102 und der zweite Stapel102' aneinander mit einem Versatz x befestigt sind, wodurch die elektrische Kopplungsstelle118 des zweiten Halbleiterchips112 in dem ersten Stapel102 zumindest teilweise freigelegt wird. Auf ähnliche Weise ist ein weiterer Stapel102'' an dem zweiten Stapel102' befestigt, erneut mit einem Versatz, wobei die elektrische Kopplungsstelle118' des zweiten Halbleiterchips112' in dem zweiten Stapel102' zumindest teilweise freiliegt. Der Versatz zwischen dem zweiten und dem dritten Stapel102' und102'' kann der gleiche wie der Versatz x oder von demselben unterschiedlich sein. Das Befestigen des zweiten Stapels102'' in der eben erwähnten Weise bildet die Ausnehmung132 , in der die elektrische Kopplungsstelle118 des zweiten Halbleiterchips112 in dem ersten Stapel102 aufgenommen ist. Bei dem in3(B) gezeigten Ausführungsbeispiel sind der erste Stapel102 und der zweite Stapel102'' miteinander ausgerichtet. Die jeweiligen externen Kopplungsstellen118 und118'' sind an der gleichen Seite der Anordnung190 vorgesehen, wohingegen die elektrische Kopplungsstelle118' des zweiten Stapels102' an einer unterschiedlichen Seite des Stapels190 angeordnet ist. - Beispiele für die obigen Stapel
102 , die zumindest den ersten Halbleiterchip und den zweiten Halbleiterchip aufweisen, werden im Folgenden beschrieben, wobei ein derartiger Stapel als eine „Unteranordnung" bzw. Teilanordnung bezeichnet wird, die zum Herstellen der Anordnung von integrierten Schaltungsvorrichtungen gemäß Ausführungsbeispielen verwendet wird. Eine derartige Unteranordnung ist durch ein Anwenden eines ersten Halbleiterchipanbringungsschritts, um den zweiten Halbleiterchip an dem ersten Halbleiterchip bereitzustellen, und eines ersten Halbleiterchipbondschrittes gebildet, um einen Bonddraht zwischen den Kontaktanschlussflächen der zwei Halbleiterchips bereitzustellen. Dies kann einen Durchlauf durch eine Halbleiterchipbonderausrüstung und einen Durchlauf durch eine Drahtbonderausrüstung erfordern. Somit kann das Drahtbonden von Halbleiterchip an Halbleiterchip vorgenommen werden, ohne zusätzliche Schritte zu dem Prozess hinzuzufügen. Ausführungsbeispiele können zwei oder mehr dieser Unteranordnungen zu der Anordnung von integrierten Schaltungen (auch als Mehrchipbauelement bzw. Mehrchipvorrichtung bezeichnet) zusammenfügen, die oben und im Folgenden in9 bis11 beschrieben ist. Falls N die Anzahl der Halbleiterchips ist, beträgt die Anzahl von benötigten Operationen bei der Herstellung eventuell lediglich (N/4) + 1, wobei eine Operation durch ein Halbleiterchipanbringen und ein Drahtbonden definiert ist. Zusätzlich ist die Drahtbestückung bzw. Drahtpopulation auf der Platinenebene, d. h. die Anzahl von Drahtverbindungen mit den Halbleiterchips der Mehrchipvorrichtung, die von einer ein zigen Anschlussfläche ausgehen, auf N/2 Drähte oder Verbindungen reduziert. -
4 zeigt eine perspektivische Ansicht eines Stapels von Halbleiterchips (eine Unteranordnung)200 , der einen ersten Halbleiterchip202 , der eine Mehrzahl von ersten Kontaktanschlussflächen204a bis204f aufweist, die an einem Rand bzw. einer Peripherie des ersten Halbleiterchips202 angeordnet sind, und einen zweiten Halbleiterchip206 aufweist, der eine Mehrzahl von zweiten Kontaktanschlussflächen208a bis208e aufweist, die an dem Rand des zweiten Halbleiterchips206 angeordnet sind. Der zweite Halbleiterchip206 ist an dem ersten Halbleiterchip202 mit einem Versatz angeordnet, so dass die ersten Kontaktanschlussflächen204a bis204f des ersten Halbleiterchips202 freiliegen. Eine Mehrzahl von Bonddrähten214a bis214e ist zum Verbinden der ersten Kontaktanschlussflächen204a ,204b ,204c ,204d und204f mit den zweiten Kontaktanschlussflächen208a ,208b ,208c ,208d und208e vorgesehen. Die ersten Kontaktanschlussflächen204a bis204e und die zweiten Kontaktanschlussflächen208a bis208e können mit einer internen Schaltung im Inneren des jeweiligen Halbleiterchips204 ,206 verbunden sein, während die Kontaktanschlussfläche204f an dem ersten Halbleiterchip202 eine Dummy-Anschlussfläche sein kann, die keine Verbindung mit der internen Schaltung des ersten Halbleiterchips202 aufweist. Die Dummy-Anschlussfläche204f kann verwendet werden, um ein Signal lediglich zu dem zweiten Halbleiterchip206 zu liefern, ohne dasselbe an den ersten Halbleiterchip202 anzulegen. Ein Beispiel eines derartigen Signals kann ein Chipauswahlsignal (CE) sein, wie dasselbe bei Speichervorrichtungen verwendet wird, das vorgesehen ist, um lediglich einen erwünschten Speicherhalbleiterchip für einen Betrieb zu aktivieren, ohne andere Halbleiterchips zu aktivieren. -
5(A) zeigt eine seitliche Querschnittsansicht der Unteranordnung von4 . Wie es zu sehen ist, erstreckt sich ein Ende210 des zweiten Halbleiterchips206 über das Ende212 des ersten Halbleiterchips202 um eine Strecke x hinaus.5(B) zeigt einen Halbleiterchip202 mit einem Chipanbringungsfilm203 an dem unteren Ende des Halbleiterchips202 , der als ein Grundelement zum Bilden der oben beschriebenen Unteranordnung verwendet werden kann. Ein möglicher Ansatz kann darin bestehen, den Halbleiterchipanbringungsfilm203 auf den gesamten Wafer aufzubringen. Nach einer Vereinzelung der Halbleiterchips weisen alle der einzelnen Halbleiterchips eine Oberfläche auf, an dem das Halbleiterchipanbringungsmaterial aufgebracht ist. Zu dieser Zeit ist es möglich, die erste Halbleiterchipanbringung vorzunehmen. Nach dieser ersten Halbleiterchipanbringung werden zwei Halbleiterchips gestapelt und drahtgebondet, was die Unteranordnung ergibt. -
6 zeigt eine perspektivische Ansicht einer anderen Unteranordnung220 . In6 sind Elemente, die bereits in4 beschrieben wurden, mit den gleichen Bezugszeichen bezeichnet. Verglichen mit der Unteranordnung von4 sind die Kontaktanschlussflächen204 und208 an unterschiedlichen Teilen des Rands des jeweiligen Halbleiterchips angeordnet. Zusätzlich sind alle Anschlussflächen mit der jeweiligen internen Schaltung verbunden, d. h. es ist keine Dummy-Anschlussfläche vorgesehen. - Die Halbleiterchips
202 und206 können die gleichen integrierten Schaltungen aufweisen oder können unterschiedliche integrierte Schaltungen aufweisen. Die integrierte Schaltung kann aus einer Logikschaltung, einer Speicherschaltung und/oder einer Signalverarbeitungsschaltung ausgewählt sein. Die Speicherschaltung kann beispielsweise ein SRAM-Speicher, ein Flash-Speicher, ein DRAM, ein Phasenänderung-RAM (PCRAM; PCRAM = Phase Change RAM), ein RAM (Random Access Memory = Direktzugriffsspeicher), ein ROM (Read-Only Memory = Nur-Lese-Speicher), ein EEPROM (Electronically Erasable Programmable ROM = elektronisch löschbarer programmierbarer ROM) sein. Jede der Kontaktanschlussflächen kann ein elektrisches Signal weiterleiten, z. B. Befehls-, Adress- oder Datensignale. - Der erste Halbleiterchip und der zweite Halbleiterchip können die gleiche Form oder unterschiedliche Formen aufweisen, wobei die Form beispielsweise eine quadratische Form, eine rechteckige Form, eine dreieckige Form, eine polygonale Form, eine kreisförmige Form/oder eine elliptische Form sein kann.
- Es können andere leitfähige Elemente als ein Bonddraht verwendet werden, z. B. ein Leiter
222 (siehe7(A) ), ein Kabel224a mit jeweiligen Verbindern224b ,224c für eine Verbindung mit jeweiligen Leitern, die die Anschlussflächen204 ,208 (siehe7(B) ) bilden, ein Bandkabel226a , das Verbinder226b ,226c aufweist, die eine Mehrzahl von Anschlussflächen204 ,208 überspannen, die jeweilige Verbinder (siehe7(D) ) aufweisen, eine Drahtwickelverbindung, die einen Draht228a aufweist, der um jeweilige Stäbe228b ,228c gewickelt ist, die an den Anschlussflächen204 ,208 (siehe7(D) ) gebildet sind, oder Kombinationen derselben. Es können auch beschichtete Drähte verwendet werden. -
8 zeigt eine perspektivische Ansicht von noch einem anderen Beispiel einer Unteranordnung230 . Elemente, die bereits in4 beschrieben wurden, sind mit den gleichen Bezugszeichen bezeichnet. Verglichen mit der Unteranordnung von4 weist diese Unteranordnung203 einen dritten Halbleiterchip232 auf, der eine Mehrzahl von dritten Kontaktanschlussflächen234a bis234f aufweist, die an dem Rand des dritten Halbleiterchips232 angeordnet sind. Der dritte Halbleiterchip232 ist an dem zweiten Halbleiterchip206 angeordnet, derart, dass die zweiten Kontaktanschlussflächen208a bis208f des zweiten Halbleiterchips206 freiliegen. Es ist eine Mehrzahl von Bonddrähten238a bis238e zum Verbinden der zweiten Kontaktanschlussflächen208a bis208f mit den dritten Kontaktanschlussflächen234a bis234f vorgesehen. In8 ist keine Dummy-Anschlussfläche vorgesehen. - Im Folgenden werden weitere Ausführungsbeispiele beschrieben, bei denen die oben beschriebenen Unteranordnungen zu der Anordnung von Halbleiterchips mit integrierter Schaltung (auch als eine Mehrchipvorrichtung bzw. ein Mehrchipbauelement bezeichnet) zusammengefügt sein können.
-
9 zeigt eine schematische perspektivische Ansicht einer Anordnung von Halbleiterchips mit integrierter Schaltung (Mehrchipvorrichtung)300 gemäß einem Ausführungsbeispiel. Die Mehrchipvorrichtung300 weist Unteranordnungen auf, wie es in4 detailliert beschrieben ist, aber ohne eine Dummy-Anschlussfläche. Eine erste Unteranordnung I und eine zweite Unteranordnung II sind gestapelt, derart, dass die Kontaktanschlussflächen208I des zweiten Halbleiterchips206I der ersten Unteranordnung I freiliegen. Ferner erstreckt sich der zweite Halbleiterchip206II der zweiten Unteranordnung II über die Kontaktanschlussflächen208I des zweiten Halbleiterchips206I der ersten Unteranordnung I, wodurch eine erste Ausnehmung R1 (ähnlich der Ausnehmung132 in3(A) ) gebildet ist, der die Kontaktanschlussflächen208I aufnimmt, die an die Kontaktanschlussflächen204I gebondet sind. Eine weitere Unteranordnung III ist auf die zweite Unteranordnung II in der gleichen Weise gestapelt, wie die zweite Unteranordnung II auf die erste Unteranordnung I gestapelt ist. Auf ähnliche Weise nimmt eine zweite Ausnehmung R2 die Kontaktanschlussflächen208II auf, die an die Kontaktanschlussflächen204II gebondet sind. -
10 zeigt eine seitliche Querschnittsansicht der Mehrchipvorrichtung300 von9 , die an einem Träger302 angeordnet ist, an dem Trägerkontaktanschlussflächen310a und310b vorgesehen sind. Bonddrähte322a und322b verbinden die Trägeranschlussfläche310a mit der Kontaktanschlussfläche204fI des ersten Halbleiterchips202I der ersten Unter anordnung I und mit der Kontaktanschlussfläche204fIII des ersten Halbleiterchips202III der dritten Unteranordnung III. Ein Bonddraht324a verbindet die Trägeranschlussfläche310b mit der Kontaktanschlussfläche204aII des ersten Halbleiterchips202II der zweiten Unteranordnung II. Die Unteranordnungen I, II, III sind gestapelt, derart, dass die Kontaktanschlussflächen208I ,208II ,208III der jeweiligen zweiten Halbleiterchips206I ,206II ,206III der Unteranordnungen I, II, III freiliegen, und derart, dass die Ausnehmungen R1 und R2 gebildet sind. Die ersten Halbleiterchips202I und202III und die zweiten Halbleiterchips206I und206III der ersten und der dritten Unteranordnung I und III sind im Wesentlichen miteinander ausgerichtet (siehe die Begrenzungen, die durch Bezugszeichen350aI ,360aI ,360aIII ,350bI ,350bIII ,360bI und360bIII angegeben sind). Ferner sind die zweiten Halbleiterchips206I und206III der ersten und der dritten Unteranordnung I und III im Wesentlichen mit dem zweiten Halbleiterchip206II der zweiten Unteranordnung II ausgerichtet (siehe die Begrenzungen, die durch Bezugszeichen360aI ,360aII ,360aIII und360bII angegeben sind). Um die Ausnehmungen R1, R2 zu erhalten, sind die Unteranordnungen gestaffelt gestapelt. Dies kann ferner die Standfläche370 reduzieren. An der oberen Oberfläche304 des Trägers302 kann ein Gehäuse326 angeordnet sein, das den Stapel, die Mehrzahl von Trägerkontakten310a und310b und die Mehrzahl von Bonddrähten322a bis322d und324a bis324b einschließt, um einen Mehrchipbaustein zu bilden. Das Gehäuse kann aus einer Metall- oder Kunststoffumhüllung gebildet sein, kann ein Harz sein, das die Elemente einkapselt, oder kann ein geformtes Gehäuse sein. -
11 zeigt eine seitliche Querschnittsansicht eines Mehrchipbausteins, der eine Mehrchipvorrichtung bzw. ein Mehrchipbauelement ähnlich diesem aufweist, das in10 gezeigt ist, mit der Ausnahme, dass eine vierte Unteranordnung IV auf die dritte Unteranordnung III gestapelt ist, deren Kontaktanschlussfläche204aIV über einen Bonddraht324b mit der Trägeranschlussfläche310b verbunden ist. Die vierte Unteranordnung IV ist auf die dritte Unteranordnung III in einer Weise gestapelt, wie die zweite Unteranordnung II auf die erste Unteranordnung I gestapelt ist. Dadurch ist eine dritte Ausnehmung R3 zum Aufnehmen der Kontaktanschlussflächen208III gebildet, die an die Kontaktanschlussflächen204III gebondet sind. -
12 zeigt ein Flussdiagramm, das ein Ausführungsbeispiel zum Herstellen eines Mehrchipbausteins darstellt, wie derselbe in9 beschrieben ist. Unteranordnungen, die in4 oder6 beschrieben sind, können (mit oder ohne Dummy-Anschlussfläche(n)) verwendet werden. - Bei einem Schritt S100 wird eine Mehrzahl von Unteranordnungen I, II, III bereitgestellt. Bei einem Schritt S102 wird ein Träger
302 mit einer Oberfläche, die die Mehrzahl von Trägerkontaktanschlussflächen310a ,310b aufweist, bereitgestellt. An der Oberfläche des Trägers302 wird die erste Unteranordnung I bei einem Schritt S104 befestigt. Dann werden die ersten Trägerkontaktanschlussflächen310a elektrisch mit den ersten Kontaktanschlussflächen204I des ersten Halbleiterchips202I der ersten Unteranordnung I durch Bonddrähte verbunden (siehe Schritt S106). Auf diese Struktur wird eine zweite Unteranordnung II durch ein Befestigen derselben bei einem Schritt S108 auf die erste Unteranordnung I gestapelt. Die zweite Unteranordnung II wird befestigt, derart, dass die zweiten Kontaktanschlussflächen208I des zweiten Halbleiterchips206I der ersten Unteranordnung I freiliegen und dass der zweite Halbleiterchip206II der zweiten Unteranordnung II sich über die zweite Kontaktanschlussfläche204I des zweiten Halbleiterchips208I der ersten Unteranordnung I erstreckt, um die Ausnehmung R1 zu bilden. Die zweiten Trägerkontaktanschlussflächen310b werden, wie es bei einem Schritt S110 gezeigt ist, elektrisch mit den ersten Kontaktanschlussflächen204II des ersten Halbleiterchips202II der zweiten Unteranordnung II durch Bonddrähte verbunden. - Eine dritte Unteranordnung III wird bei einem Schritt S112 auf die zweite Unteranordnung II gestapelt. Die dritte Unteranordnung III wird befestigt, derart, dass die zweite Kontaktanschlussfläche
208II des zweiten Halbleiterchips206II der zweiten Unteranordnung II freiliegt und der zweite Halbleiterchip206III der dritten Unteranordnung III sich über die zweite Kontaktanschlussfläche208II des zweiten Halbleiterchips206II der zweiten Unteranordnung II erstreckt, wodurch die zweite Ausnehmung R2 gebildet wird. Bei einem Schritt S114 werden die ersten Trägerkontaktanschlussflächen310a und die ersten Kontaktanschlussflächen204III des ersten Halbleiterchips202III der dritten Unteranordnung III elektrisch durch Bonddrähte verbunden. - Während Ausführungsbeispiele der Erfindung beschrieben wurden, bei denen alle Kontaktanschlussflächen elektrisch verbunden waren, ist zu beachten, dass die Erfindung nicht auf eine derartige Anordnung beschränkt ist. Anstelle dessen sind eventuell abhängig von den Halbleiterchips (und den internen Schaltungen derselben) nicht alle Anschlussflächen verbunden. Ferner ist die Anzahl von Halbleiterchips, die bei den beschriebenen Unteranordnungen und Mehrchipvorrichtungen gestapelt sein sollen, nicht auf die gezeigte Anzahl beschränkt. Es kann vielmehr irgendeine gewünschte Anzahl von Halbleiterchips gestapelt werden, um eine Unteranordnung zu bilden. Gleichermaßen ist die Anzahl von Unteranordnungen, die bei der beschriebenen Mehrchipvorrichtung gestapelt werden sollen, nicht auf die gezeigte Anzahl begrenzt. Vielmehr kann irgendeine erwünschte Anzahl von Unteranordnungen gestapelt werden. Ausführungsbeispiele der Erfindung können Mehrchipvorrichtungen liefern, die 8, 16 oder mehr Halbleiterchips aufweisen.
- Ausführungsbeispiele der Erfindung betreffen ein System, das eine oder mehrere der Mehrchipvorrichtungen aufweist. Bei einem derartigen System kann es sich um ein Logiksystem, ein Speichersystem, ein Signalverarbeitungssystem und Kombinationen derselben handeln.
- Der Träger in der Mehrchipvorrichtung kann eine Schaltungsplatine, eine gedruckte Schaltungsplatine, ein Halbleitersubstrat oder dergleichen sein.
- Bei der obigen Beschreibung von Ausführungsbeispielen der Anordnungen von Halbleiterchips mit integrierter Schaltung wurde der weitere Halbleiterchip/wurden die weiteren Halbleiterchips als an dem oberen Halbleiterchip in einem Stapel von Halbleiterchips angeordnet beschrieben, der durch den ersten Halbleiterchip und den zweiten Halbleiterchip gebildet ist. Im Allgemeinen kann der weitere Halbleiterchip/können die weiteren Halbleiterchips über dem ersten Halbleiterchip und dem zweiten Halbleiterchip angeordnet sein, wobei sich eine oder mehrere zusätzliche Schichten, z. B. eine oder mehrere Abstandhalterschichten aus einem isolierenden Material zwischen denselben befindet bzw. befinden. Ferner wurden Ausführungsbeispiele beschrieben, bei denen ein Halbleiterchip an einem Träger befestigt war. Im Allgemeinen kann der Halbleiterchip über dem Träger mit einer oder mehreren zusätzlichen Schichten, z. B. einer oder mehreren Abstandhalterschichten aus einem isolierenden Material zwischen dem Träger und dem Halbleiterchip befestigt sein.
Claims (19)
- Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) von Halbleiterchips mit integrierter Schaltung, die folgende Merkmale aufweist: einen ersten Halbleiterchip (104 ;202 ), der eine erste elektrische Kopplungsstelle (110 ;204 ) aufweist, und einen zweiten Halbleiterchip (112 ;206 ), der eine zweite elektrische Kopplungsstelle (118 ;208 ) aufweist, wobei der zweite Halbleiterchip (112 ;206 ) auf den ersten Halbleiterchip (104 ;202 ) gestapelt ist, derart, dass die erste elektrische Kopplungsstelle (110 ;204 ) zumindest teilweise freiliegt, wobei die erste elektrische Kopplungsstelle (110 ;204 ) und die zweite elektrische Kopplungsstelle (118 ;208 ) direkt elektrisch verbunden sind; und einen dritten Halbleiterchip (164 ;232 ), der über dem ersten Halbleiterchip (104 ;202 ) und dem zweiten Halbleiterchip (112 ;206 ) angeordnet ist, derart, dass eine Ausnehmung (132 ; R1, R2, R3) gebildet ist, wobei eine der ersten elektrischen Kopplungsstellen (110 ;204 ) in der Ausnehmung (132 ; R1, R2, R3) angeordnet ist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 1, die einen Stapel (102 ) aufweist, der den ersten Halbleiterchip (104 ;202 ) und den zweiten Halbleiterchip (112 ;206 ) aufweist, wobei der dritte Halbleiterchip (164 ;232 ) auf einem oberen Halbleiterchip in dem Stapel (102 ) angeordnet ist, derart, dass die Ausnehmung (132 ; R1, R2, R3) gebildet ist, und wobei die erste elektrische Kopplungsstelle (110 ;204 ) in der Ausnehmung (132 ; R1, R2, R3) angeordnet ist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 1 oder 2, die einen Stapel (102 ), der den ersten Halbleiterchip (104 ;202 ) und den zweiten Halbleiterchip (112 ;206 ) aufweist, und eine Mehr zahl von weiteren Halbleiterchips aufweist, die an einem oberen Halbleiterchip des Stapels (102 ) angeordnet sind, derart, dass die Ausnehmung (132 ; R1, R2, R3) gebildet ist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 1 bis 3, bei der der erste Halbleiterchip (104 ;202 ) eine erste Oberfläche (106 ) und eine zweite Oberfläche (108 ) aufweist, wobei die erste elektrische Kopplungsstelle (110 ;204 ) an der ersten Oberfläche (106 ) des ersten Halbleiterchips (104 ;202 ) angeordnet ist, wobei der zweite Halbleiterchip (112 ;206 ) eine erste Oberfläche (114 ) und eine zweite Oberfläche (116 ) aufweist, wobei die zweite elektrische Kopplungsstelle (118 ;208 ) an der ersten Oberfläche (114 ) des zweiten Halbleiterchips (112 ;206 ) angeordnet ist, und wobei der zweite Halbleiterchip (112 ;206 ) auf den ersten Halbleiterchip (104 ;202 ) gestapelt ist, derart, dass die erste Oberfläche (106 ) des ersten Halbleiterchips (104 ;202 ) und die erste Oberfläche (114 ) des zweiten Halbleiterchips (112 ;206 ) einander zugewandt sind. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 4, die ein leitfähiges Element (120 ) aufweist, das die erste elektrische Kopplungsstelle (110 ;204 ) und die zweite elektrische Kopplungsstelle (118 ;208 ) direkt verbindet, wobei das leitfähige Element (120 ) einen Leiter aufweist, der sich von der ersten elektrischen Kopplungsstelle (110 ;204 ) aus erstreckt. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 4 oder 5, bei der der zweite Halbleiterchip (112 ;206 ) auf den ersten Halbleiterchip (104 ;202 ) gestapelt ist, derart, dass die erste elektrische Kopplungsstelle (110 ;204 ) und die zweite elektrische Kopplungsstelle (118 ;208 ) teilweise überlappen. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 2 bis 6, bei der der dritte Halbleiterchip (164 ;232 ) eine dritte elektrische Kopplungsstelle (170 ;234 ) aufweist, und wobei die Anordnung ferner folgendes Merkmal aufweist: einen vierten Halbleiterchip, der elektrisch mit dem dritten Halbleiterchip (164 ;232 ) verbunden ist und eine vierte elektrische Kopplungsstelle aufweist, wobei der vierte Halbleiterchip auf den dritten Halbleiterchip (164 ;232 ) gestapelt ist, derart, dass die dritte elektrische Kopplungsstelle (170 ;234 ) oder die vierte elektrische Kopplungsstelle zumindest teilweise freiliegt. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 7, bei der die erste (110 ;204 ) und die zweite (118 ;208 ) elektrische Kopplungsstelle sowie die dritte (170 ;234 ) und die vierte elektrische Kopplungsstelle an der gleichen Seite oder an unterschiedlichen Seiten der Anordnung angeordnet sind. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 2 bis 8, bei der der Stapel (102 ) zumindest einen weiteren Halbleiterchip aufweist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 1 bis 9, die eine Mehrzahl von ersten elektrischen Kopplungsstellen und eine Mehrzahl von zweiten elektrischen Kopplungsstellen aufweist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 1 bis 10, bei der der erste Halbleiterchip (104 ;202 ) eine erste Oberfläche (106 ) und eine zweite Oberfläche (108 ) aufweist, wobei die erste elektrische Kopplungsstelle (110 ;204 ) an der ersten Oberfläche (106 ) des ersten Halbleiterchips (104 ;202 ) angeordnet ist, wobei der zweite Halbleiterchip (112 ;206 ) eine erste Oberfläche (114 ) und eine zweite Oberfläche (116 ) aufweist, wobei die zweite elektrische Kopplungsstelle (118 ;208 ) an der ersten Oberfläche (114 ) des zweiten Halbleiterchips (112 ;206 ) angeordnet ist, und wobei der zweite Halbleiterchip (112 ;206 ) auf den ersten Halbleiterchip (104 ;202 ) gestapelt ist, derart, dass die erste Oberfläche (106 ) des ersten Halbleiterchips (104 ;202 ) und die zweite Oberfläche (116 ) des zweiten Halbleiterchips (112 ;206 ) einander zugewandt sind. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 11, die ein leitfähiges Element (120 ) aufweist, das die erste elektrische Kopplungsstelle (110 ;204 ) und die zweite elektrische Kopplungsstelle (118 ;208 ) direkt verbindet, wobei das leitfähige Element (120 ) aus der Gruppe ausgewählt ist, die einen Bonddraht, einen Leiter, ein Bandkabel, ein Kabel, das Verbinder aufweist, eine Drahtwickelverbindung und ein Durchgangsloch, das sich durch einen Halbleiterchip hindurch erstreckt, aufweist. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 3 bis 12, bei der die Mehrzahl von weiteren Halbleiterchips folgende Merkmale aufweist: einen dritten Halbleiterchip (164 ;232 ), der an dem oberen Halbleiterchip in dem Stapel (102 ) angeordnet ist und eine dritte elektrische Kopplungsstelle (170 ;234 ) aufweist; und einen vierten Halbleiterchip, der elektrisch mit dem dritten Halbleiterchip (164 ;232 ) verbunden ist und eine vierte elektrische Kopplungsstelle aufweist, wobei der vierte Halbleiterchip auf den dritten Halbleiterchip (164 ;232 ) gestapelt ist, derart, dass die dritte elektrische Kopplungsstelle (170 ;234 ) oder die vierte elektrische Kopplungsstelle zumindest teilweise freiliegt, wobei die erste (110 ;204 ) und die zweite (118 ;208 ) elektrische Kopplungsstelle sowie die dritte (170 ;234 ) und die vierte elektrische Kopplungsstelle an unterschiedlichen Seiten der Anordnung angeordnet sind. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß Anspruch 13, bei der die Mehrzahl von weiteren Halbleiterchips ferner folgende Merkmale aufweist: einen fünften Halbleiterchip, der an dem vierten Halbleiterchip angeordnet ist und eine fünfte elektrische Kopplungsstelle aufweist; und einen sechsten Halbleiterchip, der elektrisch mit dem fünften Halbleiterchip verbunden ist und eine sechste elektrische Kopplungsstelle aufweist, wobei der sechste Halbleiterchip auf den fünften Halbleiterchip gestapelt ist, derart, dass die fünfte elektrische Kopplungsstelle oder die sechste elektrische Kopplungsstelle zumindest teilweise freiliegt, wobei der fünfte Halbleiterchip und der sechste Halbleiterchip gestapelt sind, derart, dass eine weitere Ausnehmung gebildet ist, in der die dritte elektrische Kopplungsstelle (170 ;234 ) oder die vierte elektrische Kopplungsstelle angeordnet ist, und wobei die erste (110 ;204 ) und die zweite (118 ;208 ) elektrische Kopplungsstelle sowie die dritte (170 ;234 ) und die vierte elektrische Kopplungsstelle an unterschiedlichen Seiten der Anordnung angeordnet sind, und wobei die erste (110 ;204 ) und die zweite (118 ;208 ) elektrische Kopplungsstelle sowie die fünfte und die sechste elektrische Kopplungsstelle an der gleichen Seite der Anordnung angeordnet sind. - Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) gemäß einem der Ansprüche 3 bis 14, bei der der Stapel (102 ) zumindest einen weiteren Halbleiterchip aufweist. - Anordnung von Halbleiterchips mit integrierter Schaltung, die folgende Merkmale aufweist: einen Träger, der eine erste Mehrzahl von Trägerkopplungsstellen und eine zweite Mehrzahl von Trägerkopplungsstellen aufweist; einen ersten Halbleiterchip, der eine erste Oberfläche, eine zweite Oberfläche und eine Mehrzahl von elektrischen Kopplungsstellen aufweist, die an dem Rand der ersten Oberfläche angeordnet sind, wobei der erste Halbleiterchip über dem Träger angeordnet ist; eine erste Mehrzahl von Bonddrähten, die die erste Mehrzahl von elektrischen Kopplungsstellen mit der ersten Mehrzahl von Trägerkopplungsstellen direkt verbindet; einen zweiten Halbleiterchip, der eine erste Oberfläche, eine zweite Oberfläche und eine zweite Mehrzahl von elektrischen Kopplungsstellen aufweist, die an dem Rand der ersten Oberfläche angeordnet sind, wobei der zweite Halbleiterchip auf den ersten Halbleiterchip gestapelt ist, derart, dass die Mehrzahl von ersten elektrischen Kopplungsstellen freiliegt; eine zweite Mehrzahl von Bonddrähten, die die erste Mehrzahl von elektrischen Kopplungsstellen mit der zweiten Mehrzahl von elektrischen Kopplungsstellen direkt verbindet; einen dritten Halbleiterchip, der eine erste Oberfläche, eine zweite Oberfläche und eine dritte Mehrzahl von elektrischen Kopplungsstellen aufweist, die an dem Rand der ersten Oberfläche angeordnet sind, wobei der dritte Halbleiterchip über dem zweiten Halbleiterchip angeordnet ist; eine dritte Mehrzahl von Bonddrähten, die die dritte Mehrzahl von elektrischen Kopplungsstellen mit der zweiten Mehrzahl von Trägerkopplungsstellen direkt verbindet; einen vierten Halbleiterchip, der eine erste Oberfläche, eine zweite Oberfläche und eine vierte Mehrzahl von elektrischen Kopplungsstellen aufweist, die an dem Rand der ersten Oberfläche angeordnet sind, wobei der vierte Halbleiterchip auf den dritten Halbleiterchip gestapelt ist, derart, dass die Mehrzahl von dritten elektrischen Kopplungsstellen freiliegt; und eine vierte Mehrzahl von Bonddrähten, die die dritte Mehrzahl von elektrischen Kopplungsstellen mit der vierten Mehrzahl von elektrischen Kopplungsstellen direkt verbindet, wobei der dritte Halbleiterchip und der vierte Halbleiterchip angeordnet sind, derart, dass eine Ausnehmung gebildet ist, in der die Mehrzahl von zweiten elektrischen Kopplungsstellen angeordnet ist.
- Vorrichtung, die folgende Merkmale aufweist: einen ersten Halbleiterchip (
104 ;202 ) mit integrierter Schaltung, der eine erste Einrichtung (110 ;204 ) zum elektrischen Koppeln der integrierten Schaltung des ersten Halbleiterchips (104 ;202 ) aufweist, und einen zweiten Halbleiterchip (112 ;206 ), der eine zweite Einrichtung (118 ;208 ) zum elektrischen Koppeln der integrierten Schaltung des zweiten Halbleiterchips (112 ;206 ) aufweist, wobei der zweite Halbleiterchip (112 ;206 ) mit integrierter Schaltung auf den ersten Halbleiterchip (104 ;202 ) mit integrierter Schaltung gestapelt ist, derart, dass eine der Einrichtungen zum elektrischen Koppeln zumindest teilweise freiliegt, wobei die erste Einrichtung (110 ;204 ) zum elektrischen Koppeln und die zweite Einrichtung (118 ;208 ) zum elektrischen Koppeln direkt elektrisch verbunden sind; und einen oder mehrere weitere Halbleiterchips mit integrierter Schaltung, die über dem ersten Halbleiterchip (104 ;202 ) und dem zweiten Halbleiterchip (112 ;206 ) angeordnet sind, derart, dass eine Ausnehmung (132 ; R1, R2, R3) gebildet ist, wobei eine der Einrichtungen zum elektrischen Koppeln in der Ausnehmung (132 ; R1, R2, R3) angeordnet ist. - Verfahren zum Fertigen einer Anordnung (
100 ;150 ;160 ;170 ;175 ;180 ;190 ;200 ;220 ;230 ;300 ) von Halbleiterchips mit integrierter Schaltung, die eine Mehrzahl von Halbleiterchips mit integrierter Schaltung aufweist, wobei die Mehrzahl von Halbleiterchips mit integrierter Schaltung einen ersten Halbleiterchip (104 ;202 ), der eine erste elektrische Kopplungsstelle (110 ;204 ) aufweist, und einen zweiten Halbleiterchip (112 ;206 ) aufweist, der eine zweite elektrische Kopplungsstelle (118 ;208 ) aufweist, wobei der zweite Halbleiterchip (112 ;206 ) auf den ersten Halbleiterchip (104 ;202 ) gestapelt ist, derart, dass die erste elektrische Kopplungsstelle (110 ;204 ) zumindest teilweise freiliegt, wobei die erste elektrische Kopplungsstelle (110 ;204 ) und die zweite elektrische Kopplungsstelle (118 ;208 ) direkt elektrisch verbunden sind, wobei das Verfahren folgende Schritte aufweist: Befestigen der Mehrzahl von Halbleiterchips mit integrierter Schaltung an einem Träger; elektrisches Verbinden einer der elektrischen Kopplungsstellen der Mehrzahl von Halbleiterchips mit integrierter Schaltung mit einer ersten Trägerkopplungsstelle; Befestigen eines weiteren Halbleiterchips mit integrierter Schaltung an der Mehrzahl von Halbleiterchips mit integrierter Schaltung, derart, dass eine Ausnehmung (132 ; R1, R2, R3) gebildet ist, in der eine der elektrischen Kopplungsstellen der Mehrzahl von Halbleiterchips mit integrierter Schaltung angeordnet ist; und elektrisches Verbinden der elektrischen Kopplungsstellen des weiteren Halbleiterchips mit integrierter Schaltung mit einer zweiten Trägerkopplungsstelle. - Verfahren gemäß Anspruch 18, bei der die Mehrzahl von Halbleiterchips mit integrierter Schaltung vor dem Befestigen derselben als ein Stapel gefertigt wird, wobei das Verfahren folgende Schritte aufweist: Befestigen eines ersten Halbleiterchips (
104 ;202 ), der eine erste elektrische Kopplungsstelle (110 ;204 ) aufweist, an einem zweiten Halbleiterchip (112 ;206 ), der eine zweite elektrische Kopplungsstelle (118 ;208 ) aufweist, derart, dass eine der elektrischen Kopplungsstellen zumindest teilweise freiliegt; und elektrisches Verbinden der ersten elektrischen Kopplungsstelle (110 ;204 ) und der zweiten elektrischen Kopplungsstelle (118 ;208 ).
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