DE102007008779A1 - Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben - Google Patents

Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben Download PDF

Info

Publication number
DE102007008779A1
DE102007008779A1 DE102007008779A DE102007008779A DE102007008779A1 DE 102007008779 A1 DE102007008779 A1 DE 102007008779A1 DE 102007008779 A DE102007008779 A DE 102007008779A DE 102007008779 A DE102007008779 A DE 102007008779A DE 102007008779 A1 DE102007008779 A1 DE 102007008779A1
Authority
DE
Germany
Prior art keywords
trench
insulating material
liner
workpiece
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102007008779A
Other languages
English (en)
Inventor
Marcus Culmsee
Roland Hampp
Bee Kim Hong
Chris Stapelmann
Armin Tilke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102007008779A1 publication Critical patent/DE102007008779A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

Es werden Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben offenbart. In einem bevorzugten Ausführungsbeispiel weist eine Halbleiteranordnung ein Werkstück und zumindest einen, in dem Werkstück ausgebildeten Graben auf. Der zumindest eine Graben weist Seitenwände, eine Bodenoberfläche, einen unteren Teilbereich und einen oberen Teilbereich auf. Ein erster Liner ist über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens angeordnet. Ein zweiter Liner ist über dem ersten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordnet. Ein erstes Isoliermaterial ist über dem zweiten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordnet. Ein zweites Isoliermaterial ist über dem ersten Isoliermaterial in dem oberen Teilbereich des zumindest einen Grabens angeordnet. Der erste Liner, der zweite Liner, das erste Isoliermaterial und das zweite Isoliermaterial umfassen ein Isolationsgebiet der Halbleiteranordung.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich im allgemeinen auf die Herstellung von Halbleiteranordnungen und im speziellen auf die Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben.
  • Hintergrund
  • Halbleiteranordnungen werden in einer Vielzahl von elektronischen Anwendungen, wie z.B. Computern, Mobiltelefonen, Kleincomputeranordnungen und vielen anderen Anwendungen, verwendet. Heim-, Industrie- und Fahrzeuggeräte, die in der Vergangenheit nur mechanische Komponenten umfassten, haben nun elektronische Teile, die z.B. Halbleiteranordnungen erfordern.
  • Halbleiteranordnungen werden durch Abscheiden vieler verschiedener Arten von Materialschichten über einem Halbleitersubstrat oder Wafer und Strukturieren der verschiedenen Materialschichten mittels Lithographie hergestellt. Die Materialschichten umfassen üblicherweise dünne Schichten von leitenden, halbleitenden und isolierenden Materialien, die zum Ausbilden integrierter Schaltungen (IC's, Integrated Circuits) strukturiert und geätzt werden. Es kann eine Vielzahl von auf einem einzelnen Die oder Chip ausgebildeten Transistoren, Speicheranordnungen, Schaltern, Leitbahnen, Dioden, Kondensatoren, logischen Schaltungen und anderen elektronischen Komponenten geben.
  • Isolationsgebiete werden zum Bereitstellen einer elektrischen Isolation zwischen in einer integrierten Schaltung ausgebildeten aktiven Gebieten oder elektronischen Komponenten verwendet. Flache Grabenisolation (STI, Shallow Trench Isolati on) und tiefe Graben-(DT, Deep Trench)Isolation sind Beispiele für einige, in Halbleiteranordnungen weit verbreitete, Arten von Isolationsgebieten, obwohl es auch andere Arten von Isolationsgebieten gibt, die ausgebildet werden können.
  • STI-Gebiete werden häufig in Komplementär-Metalloxid-Halbleiter-(CMOS, Complementary Metal Oxide Semiconductor)Anordnungen verwendet, die sowohl p-Kanal- als auch n-Kanal-Anordnungen in komplementären Anordnungen verwenden. Die p-Kanal- und n-Kanal-Anordnungen von CMOS-Anordnungen werden üblicherweise als p-Kanal-Metalloxid-Halbleiter-(PMOS, P Channel Metal Oxide Semiconductor) und n-Kanal Metalloxid-Halbleiter-(NMOS, N Channel Metal Oxide Semiconductor)Transistoren bezeichnet. Ein PMOS-Transistor ist in einer n-Wanne (z.B. einer mit n-Typ Dotierstoffen implantierten Wanne) ausgebildet und ein NMOS-Transistor ist in einer p-Wanne ausgebildet. Ein STI-Gebiet ist zwischen der n-Wanne und p-Wanne des jeweiligen PMOS-Transistors bzw. NMOS-Transistors ausgebildet. Das STI-Gebiet erstreckt sich üblicherweise innerhalb eines Halbleitersubstrats bis z.B. ungefähr zur Tiefe der maximalen n-Wannen- und p-Wannen-Dotierstoffkonzentration, z.B. bis ungefähr 0,2 bis 1,0 μm.
  • Zum Ausbilden von Isolationsgebieten werden üblicherweise Gräben in einem Substrat ausgebildet und die Gräben werden mit Isoliermaterialien gefüllt. Ätzprozesse und chemischmechanische Polier-(CMP, Chemical Mechanical Polishing)Prozesse werden zum Entfernen von überschüssigem Isoliermaterial von der oberen Oberfläche des Substrats verwendet.
    •
  • Ein Problem, das beim Ausbilden von Isolationsgebieten häufig auftritt, ist das Ausbilden von Vertiefungen oder Ausnehmungen (divots) in dem zum Füllen der Gräben verwendeten Isoliermaterial. Der Mangel an Isoliermaterial in den vertieften oder ausgenommenen Gebieten (divoted areas) kann zu einer unzureichenden elektrischen Isolation zwischen aktiven Gebieten und, auf der oberen Oberfläche des Substrats ausgebildeten, unerwünschten Topographien führen.
  • Ein weiteres Problem, das auftreten kann, ist die Schwierigkeit, Gräben mit einem hohen Seitenverhältnis, wobei die Tiefe größer als die Breite ist, zu füllen.
  • Folglich besteht ein Bedarf an verbesserten Verfahren zum Ausbilden von Isolationsgebieten und Strukturen derselben.
  • Zusammenfassung
  • Diese und weitere Probleme werden durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, welche neue Verfahren zum Ausbilden von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben bereitstellt, allgemein gelöst oder umgangen und technische Vorteile werden allgemein erzielt.
  • In Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung weist eine Halbleiteranordnung ein Werkstück und zumindest einen in dem Werkstück ausgebildeten Graben auf. Der zumindest eine Graben weist Seitenwände, eine Bodenoberfläche, einen unteren Teilbereich und einen oberen Teilbereich auf. Ein erster Liner ist über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens angeordnet. Ein zweiter Liner ist über dem ersten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordnet. Ein erstes Isoliermaterial ist über dem zweiten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordnet. Ein zweites Isoliermaterial ist über dem ersten Isoliermaterial in dem oberen Teilbereich des zumindest einen Grabens angeordnet. Der erste Liner, der zweite Liner, das erste Isoliermaterial und das zweite Isoliermaterial umfassen ein Isolationsgebiet der Halbleiteranordnung.
  • Der vorangegangene Absatz hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher breit umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen, werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen werden, dass die offenbarte Idee und spezifischen Ausführungsbeispiele leicht als Grundlage verwendet werden können, um andere Strukturen oder Prozesse, welche die gleichen Zielsetzungen wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen Einrichtungen nicht vom Kern und Umfang der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
    •
  • Kurzbeschreibung der Zeichnungen
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 bis 4 Schnittansichten eines herkömmlichen Verfahrens zum Ausbilden von Isolationsgebieten einer Halbleiteranordnung in verschiedenen Stadien der Herstellung zeigen, wobei Ausnehmungen über einem Nitrid-Liner innerhalb des Grabens des Isolationsgebiets ausgebildet sind;
  • 5 bis 15 Schnittansichten eines Verfahrens zum Ausbilden von Isolationsgebieten einer Halbleiteranordnung zu verschiedenen Stadien der Herstellung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen; und
  • 16 eine Schnittansicht einer Halbleiteranordnung zeigt, welche verschiedene Ausgestaltungen und Arten von Isolations gebieten zeigt, die unter Verwendung von Ausführungsbeispielen der vorliegenden Erfindung ausgebildet werden können.
  • Übereinstimmende Ziffern und Symbole in den verschiedenen Figuren beziehen sich im allgemeinen, soweit nicht anders angegeben, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • Detaillierte Beschreibung beispielhafter Ausführungsbeispiele
  • Die Herstellung und Verwendung der derzeitigen bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breitgefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang, nämlich dem Ausbilden von flachen Grabenisolations-(STI)Gebieten von Halbleiteranordnungen, beschrieben. Die Erfindung kann jedoch ebenso zum Ausbilden anderer Arten von Isolationsgebieten, wie z.B. einer tiefen Graben-(DT)Isolation, angewendet werden.
  • Mit Bezug auf 1 bis 4 wird ein herkömmliches Verfahren zum Ausbilden von Isolationsgebieten einer Halbleiteranordnung 100 in einer Schnittansicht zu verschiedenen Stadien der Herstellung gezeigt. Zunächst auf 1 Bezug nehmend werden Gräben 108 in einem Substrat 102 mit einem darauf ausgebildeten Pad-Oxid 104 und einem Pad-Nitrid 106 ausgebildet. Wie gezeigt wird ein Oxid-Liner 110 über den Seitenwänden des Substrats 102 ausgebildet und ein Nitrid-Liner 112 wird über dem Oxid-Liner 110 und über dem Pad-Oxid 104 und dem Pad-Nitrid 106 ausgebildet. Die Gräben 108 werden dann mit einem Siliziumdioxid umfassenden Isoliermaterial 114 gefüllt.
  • Ein Phosphorsäure-Prozess 116 wird, wie in 2 gezeigt, zum Entfernen des Pad-Nitrids 106 oberhalb des Substrats 102 verwendet. Ein CMP-Prozess kann, wie in 3 gezeigt, verwendet werden, um das Entfernen des Pad-Nitrids und das Entfernen von überschüssigem Isoliermaterial 114 von oberhalb der oberen Oberfläche des Substrats 102 zu erleichtern.
  • Ein Problem beim herkömmlichen Ausbilden eines Isolationsgebiets ist, dass sich, wie in 3 gezeigt, Ausnehmungen 120 während des Entfernens des Pad-Nitrids 106 und während des Entfernens des überschüssigen Isoliermaterials 114 von oberhalb der oberen Oberfläche des Substrats 102 ausbilden. Das Ausbilden der Ausnehmung 120 ist problematisch, da es zu einer schlechten elektrischen Isolation von aktiven Gebieten innerhalb des Substrats 102 führt. Das Ausbilden der Ausnehmung 120 führt ebenso zu unebenen und nicht-planaren Topographien in der oberen Oberfläche des Substrats 102. Die Ausnehmungen 120 erhöhen die Beanspruchung des Substrats 102, können Kurzschlüsse verursachen und können eine Verschlechterung der Anordnung an den Ecken nahe der Ausnehmungen 120 verursachen. Folglich sind zusätzliche Bearbeitungsschritte erforderlich, um den Nitrid-Liner 112, wie in 4 gezeigt, über den Ausnehmungen 120 wieder aufzufüllen.
  • Beispielsweise kann zum Füllen der Ausnehmungen 120 ein zusätzlicher Nitrid-Liner 122 abgeschieden oder wieder aufgefüllt werden und dann wird ein weiterer Polier- und/oder Entfernungsprozess zum Entfernen des Nitrid-Liners 122 und in einigen Anwendungen ebenso des Pad-Oxids 104 oberhalb der oberen Oberfläche des Substrats 102 verwendet. Probleme, die bei diesem Ansatz zum Reparieren der Ausnehmung 120 auftreten können, weisen eine schlechte Adhäsion des wieder aufgefüll ten Nitrid-Liners 122 auf: der wieder aufgefüllte Nitrid-Liner 122 kann sich lösen und abbrechen, was ähnlich schädliche Effekte wie die oben beschriebenen Ausnehmungen 120 hat.
  • Ein weiteres Problem, das beim Ausbilden von Isolationsgebieten auftreten kann, ist, dass das Füllen der Gräben mit Isoliermaterial vor allem bei Gräben mit hohem Seitenverhältnis, z.B. mit einem Seitenverhältnis von ungefähr 5:1 oder größer (wobei die Gräben eine Tiefe aufweisen, die ungefähr 5 mal größer als die Breite ist), schwierig sein kann. Wenn das Seitenverhältnis zu hoch ist, dann können sich Hohlräume (voids) in den Isolationsgebieten ausbilden, was zu einer unzureichenden Isolation zwischen z.B. aktiven Gebieten führen kann.
  • Ausführungsbeispiele der vorliegenden Erfindung erzielen technische Vorteile durch das Bereitstellen neuer Strukturen von und Verfahren zum Ausbilden von Isolationsstrukturen. 5 bis 15 zeigen Schnittansichten eines Verfahrens zum Ausbilden von Isolationsgebieten einer Halbleiteranordnung 250 zu verschiedenen Stadien der Herstellung. Als nächstes auf 5 Bezug nehmend, wird zuerst ein Werkstück 202 bereitgestellt. Das Werkstück 202 kann ein, z.B. durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfassendes, Halbleitersubstrat aufweisen. Das Werkstück 202 kann ebenso andere, nicht gezeigte, aktive Komponenten oder Schaltungen aufweisen. Das Werkstück 202 kann z.B. Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 202 kann nicht gezeigte, andere leitende Schichten oder andere Halbleiterelemente, z.B. Transistoren, Dioden, Kondensatoren usw. aufweisen. Verbundhalbleiter, wie z.B. GaAs, InP, Si/Ge oder SiC, können anstelle von Silizium verwendet werden. Das Werkstück 202 kann ebenso z.B. Bulk Si, SiGe, Ge, SiC oder ein Silizium-über-Isolator-(SOI, Silicon on Insulator)Substrat umfassen.
  • Ein Pad-Oxid 204 ist über dem Werkstück 202 ausgebildet. Das Pad-Oxid 204 kann z.B. ungefähr 4 bis 10 nm Siliziumdioxid (SiO2) umfassen, obwohl das Pad-Oxid 204 alternativ andere Materialien und Abmessungen umfassen kann. Das Pad-Oxid 204 wird hierin z.B. auch als Pad-Oxidschicht bezeichnet.
  • Ein Pad-Nitrid 206 ist über dem Pad-Oxid 204 ausgebildet. Das Pad-Nitrid 206 kann z.B. ungefähr 100 nm Siliziumnitrid (SixNy) umfassen, obwohl das Pad-Nitrid 206 alternativ andere Materialien und Abmessungen umfassen kann. Das Pad-Nitrid 206 wird hierin z.B. auch als eine Pad-Nitridschicht bezeichnet. Das Pad-Nitrid 206 und das Pad-Oxid 204 werden hierein gemeinsam auch z.B. als eine Opfermaterial-Schicht 206/204 bezeichnet.
  • Gräben 208 für die Isolationsgebiete werden, wie in 6 gezeigt, in dem Pad-Nitrid 206, dem Pad-Oxid 204 und dem Werkstück 202 ausgebildet. Die Gräben 208 können mittels Lithographie, z.B. durch Abscheiden einer (nicht gezeigten) Schicht von lichtempfindlichem Material über dem Pad-Nitrid 206, Strukturieren der Schicht von lichtempfindlichem Material mittels einer Lithographie-Maske und Verwenden der Schicht von lichtempfindlichem Material als eine Maske während Teilbereiche des Pad-Nitrids 206, des Pad-Oxids 204 und des Werkstücks 202 weggeätzt werden, ausgebildet werden. Der Ätz-Prozess zum Ausbilden der Gräben 208 kann z.B. einen Trockenätz- oder einen reaktiven Ionenätz-(RIE, Reactive Ion Etch)Prozess umfassen.
  • Die Gräben 208 können eine Breite von z.B. ungefähr 20 nm bis zu mehreren μm umfassen, obwohl die Breite des Grabens andere Abmessungen umfassen kann. Die Gräben 208 können sich, wie dargestellt, in ihrer Größe über ein Werkstück 202 unterscheiden. Einige Gräben 208 können, wie bei d1 gezeigt, eine Breite umfassen, die z.B. ungefähr 50% größer als eine minimale Strukturgröße (z.B. 1,5* die minimale Strukturgröße) der Halbleiteranordnung 200 sein kann. Die Breite d1 kann z.B. ungefähr 50 nm für einen 32 nm Grundregel-(ground rule) oder ungefähr 100 nm für einen 65 nm Grundregel-Entwurf umfassen. Andere Gräben 208 auf demselben Werkstück 202 können eine Breite umfassen, die, wie bei d2 gezeigt, größer als 50% größer als die minimale Strukturgröße ist. Die Gräben 208 können in einigen Anwendungen von der oberen Oberfläche des Werkstücks 202 eine Tiefe d3 von ungefähr 350 nm umfassen, obwohl die Tiefe d3 ebenso z.B. ungefähr 0,2 bis 10 μm oder größer umfassen kann. Das Seitenverhältnis der Gräben 208 kann je nach Anwendung z.B ungefähr 1:1 oder weniger, wie rechts in 6 gezeigt, ungefähr 5:1 oder weniger, wie links in 6 gezeigt, oder ungefähr 5:1 oder größer sein.
  • Als nächstes wird, wie in 7 gezeigt, ein Abscheideprozess 252 zum Abscheiden eines ersten Liners 254 auf der oberen Oberfläche des Pad-Nitrids 206 und auf den Seitenwänden und der Bodenoberfläche der innerhalb des Pad-Nitrids 206, des Pad-Oxids 204 und des Werkstücks 202 ausgebildeten Gräben 208 verwendet. Ein zweiter Liner 256 wird, wie in 8 gezeigt, über dem ersten Liner 254 ausgebildet. Ein optionaler dritter Liner 253 kann, wie gezeigt, auf den Seitenwänden und der Bodenoberfläche der Gräben 208 vor dem Abscheiden des ersten Liners 254 ausgebildet werden.
  • Der Begriff „dritte", der hierin mit Bezug auf den dritten Liner 253 verwendet wird, bezeichnet nicht die Reihenfolge des Ausbildens der Liner, weil der dritte Liner 253, sofern in der Halbleiteranordnung 250 enthalten, genau genommen der erste, im Ablauf des Herstellungsverfahrens ausgebildete, Liner ist. Der Begriff „dritte" wird hierin für den dritten Liner 253 verwendet, um mit den für die Liner 253, 254 und 256 in anderen Abschnitten der vorliegenden Patentanmeldung verwendeten Begriffen einheitlich zu sein.
  • Wenn der optionale dritte Liner 253 enthalten ist, wird der dritte Liner 253 nach dem Ausbilden der Gräben 208 ausgebildet. Der dritte Liner 253 umfasst vorzugsweise einen durch einen thermischen Oxidationsprozess unter Anwesenheit von O2 ausgebildeten Oxid-Liner, obwohl zum Ausbilden des dritten Liners 253 alternativ andere Verfahren zur Oxidation verwendet werden können. Der dritte Liner 253 kann eine Dicke von z.B. ungefähr 5 nm oder weniger umfassen, obwohl der dritte Liner 253 alternativ andere Abmessungen umfassen kann.
  • Der dritte Liner 253 umfasst vorzugsweise Siliziumdioxid (SiO2), obwohl andere Oxide und Isoliermaterialien alternativ ebenso verwendet werden können. Vorzugsweise wird der dritte Liner 253, wie gezeigt, nur auf den Seitenwänden und der Bodenoberfläche des in dem Werkstück 202 ausgebildeten Teilbereichs der Gräben 208 ausgebildet. Der dritte Liner 253 wird vorzugsweise z.B. nicht auf dem Pad-Oxid 204 oder dem Pad-Nitrid 206 ausgebildet. Der optionale dritte Liner 253 wird vorzugsweise durch einen Oxidationsprozess ausgebildet. In einigen bevorzugten Ausführungsbeispielen wird z.B. ein Abscheideprozess zum Ausbilden des optionalen dritten Liners 253 vorzugsweise nicht verwendet. Der dritte Liner 253 umfasst vorzugsweise ein Oxid-Material und kann in einigen Ausführungsbeispielen das gleiche Material wie das Pad-Oxid 204 umfassen.
  • Der erste Liner 254 umfasst vorzugsweise eine Schicht von Siliziumdioxid mit einer Dicke von ungefähr 10 nm oder weniger, obwohl der erste Liner 254 alternativ ebenso andere Isoliermaterialien und Abmessungen umfassen kann. Der erste Liner 254 umfasst in einigen Ausführungsbeispielen vorzugsweise z.B. Tetraethylorthosilikat (TEOS). Der erste Liner 254 umfasst vorzugsweise ein Oxid-Material und kann in einigen Ausführungsbeispielen das gleiche Material wie das Pad-Oxid 204 umfassen und kann ebenso das gleiche Material wie z.B. der dritte Liner 253 umfassen. Der erste Liner 254 umfasst in einigen Ausführungsbeispielen vorzugsweise ein vom Pad-Nitrid 206 verschiedenes Material. Der erste Liner 254 ist vorzugsweise im wesentlichen konform und bedeckt die oberen Oberflächen des Pad-Nitrids 206 und die Seitenwände der im Pad- Nitrid 206, im Pad-Oxid 204 und dem Werkstück 202 ausgebildeten Gräben 208 (oder, wenn vorhanden, den dritten Liner 253) vollständig und gleichmäßig.
  • Der zum Abscheiden des ersten Liners 254 verwendete Abscheideprozess 252 umfasst vorzugsweise z.B. einen Prozess zum Unter-Atmosphärischen chemischen Dampfphasenabscheiden (SACVD, Sub-Atmospheric Chemical Vapor Deposition) oder ein Füllverfahren für ein hohes Seitenverhältnis (high aspect ratio fill process), obwohl andere Abscheideverfahren 252 ebenso verwendet werden können. Der erste Liner 254 wird in einigen Ausführungsbeispielen vorzugsweise nicht mittels z.B. eines Oxidationsprozesses ausgebildet, so dass der erste Liner 254 über dem Pad-Nitrid 206 und dem Pad-Oxid 204 oben auf dem Werkstück 202 ausgebildet wird.
  • Nachdem der erste Liner 254 abgeschieden ist, umfasst die verbleibende minimale Breite d4 und d5 (siehe 7) des Grabens 208 in einigen Ausführungsbeispielen vorzugsweise ungefähr 25 nm, um sicherzustellen, dass innerhalb der Gräben 208 ausreichend Platz zum Abscheiden eines isolierendes Füllmaterials ist (wie z.B. ein in 12 gezeigtes erstes Isoliermaterial 258 und ein zweites Isoliermaterial 262, welche nachfolgend hierin beschrieben werden) abzuscheiden. Die Breite d4 und d5 des Grabens 208 umfasst vorzugsweise z.B. ungefähr 25 nm oder größer, nachdem der zweite Liner 256 abgeschieden ist.
  • Der zweite Liner 256 wird dann über dem ersten Liner 254, wie in 8 gezeigt, ausgebildet. Der zweite Liner 256 umfasst vorzugsweise eine Schicht von Siliziumnitrid (SixNy) mit einer Dicke von ungefähr 4 nm oder weniger, obwohl der zweite Liner 256 alternativ ebenso andere Isoliermaterialien und Abmessungen umfassen kann. Der zweite Liner 256 umfasst in einigen Ausführungsbeispielen vorzugsweise ein Nitrid-Material und kann das gleiche Material wie das Pad-Nitrid 206 umfassen. Der zweite Liner 256 wird vorzugsweise mittels chemi scher-Niederdruckgasphasenabscheidung (LPCVD, Low Pressure Chemical Vapor Deposition) ausgebildet, obwohl andere Abscheideprozesse ebenso verwendet werden können. Der zweite Liner 256 ist, wie in 8 gezeigt, vorzugsweise im wesentlichen konform und bedeckt den erste Liner 254 vollständig und gleichmäßig.
  • Nachdem der zweite Liner 256 abgeschieden ist, umfasst die verbleibende minimale Breite d6 und d7 des Grabens 208 vorzugsweise ungefähr 17 nm, um sicherzustellen, dass innerhalb der Gräben 208 ausreichend Platz zum Abscheiden eines isolierendes Füllmaterial ist (wie z.B. das in 12 gezeigte, erste Isoliermaterial 258 und das zweite Isoliermaterial 262). Die Breite d6 und d7 des Grabens 208 umfasst nach dem Abscheiden des zweiten Liners 256 vorzugsweise z.B. 17 nm oder größer.
  • Als nächstes wird ein erstes Isoliermaterial 258 über den Gräben 208, z.B. über dem zweiten Liner 256, abgeschieden oder ausgebildet, um die Gräben 208 bis zu einer Höhe unterhalb der oberen Oberfläche des Werkstücks 202 zu füllen. Dies kann in einem Ausführungsbeispiel, wie in 11 gezeigt, durch Abscheiden des ersten Isoliermaterials 258 zum teilweisen Füllen des Grabens 208 erreicht werden, z.B. mittels eines Aufschleuder-Prozesses (spin-on process) oder anderen Abscheideprozesses, die zu einem teilweisen Füllen der Gräben 208 führen.
  • In einem weiteren Ausführungsbeispiel wird das erste Isoliermaterial 258, wie in 9 gezeigt, durch Abscheiden des ersten Isoliermaterials 258 bis zu einer Höhe über der oberen Oberfläche des Werkstücks 202 ausgebildet. Das erste Isoliermaterial 258 wird in einigen Ausführungsbeispielen, wie gezeigt, vorzugsweise z.B. bis zu einer Höhe über der oberen Oberfläche des Pad-Nitrids 206 abgeschieden.
  • Das erste Isoliermaterial 258 umfasst vorzugsweise z.B. ein Aufschleuderglas (SOG, Spin-On-Glas) oder FlowFill von Trikon, obwohl das erste Isoliermaterial 258 alternativ andere Isoliermaterialien umfassen kann. Das erste Isoliermaterial 258 umfasst vorzugsweise ein Oxidmaterial wie z.B. Siliziumdioxid, obwohl alternativ andere Isoliermaterialien für das erste Isoliermaterial 258 verwendet werden können. In einigen Ausführungsbeispielen umfasst das erste Isoliermaterial 258 vorzugsweise ein Material, das z.B. selektiv zu Siliziumnitrid geätzt werden kann. In einigen Ausführungsbeispielen umfasst das erste Isoliermaterial 258 z.B. eine Flüssigkeit während des Abscheidens und das erste Isoliermaterial 258 kann z.B. für einen Zeitraum trocknen gelassen oder zum Erleichtern des Trocknens geheizt werden.
  • Ein oberster Teilbereich des ersten Isoliermaterials 258 wird dann, wie in 10 gezeigt, entfernt, wobei das erste Isoliermaterial 258 unter die obere Oberfläche des Werkstücks 202 bis zu einer Tiefe oder einem Betrag d8 vertieft wird und das erste Isoliermaterial 258 innerhalb des unteren Teilbereichs der Gräben 208 verbleibt. Die Tiefe de unterhalb der oberen Oberfläche des Werkstücks 202 kann in einigen Ausführungsbeispielen z.B. ungefähr ½ oder weniger der Gesamttiefe (d8 + d9) des ersten Isoliermaterials 258 innerhalb der Gräben 208 umfassen und die Tiefe d8 umfasst vorzugsweise ¼ oder weniger der Gesamttiefe (d8 + d9), um die sich das erste Isoliermaterial 258 in die Gräben 208 im Werkstück 202 erstreckt. Die Tiefe de des oberen Teilbereichs des Grabens kann z.B. ungefähr 10 nm oder größer umfassen.
  • Der Ätzprozess 260 zum Entfernen des obersten Teilbereichs des ersten Isoliermaterials 258 kann z.B. einen RIE-Ätzprozess umfassen, obwohl alternativ ebenso andere Ätzprozesse verwendet werden können. Der Ätzprozess 260 kann z.B. ein RIE-Rückätzen unter Verwendung von C4F8:CO 1:10 umfassen, welches eine Selektivität zu Nitrid-Materialien von ungefähr 10:1 hat. Das erste Isoliermaterial 258 wird, wie bei d9 ge zeigt, innerhalb des unteren Teilbereichs der Gräben 208 verbleibend zurückgelassen.
  • Nachdem der oberste Teilbereich des ersten Isoliermaterials 258 entfernt ist, werden freiliegende Teilbereiche des zweiten Liners 256 von dem oberen Teilbereich der Gräben 208, wie in 11 gezeigt, abgelöst oder entfernt, wodurch der zweite Liner 256 über dem ersten Liner 254 angeordnet in dem unteren Teilbereich der Gräben 208 zurückbleibt.
  • Ein zweites Isoliermaterial 262 wird, wie in 12 gezeigt, über dem ersten Isoliermaterial 258 innerhalb des oberen Teilbereichs der Gräben 208 über dem ersten Liner 254 abgeschieden. Das zweite Isoliermaterial 262 umfasst vorzugsweise ein durch z.B. SACVD, einen Füllprozess mit hohem Seitenverhältnis oder einen HDP-Oxid-Abscheideprozess (HDP, High Density Plasma) abgeschiedenes Oxid wie z.B. Siliziumdioxid, TEOS oder ein HDP-Oxid, obwohl andere Isoliermaterialien und Abscheideverfahren ebenso verwendet werden können. Das zweite Isoliermaterial 262 umfasst in einigen Ausführungsbeispielen vorzugsweise ein vom ersten Isoliermaterial 258 verschiedenes Material, oder das zweite Isoliermaterial 262 wird in anderen Ausführungsbeispielen vorzugsweise mittels eines anderen als zum Ausbilden des ersten Isoliermaterials 258 verwendeten Abscheideverfahrens abgeschieden.
  • Beispielsweise kann in einigen Ausführungsbeispielen das zweite Isoliermaterial 262 ein Material mit einer besseren Beschaffenheit (texture) und welches ein Isoliermaterial mit besserer Qualität als das erste Isoliermaterial 258 ist, umfassen, so dass das zweite Isoliermaterial 262 eine gleichmäßigere und langsame Ätzrate aufweist, was vorteilhafterweise zu einer glatteren Topographie in der oberen Oberfläche des Werkstücks 202 nach dem Ausbilden der Isolationsgebiete führt. In einigen Ausführungsbeispielen kann das erste Isoliermaterial 258 beispielsweise eine bessere Füllqualität, jedoch eine verringerte Qualität der Beschaffenheit haben, was zu einer ungleichmäßigen und schnelleren Ätzrate führt, so dass die obere Oberfläche des ersten Isoliermaterials 258 nach dem Ätzverfahren zum Entfernen des obersten Teilbereichs des ersten Isoliermaterials 258 eher uneben und rau sein kann. Jedoch wird das zweite Isoliermaterial 262 über dem ersten Isoliermaterial 258 ausgebildet, so dass eine Topographie oder Unebenheit in der oberen Oberfläche des ersten Isoliermaterials 258 kein Problem darstellt.
  • Folglich hat in einigen Ausführungsbeispielen der vorliegenden Erfindung z.B. das erste Isoliermaterial 258 bessere Fülleigenschaften als das zweite Isoliermaterial 262 und das zweite Isoliermaterial 262 umfasst ein Isoliermaterial von besserer Qualität und Beschaffenheit mit einer gleichmäßigen und langsameren Ätzrate als das erste Isoliermaterial 258.
  • Vorteilhafterweise wird aufgrund der Anwesenheit des ersten Isoliermaterials 258 innerhalb des unteren Teilbereichs der Gräben 208 z.B. das verbleibende Seitenverhältnis für den Füllprozess des zweiten Isoliermaterials 262 reduziert, in einigen Ausführungsbeispielen auf weniger als z.B. ungefähr 3.1.
  • Als nächstes werden überschüssige Teilbereiche des zweiten Isoliermaterials 262, wie in 13 gezeigt, von oberhalb des Pad-Nitrids 206 entfernt. Die überschüssigen Teilbereiche des zweiten Isoliermaterials 262 können z.B. durch eine Kombination eines CMP-Prozesses und eines Ätzprozesses entfernt werden. Der CMP-Prozess umfasst vorzugsweise z.B. ein CMP mit fixiertem Poliermittel (fixed abrasive CMP) und kann einen Slurry-losen CMP-Prozess umfassen, weil die Topologie der oberen Oberfläche der Halbleiteranordnung 250 vor dem CMP-Prozess relativ glatt ist und demnach z.B. ein Vor-Planarisierungs-CMP-Prozess nicht erforderlich ist. Nach dem CMP-Prozess kann das zweite Isoliermaterial 262 im wesentlichen koplanar mit der oberen Oberfläche des Pad-Nitrids sein. Dann kann ein Ätzprozess zum Vertiefen des zweiten Isoliermateri als 262 bis etwas unter die obere Oberfläche des Pad-Nitrids, wie in 13 gezeigt, verwendet werden. Der Ätzprozess kann z.B. einen zu einem Nitrid-Material selektiven Nassätz-Prozess umfassen.
  • Das Pad-Nitrid 206 wird dann, wie in 14 gezeigt, z.B. mittels eines zu einem Oxid-Material selektiven Ätzprozesses entfernt. Ein oder mehrere Entfernungs-Prozesse können zum Entfernen des Pad-Nitrids 206 von der oberen Oberfläche des Werkstücks 202 und zum Entfernen zumindest eines Teilbereichs des überschüssigen zweiten Isoliermaterials 262 von oberhalb zumindest eines Teilbereichs der oberen Oberfläche des Werkstücks 202 verwendet werden, wodurch die in 15 gezeigte Struktur zurückbleibt. Beispielsweise kann ein erster Phosphorsäure umfassender Ätzprozess zum Entfernen des Pad-Nitrid 206 verwendet werden. Optional kann ein zweiter Fluorwasserstoffsäure umfassender Ätzprozess dann zum Entfernen zumindest eines Teilbereichs des überschüssigen zweiten Isoliermaterials 262 von über zumindest einem Teilbereich der oberen Oberfläche des Werkstücks 202 verwendet werden. Alternativ kann das überschüssige zweite Isoliermaterial 262 z.B. während des ersten Phosphorsäure umfassenden Ätzprozesses entfernt werden. Verschiedene Chemikalien können beispielsweise ebenso zum Entfernen des Oxid-Materials und Nitrid-Materials verwendet werden. Ein chemisch-mechanischer Polier-(CMP)Prozess kann beispielsweise ebenso zum Entfernen des überschüssigen zweiten Isoliermaterials 262 und/oder des Pad-Nitrids 206 verwendet werden.
  • In den Ätzprozessen zum Entfernen des Pad-Nitrids 206 und überschüssigen zweiten Isoliermaterials 262 oder in einem separaten Ätzprozess kann auch das Pad-Oxid 204 entfernt werden, obwohl das Pad-Oxid 204 alternativ in der Struktur verbleibend zurückgelassen werden kann (nicht gezeigt). Wenn das Pad-Oxid 204 in der Struktur verbleibend zurückgelassen wird, dann sind das zweite Isoliermaterial 262 und der erste Liner 254 vorzugsweise zumindest koplanar mit der oberen Oberfläche des Werkstücks 202; z.B. können sich das zweite Isoliermaterial 262 und der erste Liner 254 bis wenig über die obere Oberfläche des Werkstücks 202 um ungefähr die Dicke des Pad-Oxids 204 erstrecken.
  • Ein kleiner Betrag des ersten Liners 254 und des zweiten Isoliermaterials 262 kann entfernt werden, wenn das Pad-Oxid 204 entfernt wird, weil das Pad-Oxid 204, der erste Liner 254 und das zweite Isoliermaterial 262 vorzugsweise Oxid-Materialien umfassen und demnach angeätzt werden, wenn sie den gleichen Chemikalien ausgesetzt sind. Allerdings erstrecken sich, wie in 14 gezeigt, der erste Liner 254 und das zweite Isoliermaterial 262 oberhalb des Werkstück 202 um einen größeren Betrag als die Dicke des Pad-Oxids 204, so dass nach dem Entfernen des Pad-Oxids 204 der erste Liner 254 und das zweite Isoliermaterial 262, wie in 15 gezeigt, eine Höhe aufweisen, die größer als die Höhe der oberen Oberfläche des Werkstücks 202 ist.
  • In einigen Ausführungsbeispielen sind vorzugsweise die Prozesse zum Entfernen von überschüssigem Material zum Entfernen des Pad-Nitrids 206, zumindest eines Teilbereichs des zweiten Isoliermaterials 262 über dem Graben 208 und optional des Pad-Oxids 204 derart gestaltet, dass sie, wie in 15 gezeigt, zu einer positiven Stufenhöhe d10 über dem Werkstück 202 führen, wobei die obere Oberfläche des zweiten Isoliermaterials 262 um einen Betrag d10 höher als die obere Oberfläche des Werkstücks 202 ist. Der Betrag der positiven Stufenhöhe d10 umfasst vorzugsweise ungefähr 30 nm und umfasst z.B. vorzugsweise ungefähr 0 bis 40 nm oberhalb der oberen Oberfläche des Werkstücks 202 oberhalb des Gebiets des Grabens 208, obwohl die positive Stufenhöhe d10 alternativ andere Abmessungen umfassen kann.
  • Die Abmessung d10 kann infolge von Variationen in den, zum Entfernen von z.B. den überschüssigen Isoliermaterialien 262 und dem ersten Liner 254 von der oberen Oberfläche des Werk stücks 202 verwendeten, Ätzprozessen, welche z.B. Trocken- oder Nassätzprozesse umfassen können, über der Oberfläche des Werkstücks 202 um ungefähr 0 bis 40 nm oder mehr variieren. In anderen Ausführungsbeispielen kann die Abmessung d10 ungefähr die gleiche für Isolationsstrukturen 270 über der Oberfläche eines Werkstücks 202 sein und kann z.B. ungefähr 0 bis 40 nm umfassen. Vorzugsweise wird jedoch in Übereinstimmung mit bevorzugten Ausführungsbeispielen der vorliegenden Erfindung in einigen Anwendungsfällen eine negative Stufenhöhe nicht hergestellt, z.B. sind die oberen Oberflächen des zweiten Isoliermaterials 262 und des ersten Liners 254 nicht niedriger als die obere Oberfläche des Werkstücks 202, was zu einer unzureichenden Isolation der Isolationsstrukturen 270 führen würde. Das Ziel einer positiven Stufenhöhe d10 ist in einigen Ausführungsbeispielen wünschenswert um sicherzustellen, dass z.B. eine negative Stufenhöhe nicht hergestellt wird.
  • Die sich oberhalb der oberen Oberfläche des Werkstücks 202 erstreckenden Seitenwände des Teilbereichs des zweiten Isoliermaterials 262 und des ersten Liners 254 können infolge der vorangegangenen, hierin beschriebenen, Vertiefungs- und Ätzschritte z.B. in Richtung des zweiten Isoliermaterials 262 nach innen angeschrägt sein (nicht dargestellt).
  • Die Isolationsstrukturen 270 weisen den ersten Liner 254, den zweiten Liner 256, das erste Isoliermaterial 258, das zweite Isoliermaterial 262 und, sofern vorhanden, den optionalen dritten Liner 253 auf. Vor oder nach dem Ausbilden der neuen, hierin beschriebenen Isolationsstrukturen 270 können zwei oder mehr aktive Gebiete 292 in dem Werkstück 202 ausgebildet werden und ein Graben 208 kann, wie in 15 gezeigt, z.B. zwischen zwei der aktiven Gebiete 292 ausgebildet werden. Die Isolationsstrukturen 270 stellen eine elektrische Isolation zwischen den aktiven Gebieten 292 bereit. Die aktiven Gebiete 292 können z.B. nicht gezeigte Transistoren, Komplementär-Metalloxid-Halbleiter-(CMOS)Anordnungen, Speicheranordnun gen, Logikanordnungen, Leistungsanordnungen, Schaltungskomponenten, Gruppen von Schaltungskomponenten oder Kombinationen daraus aufweisen. Alternativ können die aktiven Gebiete 292 z.B. andere Bauelemente umfassen. Schichten von leitendem Material und Schichten von Isoliermaterial (nicht gezeigt) werden dann über der Halbleiteranordnung 250 ausgebildet und der Herstellungsprozess wird zum Fertigstellen der Herstellung der Halbleiteranordnung 250 fortgeführt.
  • Die Isolationsstrukturen 270 können z.B. STI-Gebiete, DT-Isolationsgebiete, Kombinationen von STI- und DT-Isolationsgebieten oder andere Arten von Isolationsstrukturen umfassen. 16 zeigt z.B. mehrere beispielhafte Arten von Isolationsgebieten und Formen von Isolationsgebieten, in die Ausführungsbeispiele der vorliegenden Erfindung implementiert sein können. In 16 wurden ähnliche Ziffern für die verschiedenen, in den 5 bis 15 beschriebenen, Elemente verwendet. Um eine Wiederholung zu vermeiden, wird jedes in 16 gezeigte Bezugszeichen hierin nicht noch einmal im Detail erläutert. Vielmehr werden vorzugsweise gleiche Materialien x02, x54, x56, usw. für die verschiedenen, dargestellten, für die 5 bis 15 beschriebenen Materialschichten verwendet, wobei x = 2 für 5 bis 15 und x = 3 für 16 ist.
  • In 16 ist ein, in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ausgebildeter, Teilbereich eines STI-Gebiets 370 gezeigt. Ein tiefes Graben-Isolations-Gebiet 390 ist ebenso gezeigt, das eine größere Tiefe innerhalb des Werkstücks 302 aufweist als das STI-Gebiet 370. Eine (nicht gezeigte) Kombination von einem STI-Gebiet 370 und einem DT-Isolationsgebiet 390 kann ebenso mittels der Ausführungsbeispiele der vorliegenden Erfindung ausgebildet werden, z.B. durch Ausbilden eines Grabens 208, der in dem oberen Teilbereich breiter als in dem unteren Teilbereich ist, und durch Füllen des Grabens mit den Linern 253, 254 und 256 und den Isoliermaterialien 258 und 262, wie mit Bezug auf die 5 bis 15 beschrieben.
  • Ein retrogrades Isolationsgebiet 380 ist ebenso gezeigt, wobei der Graben für das Isolationsgebiet 380 an dem unteren Teilbereich des Grabens eine größere Breite umfasst als an dem oberen Teilbereich des Grabens. Ausführungsbeispiele der vorliegenden Erfindung sind vorteilhaft beim Füllen retrograder Isolationsgebiete 380, weil der zum Abscheiden des ersten Isoliermaterials 358 verwendete Abscheideprozess zum Füllen des unteren Teils des Grabens optimiert werden kann (z.B. indem er ein flüssiges oder ein Aufschleuder-Material umfasst), und dann während des Abscheidens des zweiten Isoliermaterials 362 in dem oberen Teilbereich des Grabens z.B. eine verschiedene Art von Abscheideprozess oder Material verwendet werden kann. Die breiteren, unteren Teilbereiche des Grabens können z.B., wie gezeigt, eine gekrümmte Form umfassen oder können eine, nicht gezeigte, trapezförmige Form umfassen. Die Gräben für die Isolationsgebiete von Ausführungsbeispielen der vorliegenden Erfindung können z.B. im wesentlichen senkrechte Seitenwände, in Richtung des unteren Teilbereichs des Grabens nach innen angeschrägte Seitenwände, in Richtung des unteren Teilbereichs des Grabens nach außen angeschrägte Seitenwände, in zumindest dem unteren Teilbereich des Grabens gekrümmte Seitenwände, eine retrograde Form mit einer im unteren Teilbereich größeren Breite als im oberen Teilbereich oder andere Formen umfassen.
  • Vorteile von Ausführungsbeispielen der Erfindung weisen das Bereitstellen neuer Verfahren zum Ausbilden von Isolationsgebieten 270, 370, 380 und 390 und Strukturen derselben auf, wobei Ausnehmungen in der Nähe zur oberen Oberfläche der Werkstücke 202 und 302 nicht ausgebildet werden. Weil der ein Nitrid-Material umfassende, zweite Liner 256 und 356 bis unter die obere Oberfläche des Werkstücks 202 und 302 um einen Betrag de vertieft wird, ist der ein Nitrid-Material umfassende zweite Liner 256 und 356 nicht an der oberen Oberfläche des Werkstücks 202 und 302 vorhanden und ist folglich nicht den, zum Entfernen des Pad-Nitrids 206 und anderem überschüssigen Materials von der oberen Oberfläche des Werkstücks 202 und 302 verwendeten, CMP- und Ätzprozessen augesetzt, wodurch das mögliche Ausbilden von zur oberen Oberfläche des Werkstücks 202 und 302 nahe liegenden Ausnehmungen vermieden wird. Alle Ausnehmungen, die sich während des Entfernens des zweiten Liners 256 von dem oberen Teilbereich des Grabens ausbilden können, werden von dem zweiten Isoliermaterial 262 bedeckt und eingekapselt. Folglich werden Isolationsstrukturen 270, 370, 380 und 390 mit verbesserter Isolation und verbesserter Zuverlässigkeit ausgebildet. Die Isolationsstrukturen 270, 370, 380 und 390 haben aufgrund der Abwesenheit von zur oberen Oberfläche des Werkstücks 202 nahe liegenden Ausnehmungen in dem Isoliermaterial 234 und 262 eine verringerte Wahrscheinlichkeit Kurzschlüsse auszubilden, wenn nachfolgend leitende Materialen abgeschieden werden.
  • Darüber hinaus werden die Isolationsgebiete 270, 370, 380 und 390 mit einer glatten Topographie oder einer positiven Stufenhöhe oder Kombinationen daraus über der Oberfläche des Halbleiterwerkstücks 202 in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung ausgebildet.
  • Zusätzlich sind bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung keine Prozesse zum Wiederauffüllen des Nitrid-Liners (wie der in der herkömmlichen 4 gezeigte) notwendig, was vorteilhafterweise die zur Herstellung der Halbleiteranordnung 250 erforderliche Anzahl der Herstellungsprozess-Schritte reduziert und somit die Kosten reduziert. Weil ein Prozess zum Wiederauffüllen des Nitrid-Liners nicht erforderlich ist, werden die mit dem Prozess zum Wiederauffüllen des Nitrid-Liners verbundenen Probleme vermieden, wie z.B. die Möglichkeit von schlechter Adhäsion des wiederaufgefüllten Liners und nachfolgendem Ausbeute-Verlust und ebenso wird die Möglichkeit der Verunreinigung der Isolationsgebiete 270, 370, 380 und 390 reduziert.
  • Vorteilhafterweise können retrograde Grabenformen und Gräben mit hohen Seitenverhältnissen, z.B. 5:1 oder größer, mit Isoliermaterialien (z.B. Linern 253, 254 und 256 und Isoliermaterialien 258 und 262) mittels z.B. den hierin beschriebenen, bevorzugten Verfahren zum Ausbilden von Isolationsgebieten 270, 370, 380 und 390 aufgrund der hervorragenden Füllqualität des ersten Isoliermaterials 258 gefüllt werden.
  • Das erste Isoliermaterial 258 in dem unteren Teilbereich des Grabens kann ein Material mit hervorragenden Fülleigenschaften umfassen und das zweite Isoliermaterial 262 benachbart zu der oberen Oberfläche des Isolationsgebiets kann ein Oxid von hervorragender Qualität umfassen, so dass die Ätzprozesse zum Entfernen überschüssiger Teilbereiche des zweiten Isoliermaterials 262 von der oberen Oberfläche des Werkstücks 202 verbessert werden und zu einer glatteren Topographie führen. Weil sich das erste Isoliermaterial 258 in dem unteren Teilbereich des Grabens befindet, wird das Füllen des oberen Teilbereichs des Grabens mit dem zweiten Isoliermaterial 262 vereinfacht und erleichtert.
  • Obwohl Ausführungsbeispiele der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben wurden, sollte verstanden werden, dass zahlreiche Änderungen, Ersetzungen und Umbauten vorgenommen werden können ohne vom Kern und Umfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen. Beispielsweise wird vom Fachmann leicht nachvollzogen, dass viele hier beschriebene Eigenschaften, Funktionen, Verfahren und Materialien innerhalb des Umfangs der vorliegenden Erfindung verändert werden können. Darüber hinaus ist es nicht beabsichtigt, dass der Umfang der vorliegenden Erfindung auf die speziellen, in der Beschreibung dargestellten Ausführungsbeispiele des Verfahrens, der Vorrichtung, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Arbeitsschritte begrenzt werden soll. Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung leicht ermes sen, dass derzeit existierende oder noch zu entwickelnde Verfahren, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte, welche im wesentlichen die gleiche Funktion erfüllen oder im wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden, hier dargestellten Ausführungsbeispiele, entsprechend der vorliegenden Erfindung verwendet werden können. Entsprechend ist es beabsichtigt, dass die beigefügten Ansprüche in ihrem Umfang solche Prozesse, Vorrichtungen, Erzeugnis, Materialzusammensetzungen, Mittel, Verfahren und Arbeitsschritte umfassen.

Claims (27)

  1. Halbleiteranordnung mit: einem Werkstück; zumindest einem, in dem Werkstück ausgebildeten Graben, wobei der zumindest eine Graben Seitenwände, eine Bodenoberfläche, einen unteren Teilbereich und einen oberen Teilbereich umfasst; einem über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens angeordneten, ersten Liner; einem über dem ersten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordneten, zweiten Liner; einem über dem zweiten Liner in dem unteren Teilbereich des zumindest einen Grabens angeordneten Isoliermaterial; und einem über dem ersten Isoliermaterial in dem oberen Teilbereich des zumindest einen Grabens angeordneten zweiten Isoliermaterial, wobei der erste Liner, der zweite Liner, das erste Isoliermaterial und das zweite Isoliermaterial ein Isolationsgebiet der Halbleiteranordnung umfassen.
  2. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass das Werkstück eine obere Oberfläche hat und das zweite Isoliermaterial und der erste Liner zumindest koplanar mit der oberen Oberfläche des Werkstücks sind.
  3. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass der erste Liner, das erste Isoliermaterial und das zweite Isoliermaterial ein Oxid-Material umfassen und der zweite Liner ein Nitrid-Material umfasst.
  4. Halbleiteranordnung nach Patentanspruch 1, gekennzeichnet durch einen über den Seitenwänden und der Bodenoberfläche des zumindest einen, in dem Werkstück ausgebildeten, Grabens angeordneten, dritten Liner unterhalb des ersten Liners.
  5. Halbleiteranordnung nach Patentanspruch 4, dadurch gekennzeichnet, dass der dritte Liner ein Oxid-Material umfasst.
  6. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass sich das erste Isoliermaterial und das zweite Isoliermaterial in den zumindest einen Graben in dem Werkstück um eine erste Tiefe erstrecken, wobei sich der obere Teilbereich des zumindest einen Grabens innerhalb des zumindest einen Grabens um ungefähr ½ oder weniger der ersten Tiefe erstreckt.
  7. Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks, wobei das Werkstück eine obere Oberfläche aufweist; Ausbilden zumindest eines Grabens in dem Werkstück, wobei der zumindest eine Graben Seitenwände, eine Bodenoberfläche, einen unteren Teilbereich und einen oberen Teilbereich umfasst; Ausbilden eines ersten Liners über den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens und über der oberen Oberfläche des Werkstücks; Ausbilden eines zweiten Liners über dem ersten Liner, wobei der zweite Liner ein vom ersten Liner verschiedenes Material umfasst; Füllen des unteren Teilbereichs des zumindest einen Grabens mit einem ersten Isoliermaterial; und Füllen des oberen Teilbereichs des zumindest einen Grabens mit einem zweiten Isoliermaterial, wobei das zweite Isoliermaterial ein vom ersten Isoliermaterial verschiedenes Material umfasst oder das zweite Isoliermaterial mittels einem verschiedenen Abscheideverfahren als das erste Isoliermaterial abgeschieden ist, wobei der erste Liner, der zweite Liner, das erste Isoliermaterial und das zweite Isoliermaterial in dem zumindest einen Graben ein Isolationsgebiet der Halbleiteranordnung ausbilden.
  8. Verfahren nach Patentanspruch 7, mit dem weiteren Schritt: Entfernen des zweiten Liners von dem oberen Teilbereich des zumindest einen Grabens nach dem Füllen des unteren Teilbereichs des zumindest einen Grabens mit dem ersten Isoliermaterial.
  9. Verfahren nach Patentanspruch 7, wobei das Füllen des unteren Teilbereichs des zumindest einen Grabens mit dem ersten Isoliermaterial umfasst: Abscheiden des ersten Isoliermaterials über der oberen Oberfläche des Werkstücks zum vollkommenen Füllen des zumindest einen Grabens; und Entfernen des ersten Isoliermaterials von dem oberen Teilbereich des zumindest einen Grabens.
  10. Verfahren nach Patentanspruch 9 mit dem weiteren Schritten: Ausbilden einer Opfermaterial-Schicht über dem Werkstück vor dem Ausbilden des zumindest einen Grabens in dem Werkstück, wobei das Ausbilden des zumindest einen Grabens in dem Werkstück weiterhin ein Ausbilden des zumindest einen Grabens in der Opfermaterial-Schicht umfasst, wobei das Ausbilden des ersten Liners weiterhin ein Ausbilden des ersten Liners über Seitenwänden der Opfermaterial-Schicht und über einer oberen Oberfläche der Opfermaterial-Schicht umfasst, Entfernen zumindest eines Teilbereichs der Opfermaterial-Schicht nach dem Füllen des zumindest einen Grabens mit dem zweiten Isoliermaterial.
  11. Verfahren nach Patentanspruch 7, wobei die Deckfläche des Werkstücks eine erste Höhe umfasst, wobei das zweite Isoliermaterial eine zweite Höhe über dem zumindest einen Graben umfasst, wobei die zweite Höhe größer als oder gleich der ersten Höhe der oberen Oberfläche des Werkstücks ist.
  12. Verfahren nach Patentanspruch 11, wobei sich die zweite Höhe von der ersten Höhe um ungefähr 0 bis 40 nm unterscheidet.
  13. Verfahren zum Ausbilden eines Isolationsgebiets einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks; Ausbilden eines Pad-Oxids über dem Werkstück; Ausbilden eines Pad-Nitrids über dem Pad-Oxid; Ausbilden zumindest eines Grabens in dem Pad-Nitrid, dem Pad-Oxid und dem Werkstück, wobei der zumindest eine Graben einen unteren Teilbereich und einen oberen Teilbereich aufweist; Abscheiden eines Oxid-Liners über dem zumindest einen, im Werkstück ausgebildeten Graben und über einer oberen Oberfläche des Pad-Nitrids; Ausbilden eines ersten Isoliermaterials in dem unteren Teilbereich des zumindest einen Grabens; und Ausbilden eines zweiten Isoliermaterials in dem oberen Teilbereich des zumindest einen Grabens, wobei der Oxid-Liner, das erste Isoliermaterial und das zweite Isoliermaterial ein Isolationsgebiet der Halbleiteranordnung ausbilden.
  14. Verfahren nach Patentanspruch 13 mit den weiteren Schritten: Ausbilden eines Nitrid-Liners über dem Oxid-Liner vor dem Ausbilden des ersten Isoliermaterials in dem unteren Teilbereich des zumindest einen Grabens und Entfernen des Nitrid-Liners von dem oberen Teilbereich des zumindest einen Grabens nach dem Ausbilden des ersten Isoliermaterials in dem unteren Teilbereich des zumindest einen Grabens, wobei das Isolationsgebiet der Halbleiteranordnung weiterhin den Nitrid-Liner umfasst.
  15. Verfahren nach Patentanspruch 14, wobei das Ausbilden des Nitrid-Liners ein Abscheiden von ungefähr 4 nm oder weni ger Siliziumnitrid umfasst.
  16. Verfahren nach Patentanspruch 13, wobei der zumindest eine Graben Seitenwände und eine Bodenoberfläche innerhalb des Werkstücks umfasst mit dem weiteren Schritt: Oxidieren der Seitenwände und der Bodenoberfläche des zumindest einen Grabens innerhalb des Werkstücks vor dem Abscheiden des Oxid-Liners.
  17. Verfahren nach Patentanspruch 16, wobei das Oxidieren der Seitenwände und der Bodenoberfläche des zumindest einen Grabens innerhalb des Werkstücks ein Ausbilden von ungefähr 5 nm oder weniger Siliziumdioxid umfasst.
  18. Verfahren nach Patentanspruch 13, wobei das Abscheiden des Oxid-Liners ein Abscheiden von ungefähr 10 nm oder weniger Siliziumdioxid oder Tetraethylorthosilikat (TEOS) umfasst.
  19. Verfahren nach Patentanspruch 13, wobei das Ausbilden des ersten Isoliermaterials ein Ausbilden von Aufschleuderglas (SOG) oder Siliziumdioxid umfasst.
  20. Verfahren nach Patentanspruch 13, wobei das Ausbilden des ersten Isoliermaterials ein Abscheiden eines, während des Abscheidens eine Flüssigkeit umfassenden, Materials umfasst.
  21. Verfahren nach Patentanspruch 13, wobei das Ausbilden des zweiten Isoliermaterials ein Ausbilden von Siliziumdioxid, Tetraethylorthosilikat (TEOS) oder hochdichtem Plasma-(HDP)Oxid umfasst.
  22. Verfahren zur Ausbilden eines Isolationsgebiets einer Halbleiteranordnung mit den Schritten: Bereitstellen eines Werkstücks, wobei das Werkstück eine obere Oberfläche aufweist; Ausbilden einer Opfermaterial-Schicht über dem Werkstück; Ausbilden zumindest eines Grabens in der Opfermaterial-Schicht und dem Werkstück, wobei der zumindest eine Graben Seitenwände, eine Bodenoberfläche, einen unteren Teilbereich und einen oberen Teilbereich umfasst; Abscheiden eines ersten Liners über zumindest den Seitenwänden und der Bodenoberfläche des zumindest einen Grabens in dem Werkstück; Ausbilden eines zweiten Liners über dem ersten Liner in dem unteren Teilbereich des zumindest einen Grabens; Füllen des unteren Teilbereichs des zumindest einen Grabens mit einem ersten Isoliermaterial; Füllen des oberen Teilbereichs des zumindest einen Grabens mit einem zweiten Isoliermaterial; Entfernen zumindest eines Teilbereichs der Opfermaterial-Schicht von über dem Werkstück; und Entfernen eines Teilbereichs des zweiten Isoliermaterials von über der oberen Oberfläche des Werkstücks, wobei nach dem Entfernen des Teilbereichs des zweiten Isoliermaterials von über der oberen Oberfläche des Werkstück, der erste Liner und das zweite Isoliermaterial zumindest koplanar mit der oberen Oberfläche des Werkstücks sind und wobei der erste Liner, der zweite Liner, das erste Isoliermaterial und das zweite Isoliermaterial ein Isolationsgebiet der Halbleiteranordnung ausbilden.
  23. Verfahren nach Patentanspruch 22 mit dem weiteren Schritt: Ausbilden von zumindest zwei aktiven Gebieten in dem Werkstück, wobei das Ausbilden des zumindest einen Grabens ein Ausbilden eines Grabens zwischen den zumindest zwei aktiven Gebieten umfasst, wobei das Isolationsgebiet eine Isolation zwischen den zumindest zwei aktiven Gebieten bereitstellt.
  24. Verfahren nach Patentanspruch 23, wobei das Ausbilden der zumindest zwei aktiven Gebiete in dem Werkstück ein Ausbilden von Transistoren, Komplementär-Metalloxid-Halbleiter- (CMOS)Anordnungen, Speicheranordnungen, Logikanordnungen, Leistungsanordnungen, Schaltungskomponenten, Gruppen von Schaltungskomponenten oder Kombinationen daraus umfasst.
  25. Verfahren nach Patentanspruch 22, wobei das Isolationsgebiet ein flaches Graben-Isolations-(STI)Gebiet, ein tiefes Graben-(DT)Isolations-Gebiet oder Kombinationen eines STI-Gebiets und eines DT-Isolations-Gebiets umfasst.
  26. Verfahren nach Patentanspruch 22, wobei das Ausbilden des zumindest einen Grabens ein Ausbilden zumindest eines Grabens mit im wesentlichen senkrechten Seitenwänden, in Richtung des unteren Teilbereichs des zumindest einen Grabens nach innen angeschrägten Seitenwänden, in Richtung des unteren Teilbereichs des zumindest einen Grabens nach außen angeschrägten Seitenwänden, in zumindest dem unteren Teilbereich des zumindest einen Grabens gekrümmten Seitenwänden oder einer retrograden Form mit einer im unteren Teilbereich größeren Breite als im oberen Teilbereich umfasst.
  27. Verfahren nach Patentanspruch 22, wobei sich der obere Teilbereich des zumindest einen Grabens um ungefähr 10 nm oder größer unter die obere Oberfläche des Werkstücks erstreckt.
DE102007008779A 2006-03-01 2007-02-22 Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben Ceased DE102007008779A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/365,226 2006-03-01
US11/365,226 US8936995B2 (en) 2006-03-01 2006-03-01 Methods of fabricating isolation regions of semiconductor devices and structures thereof

Publications (1)

Publication Number Publication Date
DE102007008779A1 true DE102007008779A1 (de) 2007-09-27

Family

ID=38438540

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007008779A Ceased DE102007008779A1 (de) 2006-03-01 2007-02-22 Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben

Country Status (2)

Country Link
US (2) US8936995B2 (de)
DE (1) DE102007008779A1 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358145B2 (en) * 2006-06-15 2008-04-15 Macronix International Co., Ltd. Method of fabricating shallow trench isolation structure
US20070298583A1 (en) * 2006-06-27 2007-12-27 Macronix International Co., Ltd. Method for forming a shallow trench isolation region
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR101034950B1 (ko) * 2007-09-10 2011-05-17 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US8163621B2 (en) * 2008-06-06 2012-04-24 Globalfoundries Singapore Pte. Ltd. High performance LDMOS device having enhanced dielectric strain layer
US8790991B2 (en) * 2011-01-21 2014-07-29 International Business Machines Corporation Method and structure for shallow trench isolation to mitigate active shorts
US20120292735A1 (en) * 2011-05-20 2012-11-22 GLOBALFOUNDRIES Singapore Pte.Ltd. Corner transistor suppression
US9318370B2 (en) * 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
KR101821413B1 (ko) * 2011-09-26 2018-01-24 매그나칩 반도체 유한회사 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US10699938B2 (en) * 2013-07-18 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation structure and method of forming the same
US9607878B2 (en) * 2013-11-04 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Shallow trench isolation and formation thereof
US9583605B2 (en) * 2015-02-05 2017-02-28 Changzhou ZhongMin Semi-Tech Co. Ltd Method of forming a trench in a semiconductor device
US20170076976A1 (en) * 2015-09-16 2017-03-16 Macronix International Co., Ltd. Isolation structure and method for fabricating the same
WO2019066830A1 (en) * 2017-09-28 2019-04-04 Intel Corporation FILLING OPENINGS BY COMBINING FLUID AND NON-FLUID PROCESSES
KR102495258B1 (ko) * 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치
CN110581138B (zh) * 2018-06-08 2021-07-13 联华电子股份有限公司 半导体元件及其制作方法
US10886165B2 (en) * 2018-06-15 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming negatively sloped isolation structures
US10483154B1 (en) * 2018-06-22 2019-11-19 Globalfoundries Inc. Front-end-of-line device structure and method of forming such a front-end-of-line device structure
US11049932B2 (en) * 2018-12-20 2021-06-29 Globalfoundries U.S. Inc. Semiconductor isolation structures comprising shallow trench and deep trench isolation
CN110518062A (zh) * 2019-09-26 2019-11-29 福建省晋华集成电路有限公司 一种浅沟槽隔离结构及半导体器件
US11502165B2 (en) * 2020-07-08 2022-11-15 Nanya Technology Corporation Semiconductor device with flowable layer and method for fabricating the same
US11264474B1 (en) * 2020-08-18 2022-03-01 Nanya Technology Corporation Semiconductor device with boron nitride layer and method for fabricating the same
US11581216B2 (en) * 2021-05-03 2023-02-14 Nanya Technology Corporation Semiconductor device structure with multiple liners and method for forming the same

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387538A (en) * 1992-09-08 1995-02-07 Texas Instruments, Incorporated Method of fabrication of integrated circuit isolation structure
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
KR100329061B1 (ko) * 1994-03-15 2002-11-13 내셔널 세미콘덕터 코포레이션 평면화된트렌치및전계산화물분리방법
US5492858A (en) 1994-04-20 1996-02-20 Digital Equipment Corporation Shallow trench isolation process for high aspect ratio trenches
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
JPH113936A (ja) 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
KR100230425B1 (ko) * 1997-06-20 1999-11-15 윤종용 보이드를 갖는 트렌치 소자분리막 형성방법
KR100230431B1 (ko) * 1997-07-25 1999-11-15 윤종용 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
JPH11108173A (ja) * 1997-09-30 1999-04-20 Mazda Motor Corp 自動変速機の制御装置
US6277406B1 (en) * 1997-10-08 2001-08-21 Fuisz Technologies Ltd. Easily processed tablet compositions
KR100252866B1 (ko) * 1997-12-13 2000-04-15 김영환 반도체소자 및 이의 제조방법
JP3519589B2 (ja) * 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
TW383451B (en) 1998-05-05 2000-03-01 United Microelectronics Corp Manufacturing method for shallow trench isolation structure
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
US5989978A (en) 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
TW410423B (en) * 1998-10-21 2000-11-01 United Microelectronics Corp Manufacture method of shallow trench isolation
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
KR100281192B1 (ko) * 1999-03-04 2001-01-15 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
TW448537B (en) 1999-10-29 2001-08-01 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation
JP3344397B2 (ja) * 2000-01-21 2002-11-11 日本電気株式会社 半導体装置の製造方法
KR100326942B1 (ko) 2000-01-21 2002-03-13 윤종용 무경계 콘택 구조체 및 그 형성방법
AU2001245388A1 (en) 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
US6309924B1 (en) * 2000-06-02 2001-10-30 International Business Machines Corporation Method of forming self-limiting polysilicon LOCOS for DRAM cell
US6583025B2 (en) 2000-07-10 2003-06-24 Samsung Electronics Co., Ltd. Method of forming a trench isolation structure comprising annealing the oxidation barrier layer thereof in a furnace
JP2002076287A (ja) 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
KR100346842B1 (ko) 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100389923B1 (ko) * 2001-01-16 2003-07-04 삼성전자주식회사 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법
US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
KR100428804B1 (ko) * 2001-02-23 2004-04-29 삼성전자주식회사 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조
KR20020071063A (ko) 2001-03-02 2002-09-12 삼성전자 주식회사 덴트 없는 트렌치 격리 구조 및 그 형성 방법
KR100512167B1 (ko) * 2001-03-12 2005-09-02 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
KR100399986B1 (ko) * 2001-03-20 2003-09-29 삼성전자주식회사 셸로우트렌치 소자분리방법
JP2002289683A (ja) 2001-03-28 2002-10-04 Nec Corp トレンチ分離構造の形成方法および半導体装置
DE10222083B4 (de) 2001-05-18 2010-09-23 Samsung Electronics Co., Ltd., Suwon Isolationsverfahren für eine Halbleitervorrichtung
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6740955B1 (en) * 2001-07-03 2004-05-25 Samsung Electronics Co., Ltd. Trench device isolation structure
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
KR100428805B1 (ko) * 2001-08-09 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6720259B2 (en) 2001-10-02 2004-04-13 Genus, Inc. Passivation method for improved uniformity and repeatability for atomic layer deposition and chemical vapor deposition
US6740592B1 (en) 2001-12-03 2004-05-25 Taiwan Semiconductor Manufacturing Company Shallow trench isolation scheme for border-less contact process
KR100426485B1 (ko) 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
TW536775B (en) * 2002-04-18 2003-06-11 Nanya Technology Corp Manufacturing method of shallow trench isolation structure
KR100461330B1 (ko) 2002-07-19 2004-12-14 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
US6734082B2 (en) 2002-08-06 2004-05-11 Chartered Semiconductor Manufacturing Ltd. Method of forming a shallow trench isolation structure featuring a group of insulator liner layers located on the surfaces of a shallow trench shape
TW554472B (en) * 2002-09-23 2003-09-21 Nanya Technology Corp A method for forming shallow trench isolation
TW556316B (en) 2002-09-25 2003-10-01 Nanya Technology Corp A method of fabricating a shallow trench isolation with high aspect ratio
KR100468771B1 (ko) 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
TW588413B (en) * 2002-11-07 2004-05-21 Winbond Electronics Corp Manufacturing method and device of memory with different depths of isolation trench
JP2004193585A (ja) 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6809005B2 (en) * 2003-03-12 2004-10-26 Infineon Technologies Ag Method to fill deep trench structures with void-free polysilicon or silicon
JP2004311487A (ja) 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
US20050285140A1 (en) * 2004-06-23 2005-12-29 Chih-Hsin Ko Isolation structure for strained channel transistors
US7163860B1 (en) 2003-05-06 2007-01-16 Spansion Llc Method of formation of gate stack spacer and charge storage materials having reduced hydrogen content in charge trapping dielectric flash memory device
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
ITRM20030255A1 (it) * 2003-05-26 2004-11-27 St Microelectronics Srl Processo per la formazione di strutture di isolamento a
US6864151B2 (en) * 2003-07-09 2005-03-08 Infineon Technologies Ag Method of forming shallow trench isolation using deep trench isolation
KR100512939B1 (ko) * 2003-07-10 2005-09-07 삼성전자주식회사 트렌치 소자분리 방법
US7166539B2 (en) 2003-07-22 2007-01-23 Micron Technology, Inc. Wet etching method of removing silicon from a substrate
KR100672753B1 (ko) * 2003-07-24 2007-01-22 주식회사 하이닉스반도체 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법
US6992370B1 (en) 2003-09-04 2006-01-31 Advanced Micro Devices, Inc. Memory cell structure having nitride layer with reduced charge loss and method for fabricating same
KR100546386B1 (ko) 2003-10-10 2006-01-26 삼성전자주식회사 보이드를 방지할 수 있는 반도체 디바이스의 ｓｔｉ막형성방법
DE10348021A1 (de) * 2003-10-15 2005-05-25 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Einkapselung einer Füllung, welche zum Anfüllen von Gräben verwendet wird
KR100511924B1 (ko) 2003-12-19 2005-09-05 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7118987B2 (en) 2004-01-29 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of achieving improved STI gap fill with reduced stress
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
US7157350B2 (en) * 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
KR100545864B1 (ko) * 2004-05-25 2006-01-24 삼성전자주식회사 반도체 장치의 제조 방법
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
KR100546161B1 (ko) * 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
US7344896B2 (en) * 2004-07-26 2008-03-18 Infineon Technologies Ag Ferromagnetic liner for conductive lines of magnetic memory cells and methods of manufacturing thereof
US7271464B2 (en) 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7358586B2 (en) 2004-09-28 2008-04-15 International Business Machines Corporation Silicon-on-insulator wafer having reentrant shape dielectric trenches
US7176138B2 (en) * 2004-10-21 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective nitride liner formation for shallow trench isolation
KR100593673B1 (ko) 2004-10-27 2006-06-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 이용한 반도체 장치의 소자 분리막 제조 방법
US7122439B2 (en) * 2004-11-17 2006-10-17 International Business Machines Corporation Method of fabricating a bottle trench and a bottle trench capacitor
JP4228150B2 (ja) 2005-03-23 2009-02-25 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
JP2006286788A (ja) 2005-03-31 2006-10-19 Fujitsu Ltd 半導体装置とその製造方法
US7679130B2 (en) * 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
KR100632630B1 (ko) * 2005-05-25 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 형성방법
US7141486B1 (en) * 2005-06-15 2006-11-28 Agere Systems Inc. Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures
US20060286819A1 (en) 2005-06-21 2006-12-21 Applied Materials, Inc. Method for silicon based dielectric deposition and clean with photoexcitation
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
KR100607326B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7265015B2 (en) * 2005-06-30 2007-09-04 Promos Technologies Inc. Use of chlorine to fabricate trench dielectric in integrated circuits
US7442618B2 (en) * 2005-07-16 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method to engineer etch profiles in Si substrate for advanced semiconductor devices
US7229896B2 (en) 2005-08-03 2007-06-12 United Microelectronics Corp. STI process for eliminating silicon nitride liner induced defects
KR100745987B1 (ko) * 2005-08-09 2007-08-06 삼성전자주식회사 반도체 소자의 트렌치 소자 분리 영역 제조 방법
US20080166854A1 (en) * 2005-09-09 2008-07-10 Dong-Suk Shin Semiconductor devices including trench isolation structures and methods of forming the same
KR100746223B1 (ko) * 2005-09-09 2007-08-03 삼성전자주식회사 반도체소자의 트렌치 소자분리 방법
KR100772704B1 (ko) * 2005-09-29 2007-11-02 주식회사 하이닉스반도체 테이퍼형태의 트렌치를 갖는 반도체소자의 제조 방법
US20070087565A1 (en) * 2005-10-18 2007-04-19 Marcus Culmsee Methods of forming isolation regions and structures thereof
KR100772709B1 (ko) * 2005-12-13 2007-11-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7723818B2 (en) * 2007-05-22 2010-05-25 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
US8227339B2 (en) * 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
KR101116358B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 매립게이트를 구비하는 반도체장치 제조 방법

Also Published As

Publication number Publication date
US8936995B2 (en) 2015-01-20
US9653543B2 (en) 2017-05-16
US20070205489A1 (en) 2007-09-06
US20150137309A1 (en) 2015-05-21

Similar Documents

Publication Publication Date Title
DE102007008779A1 (de) Verfahren zur Herstellung von Isolationsgebieten von Halbleiteranordnungen und Strukturen derselben
DE4310954C2 (de) Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat
DE69824481T2 (de) Verfahren zur Herstellung von FET-Bauelementen mit flacher,maskenloser Grabenisolation
DE19906030B4 (de) Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt
DE112013004335B4 (de) Halbleiterbauelement mit Elementisolationsgebieten und Verfahren zu dessen Herstellung
DE10103779B4 (de) Herstellung von Grabenisolierungs-Bereichen in einem Halbleitersubstrat
DE102005030585A1 (de) Halbleiterbauelement mit einem vertikalen Entkopplungskondensator
DE10362148B4 (de) Verfahren zur Herstellung der Bodenelektrode eines Kondensators einer Halbleitervorrichtung
DE102016118062B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung
DE10360537B4 (de) Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE102014119642A1 (de) Finfets mit einem source-/drainüberzug
DE112010004307T5 (de) Silicium-auf Isolator-Hybridwafer mit Doppel-Box-Rückgate und Kanälen mit verbesserter Beweglichkeit
EP1182699A2 (de) Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat
DE102018125000B4 (de) Durchkontaktierungsstruktur und Verfahren davon
DE102016100273A1 (de) Struktur und Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur
DE102016219275B3 (de) Technologisches Verfahren zur Verhinderung von vertikalen/ lateralen Inhomogenitäten beim Ätzen von Silizium - Durchkontaktierungen mittels vergrabener Ätzstoppschichten
EP1019958B1 (de) Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
DE112007000751T5 (de) Graben-Isolationsstruktur mit einem erweiterten Abschnitt
DE102004012555B4 (de) Verfahren zur Ausbildung einer integrierten Schaltung mit Grabenisolation
DE102007033633A1 (de) Halbleiteranordnungen und Verfahren zur Herstellung derselben
DE19538005A1 (de) Verfahren zum Erzeugen einer Grabenisolation in einem Substrat
DE102013113776A1 (de) Systeme und Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist
DE102012201025B4 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit lokalen Kontakten
DE102011106922B4 (de) Verfahren zur Herstellung eines Corner-Transistors und Corner-Transistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R082 Change of representative

Representative=s name: KINDERMANN, PETER, DIPL.-ING.UNIV., DE

R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final