DE102007005558A1 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einer leitfähigen Struktur (11) mit einem ersten Teil (11a), zweiten Teilen (11b) und dritten Teilen (11c), wobei sich die zweiten Teile auf dem ersten Teil in einer ersten Richtung erstrecken und in einer zweiten Richtung voneinander beabstandet sind, die nicht-parallel zu der ersten Richtung ist, und die dritten Teile auf den zweiten Teilen angeordnet und in der ersten und der zweiten Richtung voneinander beabstandet sind. Erfindungsgemäß beinhaltet das Halbleiterbauelement erste isolierende Schichten (21), die an Seitenwänden der zweiten Teile angeordnet sind, und erste leitfähige Schichtstrukturen (1), die auf den ersten isolierenden Schichten ausgebildet sind. Verwendung in der Halbleiterbauelementtechnologie.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und ein zugehöriges Herstellungsverfahren.
  • Bei einem Transistor mit einem Sourcebereich, einem Drainbereich, einem Body- bzw. Körperbereich, nachfolgend auch kurz als Body bezeichnet, einer Elektrode und einer isolierenden Schicht isoliert letztere die Elektrode elektrisch von dem Sourcebereich, dem Drainbereich und dem Body. Die Elektrode dient dazu, eine Spannung an den Body anzulegen.
  • Ein Beispiel für einen herkömmlichen Transistor mit einem sich vertikal erstreckenden Body ist in der Patentschrift US 6.337.497 offenbart. Ein Sourcebereich und ein Drainbereich dieses herkömmlichen Transistors isolieren den Body. Dadurch können Betriebscharakteristika des Transistors aufgrund eines Floating-Effekts des Bodys verschlechtert werden. Speziell akkumulieren während des Betriebs des Transistors Löcher in dem Body, da der Body durch den Sourcebereich und den Drainbereich isoliert ist. Dadurch können sich die Betriebscharakteristika dieses herkömmlichen Transistors verschlechtern.
  • Herkömmliche Transistoren, die in der Lage sind, das vorstehend beschriebene Problem zu überwinden, sowie Verfahren zur Herstellung derselben sind in den Patentschriften US 5.907.170 , US 6.395.597 und US 6.191.448 offenbart. Bei diesen Transistoren ist eine Mehrzahl von Bodybereichen unter Verwendung einer Body-Leitung elektrisch miteinander verbunden. Bei diesem Body stellt eine erste Seitenwand einen elektrischen Kontakt zu der Body-Leitung her, während eine zweite Seitenwand des Bodies einen elektrischen Kontakt zu einer Wortleitung herstellt. Somit kontaktiert dieser Body lediglich eine Wortleitung elektrisch. Eine Strombetriebsfähigkeit dieses herkömmlichen Transistors kann daher relativ gering sein und somit die Betriebsgeschwindigkeit des herkömmlichen Transistors verlangsamen. Außerdem sind Prozesse zum Bilden der Body-Leitung und der Wortleitung an der ersten Seitenwand beziehungsweise der zweiten Seitenwand relativ kompliziert.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen und mit denen insbesondere eine vergleichsweise hohe Strombetriebsfähigkeit und damit Betriebsgeschwindigkeit des gefertigten Halbleiterbauelements erzielbar ist.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 5.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 eine Draufsicht auf ein Halbleiterbauelement,
  • 2 eine Querschnittansicht entlang einer Linie II-II' in 1,
  • 3 eine Querschnittansicht entlang einer Linie I-I' in 1,
  • 4 ein Schaltbild des Halbleiterbauelements in 1,
  • 5, 8, 11, 14, 17, 20, 23, 26, 29, 32, 35, 38, 41, 44 und 47 Draufsichten auf das Halbleiterbauelement in 1 in aufeinanderfolgenden Stufen eines Verfahrens zu seiner Herstellung,
  • 6, 9, 12, 15, 18, 21, 24, 27, 30, 33, 36, 39, 42, 45 und 48 Querschnittansichten entlang von Linien I-I' in den 5, 8, 11, 14, 17, 20, 23, 26, 29, 32, 35, 38, 41, 44 beziehungsweise 47 und
  • 7, 10, 13, 16, 19, 22, 25, 28, 31, 34, 37, 40, 43, 46 und 49 Querschnittansichten entlang von Linien II-II' in den 5, 8, 11, 14, 17, 20, 23, 26, 29, 32, 35, 38, 41, 44 beziehungsweise 47.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen auf identische oder funktionell äquivalente Elemente. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen wird die Betonung auf die Darstellung der Prinzipien der Erfindung gelegt. In den Zeichnungen kann die Dicke von Schichten und Bereichen deshalb zwecks Klarheit übertrieben dargestellt sein. Es versteht sich, dass wenn ein Element oder eine Schicht als "auf", "verbunden mit" und/oder "gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird, das Element oder die Schicht direkt auf, verbunden und/oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder ein oder mehrere zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als "direkt auf", "direkt verbunden mit" und/oder "direkt gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird.
  • Räumlich relative Ausdrücke, wie "unterhalb", "unter", "unteres", "oberhalb", "oberes" und dergleichen können zur Beschreibung der Beziehung eines Elements und/oder eines Merkmals zu einem anderen Elementanderen Elementen und/oder einem anderen Merkmal/anderen Merkmalen verwendet werden, wie in den Figuren dargestellt. Es versteht sich, dass die räumlich relativen Ausdrücke lediglich dazu gedacht sind, verschiedene Orientierungen des Bauelements bei der Verwendung und/oder dem Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung zu umfassen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht wird, sind dann die als "unter" und/oder "unterhalb" anderer Elemente oder Merkmale beschriebenen Elemente "über" den anderen Elementen oder Merkmalen orientiert.
  • Es werden Ausführungsformen der Erfindung unter Bezugnahme auf Querschnittdarstellungen beschrieben, die schematische Darstellungen von idealisierten Ausführungsformen der Erfindung sind. Derart sind Abweichungen von den dargestellten Formen als Resultat zum Beispiel von Fertigungstechniken und/oder Toleranzen zu erwarten. Somit sind Ausführungsformen der Erfindung nicht als beschränkt auf die speziellen Formen von Bereichen gedacht, die hierin dargestellt sind, sondern umfassen auch Abweichungen von Formen, die zum Beispiel aus der Herstellung resultieren. Ein Bereich, der als ein Rechteck dargestellt ist, weist zum Beispiel typischerweise abgerundete oder gekrümmte Abschnitte auf. Somit sind die in den Figuren dargestellten Bereiche von der Natur eines Bauelements her schematisch und nicht dazu gedacht, den Umfang der Erfindung zu beschränken.
  • Die 1 bis 4 zeigen in einer Draufsicht bzw. Querschnittansichten und einem Schaltbild ein Halbleiterbauelement, das eine leitfähige Struktur 11, erste isolierende Schichten 21 und erste leitfähige Schichtstrukturen 12 beinhaltet. Die leitfähige Struktur 11 beinhaltet einen ersten Teil 11a, zweite Teile 11b und dritte Teile 11c.
  • Ein unterer Bereich 1 des ersten Teils 11a weist eine im Wesentlichen plattenförmige Gestalt auf. Obere Bereiche 2 des ersten Teils 11a sind auf dem unteren Bereich 1 vorgesehen. Die oberen Bereiche 2 erstrecken sich in einer ersten Richtung. Außerdem sind die oberen Bereiche 2 des ersten Teils 11a in einer zweiten Richtung, die im Wesentlichen senkrecht oder jedenfalls nicht parallel zu der ersten Richtung ist, voneinander beabstandet. Der erste Teil 11a kann auf einem leitfähigen Bereich 10 vorgesehen sein.
  • Die zweiten Teile 11b sind auf dem ersten Teil 11a vorgesehen, speziell auf den oberen Bereichen 2 des ersten Teils 11a. Die zweiten Teile 11b erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet. Insbesondere weisen untere Bereiche 3 der zweiten Teile 11b im Wesentlichen streifenähnliche Formen auf und erstrecken sich in der ersten Richtung. Obere Bereiche 4 der zweiten Teile 11b sind in der ersten und der zweiten Richtung auf den unteren Teilen 3 der zweiten Teile 11b voneinander beabstandet.
  • Die dritten Teile 11c sind in der ersten und der zweiten Richtung auf den zweiten Teilen 11b voneinander beabstandet und speziell auf den oberen Bereichen 4 der zweiten Teile 11b vorgesehen. Eine Breite des dritten Teils 11c kann, gemessen in der zweiten Richtung, wesentlich grö ßer als eine Breite des zweiten Teils 11b sein, ebenfalls gemessen in der zweiten Richtung.
  • Der erste Teil 11a und die dritten Teile 11c können Störstellen vom negativen Typ beinhalten (d.h. n-leitende Störstellen), die Elektronen bereitstellen. Die n-leitenden Störstellen können z.B. Phosphor (P), Arsen (As) oder Antimon (Sb) sein. Diese können alleine oder in Kombination verwendet werden. Der erste Teil 11a und die dritten Teile 11c werden als Source-/Drainbereiche verwendet. Speziell wird der erste Teil 11a als ein unterer Source-/Drainbereich verwendet. Der dritte Teil 11c wird als ein oberer Source-/Drainbereich verwendet.
  • Die zweiten Teile 11b können Störstellen vom positiven Typ beinhalten (d.h. p-leitende Störstellen), die Löcher bereitstellen. Die p-leitenden Störstellen können z.B. Bor (B), Aluminium (Al), Gallium (Ga) oder Indium (In) sein. Diese können alleine oder in Kombination verwendet werden. Die zweiten Teile 11b entsprechen Bodybereichen, in denen Kanäle erzeugt sind.
  • Im Fall, dass der erste Teil 11a und die dritten Teile 11c n-leitende Störstellen beinhalten, kann der leitfähige Bereich 10, der sich unter dem ersten Teil 11a befindet, p-leitende Störstellen beinhalten.
  • Die ersten isolierenden Schichten 21 bedecken Seitenwände der zweiten Teile 11b und weisen im Wesentlichen gleichmäßige Dicken auf. Die ersten isolierenden Schichten 21 erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet. Speziell sind die ersten isolierenden Schichten 21 auf Innenflächen von Vertiefungen 5 ausgebildet, die durch den ersten Teil 11a, die zweiten Teile 11b und die dritten Teile 11c definiert sind.
  • Die ersten leitfähigen Schichtstrukturen 12 erstrecken sich in der ersten Richtung auf den ersten isolierenden Schichten 21 und sind in der zweiten Richtung voneinander beabstandet. Die ersten leitfähigen Schichtstrukturen 12 korrespondieren horizontal mit den zweiten Teilen 11b, d.h. liegen diesen horizontal gegenüber. Außerdem isolieren die ersten isolierenden Schichten 21 die ersten leitfähigen Schichtstrukturen 12 elektrisch von der leitfähigen Struktur 11. Die ersten leitfähigen Schichtstrukturen 12 entsprechen Wortleitungen.
  • Speziell korrespondiert jeder der zweiten Teile 11b horizontal mit zwei der ersten leitfähigen Schichtstrukturen 12. So kann das Halbleiterbauelement der vorliegenden Ausführungsform eine Betriebsgeschwindigkeit aufweisen, die wesentlich höher als jene der Halbleiterbauelemente ist, die in den vorstehend erwähnten Patentschriften US 5.907.170 , US 6.395.597 und US 6.191.448 beschrieben sind. Außerdem ist gemäß diesen Patentschriften eine Mehrzahl von Bodybereichen unter Verwendung einer Body-Leitung elektrisch miteinander verbunden, während sich bei der vorliegenden Ausführungsform der jeweilige zweite Teil 11b, der einem Body entspricht, mit seinem unteren Bereich 3 in der ersten Richtung erstreckt. Da der untere Bereich 3 des jeweiligen zweiten Teils 11b als Body-Leitung dient, sind keinerlei weitere Prozesse zur Bildung der Body-Leitung notwendig.
  • Das gezeigte Halbleiterbauelement beinhaltet des Weiteren zweite leitfähige Schichtstrukturen 13, eine zweite isolierende Schicht 22 und dritte leitfähige Schichtstrukturen 14. Die zweiten leitfähigen Schichtstrukturen 13 sind mit den dritten Teilen 11c elektrisch verbunden. Die zweiten leitfähigen Schichtstrukturen 13 können im Wesentlichen zylindrische Formen aufweisen. Die zweite isolierende Schicht 22 wird auf den zweiten leitfähigen Schichtstrukturen 13 gebildet. Die dritten leitfähigen Schichtstrukturen 14 erstrecken sich in der zweiten Richtung auf der zweiten isolierenden Schicht 22 und sind in der ersten Richtung voneinander beabstandet. Die dritten leitfähigen Schichtstrukturen 14 entsprechen Bitleitungen.
  • Hierbei entspricht die jeweilige zweite leitfähige Schichtstruktur 13 einer unteren Elektrode eines Kondensators. Die zweite isolierende Schicht 22 entspricht einer dielektrischen Schicht des Kondensators. Die jeweilige dritte leitfähige Schichtstruktur 14 entspricht einer oberen Elektrode des Kondensators.
  • Außerdem beinhaltet das gezeigte Halbleiterbauelement ein leitfähiges Element 15 (siehe 4), das mit den unteren Teilen 3 der zweiten Teile 11b elektrisch verbunden ist. Das heißt, das leitfähige Element 15 verbindet die zweiten Teile 11b elektrisch miteinander.
  • Die 5 bis 49 veranschaulichen ein Verfahren zur Herstellung des Halbleiterbauelements von 1. Bezugnehmend auf die 5 bis 7 wird ein vorläufiges Halbleitersubstrat 100a mit einer Basis 110 und vorläufigen Vorsprüngen 120a gebildet. Die vorläufigen Vorsprünge 120a erstrecken sich in einer ersten Richtung auf der Basis 110 und sind in einer zweiten Richtung voneinander beabstandet, die im Wesentlichen senkrecht zu der ersten Richtung ist.
  • Die Basis 110 und die vorläufigen Vorsprünge 120a definieren zusammen vorläufige Vertiefungen 30a. Die vorläufigen Vertiefungen 30a erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet.
  • Das vorläufige Halbleitersubstrat 100a kann durch einen Ätzprozess gebildet werden. In dem Ätzprozess werden vorläufige erste Maskenschichtstrukturen 200a zusammen als eine erste Ätzmaske verwendet. Die vorläufigen ersten Maskenschichtstrukturen 200a erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet.
  • Das vorläufige Halbleitersubstrat 100a kann p-leitende Störstellen beinhalten, die Löcher bereitstellen, z.B. Bor, Aluminium, Gallium und/oder Indium jeweils alleine oder in einer beliebigen Kombination.
  • Bezugnehmend auf die 8 bis 10 werden Seitenwände der vorläufigen Vorsprünge 120a unter Verwendung der vorläufigen ersten Maskenschichtstrukturen 200a zusammen als eine zweite Ätzmaske geätzt, um Vorsprünge 120 auf der Basis 110 zu bilden. Hierbei können die Seitenwände der vorläufigen Vorsprünge 120a isotrop geätzt werden. Die Vorsprünge 120 erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet. Außerdem beinhalten die Vorsprünge 120 untere Teile 120b und obere Teile 120c.
  • Hierbei dient der untere Teil 120b des Vorsprungs 120 als Body-Leitung, wie sie in den besagten Patentschriften US 5.907.170 , US 6.395.597 und US 6.191.448 offenbart ist, ohne dass die dort angegebenen komplexen Prozesse zur Bildung der Body-Leitung erforderlich sind.
  • Die Basis 110 und die Vorsprünge 120 definieren zusammen Vertiefungen 30. Die Vertiefungen 30 erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet. Die Abmessungen der Vertiefungen 30 sind deutlich größer als die Abmessungen der vorläufigen Vertiefungen 30a.
  • Bezugnehmend auf die 11 bis 13 werden erste isolierende Schichten 300 mit im Wesentlichen gleichmäßiger Dicke auf Innenflächen der Vertiefungen 30 gebildet. Die ersten isolierenden Schichten 300 sind im Wesentlichen konform mit den Innenflächen der Vertiefungen 30. Im Fall, dass die ersten isolierenden Schichten 300 Oxid beinhalten, können sie durch einen thermischen Oxidationsprozess gebildet werden.
  • Danach wird eine erste leitfähige Schicht auf den ersten isolierenden Schichten 300 gebildet, um die Vertiefungen 30 aufzufüllen, die teilweise mit den ersten isolierenden Schichten 300 gefüllt sind. Die erste leitfähige Schicht kann mit Störstellen dotiertes Polysilicium beinhalten. Danach wird die erste leitfähige Schicht planarisiert, bis die vorläufigen ersten Maskenschichtstrukturen 200a freigelegt sind, so dass vorläufige erste leitfähige Schichtstrukturen 400a gebildet werden. Die vorläufigen ersten leitfähigen Schichtstrukturen 400a erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet.
  • Bezugnehmend auf die 14 bis 16 wird die vorläufige erste leitfähige Schichtstruktur 400a unter Verwendung der vorläufigen Maskenschichtstrukturen 200a zusammen als eine dritte Ätzmaske geätzt. Somit werden erste leitfähige Schichtstrukturen 400 unter der dritten Ätzmaske gebildet. Das heißt, die ersten leitfähigen Schichtstrukturen 400 werden auf Seitenwänden der Vorsprünge 120 gebildet, die mit den ersten isolierenden Schichten 300 bedeckt sind. Hierbei können die vorläufigen ersten leitfähigen Schichtstrukturen 400a anisotrop geätzt werden. Die ersten leitfähigen Schichtstrukturen 400 erstrecken sich in der ersten Richtung und sind in der zweiten Richtung voneinander beabstandet. Die ersten leitfähigen Schichtstrukturen 400 entsprechen Wortleitungen.
  • In einer Ausführungsform werden Teile der ersten isolierenden Schichten 400, die zwischen den ersten leitfähigen Schichtstrukturen 400 freiliegen, nach der Bildung der ersten leitfähigen Schichtstrukturen 400 selektiv geätzt. In diesem Fall wird die Basis 110 teilweise freigelegt.
  • Bezugnehmend auf die 17 bis 19 wird ein erster Störstellenbereich 111 an einem oberen Teil der Basis 110 gebildet. Der erste Störstellen bereich 111 beinhaltet Störstellen vom negativen Typ (d.h. n-leitende Störstellen), die Elektronen bereitstellen. Die n-leitenden Störstellen können z.B. Phosphor, Arsen oder Antimon sein. Diese können alleine oder in Kombination verwendet werden.
  • Speziell werden die n-leitenden Störstellen an der Basis 110 unter Verwendung der ersten vorläufigen Maskenschichtstrukturen 200a und der ersten leitfähigen Schichtstrukturen 400 zusammen als eine erste Ionenimplantationsmaske dotiert. Somit wird der erste Störstellenbereich 111 an dem oberen Teil der Basis 110 gebildet. Der erste Störstellenbereich 111 kann eine im Wesentlichen plattenförmige Gestalt aufweisen.
  • Hierbei können die n-leitenden Störstellen in den ersten Störstellenbereichen 111 in untere Teile der Vorsprünge 120 diffundiert werden. In diesem Fall erstrecken sich die ersten Störstellenbereiche 111 von dem oberen Teil der Basis zu den unteren Teilen der Vorsprünge 120.
  • In dem Fall, dass die Teile der ersten isolierenden Schichten 300, die zwischen den ersten leitfähigen Schichtstrukturen 400 freigelegt sind, selektiv entfernt werden, können die n-leitenden Störstellen direkt in den oberen Teil der Basis 110 implantiert werden. In diesem Fall ist es jedoch möglich, dass an dem oberen Teil der Basis 110 Defekte erzeugt werden. Als Abhilfe kann der obere Teil der Basis 110 thermisch behandelt werden, so dass die Defekte ausgeheilt werden können.
  • Bezugnehmend auf die 20 bis 22 wird ein erster Isolator derart gebildet, dass er die Vertiefungen 30 auffüllt, die mit den isolierenden Schichten 300 und den ersten leitfähigen Schichtstrukturen 400 teilweise gefüllt sind. Danach wird der erste Isolator planarisiert, bis die ersten vorläufigen Maskenschichtstrukturen 200 freigelegt sind, so dass erste Isolatorstrukturen 500 gebildet werden.
  • Bezugnehmend auf die 23 bis 25 werden zweite Maskenschichtstrukturen 600 auf den ersten Isolatorstrukturen 500 und den ersten vorläufigen Maskenschichtstrukturen 200a gebildet. Die zweiten Maskenschichtstrukturen 600 erstrecken sich in der zweiten Richtung und sind in der ersten Richtung voneinander beabstandet.
  • Bezugnehmend auf die 26 bis 28 werden die vorläufigen ersten Maskenschichtstrukturen 200a unter Verwendung der zweiten Maskenschichtstrukturen 600 und der ersten Isolatorstrukturen 500 zusammen als eine vierte Ätzmaske teilweise geätzt. So werden erste Maskenschichtstrukturen 200 gebildet. Die ersten Maskenschichtstrukturen 200 sind in der ersten und der zweiten Richtung voneinander beabstandet.
  • Danach werden obere Teile 120c der Vorsprünge 120 unter Verwendung der ersten Maskenschichtstrukturen 200, der zweiten Maskenschichtstrukturen 600 und der ersten Isolatorstrukturen 500 zusammen als eine fünfte Ätzmaske teilweise geätzt. Hierbei ist es möglich, dass der erste Störstellenbereich 111 nicht freigelegt wird. So werden konvexe Teile 121 auf den unteren Teilen 120b der Vorsprünge 120 gebildet. Die konvexen Teile 121 sind in der ersten und der zweiten Richtung voneinander beabstandet. Die unteren Teile 120b der Vorsprünge 120, die konvexen Teile 121 und die ersten isolierenden Schichten 300 definieren zusammen Vertiefungen 40. Speziell sind die Vertiefungen 40 in der ersten Richtung durch die konvexen Teile 121 definiert und sind in der zweiten Richtung durch die ersten isolierenden Schichten 300 definiert. Danach werden die zweiten Maskenstrukturen 600 entfernt.
  • Bezugnehmend auf die 29 bis 31 wird ein zweiter Isolator auf den ersten Maskenschichtstrukturen 200 und den ersten isolierenden Schichten 300 gebildet, um die Vertiefungen 40 zu füllen. Danach wird der zweite Isolator planarisiert, bis die ersten Maskenschichtstrukturen 200 und die ersten Isolatorstrukturen 500 freigelegt sind, so dass zweite Isolatorstrukturen 700 gebildet werden.
  • Bezugnehmend auf die 32 bis 34 werden erste Öffnungen 50 durch die ersten Maskenschichtstrukturen 200 hindurch gebildet. So werden die Vorsprünge 120 durch die Öffnungen 50 teilweise freigelegt.
  • Bezugnehmend auf die 35 bis 37 werden zweite Störstellenbereiche 122 an oberen Teilen der konvexen Teile 121 gebildet. Die zweiten Störstellenbereiche 122 beinhalten Störstellen des negativen Typs (d.h. n-leitende Störstellen), z.B. Phosphor, Arsen oder Antimon jeweils alleine oder in beliebiger Kombination. Die zweiten Störstellenbereiche 122 sind in der ersten und der zweiten Richtung voneinander beabstandet.
  • Speziell werden die n-leitenden Störstellen unter Verwendung der ersten Maskenschichtstrukturen 200, der ersten Isolatorstrukturen 500 und der zweiten Isolatorstrukturen 700 zusammen als eine zweite Ionenimplantationsmaske in die oberen Teile der konvexen Teile 121 implantiert. So werden zweite Störstellenbereiche 122 an den oberen Teilen der konvexen Teile 121 gebildet. Hierbei ist der erste Störstellenbereich 111 von den zweiten Störstellenbereichen 122 beabstandet. Außerdem werden Bodybereiche zwischen dem ersten Störstellenbereich und den zweiten Störstellenbereichen 122 gebildet.
  • Im Fall, dass das vorläufige Halbleitersubstrat 100a mit p-leitenden Störstellen dotiert ist, beinhalten die Bodybereiche, die zwischen dem ersten Störstellenbereich 111 und den zweiten Störstellenbereichen 122 ausgebildet sind, p-leitende Störstellen.
  • Hierbei korrespondiert jeder der Bodybereiche horizontal mit zwei der ersten leitfähigen Schichtstrukturen 400. So kann das Halbleiterbauelement der vorliegenden Ausführungsform einen Kanal aufweisen, der wesentlich breiter als jene ist, die in den besagten Patentschriften US 5.907.170 , US 6.395.597 und US 6.191.448 beschrieben sind. Als ein Ergebnis kann das Halbleiterbauelement der vorliegenden Ausführungsform eine Betriebsgeschwindigkeit aufweisen, die wesentlich höher als jene der offenbarten Halbleiterbauelemente ist.
  • Bezugnehmend auf die 38 bis 40 wird ein Leiter auf den ersten Maskenschichtstrukturen 400, den ersten Isolatorstrukturen 500 und den zweiten Isolatorstrukturen 700 gebildet, um die ersten Öffnungen 50 zu füllen. Danach wird der Leiter planarisiert, bis die ersten Maskenschichtstrukturen 200, die ersten Isolatorstrukturen 500 und die zweiten Isolatorstrukturen 700 freigelegt sind, so dass Kontakte 800 in den ersten Öffnungen 50 gebildet werden.
  • Bezugnehmend auf die 41 bis 43 wird eine Gießschicht 900 auf den ersten Maskenschichtstrukturen 200, den ersten Isolatorstrukturen 500 und den zweiten Isolatorstrukturen 700 gebildet. Die Gießschicht 900 weist zweite Öffnungen 60 auf, welche die Kontakte 80 teilweise freilegen. Danach wird eine zweite leitfähige Schicht auf der Gießschicht 900 und den Innenflächen der zweiten Öffnungen 60 gebildet. Die zweite leitfähige Schicht weist eine im Wesentlichen gleichmäßige Dicke auf. Auf der zweiten leitfähigen Schicht wird eine Opferschicht gebildet, um die zweiten Öffnungen 60 aufzufüllen, die teilweise mit der zweiten leitfähigen Schicht gefüllt sind. Danach werden die Opferschicht und die zweite leitfähige Schicht planarisiert, bis die Gießschicht 900 freigelegt ist, so dass zweite leitfähige Schichtstrukturen 1000 und Opferschichtstrukturen gebildet werden. Dann werden die Opferschichtstrukturen entfernt. Hierbei entspricht die zweite leitfähige Schichtstruktur 1000 einer unteren Elektrode eines Kondensators.
  • Bezugnehmend auf die 44 bis 46 wird eine zweite isolierende Schicht 1100 auf der Gießschicht 900 und den zweiten leitfähigen Schichtstrukturen 1000 gebildet. Die zweite isolierende Schicht 1100 weist eine im Wesentlichen gleichmäßige Dicke auf. Das heißt, die zweite isolierende Schicht 1100 ist im Wesentlichen konform mit der Gießschicht 900 und den zweiten leitfähigen Schichtstrukturen 1000. Die zweite isolierende Schicht 1100 entspricht einer dielektrischen Schicht des Kondensators.
  • Bezugnehmend auf die 47 bis 49 werden dritte leitfähige Strukturen 1200 auf der zweiten isolierenden Schicht 1100 gebildet. Die dritten leitfähigen Schichtstrukturen 1200 erstrecken sich in der zweiten Richtung und sind in der ersten Richtung voneinander beabstandet. Die dritten leitfähigen Schichtstrukturen 1200 füllen die zweiten Öffnungen 60 auf, die mit den ersten leitfähigen Schichtstrukturen 1000 und der zweiten isolierenden Schicht 1100 teilweise gefüllt sind, und entsprechen einer oberen Elektrode des Kondensators sowie einer Bitleitung.
  • Hierbei kann des Weiteren ein leitfähiges Element (siehe Bezugszeichen 15 in 4) gebildet werden, um die unteren Teile 120b der Vorsprünge 120 miteinander zu verbinden. Das leitfähige Element kann sich in der ersten Richtung erstrecken und die unteren Teile 120b der Vorsprünge 120 miteinander verbinden.
  • Gemäß der Erfindung beinhaltet somit ein Halbleiterbauelement einen Bodybereich, der nicht durch Source-/Drainbereiche isoliert ist. Außerdem weist ein Kanal, der in dem Halbleiterbauelement erzeugt wird, eine große Breite auf, so dass eine Betriebsgeschwindigkeit des Halbleiterbauelements relativ hoch sein kann. Da die Source-/Drainbereiche den Body nicht isolieren, kann eine Akkumulation von Löchern in dem Body effizient verhindert werden. Als ein Ergebnis kann ein Betriebsversagen eines Halbleiterbauelements aufgrund einer Akkumulation von Löchern in dem Bodybereich verhindert werden.

Claims (10)

  1. Halbleiterbauelement mit – einer leitfähigen Struktur (11) mit einem ersten Teil (11a), zweiten Teilen (11b) und dritten Teilen (11c), wobei sich die zweiten Teile auf dem ersten Teil in einer ersten Richtung erstrecken und in einer zweiten Richtung voneinander beabstandet sind, die nicht-parallel zur ersten Richtung ist, und die dritten Teile auf den zweiten Teilen angeordnet sind und in der ersten und der zweiten Richtung voneinander beabstandet sind, dadurch gekennzeichnet, dass – erste isolierende Schichten (21) an Seitenwänden der zweiten Teile angeordnet sind und – erste leitfähige Schichtstrukturen (12) auf den ersten isolierenden Schichten ausgebildet sind.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der erste Teil und die dritten Teile n-leitende Störstellen beinhalten und die zweiten Teile p-leitende Störstellen beinhalten.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter gekennzeichnet durch – zweite leitfähige Schichtstrukturen (13), die mit den dritten Teilen elektrisch verbunden sind, – eine zweite isolierende Schicht (22), welche die zweiten leitfähigen Schichtstrukturen bedeckt, und – dritte leitfähige Schichtstrukturen (14), die auf der zweiten isolierenden Schicht ausgebildet sind und sich in der zweiten Richtung erstrecken und in der ersten Richtung voneinander beabstandet sind.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch ein leitfähiges Element, das mit den zweiten Teilen elektrisch verbunden ist.
  5. Verfahren zur Herstellung eines Halbleiterbauelements, mit folgenden Schritten: – Bilden eines Halbleitersubstrats (100) mit einer Basis (110) und Vorsprüngen (120), wobei sich die Vorsprünge in einer ersten Richtung auf der Basis erstrecken und in einer zweiten Richtung voneinander beabstandet sind, die nicht-parallel zu der ersten Richtung ist, – Bilden von ersten isolierenden Schichten (300) an Seitenwänden der Vorsprünge, – Bilden von ersten leitfähigen Schichtstrukturen (400a) auf den ersten isolierenden Schichten, – Bilden eines ersten Störstellenbereichs (111) an einem oberen Teil der Basis, – teilweises Entfernen von oberen Teilen der Vorsprünge, um konvexe Teile (121) auf unteren Teilen (120b) der Vorsprünge zu bilden, wobei die konvexen Teile in der ersten und der zweiten Richtung voneinander beabstandet sind, und – Bilden von zweiten Störstellenbereichen (122) an oberen Teilen der konvexen Teile.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass für die ersten und zweiten Störstellenbereiche Störstellen gleicher Art verwendet werden.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass für die Störstellen n-leitende Störstellen verwendet werden.
  8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass das Halbleitersubstrat mit p-leitenden Störstellen dotiert ist.
  9. Verfahren nach einem der Ansprüche 5 bis 8, weiter gekennzeichnet durch – Bilden von zweiten leitfähigen Schichtstrukturen (1000), die mit den zweiten Störstellenbereichen elektrisch verbunden sind, – Bilden einer zweiten isolierenden Schicht (1100), welche die zweiten leitfähigen Schichtstrukturen bedeckt, und – Bilden von dritten leitfähigen Schichtstrukturen (1200) auf der zweiten isolierenden Schicht, wobei sich die dritten leitfähigen Schichtstrukturen in der zweiten Richtung erstrecken und in der ersten Richtung voneinander beabstandet sind.
  10. Verfahren nach einem der Ansprüche 5 bis 9, weiter gekennzeichnet durch das Bilden eines leitfähigen Elements, das mit den unteren Teilen der Vorsprünge elektrisch verbunden ist.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
KR101320517B1 (ko) * 2007-03-13 2013-10-22 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
KR100912965B1 (ko) * 2007-12-24 2009-08-20 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
KR101420773B1 (ko) * 2009-07-15 2014-07-17 주성엔지니어링(주) 전기광학소자 및 이의 제작 방법
KR101723864B1 (ko) 2010-10-08 2017-04-07 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR101736235B1 (ko) * 2010-10-08 2017-05-17 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US8482126B2 (en) * 2011-09-02 2013-07-09 Kabushiki Kaisha Toshiba Semiconductor device
KR20130047410A (ko) 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
JP6437351B2 (ja) 2015-03-13 2018-12-12 東芝メモリ株式会社 半導体記憶装置及び半導体装置の製造方法
FR3050867B1 (fr) 2016-05-02 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a nanocouches a canal vertical
KR102524614B1 (ko) 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61140170A (ja) * 1984-12-13 1986-06-27 Toshiba Corp 半導体記憶装置
US6337497B1 (en) 1997-05-16 2002-01-08 International Business Machines Corporation Common source transistor capacitor stack
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6134175A (en) * 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
KR100652370B1 (ko) * 2000-06-15 2006-11-30 삼성전자주식회사 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법
US7045844B2 (en) * 2002-06-21 2006-05-16 Micron Technology, Inc. Memory cell and method for forming the same

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