DE102007002961B4 - Storage device and method for its production - Google Patents

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Dietmar Hiller
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Abstract

Speichervorrichtung (1), welche zumindest einen Speicherstapel (3) von gestapelten Speicherchips (4) aufweist, die in Bezug zueinander versetzt sind,
wobei jeder gestapelte Speicherchip (4) des Speicherstapels (3) längs seines Rands Chip-Pads (5) zum Bonden des gestapelten Speicherchips (4) an Substrat-Pads (6) der Speichervorrichtung (1) aufweist, die mit einer Steuerschaltung verbindbar sind,
wobei jedes Chip-Pad (5) eines gestapelten Speicherchips (4), welches den gestapelten Speicherchip (4) mit einem Substrat-Pad (6), das mit der Steuerschaltung verbindbar ist, individuell verbindet, einen vergrößerten Abstand (di) zu benachbarten Chip-Pads (5) im Vergleich zu Chip-Pads (5) des gestapelten Speicherchips (4) aufweist, welche den gestapelten Speicherchip (4) parallel mit korrespondierenden Chip-Pads (5) von anderen gestapelten Speicherchips (4) des Speicherstapels (3) mit korrespondierenden Substrat-Pads (6), die mit der Steuerschaltung verbindbar sind, verbinden, wobei mindestens ein gestapelter Speicherchip (4) beide Arten von Chip-Pads aufweist. A memory device (1) comprising at least one memory stack (3) of stacked memory chips (4) offset with respect to each other,
each stacked memory chip (4) of the memory stack (3) having along its edge chip pads (5) for bonding the stacked memory chip (4) to substrate pads (6) of the memory device (1) connectable to a control circuit;
wherein each chip pad (5) of a stacked memory chip (4), which individually connects the stacked memory chip (4) to a substrate pad (6) connectable to the control circuit, is adjacent to an increased distance (d i ) Chip pads (5) compared to chip pads (5) of the stacked memory chip (4), which the stacked memory chip (4) in parallel with corresponding chip pads (5) of other stacked memory chips (4) of the memory stack (3 ) with corresponding substrate pads (6) connectable to the control circuit, at least one stacked memory chip (4) having both types of chip pads.

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft eine Speichervorrichtung, welche zumindest einen Speicherstapel von gestapelten Speicherchips aufweist, die in Bezug zueinander versetzt sind, sowie ein Verfahren zu deren Herstellung. The The invention relates to a storage device which comprises at least one Memory stack of stacked memory chips, with respect to offset from each other, and a method for their preparation.

Insbesondere betrifft die Erfindung einen Flash-Speicher mit zumindest einem Flash-Speicherstapel von gestapelten Flash-Speicherchips, die in Bezug zueinander versetzt gestapelt sind.Especially The invention relates to a flash memory with at least one Flash memory stacks of stacked flash memory chips that are related to each other staggered are staggered.

Die US 6 900 528 A beschreibt einen Flash-Speicher mit gestapelten Speicherchips, die symmetrisch oder asymmetrisch übereinander gestapelt sind. The US Pat. No. 6,900,528 A describes a flash memory with stacked memory chips stacked symmetrically or asymmetrically on top of each other.

Die US 5 951 304 A beschreibt ausgedehnte elektrische Verbindungspads, die fächerförmig angeordnet sind.The US 5,951,304 describes extended electrical connection pads arranged in a fan shape.

Die US 5 818 114 A beschreibt eine radial gestufte Anordnung von Verbindungspads bei integrierten Schaltkreisen.The US Pat. No. 5,818,114 describes a radially stepped arrangement of connection pads in integrated circuits.

Die US 6 376 904 B1 beschreibt einen Speicherstapel mit übereinander gestapelten Speicherchips, die zueinander versetzt stufenweise übereinander gestapelt sind.The US Pat. No. 6,376,904 B1 describes a memory stack with stacked memory chips stacked staggered one above the other.

Die Marktanforderung für kleinere, leichtere und leistungsfähigere Mobiltelefone, PDAs und weitere elektronische Vorrichtungen treibt die Entwicklung von kompakteren elektronischen Baugruppen in einem Gehäuse bzw. Gehäusen mit erhöhter Funktionalität an. Zur Erhöhung von Funktionalität und Kapazität elektronischer Vorrichtungen werden Speicherchips übereinander gestapelt. Jeder Stapel weist zwei, drei und vier mit Draht gebondete Chips auf, welche in typischer Weise in einer Pyramide oder in einem Stapel gleichgroßer Chips in überhängender Bauweise angeordnet sind. In dieser herkömmlichen Lösung sind Chips entweder mit einem Abstandshalter oder mit einem Zwischenlayer dazwischen übereinander gestapelt. Derzeit sind Chips mit einer Dicke von ungefähr 100 μm in Produktion. Bei herkömmlichen Speicherchipstapeln ist die Anzahl von Chips, welche übereinander gestapelt sind, auf Grund der Einschränkungen der zulässigen Baugruppenhöhe begrenzt. Wenn Chips übereinander gestapelt werden, wird das Bonden der Chip-Pads, die auf jedem Chip angeordnet sind, mit korrespondierenden Pads auf einem Substrat der Speichervorrichtung schwierig, und das Drahtbonden verbraucht mehr Raum bei erhöhter Anzahl von übereinander gestapelten Chips. Der Platzverbrauch für Drahtbonden erhöht sich insbesondere, wenn ein Pad oder ein Chip an unterschiedliche Pads auf dem Substrat gebondet wird. Außerdem erhöht sich bei zunehmender Anzahl von Drahtbonds ein Risiko von visuellen und elektrischen Kurzschlüssen.The Market requirement for smaller, lighter and more powerful mobile phones, PDAs and other electronic devices is driving the development of more compact electronic assemblies in a housing or housings with elevated functionality at. To increase of functionality and capacity electronic devices become memory chips on top of each other stacked. Each stack has two, three and four wire-bonded ones Chips, which are typically in a pyramid or in one Stack of equal size Overhanging chips are arranged. In this conventional solution are Chips either with a spacer or with an intermediate layer between them stacked. Currently, chips with a thickness of approximately 100 μm are in production. In conventional Memory chip stacks is the number of chips that are stacked on top of each other stacked, limited due to the limitations of the allowable assembly height. If chips are on top of each other Stacking will be the bonding of the chip pads on each chip are arranged, with corresponding pads on a substrate the storage device difficult, and consumes the wire bonding more space at elevated Number of superimposed stacked chips. The space consumption for wire bonding increases especially if a pad or a chip to different pads is bonded to the substrate. It also increases as the number of Wire bonds a risk of visual and electrical short circuits.

Die Erfindung stellt eine Speichervorrichtung bereit, welche zumindest einen Speicherstapel von gestapelten Speicherchips aufweist, die in Bezug zueinander versetzt sind,
wobei jeder gestapelte Speicherchip des Speicherstapels längs seines Rands Chip-Pads zum Bonden des gestapelten Speicherchips an Substrat-Pads der Speichervorrichtung aufweist, die mit einem Steuerkreis bzw. einer Steuerschaltung verbindbar sind,
wobei jedes Chip-Pad eines gestapelten Speicherchips, welches den gestapelten Speicherchip mit einem Substrat-Pad, das mit der Steuerschaltung verbindbar ist, individuell verbindet, einen vergrößerten Abstand zu benachbarten Chip-Pads im Vergleich zu Chip-Pads des gestapelten Speicherchips aufweist, welche den gestapelten Speicherchip parallel mit korrespondierenden Chip-Pads von anderen gestapelten Speicherchips des Speicherstapels mit korrespondierenden Substrat-Pads, die mit der Steuerschaltung verbindbar sind, verbinden, wobei mindestens ein gestapelter Speicherchip beide Arten von Chip-Pads aufweist.The invention provides a memory device having at least one memory stack of stacked memory chips offset with respect to each other,
wherein each stacked memory chip of the memory stack has along its edge chip pads for bonding the stacked memory chip to substrate pads of the memory device connectable to a control circuit and a control circuit, respectively;
wherein each chip pad of a stacked memory chip individually connecting the stacked memory chip to a substrate pad connectable to the control circuit has an increased distance to adjacent chip pads compared to chip pads of the stacked memory chip comprising the stacked memory chip stacked memory chip in parallel with corresponding chip pads of other stacked memory chips of the memory stack with corresponding substrate pads connectable to the control circuit connect, at least one stacked memory chip having both types of chip pads.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist ein Abstandsmuster der Chip-Pads längs des Rands eines gestapelten Speicherchips für alle gestapelten Speicherchips des gleichen Speicherstapels identisch.In an execution the memory device according to the present The invention is a spacing pattern of the chip pads along the edge of a stacked one Memory chips for all stacked memory chips of the same memory stack identical.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die auf einem Substrat der Speichervorrichtung vorgesehenen Substrat-Pads in zumindest einer Reihe von Substrat-Pads angeordnet, welche im Wesentlichen parallel zu einem Rand des untersten gestapelten Speicherchips des Speicherstapels ausgerichtet sind, oder die Substrat-Pads sind in einer gekrümmten Linie zur Erhöhung der jeweiligen Zwischenräume angeordnet.In an execution the memory device according to the present Invention are provided on a substrate of the storage device substrate pads arranged in at least one row of substrate pads, which in the Essentially parallel to an edge of the lowest stacked memory chip of the memory stack, or are the substrate pads in a curved Line to increase the respective spaces arranged.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung weist jeder gestapelte Speicherchip einen Pad-Randbereich auf, in welchem die Chip-Pads des Speicherchips angeordnet sind.In an execution the memory device according to the present In the invention, each stacked memory chip has a pad edge region on, in which the chip pads of the memory chip are arranged.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die Speicherchips in einer asymmetrischen versetzten Treppenanordnung übereinander gestapelt.In an execution the memory device according to the present Invention, the memory chips in an asymmetric offset Staircase arrangement on top of each other stacked.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist der vergrößerte Abstand gegeben durch:

Figure 00040001
wobei N die Anzahl übereinander gestapelter Speicherchips in einer asymmetrischen versetzten Treppenanordnung ist, und ds ein minimaler Padabstand solcher auf dem Substrat der Speichervorrichtung vorgesehener Pads ist.In an embodiment of the memory device according to the present invention, the increased distance is given by:
Figure 00040001
where N is the number of stacked memory chips in an asymmetric staggered arrangement of stairs, and d s is a minimum of such pad spacing on the substrate of the memory device provided pads.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist der minimale Padabstand ds solcher auf dem Substrat der Speichervorrichtung vorgesehener Pads gegeben durch:

Figure 00050001
wobei hs ein Abstand zwischen zwei korrespondierenden Chip-Pads von zwei versetzten Speicherchips des Speicherstapels ist,
h0 der Abstand zwischen Chip-Pads des untersten Speicherchips des Speicherstapels und Substrat-Pads ist, die auf einem Substrat der Speichervorrichtung vorgesehen sind, und
αmin ein minimaler Winkel ist, welcher verhindert, dass ein Bonddraht ein anderes Chip-Pad kreuzt.In one embodiment of the memory device according to the present invention, the minimum pad spacing d s of such pads provided on the substrate of the memory device is given by:
Figure 00050001
where h s is a distance between two corresponding chip pads of two staggered memory chips of the memory stack,
h 0 is the distance between chip pads of the lowermost memory chip of the memory stack and substrate pads provided on a substrate of the memory device, and
α min is a minimum angle which prevents a bond wire from crossing another chip pad.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist der minimale Winkel αmin gegeben durch:

Figure 00050002
wobei wp die Breite eines Chip-Pads ist,
hp die Länge eines Chip-Pads ist, und
hs der Abstand zwischen zwei korrespondierenden Chip-Pads von zwei versetzten Speicherchips des Speicherstapels ist.In one embodiment of the memory device according to the present invention, the minimum angle α min is given by:
Figure 00050002
where w p is the width of a chip pad,
h p is the length of a chip pad, and
h s is the distance between two corresponding chip pads of two staggered memory chips of the memory stack.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die Speicherchips in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt.In an execution the memory device according to the present Invention, the memory chips are in a symmetrical offset changing arrangement on top of each other stacked.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die gestapelten Speicherchips so abwechselnd zueinander gestapelt, dass die Pad-Randbereiche von zwei Speicherchips, welche direkt übereinander gestapelt sind, in gegenüber liegenden Richtungen ausgerichtet sind.In an execution the memory device according to the present Invention, the stacked memory chips are so alternately to each other stacked that pad edge areas of two memory chips, which directly above each other are stacked in opposite are aligned lying directions.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die Speicherchips zur Bildung einer Pyramide von gestapelten Speicherchips übereinander gestapelt.In an execution the memory device according to the present Invention are the memory chips to form a pyramid of stacked memory chips on top of each other stacked.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die gestapelten Speicherchips direkt aufeinander angebracht.In an execution the memory device according to the present Invention, the stacked memory chips directly to each other appropriate.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die gestapelten Speicherchips des Speicherstapels aneinander verklebt.In an execution the memory device according to the present Invention are the stacked memory chips of the memory stack glued together.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist ein Abstandshalter bzw. eine Zwischenlage zwischen zwei gestapelten Speicherchips des Speicherstapels vorgesehen.In an execution the memory device according to the present Invention is a spacer or an intermediate layer between provided two stacked memory chips of the memory stack.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist der zumindest eine Speicherstapel in einer Baugruppe bzw. einem Gehäuse der Speichervorrichtung geformt.In an execution the memory device according to the present Invention is the at least one memory stack in an assembly or a housing the storage device shaped.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die gestapelten Speicherchips als gestapelte Flash-Speicher ausgebildet.In an execution the memory device according to the present Invention, the stacked memory chips are formed as stacked flash memory.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist ein Chip-Pad des gestapelten Speicherchips, welches die Speichervorrichtung individuell mit der Steuerschaltung verbindet, zur Aufbringung eines Chipfreigabesignals auf den gestapelten Speicherchip vorgesehen.In an execution the memory device according to the present Invention is a chip pad of the stacked memory chip, which individually connecting the memory device to the control circuit, for applying a chip enable signal to the stacked memory chip intended.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist das Chip-Pad des gestapelten Speicherchips, welches die Speichervorrichtung individuell mit der Steuerschaltung verbindet, für ein Lese-/In-Betrieb-Signal vorgesehen.In an execution the memory device according to the present Invention is the chip pad of the stacked memory chip, which individually connecting the memory device to the control circuit, for a Read / in operation signal provided.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist eine Anzahl von gestapelten Speicherchips des Speicherstapels mindestens vier.In an execution the memory device according to the present Invention is a number of stacked memory chips of the memory stack at least four.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung ist eine Anzahl von gestapelten Speicherchips des Speicherstapels mindestens acht.In an execution the memory device according to the present Invention is a number of stacked memory chips of the memory stack at least eight.

In einer Ausführung des Flash-Speichers gemäß der vorliegenden Erfindung sind die Flash-Speicherchips in einer asymmetrischen versetzten Treppenanordnung übereinander gestapelt.In an execution the flash memory according to the present invention Invention are the flash memory chips in an asymmetric offset Staircase arrangement on top of each other stacked.

In einer Ausführung des Flash-Speichers gemäß der vorliegenden Erfindung sind die Flash-Speicherchips in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt.In an execution the flash memory according to the present invention Invention are the flash memory chips in a symmetrical offset changing arrangement on top of each other stacked.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung weist jeder gestapelte Speicherchip Chip-Pads auf, welche auf einer oberen Seite des gestapelten Speicherchips in einem Pad-Randbereich längs eines Rands des gestapelten Speicherchips angeordnet sind.In an execution the memory device according to the present Invention, each stacked memory chip on chip pads, which on an upper side of the stacked memory chip in a pad edge area along a Rands of the stacked memory chip are arranged.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die gestapelten Speicherchips so in Bezug zueinander versetzt, dass die Pad-Randbereiche von allen gestapelten Speicherchips wechselnde Vorsprünge des symmetrischen Speicherstapels bilden.In an execution the memory device according to the present Invention, the stacked memory chips are so in relation to each other offset the pad margins from all stacked memory chips changing projections form the symmetric memory stack.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind der oberste gestapelte Speicherchip und der direkt unter dem obersten gestapelten Speicherchip befindliche Speicherchip so aufeinander gestapelt, dass die Pad-Randbereiche von beiden gestapelten Speicherchips in der gleichen Richtung ausgerichtet sind.In an execution the memory device according to the present Invention are the top stacked memory chip and the direct memory chip located under the top stacked memory chip stacked on top of each other so that the pad margins of both stacked Memory chips are aligned in the same direction.

In einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung sind die Chip-Pads des obersten gestapelten Speicherchips an die korrespondierenden Chip-Pads des direkt unter dem obersten gestapelten Speicherchips befindlichen Speicherchips gebondet.In an execution the memory device according to the present Invention are the chip pads of the top stacked memory chip on the corresponding chip pads of the directly stacked under the top Memory chips located memory chips bonded.

Die Erfindung stellt weiterhin eine Flash-Speichervorrichtung bereit, welche zumindest einen Speicherstapel von gestapelten Flash-Speicherchips aufweist, die direkt aufeinander gestapelt sind, und die in Bezug zueinander in einer symmetrischen wechselnden Anordnung versetzt sind.The Invention further provides a flash memory device which at least one memory stack of stacked flash memory chips which are stacked directly on top of each other and in relation to each other offset from each other in a symmetrical alternating arrangement are.

Die Erfindung stellt weiterhin ein Verfahren zum Herstellen einer Speichervorrichtung nach Anspruch 1 bereit, welches die folgenden Verfahrensschritte aufweist:

  • (a) Bereitstellen eines Speicherchips mit Chip-Pads, welche auf einer oberen Seite des Speicherchips in einem Pad-Randbereich längs eines Rands des Speicherchips angeordnet sind;
  • (b) Drehen eines weiteren Speicherchips in Bezug auf den vorhergehenden Speicherchip dergestalt, dass der Pad-Randbereich von beiden Speicherchips in gegenüber liegenden Richtungen ausgerichtet werden, und Anbringen des weiteren Speicherchips auf der oberen Seite des vorhergehenden Speicherchips in einer versetzten Weise dergestalt, dass der Pad-Randbereich des darunter liegenden vorhergehenden Speicherchips unbedeckt bleibt;
  • (c) Wiederholen der Verfahrensschritte (a) und (b), bis eine vorher festgelegte Anzahl von Speicherchips übereinander gestapelt ist; und
  • (d) Fertigstellen der Speichervorrichtung.
The invention further provides a method for manufacturing a memory device according to claim 1, comprising the following method steps:
  • (A) providing a memory chip with chip pads, which are arranged on an upper side of the memory chip in a pad edge region along an edge of the memory chip;
  • (b) rotating another memory chip with respect to the previous memory chip such that the pad edge region of both memory chips are aligned in opposite directions, and attaching the further memory chip on the upper side of the preceding memory chip in a staggered manner such that the Pad edge region of the underlying previous memory chip remains uncovered;
  • (c) repeating steps (a) and (b) until a predetermined number of memory chips are stacked on top of each other; and
  • (d) Completing the storage device.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden die Pads der beiden obersten gestapelten Speicherchips des Speicherstapels, deren Pad-Randbereiche beide unbedeckt sind, gleichzeitig in einem Drahtbonding-Verfahrensschritt an Pads eines Substrats gebondet.In an execution the method according to the present invention Invention, the pads of the two top stacked memory chips the storage stack whose pad margins are both uncovered, simultaneously in a wire bonding process step on pads of a substrate bonded.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung wird der weitere Speicherchip um 180° in Bezug auf den vorhergehenden Speicherchip gedreht.In an execution the method according to the present invention Invention, the further memory chip by 180 ° with respect to the previous memory chip turned.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung wird der weitere Speicherchip um 90° in Bezug auf den vorhergehenden Speicherchip gedreht.In an execution the method according to the present invention Invention, the further memory chip by 90 ° with respect to the previous memory chip turned.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden die Speicherchips aus Flash-Speicherchips gebildet.In an execution the method according to the present invention Invention, the memory chips are formed from flash memory chips.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden zumindest vier Speicherchips übereinander gestapelt.In an execution the method according to the present invention Invention, at least four memory chips are stacked on top of each other.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden zumindest acht Speicherchips übereinander gestapelt.In an execution the method according to the present invention Invention, at least eight memory chips are stacked on top of each other.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden die Speicherchips aneinander geklebt.In an execution the method according to the present invention Invention, the memory chips are glued together.

In einer Ausführung des Verfahrens gemäß der vorliegenden Erfindung werden die gestapelten Speicherchips in einer Baugruppe bzw. in einem Gehäuse geformt.In an execution the method according to the present invention Invention, the stacked memory chips in an assembly or in a housing shaped.

1A, 1B, 1C zeigen Drahtbondingmuster von Ausführungen der Speichervorrichtung gemäß der vorliegenden Erfindung. 1A . 1B . 1C show wire bonding patterns of embodiments of the memory device according to the present invention.

2 zeigt eine detaillierte Ansicht eines Drahtbondingmusters einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung. 2 shows a detailed view of a wire bonding pattern of an embodiment of the memory device according to the present invention.

3A, 3B zeigen Alternativen für ein Bondingmuster nach Ausführungen der Speichervorrichtung gemäß der vorliegenden Erfindung. 3A . 3B show alternatives for a bonding pattern according to embodiments of the memory device according to the present invention.

4 zeigt schematisch die Verbindung einer Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung mit einem Mikrokontroller. 4 schematically shows the connection of a memory device according to an embodiment of the present invention with a microcontroller.

5 zeigt ein Drahtbondingmuster gemäß einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung. 5 shows a wire bonding pattern according to an embodiment of the memory device according to the present invention.

6 zeigt eine perspektivische Ansicht zur Illustration von Drahtbonding gemäß einer Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung. 6 FIG. 12 is a perspective view illustrating wire bonding according to an embodiment of the memory device according to the present invention. FIG.

7 zeigt eine perspektivische Ansicht zur Illustration von Drahtbonding als eine Ausführung der Speichervorrichtung gemäß der vorliegenden Erfindung. 7 Fig. 12 is a perspective view illustrating wire bonding as an embodiment of the memory device according to the present invention.

8 zeigt eine Querschnittsansicht durch eine Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 8th shows a cross-sectional view through a storage device as an embodiment of the present invention.

9 zeigt eine Querschnittsansicht durch eine Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 9 shows a cross-sectional view through a storage device as an embodiment of the present invention.

10 zeigt eine perspektivische Ansicht einer Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 10 shows a perspective view of a storage device as an embodiment of the present invention.

11 zeigt eine perspektivische Ansicht einer Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 11 shows a perspective view of a storage device as an embodiment of the present invention.

12 zeigt eine Querschnittsansicht durch eine Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 12 shows a cross-sectional view through a storage device as an embodiment of the present invention.

13 zeigt eine Querschnittsansicht durch eine Speichervorrichtung als eine Ausführung der vorliegenden Erfindung. 13 shows a cross-sectional view through a storage device as an embodiment of the present invention.

14A, 14B, 14C illustrieren das Herstellverfahren zum Herstellen einer Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung. 14A . 14B . 14C illustrate the manufacturing method for manufacturing a memory device according to an embodiment of the present invention.

15A, 15B zeigen zwei Chipwafer zur Illustration des Herstellverfahrens einer Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung. 15A . 15B show two chip wafers illustrating the manufacturing process of a memory device according to an embodiment of the present invention.

16 ist eine Querschnittsansicht durch eine Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung. 16 FIG. 12 is a cross-sectional view through a memory device according to an embodiment of the present invention. FIG.

17 ist eine Draufsicht einer Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung. 17 FIG. 10 is a plan view of a memory device according to an embodiment of the present invention. FIG.

18 ist eine Querschnittsansicht durch eine Speichervorrichtung gemäß einer Ausführung der vorliegenden Erfindung. 18 FIG. 12 is a cross-sectional view through a memory device according to an embodiment of the present invention. FIG.

1A zeigt eine erste mögliche Ausführung einer Speichervorrichtung 1 gemäß der vorliegenden Erfindung in schematischer Weise von oben. Die Speichervorrichtung 1 weist ein Substrat 2 auf, auf welchem ein Speicherstapel 3 angeordnet ist. Der Speicherstapel 3 besitzt mehrere gestapelte Speicherchips 4, die übereinander gestapelt sind. In der in 1 dargestellten Ausführung sind vier Speicherchips 4-1, 4-2, 4-3, 4-4 übereinander gestapelt, wobei Speicherchip 4-1 den untersten Speicherchip und Speicherchip 4-4 den obersten Speicherchip des Speicherstapels 3 bilden. In der in 1A gezeigten Ausführung sind die Speicherchips 4-1, 4-2, 4-3, 4-4 in einer asymmetrischen versetzten Treppenanordnung ähnlich zu den Stufen einer Stufenleiter übereinander gestapelt. Die gestapelten Speicherchips 4-1, 4-2, 4-3, 4-4 sind in einer Ausführung durch gestapelte Flash-Speicher ausgebildet. Jeder gestapelte Speicherchip 4 des Speicherstapels 3 weist längs seines Rands Chip-Pads 5 zum Bonding des gestapelten Speicherchips 4 an Substrat-Pads 6 auf dem Substrat 2 auf. Wie aus 1A ersichtlich ist, ist ein Abstandsschema der Chip-Pads 5 längs des Rands eines gestapelten Speicherchips 4 identisch für alle gestapelten Speicherchips 4 des Speicherstapels 3. Die Chip-Pads 6 können mit einer externen Steuerschaltung, wie zum Beispiel ein Mikrokontroller, verbunden sein, welche Daten in die Speicherchips 4 einschreibt oder Daten aus den Speicherchips 4 ausliest. Zum Lesen und Schreiben von Daten bringt die Steuereinrichtung bzw. der Kontroller Steuersignale auf die Speichervorrichtung 1 auf. Die Chip-Pads 5 jedes Speicherchips 4-i sind mit den korrespondierenden Substrat-Pads 6 auf dem Substrat 2 mittels Drahtbonds 7 wie in 1 gezeigt verbunden. Während die Datensignalleitungen und einige Steuerleitungen mit allen Speicherchips 4 parallel verbunden sind, müssen einige Steuersignale der Steuereinrichtung individuell auf die Speicherchips 4 innerhalb des Speicherstapels 3 aufgebracht werden. Diese Steuersignale sind zum Beispiel ein Chipfreigabesignal CE zur individuellen Freigabe jedes Speicherchips 4 des Speicherstapels 3. Ein weiteres Beispiel für ein Steuersignal, welches jeden Speicherchip 4 innerhalb des Speicherstapels 3 individuell steuert, ist ein Lese-/In-Betrieb-Signal RB. In dem wie in 1A gezeigten Beispiel ist ein Chip-Pad 5-j-i jedes Speicherchips 4-j zum Aufbringen eines Chipfreigabesignals CE auf den jeweiligen Speicherchip 4-j vorgesehen und über Drahtbonds 7-1-i, 7-2-i, 7-3-i, 7-4-i mit einer Gruppe von Substrat-Pads 6-1-i, 6-2-i, 6-3-i, 6-4-i auf dem Substrat 2 verbunden, welche an die externe Steuerschaltung angeschlossen sind. Die Anzahl von Substrat-Pads 6 innerhalb der Gruppe 6-j-i korrespondiert zu der Anzahl von Speicherchips 4-j, welche zur Bildung des Speicherstapels 3 übereinander gestapelt sind. 1A shows a first possible embodiment of a storage device 1 according to the present invention in a schematic manner from above. The storage device 1 has a substrate 2 on which a memory stack 3 is arranged. The memory stack 3 has several stacked memory chips 4 stacked on top of each other. In the in 1 illustrated embodiment are four memory chips 4-1 . 4-2 . 4-3 . 4-4 stacked on top of each other, with memory chip 4-1 the lowest memory chip and memory chip 4-4 the top memory chip of the memory stack 3 form. In the in 1A the embodiment shown are the memory chips 4-1 . 4-2 . 4-3 . 4-4 stacked one above the other in an asymmetrical offset staircase arrangement similar to the steps of a ladder. The stacked memory chips 4-1 . 4-2 . 4-3 . 4-4 are formed in one embodiment by stacked flash memory. Each stacked memory chip 4 of the storage stack 3 has along its edge chip pads 5 for bonding the stacked memory chip 4 on substrate pads 6 on the substrate 2 on. How out 1A is apparent, is a pitch scheme of the chip pads 5 along the edge of a stacked memory chip 4 identical for all stacked memory chips 4 of the storage stack 3 , The chip pads 6 may be connected to an external control circuit, such as a microcontroller, which stores data in the memory chips 4 writes or data from the memory chips 4 reads. For reading and writing data, the controller or controller applies control signals to the memory device 1 on. The chip pads 5 every memory chip 4-i are with the corresponding substrate pads 6 on the substrate 2 using wire bonds 7 as in 1 connected shown. While the data signal lines and some control lines with all memory chips 4 connected in parallel, some control signals of the control device must be individually to the memory chips 4 within the storage stack 3 be applied. These control signals are, for example, a chip enable signal CE for individually enabling each memory chip 4 of the storage stack 3 , Another example of a control signal, which each memory chip 4 within the storage stack 3 individually controls is a read / in operation signal RB. In the how in 1A example shown is a chip pad 5-ji every memory chip 4-j for applying a chip enable signal CE to the respective memory chip 4-j provided and via wire bonds 7-1-i . 7-2-i . 7-3-i . 7-4-i with a group of substrate pads 6-1-i . 6-2-i . 6-3-i . 6-4-i on the substrate 2 connected, which are connected to the external control circuit. The number of substrate pads 6 within the group 6-ji corresponds to the number of memory chips 4-j leading to the formation of the storage stack 3 stacked on top of each other.

Jeder Chip-Pad 5-j-i eines gestapelten Speicherchips 4-j, der den Speicherchip 4-j mit der Steuereinrichtung über ein Substrat-Pad 6 individuell verbindet, weist einen vergrößerten Abstand di zu benachbarten Chip-Pads auf dem gestapelten Speicherchip 4-j auf, welche den gestapelten Speicherchip 4-j parallel mit korrespondierenden Chip-Pads 5 von anderen gestapelten Speicherchips 4 des gleichen Speicherstapels 3 mit der Steuereinrichtung verbinden. In der Speichervorrichtung 1, wie in 1A gezeigt ist, sind die Chip-Pads 5-1-1, 5-2-1, 5-3-1, 5-4-1 aller Speicherchips 4-1, 4-2, 4-3, 4-4 zum Auslesen von Daten aus den Speicherchips 4 oder zum Einschreiben von Daten in die Speicherchips 4 vorgesehen und verbinden alle gestapelten Speicherchips 4-1, 4-2, 4-3, 4-4 parallel mit einer externen Logik, wie beispielsweise eine Steuereinrichtung, über ein gemeinsames Substrat-Pad 6-1. Im Gegensatz dazu ist jeder Chip-Pad 5-i der Speicherchips 4-1, 4-2, 4-3, 4-4 individuell an unterschiedliche Substrat-Pads 6-1-i, 6-2-i, 6-3-i, 6-4-i über Drahtbonds 7-1-i, 7-2-i, 7-3-i, 7-4-i angeschlossen, wie aus 1A ersichtlich ist. Die Drahtbonds 7-1-i, 7-2-i, 7-3-i, 7-4-i kreuzen sich einander nicht, wenn von oben betrachtet, um visuelle Kurzschlüsse zu vermeiden, was eine visuelle Qualitätsprüfung unmöglich macht, und um elektrische Kurzschlüsse zu vermeiden. Außerdem überlappen die Drahtbonds 7-1-i bis 7-4-i die Chip-Pads anderer Speicherchips innerhalb desselben Speicherstapels 3 nicht. In der Ausführung, wie in 1A dargestellt ist, sind die Substrat-Pads 6-1 bis 6-N auf dem Substrat 2 der Speichervorrichtung 1 vorgesehen und sind in einer Reihe von Pads angeordnet, welche parallel zu einem Längsrand des untersten gestapelten Speicherchips 4-1 des Speicherstapels 3 ausgerichtet ist. In einer anderen Ausführung kann eine Anzahl von Reihen von Substrat-Pads 6-1 bis 6-N höher als eine, zum Beispiel, zwei oder drei Reihen von Substrat-Pads 6 sein. Wie aus 1A zu ersehen ist, weisen alle Speicherchips 4-1, 4-2, 4-3, 4-4, die in dem gleichen Speicherstapel 3 übereinander gestapelt sind, die gleichen Chiplängen DL und die gleiche Chipbreite DW auf. Jeder Speicherchip 4-j weist längs einem seiner Ränder Chip-Pads 5-j-1 bis 5-j-M zum Bonden des gestapelten Speicherchips 4-j an die Substrat-Pads 6 der Speichervorrichtung 1 auf. Die Chip-Pads 5 sind in einem Pad-Randbereich angeordnet, der durch eine Verschiebungsbreite SW und der Chiplänge DL festgelegt ist. In der Ausführung der Speichervorrichtung 1, die in 1A bis 1C dargestellt ist, sind die Speicherchips 4-j in einer asymmetrischen versetzten Treppenanordnung übereinander gestapelt. In der Ausführung, wie in 1A bis 1C gezeigt ist, sind vier Speicherchips 4-1 bis 4-4 übereinander gestapelt. In anderen Ausführungen der Speichervorrichtung 1 gemäß der vorliegenden Erfindung sind mehr Speicherchips 4-j übereinander gestapelt, zum Beispiel fünf, sechs, sieben, acht und mehr Speicherchips 4-j. Der vergrößerte Abstand di von Chip-Pads 5, welche individuell mit Substrat-Pads 6 verbunden sind, zu benachbarten Chip-Pads 5, welche parallel mit korrespondierenden Substrat-Pads 6 verbunden sind, vereinfacht das Drahtbonden und unterstützt eine Vermeidung visueller und elektrischer Kurzschlüsse. Die Konstruktion der Speicherchips 4 ist auf eine Anwendung der jeweiligen Speicherchips 4 angepasst. Das Padlayout der Speicherchips 4-j ist auf eine Anwendung in einer Multi-Chip-Baugruppe oder ein System in einer Baugruppe angepasst, wobei das Systemlayout in dem Speicherchipdesign berücksichtigt ist.Every chip pad 5-ji a stacked memory chip 4-j holding the memory chip 4-j with the control device via a substrate pad 6 individually connects, has an increased distance d i to adjacent chip pads on the stacked memory chip 4-j on which the stacked memory chip 4-j parallel with corresponding chip pads 5 from other stacked memory chips 4 the same memory stack 3 connect to the controller. In the storage device 1 , as in 1A Shown are the chip pads 5-1-1 . 5-2-1 . 5-3-1 . 5-4-1 all memory chips 4-1 . 4-2 . 4-3 . 4-4 for reading out data from the memory chips 4 or for writing data into the memory chips 4 provided and connect all stacked memory chips 4-1 . 4-2 . 4-3 . 4-4 parallel with an ex logic, such as a controller, via a common substrate pad 6-1 , In contrast, every chip pad 5-i the memory chips 4-1 . 4-2 . 4-3 . 4-4 individually to different substrate pads 6-1-i . 6-2-i . 6-3-i . 6-4-i over wire bonds 7-1-i . 7-2-i . 7-3-i . 7-4-i connected, like out 1A is apparent. The wire bonds 7-1-i . 7-2-i . 7-3-i . 7-4-i do not cross each other when viewed from above to avoid visual shorts, which makes visual quality inspection impossible, and to avoid electrical short circuits. In addition, the wire bonds overlap 7-1-i to 7-4-i the chip pads of other memory chips within the same memory stack 3 Not. In the execution, as in 1A shown are the substrate pads 6-1 to 6-N on the substrate 2 the storage device 1 and are arranged in a series of pads which are parallel to a longitudinal edge of the lowermost stacked memory chip 4-1 of the storage stack 3 is aligned. In another embodiment, a number of rows of substrate pads 6-1 to 6-N higher than one, for example, two or three rows of substrate pads 6 be. How out 1A can be seen, all memory chips 4-1 . 4-2 . 4-3 . 4-4 that are in the same memory stack 3 stacked on top of each other, the same chip lengths DL and the same chip width DW on. Every memory chip 4-j has along one of its edges chip pads 5-j-1 to 5-j M for bonding the stacked memory chip 4-j to the substrate pads 6 the storage device 1 on. The chip pads 5 are arranged in a pad margin area defined by a shift width SW and the chip length DL. In the embodiment of the storage device 1 , in the 1A to 1C is shown, are the memory chips 4-j stacked in an asymmetrical offset staircase arrangement. In the execution, as in 1A to 1C shown are four memory chips 4-1 to 4-4 stacked. In other embodiments of the storage device 1 according to the present invention are more memory chips 4-j stacked on top of each other, for example five, six, seven, eight and more memory chips 4-j , The increased distance d i of chip pads 5 which individually with substrate pads 6 connected to adjacent chip pads 5 , which are parallel with corresponding substrate pads 6 facilitate wire bonding and help prevent visual and electrical short circuits. The construction of memory chips 4 is due to an application of the respective memory chips 4 customized. The pad layout of the memory chips 4-j is adapted for use in a multi-chip package or system in an assembly, with the system layout being considered in the memory chip design.

In der Ausführung, wie in 1A dargestellt ist, ist ein Abstand ds zwischen zwei Substrat-Pads 6 auf dem Substrat 2 gleich groß, das heißt, alle Substrat-Pads 6 sind in einer Reihe in einem Substrat-Pad-Muster mit gleichen Abständen angeordnet. In anderen Ausführungen ist der Abstand ds zwischen zwei Substrat-Pads 6 nicht konstant, sondern variiert. In der in 1 gezeigten Ausführung ist der Abstand dd zwischen zwei Chip-Pads, welche einen gestapelten Speicherchip 4 parallel mit korrespondierenden Chip-Pads 5 von anderen gestapelten Speicherchips 4 desselben Speicherstapels 3 über ein Substrat-Pad 6 mit einer externen Steuereinrichtung verbinden, wie beispielsweise ein Daten-Pad DQ 5-j-1, konstant, das heißt äquidistant, wobei der Abstand dd in einer Ausführung zu dem Abstand ds zwischen zwei korrespondierenden Substrat-Pads 6 auf dem Substrat 2 korrespondiert. In anderen Ausführungen ist der Abstand dd zwischen zwei Chip-Pads nicht konstant, das heißt nicht äquidistant.In the execution, as in 1A is a distance d s between two substrate pads 6 on the substrate 2 same size, that is, all substrate pads 6 are arranged in a row in a substrate pad pattern at equal intervals. In other embodiments, the distance d s between two substrate pads 6 not constant but varies. In the in 1 the embodiment shown is the distance d d between two chip pads, which is a stacked memory chip 4 parallel with corresponding chip pads 5 from other stacked memory chips 4 the same storage stack 3 over a substrate pad 6 connect to an external controller, such as a data pad DQ 5-j-1 , constant, that is equidistant, wherein the distance d d in one embodiment to the distance d s between two corresponding substrate pads 6 on the substrate 2 corresponds. In other embodiments, the distance d d between two chip pads is not constant, that is not equidistant.

In der in 1A gezeigten Ausführung sind die Chip-Pads 5 in einer Reihe parallel zu einem Rand des korrespondierenden Speicherchips 4-j angeordnet. In einer möglichen Ausführung weist der oberste Speicherchip 4-4 weiterhin Chip-Pads 8 an der Vorder- und Rückseite auf, welche diesen Speicherchip 4-4 mit korrespondierenden Substrat-Pads 6 auf dem Substrat 2 verbinden, die auch auf der Vorder- und Rückseite angeordnet sind. In der in 18 dargestellten Ausführung weist der oberste Speicherchip 4-4 Chip-Pads 8 auf, welche über Drahtbonds 9 an Substrat-Pads 10 auf einer lateralen Seite des Speicherstapels 3 angeschlossen sind.In the in 1A shown embodiment are the chip pads 5 in a row parallel to an edge of the corresponding memory chip 4-j arranged. In one possible embodiment, the top memory chip 4-4 continue to chip pads 8th on the front and back on which this memory chip 4-4 with corresponding substrate pads 6 on the substrate 2 connect, which are also arranged on the front and back. In the in 18 illustrated embodiment, the top memory chip 4-4 Chip pads 8th on, which over wire bonds 9 on substrate pads 10 on a lateral side of the storage stack 3 are connected.

In der in 1A gezeigten Ausführung sind alle Speicherchips 4-1 bis 4-4 durch die gleichen Speicherchips gebildet, das heißt, die Schaltkreise, welche in jedem Speicherchip 4 integriert sind, sind identisch. In anderen Ausführungen weisen die Speicherchips 4 unterschiedliche integrierte Schaltkreise auf.In the in 1A shown execution are all memory chips 4-1 to 4-4 formed by the same memory chips, that is, the circuitry used in each memory chip 4 are integrated, are identical. In other embodiments, the memory chips 4 different integrated circuits.

In einer Ausführung der Speichervorrichtung 1 weist der oberste Speicherchips 4-4, wie in 1B gezeigt ist, einen komplexeren Schaltkreis als die anderen Speicherchips 4-1 bis 4-3 auf, da es möglich ist, zusätzliche Chip-Pads 8 an der Vorder- und Rückseite des obersten gestapelten Speicherchips 4-4 vorzusehen.In an embodiment of the storage device 1 has the top memory chip 4-4 , as in 1B shown is a more complex circuit than the other memory chips 4-1 to 4-3 on, because it is possible to add additional chip pads 8th at the front and back of the top stacked memory chip 4-4 provided.

In einer noch weiteren Ausführung, wie in 1C dargestellt ist, ist es auch möglich, Chip-Pads 11 auf der Rückseite des obersten gestapelten Speicherchips 4-4 vorzusehen. Die Chip- Pads 11 auf der Rückseite sind über Drahtbonds 12 an Substrat-Pads 13 angeschlossen, die auf dem Substrat 2 vorgesehen sind.In a still further execution, like in 1C It is also possible to use chip pads 11 on the back of the top stacked memory chip 4-4 provided. The chip pads 11 on the back are over wire bonds 12 on substrate pads 13 connected to the substrate 2 are provided.

In den in 1A, 1B, 1C gezeigten Ausführungen ist der minimale mögliche Padabstand dd auf einem Speicherchip, das heißt der Chip-Padabstand dd gleich dem Padabstand ds der Substrat-Pads 6.In the in 1A . 1B . 1C the embodiments shown, the minimum possible pad spacing d d on a memory chip, that is, the chip pad spacing d d equal to the pad spacing d s of the Subst rat Pads 6 ,

In anderen Ausführungen ist es möglich, einen minimalen möglichen Padabstand dd auf dem Speicherchip 4-i vorzusehen, welcher geringer ist als der Padabstand auf dem Substrat ds, da es möglich ist, feinere Strukturen auf Silizium zu erzeugen als auf Substraten.In other embodiments, it is possible to have a minimum possible pad spacing d d on the memory chip 4-i which is less than the pad spacing on the substrate d s , since it is possible to produce finer structures on silicon than on substrates.

In den in 1A, 1B, 1C gezeigten Ausführungen weist jede Speichervorrichtung 1 einen Speicherstapel 3 mit mehreren Speicherchips 4-1 bis 4-4 auf, welche in einer versetzten Art und Weise übereinander gestapelt sind.In the in 1A . 1B . 1C shown embodiments, each storage device 1 a memory stack 3 with several memory chips 4-1 to 4-4 which are stacked in a staggered manner.

In anderen Ausführungen weist die Speichervorrichtung 1 mehr als einen Speicherstapel 3 auf, zum Beispiel zwei, drei oder vier Speicherstapel 3, wobei jeder mehrere übereinander gestapelte Speicherchips 4-4 aufweist. Die gestapelten Speicherchips 4 sind in einer Baugruppe bzw. einem Paket bzw. einer Packung oder in getrennten Baugruppen bzw. Paketen geformt.In other embodiments, the storage device 1 more than one memory stack 3 on, for example, two, three or four memory stacks 3 , each one of several stacked memory chips 4-4 having. The stacked memory chips 4 are molded in an assembly or package or package, or in separate assemblies or packages.

In weiteren Ausführungen ist es möglich, mehrere Baugruppen von Speicherstapeln 3 übereinander zu stapeln.In further embodiments, it is possible to have multiple assemblies of memory stacks 3 to stack on top of each other.

Während einer Herstellung der Speicherstapel 3, wie in 1A bis 1C dargestellt ist, wird ein Drahtbonden bzw. Drahtbonding zwischen den Substrat-Pads 6 und den Chip-Pads 5 in einer Sequenz durchgeführt, die mit dem untersten Speicherchip 4-1 beginnt und mit dem obersten Speicherchip 4-4 endet. Dementsprechend werden zuerst die Drahtbondverbindungen 7-1-i, 7-2-1, dann die Drahtbondverbindung 7-3-i, und schließlich der Drahtbond 7-4-i gebildet.During a manufacture of the storage stacks 3 , as in 1A to 1C is illustrated, a wire bonding or Drahtbonding between the substrate pads 6 and the chip pads 5 performed in a sequence with the lowest memory chip 4-1 starts and with the top memory chip 4-4 ends. Accordingly, first the wire bonds 7-1-i . 7-2-1 , then the wire bond 7-3-i , and finally the wire bond 7-4-i educated.

Wie aus den in 1A, 1B, 1C dargestellten Ausführungen ersichtlich ist, weist jedes Chip-Pad 5-j-i eines gestapelten Speicherchips 4-j, welches den Speicherchip 4-i individuell mit Substrat-Pads 6-j-i verbindet, einen vergrößerten Abstand di zu benachbarten Chip-Pads 5 des gestapelten Speicherchips 4 auf, welche den gestapelten Speicherchip 4-j parallel mit korrespondierenden Pads 5 von anderen gestapelten Speicherchips 4 verbinden. Der vergrößerte Abstand di hängt von der Anzahl N von Speicherchips 4 ab, welche übereinander gestapelt sind. In den in 1A, 1B, 1C gezeigten Ausführungen ist die Anzahl N von Speicherchips 4, welche übereinander gestapelt sind, vier (N = 4).As from the in 1A . 1B . 1C illustrated embodiments, shows each chip pad 5-ji a stacked memory chip 4-j which the memory chip 4-i individually with substrate pads 6-ji connects an increased distance d i to adjacent chip pads 5 of the stacked memory chip 4 on which the stacked memory chip 4-j parallel with corresponding pads 5 from other stacked memory chips 4 connect. The increased distance d i depends on the number N of memory chips 4 off, which are stacked on top of each other. In the in 1A . 1B . 1C The embodiments shown are the number N of memory chips 4 , which are stacked on top of each other, four (N = 4).

Der vergrößerte Abstand di ist gegeben durch:

Figure 00170001
wobei N die Anzahl von gestapelten Speicherchips 4-j ist, die in einer asymmetrischen versetzten Treppenanordnung wie in 1A, 1B, 1C gezeigt übereinander gestapelt sind, und wobei ds ein minimaler Padabstand von Substrat-Pads 6 ist, welche auf dem Substrat 2 der Speichervorrichtung 1 vorgesehen sind.The increased distance d i is given by:
Figure 00170001
where N is the number of stacked memory chips 4-j is in an asymmetrical offset staircase arrangement as in 1A . 1B . 1C shown stacked on top of each other, and where d s is a minimum pad spacing of substrate pads 6 which is on the substrate 2 the storage device 1 are provided.

Wie aus 2 ersichtlich ist, ist der minimale Padabstand ds von Substrat-Pads 6 gegeben durch:

Figure 00170002
wobei hs ein Abstand zwischen zwei korrespondierenden Chip-Pads 5-i von zwei gestapelten Speicherchips 4-j desselben Speicherstapels 3 ist,
h0 ein Abstand zwischen Chip-Pads 5-1-i des untersten Speicherchips 4-1 des Speicherstapels 3 und korrespondierenden Substrat-Pads 6 ist, die auf dem Substrat 2 der Speichervorrichtung 1 vorgesehen sind, und
αmin ein minimaler Winkel ist, welcher vermeidet, dass ein Bonddraht 7-i ein Chip-Pad 5 kreuzt.How out 2 is apparent, the minimum pad spacing d s of substrate pads 6 given by:
Figure 00170002
where h s is a distance between two corresponding chip pads 5-i of two stacked memory chips 4-j the same storage stack 3 is
h 0 is a distance between chip pads 5-1-i of the lowest memory chip 4-1 of the storage stack 3 and corresponding substrate pads 6 that's on the substrate 2 the storage device 1 are provided, and
α min is a minimum angle, which avoids a bonding wire 7-i a chip pad 5 crosses.

Der wie in 2 gezeigte minimale Winkel αmin hängt ab von der Größe eines Chip-Pads und ist gegeben durch:

Figure 00180001
wobei wp die Breite eines Chip-Pads 5 ist, hp die Länge eines Chip-Pads 5 ist, und hs der Abstand zwischen zwei korrespondierenden Chip-Pads 5 von zwei versetzten Speicherchips 4-j, 4-(j+1) des Speicherstapels 3 ist.The like in 2 shown minimum angle α min depends on the size of a chip pad and is given by:
Figure 00180001
where w p is the width of a chip pad 5 is, h p is the length of a chip pad 5 is, and h s is the distance between two corresponding chip pads 5 of two staggered memory chips 4-j . 4- (j + 1) of the storage stack 3 is.

Die Drahtbonds 7 sind in einer bevorzugten Ausführung an die Mitte von korrespondierenden Bond-Pads 5, 6 angeschlossen.The wire bonds 7 are in a preferred embodiment to the center of corresponding bond pads 5 . 6 connected.

3A, 3B stellen unterschiedliche Ausführungen zur individuellen Verbindung der Chip-Pads 5 von gestapelten Speicherchips 4 desselben Speicherstapels 3 zu korrespondierenden Substrat-Pads 6 auf dem Substrat 2 dar. Das Drahtbonden wird in einer bevorzugten Ausführung durchgeführt, indem es mit dem untersten Speicherchip 4-1 beginnt und mit dem obersten Speicherchip 4-4 endet. Demgemäß werden die Drahtbonds in beiden Ausführungen, wie in 3A, 3B gezeigt ist, in der folgenden Sequenz gebildet, das heißt: 7-1-i, 7-2-i, 7-3-i, 7-4-i. 3A . 3B make different designs for the individual connection of the chip pads 5 of stacked memory chips 4 the same storage stack 3 corresponding substrate pads 6 on the substrate 2 Wire bonding is performed in a preferred embodiment by connecting it to the bottom memory chip 4-1 starts and with the top memory chip 4-4 ends. Accordingly, the wire bonds in both embodiments, as in 3A . 3B shown is formed in the following sequence, that is: 7-1-i . 7-2-i . 7-3-i . 7-4-i ,

In der Ausführung, die in 3A dargestellt ist, wird das Drahtbonden in einer abwechselnden Art und Weise durchgeführt, und die Substrat-Pads 6-1-i bis 6-4-i sind auf beiden Seiten der korrespondierenden Chip-Pads 5 der gestapelten Speicherchips 4 verteilt.In the design, the in 3A is shown, the wire bonding is performed in an alternating manner, and the substrate pads 6-1-i to 6-4-i are on both sides of the corresponding chip pads 5 the stacked memory chips 4 distributed.

Bei dem Drahtbondingschema, wie in 3B gezeigt ist, sind die Substrat-Pads 6-1-i bis 6-4-i zu einer Seite der korrespondierenden Chip-Pads 5 auf den gestapelten Speicherchips 4 verteilt und werden nacheinander von links nach rechts beginnend mit Drahtbonds 7-1-i und endend mit dem letzten Drahtbond 7-4-i gebondet, welcher den obersten Speicherchip 4-4 mit dem Pad 6-4-i auf dem Substrat 2 verbindet.In the wire bonding scheme, as in 3B shown are the substrate pads 6-1-i to 6-4-i to one side of the corresponding chip pads 5 on the stacked memory chips 4 Distributed and successively from left to right starting with wire bonds 7-1-i and ending with the last wire bond 7-4-i bonded, which is the top memory chip 4-4 with the pad 6-4-i on the substrate 2 combines.

4 zeigt die Verbindung einer Speichervorrichtung 1 gemäß einer Ausführung der vorliegenden Erfindung mit einem Steuerkreis 14, welcher aus einem Mikrokontroller gebildet sein kann. In dem gegebenen Beispiel bringt der Mikrokontroller vier Chipfreigabesignale CE1 bis CE4 über vier Steuerleitungen 15 und Substrat-Pads 6 zu vier gestapelten Speicherchips 4-1 bis 4-4 eines Speicherstapels 3 der Speichervorrichtung 1 auf. Weiterhin ist der Mikrokontroller 14 über zumindest eine Datenleitung 16 an einem korrespondierenden Substrat-Pad 6-M angeschlossen, mit welchem alle gestapelten Speicherchips 4-1 bis 4-4 parallel verbunden sind. 4 shows the connection of a storage device 1 according to an embodiment of the present invention with a control circuit 14 which may be formed by a microcontroller. In the example given, the microcontroller brings four chip enable signals CE1 to CE4 over four control lines 15 and substrate pads 6 to four stacked memory chips 4-1 to 4-4 a storage stack 3 the storage device 1 on. Furthermore, the microcontroller 14 via at least one data line 16 on a corresponding substrate pad 6-M connected, with which all stacked memory chips 4-1 to 4-4 connected in parallel.

In einer möglichen Ausführung, wie in 4 gezeigt ist, ist der Mikrokontroller 14 auf einer Speicherschaltungsplatte bzw. -platine 17 angeordnet, auf welcher die Speichervorrichtung 1 gemäß der vorliegenden Erfindung aufgebracht ist.In a possible execution, as in 4 is shown is the microcontroller 14 on a memory board or board 17 arranged on which the storage device 1 is applied according to the present invention.

Die Speicherschaltungsplatte 17 kann mehrere Speichervorrichtungen 1 gemäß der vorliegenden Erfindung aufweisen. In einer Ausführung sind die Speichervorrichtungen 1 an der Vorder- und an der Rückseite der Speicherschaltungsplatte 17 angeordnet. In einer Ausführung sind mehrere Speichervorrichtungen 1 gemäß der vorliegenden Erfindung, von denen jede mehrere gestapelte Speicherchips aufweist, übereinander auf der Speicherschaltungsplatte 17 aufgebracht.The memory circuit board 17 can have multiple storage devices 1 according to the present invention. In one embodiment, the storage devices are 1 at the front and at the back of the memory circuit board 17 arranged. In one embodiment, multiple memory devices 1 according to the present invention, each having a plurality of stacked memory chips, one above the other on the memory circuit board 17 applied.

5 zeigt eine weitere Ausführung der Speichervorrichtung 1 gemäß der vorliegenden Erfindung. In der wie in 5 dargestellten Ausführung ist mehr als eine Reihe von Substrat-Pads 6 vorgesehen. Wie in 5 gezeigt ist, sind die Substrat-Pads 6 in zwei Reihen parallel zu dem Rand des untersten Speicherchips 4-1 angeordnet. In dieser Ausführung kann der vergrößerte Abstand di von Chip-Pads 5, welche einen gestapelten Speicherchip 4 individuell mit dem Kontroller 14 verbinden, zu benachbarten Chip-Pads 5 des gestapelten Speicherchips 4, welche den gestapelten Speicherchip 4 parallel mit korrespondierenden Chip-Pads 5 von anderen gestapelten Speicherchips 4 desselben Speicherstapels 3 verbinden, dadurch reduziert werden, indem die Substrat-Pads 6 auf dem Substrat ohne visuelle oder elektrische Kurzschlüsse der Drahtbonds 7 versetzt werden. 5 shows a further embodiment of the storage device 1 according to the present invention. In the how in 5 illustrated embodiment is more than a series of substrate pads 6 intended. As in 5 shown are the substrate pads 6 in two rows parallel to the edge of the lowest memory chip 4-1 arranged. In this embodiment, the increased distance d i of chip pads 5 which is a stacked memory chip 4 individually with the controller 14 connect to adjacent chip pads 5 of the stacked memory chip 4 which the stacked memory chip 4 parallel with corresponding chip pads 5 from other stacked memory chips 4 the same storage stack 3 connect, thereby reducing the substrate pads 6 on the substrate without visual or electrical shorting of the wire bonds 7 be offset.

6 zeigt eine weitere Ausführung der Speichervorrichtung 1 gemäß der vorliegenden Erfindung. In der in 6 dargestellten Ausführung sind die Speicherchips 4-1, 4-2, 4-3, 4-4 in einer symmetrischen versetzten abwechselnden Anordnung übereinander gestapelt. Wie aus 6 ersichtlich ist, sind die Speicherchips 4 so abwechselnd zueinander gestapelt, dass Pad-Randbereiche von zwei Speicherchips 4, welche direkt übereinander gestapelt sind, in gegenüber liegenden Richtungen ausgerichtet sind. Jedes Chip-Pad 5 eines gestapelten Speicherchips 4, welches den jeweiligen Speicherchip 4 mit dem Kontroller 14 individuell verbindet, weist einen vergrößerten Abstand di zu benachbarten Chip-Pads 5 auf, welche den gestapelten Speicherchip 4 parallel mit korrespondierenden Chip-Pads 5 von anderen gestapelten Speicherchips 4 desselben Speicherstapels 3 mit dem Kontroller 14 verbinden. In der in 6 dargestellten Ausführung sind Substrat-Pads 6 auf beiden Längsseiten des Speicherstapels 3 zur Verbindung der Chip-Pads 5 angeordnet, welche auf den jeweiligen hervorstehenden Pad-Randbereichen angeordnet sind. In der Ausführung, die in 6 gezeigt ist, sind vier Speicherchips 4-1 bis 4-4 übereinander gestapelt. In einer alternativen Ausführung sind acht Speicherchips 4-1 bis 4-8 übereinander in einer symmetrischen versetzten wechselnden Anordnung gestapelt. 6 shows a further embodiment of the storage device 1 according to the present invention. In the in 6 illustrated embodiment, the memory chips 4-1 . 4-2 . 4-3 . 4-4 stacked in a symmetrical offset alternate arrangement. How out 6 It can be seen that the memory chips 4 so alternately stacked to each other, that pad edge areas of two memory chips 4 , which are stacked directly on top of each other, are aligned in opposite directions. Every chip pad 5 a stacked memory chip 4 which the respective memory chip 4 with the controller 14 individually connects, has an increased distance d i to adjacent chip pads 5 on which the stacked memory chip 4 parallel with corresponding chip pads 5 from other stacked memory chips 4 the same storage stack 3 with the controller 14 connect. In the in 6 illustrated embodiment are substrate pads 6 on both long sides of the storage stack 3 for connecting the chip pads 5 arranged, which are arranged on the respective protruding pad edge regions. In the design, the in 6 shown are four memory chips 4-1 to 4-4 stacked. In an alternative embodiment, there are eight memory chips 4-1 to 4-8 stacked one above the other in a symmetrical staggered alternating arrangement.

7 stellt eine symmetrische versetzte wechselnde Anordnung dar, wobei Abstandshalter bzw. -lagen 18 zwischen gestapelten Speicherchips 4 vorgesehen sind. 7 represents a symmetrical staggered alternating arrangement, wherein spacers or layers 18 between stacked memory chips 4 are provided.

8 zeigt eine Querschnittsansicht durch einen Speicherstapel 3 einer Speichervorrichtung 1 gemäß einer Ausführung der vorliegenden Erfindung wie in 1A gezeigt. Wie aus 8 ersichtlich ist, verbindet jeder Chip-Pad 5-j-i den korrespondierenden Speicherchip 4-j individuell mit Substrat-Pads 6 auf dem Substrat 2. 8th shows a cross-sectional view through a memory stack 3 a storage device 1 according to an embodiment of the present invention as in 1A shown. How out 8th it can be seen connects each chip pad 5-ji the corresponding memory chip 4-j individually with substrate pads 6 on the substrate 2 ,

9 stellt einen weiteren Querschnitt durch einen Speicherstapel 3 der Speichervorrichtung 1 gemäß der vorliegenden Erfindung dar. In dieser Ausführung sind die Drahtbonds für Datenleitungen in einer Kaskade mit dem korrespondierenden Substrat-Pad 6 auf dem Substrat 2 verbunden. In einer alternativen Ausführung sind die Chip-Pads 5, welche die gestapelten Speicherchips 4 parallel mit korrespondierenden Chip-Pads 5 von anderen gestapelten Speicherchips 4 desselben Speicherstapels 3 verbinden, über separate Drahtbonds 7 an das korrespondierende Substrat-Pad 6 angeschlossen. 9 represents a further cross section through a memory stack 3 the storage device 1 according to the present invention. In this embodiment, the wire bonds for data lines are in cascade with the corresponding substrate pad 6 on the substrate 2 connected. In an alternative embodiment, the chip pads 5 which the stacked memory chips 4 parallel with corresponding chip pads 5 from other stacked memory chips 4 the same storage stack 3 connect via separate wire bonds 7 to the corresponding substrate pad 6 connected.

10 zeigt eine weitere Ausführung der Speichervorrichtung 1 gemäß der vorliegenden Erfindung. In der in 10 dargestellten Ausführung sind die Speicherchips 4-1, 4-2, 4-3 zur Bildung einer Pyramide von gestapelten Speicherchips 4 übereinander gestapelt. In der Ausführung, welche in 10 dargestellt ist, weisen die Speicherchips 4-j eine unterschiedliche Größe auf. Weiterhin kann der in jedem Speicherchip 4-j integrierte Schaltkreis unterschiedlich sein. 10 shows a further embodiment of the storage device 1 according to the present invention. In the in 10 illustrated embodiment, the memory chips 4-1 . 4-2 . 4-3 to form a pyramid of stacked memory chips 4 übereinan the stacked. In the execution, which in 10 is shown, the memory chips 4-j a different size. Furthermore, the in each memory chip 4-j integrated circuit be different.

11 zeigt eine perspektivische Ansicht der Speichervorrichtung 1 gemäß der vorliegenden Erfindung wie in 1A gezeigt. In der in 11 gezeigten Ausführung sind die Speicherchips 4 in einer asymmetrischen versetzten Treppenanordnung wie Stufen einer Treppe übereinander gestapelt, wohingegen die Speicherchips 4 in der in Ausführung wie in 6 gezeigt in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt sind. In der Ausführung der wie in 6, 11 illustrierten Speichervorrichtung 1 gemäß der vorliegenden Erfindung sind die Speicherchips 4-1, 4-2, 4-3, 4-4 direkt aufeinander angebracht. In einer Ausführung der Speichervorrichtung 1 der vorliegenden Erfindung sind die gestapelten Speicherchips 4-1, 4-2, 4-3, 4-4 aneinander geklebt. In einer alternativen Ausführung der Speichervorrichtung 1 der vorliegenden Erfindung ist eine Abstandslage 18 zwischen zwei gestapelten Speicherchips 4 des Speicherstapels 3 vorgesehen. Der Speicherstapel 3, wie in 6, 11 gezeigt, ist in einer Baugruppe bzw. einem Paket der Speichervorrichtung 1 gebildet, das heißt, der Speicherstapel 3 ist in einem Verbundformteil integriert. Mit der Anordnung gemäß der vorliegenden Erfindung wird es vermieden, dass die Drahtbonds 3 einander und die Chip-Pads 5 in einem geringen Abstand so überkreuzen, dass beim Formen sichergestellt ist, dass eine Auslenkung der Drähte 7 keine elektrischen Kurzschlüsse verursachen kann. 11 shows a perspective view of the storage device 1 according to the present invention as in 1A shown. In the in 11 the embodiment shown are the memory chips 4 stacked in an asymmetrical staggered staircase arrangement such as steps of a staircase, whereas the memory chips 4 in execution as in 6 shown stacked in a symmetrical staggered alternating arrangement. In the execution of as in 6 . 11 illustrated storage device 1 According to the present invention, the memory chips 4-1 . 4-2 . 4-3 . 4-4 attached directly to each other. In an embodiment of the storage device 1 The present invention is the stacked memory chips 4-1 . 4-2 . 4-3 . 4-4 glued together. In an alternative embodiment of the storage device 1 The present invention is a spacer layer 18 between two stacked memory chips 4 of the storage stack 3 intended. The memory stack 3 , as in 6 . 11 is shown in an assembly or package of the storage device 1 formed, that is, the memory stack 3 is integrated in a composite molding. With the arrangement according to the present invention, it is avoided that the wire bonds 3 each other and the chip pads 5 cross over at a small distance so that when forming it is ensured that the wires are deflected 7 can not cause electrical short circuits.

12 stellt eine weitere Ausführung der Speichervorrichtung 1 gemäß der vorliegenden Erfindung dar. In der in 12 gezeigten Ausführung sind acht Speicherchips 4-1 bis 4-8 in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt. Die gestapelten Speicherchips 4 sind direkt aufeinander gestapelt und in Bezug zueinander in einer symmetrischen wechselnden Anordnung versetzt, wobei jeder gestapelten Speicherchip 4 Chip-Pads 5 aufweist, welche auf der Oberseite eines jeden gestapelten Speicherchips 4 in einem Pad-Randbereich längs eines Rands dieses gestapelten Speicherchips 4 angeordnet sind. Die gestapelten Speicherchips 4 sind in Bezug zueinander so versetzt, dass die Pad-Randbereiche aller gestapelten Speicherchips 4 wechselnde Vorsprünge des Speicherstapels 3 wie in 12 gezeigt bilden. Wie aus 12 ersichtlich ist, sind die Pad-Randbereiche von zwei gestapelten Speicherchips 4, welche direkt übereinander gestapelt sind, in gegenüber liegenden Richtungen ausgerichtet. 12 represents a further embodiment of the storage device 1 according to the present invention 12 shown embodiment are eight memory chips 4-1 to 4-8 stacked in a symmetrical staggered alternating arrangement. The stacked memory chips 4 are stacked directly on top of one another and offset in a symmetrical alternating arrangement with respect to each other, each stacked memory chip 4 Chip pads 5 which is on top of each stacked memory chip 4 in a pad edge region along an edge of this stacked memory chip 4 are arranged. The stacked memory chips 4 are offset with respect to each other so that the pad margins of all stacked memory chips 4 changing projections of the storage stack 3 as in 12 shown form. How out 12 As can be seen, the pad margins are of two stacked memory chips 4 , which are stacked directly on top of each other, aligned in opposite directions.

13 zeigt eine weitere Ausführung einer Speichervorrichtung 1 gemäß der vorliegenden Erfindung. In der Ausführung, wie in 13 gezeigt ist, sind der oberste gestapelte Speicherchip 4-8 und der direkt unter dem obersten gestapelte Speicherchip 4-8, das heißt der Speicherchip 4-7, so übereinander gestapelt, dass die Pad-Randbereiche von beiden gestapelten Speicherchips 4-7, 4-8 in der gleichen Richtung ausgerichtet sind. Wie aus 13 ersichtlich ist, sind der Chip-Pad 5-8-i des obersten Speicherchips 4-8 und der Chip-Pad 5-7-i des Speicherchips 4-7 unter dem obersten Speicherchip 4-8 des Speicherstapels 3 über ein Drahtbond 7-8-i und dann über ein weiteres Drahtbond 7-7-i mit einem Substrat-Pad 6 des Substrats 2 verbunden. Diese Ausführung besitzt den Vorteil, dass eine Länge des längsten Drahtbonds, die für den obersten Speicherstapel 4-8 vorgesehen ist, verringert ist. In dieser Ausführung sind die Chip-Pads 5 des obersten Stapelspeicherchips 4-8 an die korrespondierenden Chip-Pads 5 des direkt unter dem obersten Speicherchip 4-8 liegenden Speicherchips 4-7 gebondet. 13 shows a further embodiment of a storage device 1 according to the present invention. In the execution, as in 13 are the top stacked memory chip 4-8 and the directly under the top stacked memory chip 4-8 that is the memory chip 4-7 Stacked so that the pad margins of both stacked memory chips 4-7 . 4-8 are aligned in the same direction. How out 13 is apparent, are the chip pad 5-8-i of the top memory chip 4-8 and the chip pad 5-7-i of the memory chip 4-7 under the top memory chip 4-8 of the storage stack 3 over a wire bond 7-8-i and then another wire bond 7-7-i with a substrate pad 6 of the substrate 2 connected. This design has the advantage of having a length of the longest wire bond available for the top memory stack 4-8 is provided, is reduced. In this version are the chip pads 5 of the top stacked memory chip 4-8 to the corresponding chip pads 5 directly under the top memory chip 4-8 lying memory chips 4-7 bonded.

14A, 14B, 14C zeigen ein Verfahren zum Herstellen eines Speicherstapels 3 für eine Speichervorrichtung 1 gemäß der vorliegenden Erfindung für in 12, 13 dargestellte Ausführung. 14A . 14B . 14C show a method for producing a memory stack 3 for a storage device 1 according to the present invention for in 12 . 13 illustrated embodiment.

Wie aus 14A ersichtlich ist, wird zuerst ein erster Speicherchip 4-1 mit Chip-Pads 5, die auf der oberen Seite des Speicherchips 4 in einem Pad-Randbereich längs eines Rands des Speicherchips 4-1 angeordnet sind, auf einem Substrat 2 vorgesehen, welches Substrat-Pads 6 aufweist.How out 14A is apparent, first a first memory chip 4-1 with chip pads 5 located on the upper side of the memory chip 4 in a pad edge region along an edge of the memory chip 4-1 are arranged on a substrate 2 provided which substrate pads 6 having.

Der nächste Speicherchip 4-2 wird in Bezug auf den vorhergehenden Speicherchip 4-1 so gedreht, dass der Pad-Randbereich von beiden Speicherchips 4-1, 4-2 in gegenüber liegenden Richtungen ausgerichtet werden, und dann wird der zweite Speicherchip 4-2 auf der Oberseite des vorhergehenden Speicherchips 4-1 in einer derart versetzten Weise platziert, dass der Pad-Randbereich des darunter liegenden vorhergehenden Speicherchips 4-1 unbedeckt bleibt, wie in 14B gezeigt ist.The next memory chip 4-2 is relative to the previous memory chip 4-1 turned so that the pad edge area of both memory chips 4-1 . 4-2 in opposite directions, and then the second memory chip 4-2 on top of the previous memory chip 4-1 placed in such a staggered manner that the pad edge region of the underlying preceding memory chip 4-1 remains uncovered, as in 14B is shown.

Wie in 14C dargestellt ist, werden die Chip-Pads 5-1-i und 5-2-i der beiden obersten gestapelten Speicherchips 4-1, 4-2 des Speicherstapels 3, deren Pad-Randbereiche beide unbedeckt sind, gleichzeitig in einem Drahtbonding-Verfahrensschritt an die Substrat-Pads 6-1-i und 6-2-i auf dem Substrat 2 der Speichervorrichtung 1 gebondet. Diese Verfahrensschritte werden wiederholt, bis eine vorher festgelegte Anzahl N von Speicherchips 4 zur Bildung eines Speicherstapels 3 übereinander gestapelt worden sind. Wie aus 14A, 14B, 14C ersichtlich ist, beträgt die Anzahl von Drahtbonding-Verfahrensschritten zur Erzeugung eines Speicherstapels 3 mit N gestapelten Speicherchips 4 N/2. Demgemäß ist die Anzahl von notwendigen Drahtbonding-Verfahrensschritten bedeutend verringert. Bei dem wie in 14A, 14B, 14C dargestellten Herstellverfahren wird der Speicherchip 4-2 mit Bezug auf den vorhergehenden Speicherchip 4-1 um 180° gedreht. In einer alternativen Ausführung wird der weitere Speicherchip 4-2 um einen anderen Winkel in Bezug auf den vorhergehenden Speicherchip 4-1 gedreht, zum Beispiel um einen Drehwinkel von 90°. Die Speicherchips 4 werden mit Bezug aufeinander gedreht und dann zusammen verklebt. Wenn der Speicherstapel 3 fertig gestellt worden ist, werden die gestapelten Speicherchips 4 in ein Gehäuse bzw. in eine Baugruppe geformt.As in 14C is shown, the chip pads 5-1-i and 5-2-i the top two stacked memory chips 4-1 . 4-2 of the storage stack 3 whose pad margins are both uncovered, simultaneously in a Drahtbonding process step to the substrate pads 6-1-i and 6-2-i on the substrate 2 the storage device 1 bonded. These process steps are repeated until a predetermined number N of memory chips 4 to form a storage stack 3 have been stacked on top of each other. How out 14A . 14B . 14C As can be seen, the number of Drahtbonding method steps for generating a memory stack 3 with N stacked memory chips 4 N / 2. Accordingly, the number of necessary Wire bonding process steps significantly reduced. When like in 14A . 14B . 14C The manufacturing process shown is the memory chip 4-2 with reference to the previous memory chip 4-1 rotated by 180 °. In an alternative embodiment, the further memory chip 4-2 at a different angle with respect to the previous memory chip 4-1 rotated, for example, by a rotation angle of 90 °. The memory chips 4 are rotated with respect to each other and then glued together. When the memory stack 3 has been completed, the stacked memory chips 4 formed in a housing or in an assembly.

15A, 15B zeigen zwei Wafer mit jeweils einer Vielzahl von Speicherchips 4, die in gegenüber liegende Richtungen weisen. Jeder Wafer weist eine Kerbe auf, welche eine Ausrichtung des jeweiligen Wafers anzeigt. Die Speicherchips 4 jedes Wafers werden voneinander getrennt, und zwei Speicherchips 4 werden zusammengeklebt, wobei sie einander in einer symmetrischen versetzten wechselnden Anordnung überlappen. 15A . 15B show two wafers, each with a variety of memory chips 4 pointing in opposite directions. Each wafer has a notch indicating alignment of the respective wafer. The memory chips 4 each wafer is separated from each other, and two memory chips 4 are glued together, overlapping each other in a symmetrical staggered alternating arrangement.

In der in 12 dargestellten Ausführung gibt es zwei Gruppen von Chip-Pads 5, welche mit einem Substrat-Pad 6 auf beiden Seiten des Speicherstapels 3 verbunden sind, wobei eine Gruppe der Chip-Pads 5 an die linke Seite des Speicherstapels 3 drahtgebondet ist, und die andere Gruppe von Chip-Pads 5 an die rechte Seite des Speicherstapels 3 drahtgebondet ist. In dem in 12 gegebenen Beispiel bilden die Chip-Pads 5 der Speicherchips 4-i mit geraden Zahlen die erste Gruppe, und die Chip-Pads 5 der Speicherchips 4-i mit ungeraden Zahlen bilden die zweite Gruppe. Dementsprechend wird die erste Gruppe von Chip-Pads 5 durch Chip-Pads 5-2, 5-4, 5-6, 5-8 gebildet, und die andere Gruppe von Chip-Pads wird durch Chip-Pads 5-1, 5-3, 5-5, 5-7 gebildet. In einer möglichen Ausführung sind die Chip-Pads 5 der beiden unterschiedlichen Gruppen für unterschiedliche Datenkanäle vorgesehen, wobei somit das Routing der Substrat-Pads 6 vereinfacht wird.In the in 12 As shown, there are two groups of chip pads 5 , which with a substrate pad 6 on both sides of the storage stack 3 are connected, with a group of the chip pads 5 to the left side of the memory stack 3 is wire bonded, and the other group of chip pads 5 to the right side of the storage stack 3 is wire bonded. In the in 12 given example form the chip pads 5 the memory chips 4-i with even numbers the first group, and the chip pads 5 the memory chips 4-i with odd numbers form the second group. Accordingly, the first group of chip pads 5 through chip pads 5-2 . 5-4 . 5-6 . 5-8 formed, and the other group of chip pads is through chip pads 5-1 . 5-3 . 5-5 . 5-7 educated. In one possible implementation are the chip pads 5 the two different groups provided for different data channels, thus the routing of the substrate pads 6 is simplified.

16 zeigt einen Querschnitt durch eine Speichervorrichtung 1 gemäß einer Ausführung der vorliegenden Erfindung, welche gestapelte Speicherchips 4 aufweist, die übereinander gestapelt sind und die in einem Paket bzw. einer Baugruppe geformt sind. In der in 16 dargestellten Ausführung beträgt eine Formdicke 870 μm, und die Dicke des Substrats ist 130 μm, so dass die Gesamthöhe der Speichervorrichtung 1 1 mm beträgt. In der dargestellten Ausführung ist die Dicke eines Speicherchips 4 65 μm, und die Dicke einer Kleberschicht, welche zwei Speicherchips 4 zusammenhält, beträgt 15 μm. Die Anzahl N von Speicherchips 4, welche übereinander gestapelt sind, ist acht (N = 8). Jeder Drahtbond 7 besitzt eine Drahtbondschleifenhöhe WBLH. Der Abstand des höchsten Punktes des Drahtbonds 7 des obersten Speicherchips 4 zu der oberen Oberfläche des Formgehäuses bzw. der Formpackung ist das so genannte Spiel bzw. lichte Höhe oder Clearance. 16 shows a cross section through a storage device 1 according to an embodiment of the present invention, which stacked memory chips 4 which are stacked on top of each other and formed in a package. In the in 16 In the illustrated embodiment, a mold thickness is 870 μm, and the thickness of the substrate is 130 μm, so that the overall height of the memory device 1 1 mm. In the illustrated embodiment, the thickness of a memory chip 4 65 microns, and the thickness of an adhesive layer, which two memory chips 4 holds together, is 15 microns. The number N of memory chips 4 , which are stacked on top of each other, is eight (N = 8). Every wire bond 7 has a wire bond loop height WBLH. The distance of the highest point of the wire bond 7 of the top memory chip 4 to the upper surface of the mold housing or the mold package is the so-called game clearance or clearance.

Die Formdicke bzw. -stärke kann wie folgt berechnet werden: Formstärke = N·(Kleberstärke + Chipstärke) + WBLH + Spiel The shape thickness can be calculated as follows: Shape strength = N · (glue thickness + chip thickness) + WBLH + game

In der in 16 gezeigten Ausführung beträgt die Höhe des Speicherstapels 3: 8·(15 μm + 65 μm) = 640 μm. Die Drahtbondschleifenhöhe ist ungefähr 80 μm. Mit einer Formstärke von 870 μm beträgt das Spiel 150 μm.In the in 16 shown embodiment, the height of the memory stack 3 : 8 × (15 μm + 65 μm) = 640 μm. The wire bond loop height is about 80 μm. With a shape of 870 microns, the game is 150 microns.

17 zeigt eine Ansicht von zwei gestapelten Speicherchips 4, die übereinander gestapelt sind. In der in 17 dargestellten Ausführung hängt die Packungslänge DL von der Länge DL der in dem Speicherstapel 3 gestapelten Speicherchips ab. 17 shows a view of two stacked memory chips 4 stacked on top of each other. In the in 17 In the illustrated embodiment, the package length DL depends on the length DL of the memory stack 3 stacked memory chips from.

In dem gegebenen Beispiel ist die Abmessung der Chiplänge DL gegeben durch: Chiplänge DL = Packungslänge PL – 2·0,35 mm = 17 mm – 0,7 mm = 16,3 mm. In the given example, the dimension of the chip length DL is given by: Chip length DL = package length PL - 2 · 0.35 mm = 17 mm - 0.7 mm = 16.3 mm.

Die Packungsbreite PW ist von der Chipbreite DW abhängig.The Pack width PW depends on the chip width DW.

In der in 17 gezeigten Ausführung wird die Chipbreite DW wie folgt berechnet: Chipbreite DW = Packungsbreite PW – 2·1,0 mm – 0,5 mm. In the in 17 As shown, the chip width DW is calculated as follows: Chip width DW = Pack width PW - 2 · 1.0 mm - 0.5 mm.

Für eine Packungsbreite PW von zum Beispiel 12 mm beträgt die Chipbreite DW 9,5 mm.For a package width PW of, for example, 12 mm the chip width DW 9.5 mm.

Folglich ist der Bereich eines Speicherchips 4-i gegeben durch: Chipbereich DA = Chipbreite DW·Chiplänge DL DA = 9,5 mm·16,3 mm = 155 mm2. Consequently, the area of a memory chip 4-i given by: Chip area DA = chip width DW · chip length DL DA = 9.5 mm x 16.3 mm = 155 mm 2 ,

Die maximale Chipabmessung, welche in eine Packung bzw. ein Gehäuse TLBGA 12 17 1,0 integriert werden kann, beträgt daher 155 mm2.The maximum chip size, which can be integrated into a package or housing TLBGA 12 17 1.0, is therefore 155 mm 2 .

18 zeigt eine Querschnittsansicht durch die Speichervorrichtung 1 nach der in 17 dargestellten Ausführung. 18 shows a cross-sectional view through the storage device 1 after the in 17 illustrated embodiment.

In der Ausführung, die Speichervorrichtung 1 gemäß der vorliegenden Erfindung wie in 13, 16, 17, 18 dargestellt, ist die Dicke der Packung, das heißt die Formstärke minimiert, da die Speicherchips 4 direkt übereinander ohne die Notwendigkeit einer Abstandslage angebracht sind. Ein weiterer Vorteil der symmetrischen versetzten wechselnden Anordnung, wie in dem Querschnitt von 18 dargestellt ist, besteht darin, dass Beschränkungen in einer y-Richtung erfüllt sind. Weiterhin werden durch Vergrößerung des Abstands von kritischen Chip-Pads 5 visuelle oder elektrische Kurzschlüsse vermieden. Die Speichervorrichtung 1 kann für jegliche Art von Gehäusen mit gestapelten Speicherchips oder für irgendein Format von Speicher- bzw. Memorykarten, wie zum Beispiel Flash-Speicherkarten oder Mulimediamemorykarten MMC, vorgesehen werden. Speicherkarten können elektronische Flash Speicherkarten sein, die in Digitalkameras, Handheld- und Laptop-Computern, Telefonen, Musikabspielgeräten, Videospielkonsolen und anderen elektronischen Geräten Verwendung finden. Mit der Speichervorrichtung 1 gemäß der vorliegenden Erfindung ist es möglich, ultrakleine Karten für irgendeine Art von Gerät, wie zum Beispiel Mobiltelefone, PDAs, kompakte Digitalkameras usw., zu schaffen.In the design, the storage device 1 according to the present invention as in 13 . 16 . 17 . 18 is shown, the thickness of the packing, that is, minimizes the mold strength, as the memory chips 4 are mounted directly on top of each other without the need for a spacer layer. Another advantage of the symmetrical staggered alternating arrangement, as in the cross section of 18 is that restrictions in a y-direction are met. Furthermore, by increasing the distance of critical chip pads 5 avoiding visual or electrical short circuits. The storage device 1 can be provided for any kind of packages with stacked memory chips or for any format of memory or memory cards, such as flash memory cards or multimedia MMC cards. Memory cards can be electronic flash memory cards used in digital cameras, handheld and laptop computers, telephones, music players, video game consoles and other electronic devices. With the storage device 1 According to the present invention, it is possible to provide ultra-small cards for any type of device, such as mobile phones, PDAs, compact digital cameras, etc.

Die Speicherchips 4-j, welche übereinander gestapelt sind, können durch einen Speicherchip gebildet sein, das heißt, Speicherzellen, die innerhalb des Speicherchips 4 integriert sind, oder durch irgendeinen anderen logischen Schaltkreis, der in einem Speicher vorgesehen ist.The memory chips 4-j which are stacked on top of each other can be formed by a memory chip, that is, memory cells that are inside the memory chip 4 integrated or any other logic circuit provided in a memory.

Mit der Speichervorrichtung 1 gemäß der vorliegenden Erfindung ist die Anzahl von gestapelten Speicherchips 4 für eine gegebene Höhe einer Packung bzw. eines Gehäuses maximiert, und gleichzeitig ist die Wahrscheinlichkeit für Kurzschlüsse minimiert, wobei der Ertrag erhöht wird und Kosten bei der Herstellung der Speichervorrichtung 1 verringert werden. Während der Fertigung wird insbesondere die Anzahl von Drahtbonding-Verfahrensschritten minimiert, wenn die Speicherchips 4 in einer symmetrischen Anordnung versetzt werden. Die Drahtbonds 7 sind in einer Ausführung aus Golddrähten ausgebildet. In einer alternativen Ausführung sind die Drahtbonds 7 aus Kupfer gebildet. Das Bonden kann in beiden Richtungen durchgeführt werden, zum Beispiel von dem Substrat 2 zu den Speicherchips 4 oder in der umgekehrten Richtung von den Speicherchips 4 zu dem Substrat 2. Die Chip-Pads 5 sind in einer möglichen Ausführung aus Aluminium ausgebildet. Die Substrat-Pads 6 sind in einer möglichen Ausführung aus Gold ausgebildet.With the storage device 1 According to the present invention, the number of stacked memory chips 4 is maximized for a given height of a package, and at the same time, the likelihood of short circuits is minimized, increasing the yield and cost of manufacturing the memory device 1 be reduced. In particular, during manufacturing, the number of wire bonding operations is minimized when the memory chips 4 be placed in a symmetrical arrangement. The wire bonds 7 are formed in an embodiment of gold wires. In an alternative embodiment, the wire bonds 7 made of copper. The bonding can be done in both directions, for example from the substrate 2 to the memory chips 4 or in the reverse direction of the memory chips 4 to the substrate 2 , The chip pads 5 are formed in a possible embodiment of aluminum. The substrate pads 6 are formed in a possible embodiment of gold.

Claims (37)

Speichervorrichtung (1), welche zumindest einen Speicherstapel (3) von gestapelten Speicherchips (4) aufweist, die in Bezug zueinander versetzt sind, wobei jeder gestapelte Speicherchip (4) des Speicherstapels (3) längs seines Rands Chip-Pads (5) zum Bonden des gestapelten Speicherchips (4) an Substrat-Pads (6) der Speichervorrichtung (1) aufweist, die mit einer Steuerschaltung verbindbar sind, wobei jedes Chip-Pad (5) eines gestapelten Speicherchips (4), welches den gestapelten Speicherchip (4) mit einem Substrat-Pad (6), das mit der Steuerschaltung verbindbar ist, individuell verbindet, einen vergrößerten Abstand (di) zu benachbarten Chip-Pads (5) im Vergleich zu Chip-Pads (5) des gestapelten Speicherchips (4) aufweist, welche den gestapelten Speicherchip (4) parallel mit korrespondierenden Chip-Pads (5) von anderen gestapelten Speicherchips (4) des Speicherstapels (3) mit korrespondierenden Substrat-Pads (6), die mit der Steuerschaltung verbindbar sind, verbinden, wobei mindestens ein gestapelter Speicherchip (4) beide Arten von Chip-Pads aufweist. Storage device ( 1 ), which at least one memory stack ( 3 ) of stacked memory chips ( 4 ), which are offset with respect to each other, each stacked memory chip ( 4 ) of the storage stack ( 3 ) along its edge chip pads ( 5 ) for bonding the stacked memory chip ( 4 ) on substrate pads ( 6 ) of the storage device ( 1 ) connectable to a control circuit, each chip pad ( 5 ) of a stacked memory chip ( 4 ), which stores the stacked memory chip ( 4 ) with a substrate pad ( 6 ), which is connectable to the control circuit, individually connects an increased distance (d i ) to adjacent chip pads ( 5 ) compared to chip pads ( 5 ) of the stacked memory chip ( 4 ) having the stacked memory chip ( 4 ) in parallel with corresponding chip pads ( 5 ) from other stacked memory chips ( 4 ) of the storage stack ( 3 ) with corresponding substrate pads ( 6 ), which are connectable to the control circuit, connect, wherein at least one stacked memory chip ( 4 ) has both types of chip pads. Speichervorrichtung nach Anspruch 1, wobei ein Abstandsmuster von Chip-Pads (5) längs des Rands eines gestapelten Speicherchips (4) für alle gestapelten Speicherchips (4) des Speicherstapels (3) identisch ist.A memory device according to claim 1, wherein a pitch pattern of chip pads ( 5 ) along the edge of a stacked memory chip ( 4 ) for all stacked memory chips ( 4 ) of the storage stack ( 3 ) is identical. Speichervorrichtung nach Anspruch 1, wobei die auf einem Substrat (2) der Speichervorrichtung vorgesehenen Substrat-Pads (6) in zumindest einer Reihe von Substrat-Pads (6) angeordnet sind, welche im Wesentlichen parallel zu einem Rand des untersten Stapelspeicherchips (4-1) des Speicherstapels (3) ausgerichtet sind.A memory device according to claim 1, wherein said memory device is mounted on a substrate ( 2 ) of the storage device provided substrate pads ( 6 ) in at least one row of substrate pads ( 6 ) which are substantially parallel to an edge of the lowermost stack memory chip (FIG. 4-1 ) of the storage stack ( 3 ) are aligned. Speichervorrichtung nach Anspruch 1, wobei jeder gestapelte Speicherchip (4) einen Pad-Randbereich aufweist, in welchem die Chip-Pads (5) des Speicherchips (4) angeordnet sind.A memory device according to claim 1, wherein each stacked memory chip ( 4 ) has a pad edge region in which the chip pads ( 5 ) of the memory chip ( 4 ) are arranged. Speichervorrichtung nach Anspruch 1, wobei die Speicherchips (4) in einer asymmetrischen versetzten Treppenanordnung oder in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt sind.A memory device according to claim 1, wherein the memory chips ( 4 ) are stacked in an asymmetrical offset staircase arrangement or in a symmetrical offset alternating arrangement. Speichervorrichtung nach Anspruch 5, wobei der vergrößerte Abstand di gegeben ist durch:
Figure 00310001
wobei N die Anzahl der übereinander gestapelten Speicherchips (4) in einer asymmetrischen versetzten Treppenanordnung ist, und ds ein minimaler Padabstand von auf dem Substrat (2) der Speichervorrichtung (1) vorgesehener Substrat-Pads (6) ist.The memory device of claim 5, wherein the increased distance d i is given by:
Figure 00310001
where N is the number of stacked memory chips ( 4 ) in an asymmetrical offset staircase arrangement, and d s a minimum pad spacing of on the substrate ( 2 ) of the storage device ( 1 ) provided substrate pads ( 6 ). Speichervorrichtung nach Anspruch 6, wobei der minimale Padabstand ds von auf dem Substrat (2) der Speichervorrichtung (1) vorgesehenen Substrat-Pads (6) gegeben ist durch:
Figure 00310002
wobei hs ein Abstand zwischen zwei korrespondierenden Chip-Pads (5) von zwei versetzten Speicherchips (4) des Speicherstapels (3) ist, h0 ein Abstand zwischen Chip-Pads (5) des untersten Speicherchips (4-1) des Speicherstapels (3) und Substrat-Pads (6) ist, die auf einem Substrat (2) der Speichervorrichtung (1) vorgesehen sind, und αmin ein minimaler Winkel ist, welcher verhindert, dass ein Bonddraht ein anderes Chip-Pad (5) kreuzt.A memory device according to claim 6, wherein the minimum pad spacing d s of on the substrate ( 2 ) of the storage device ( 1 ) provided substrate pads ( 6 ) is given by:
Figure 00310002
where h s is a distance between two corresponding chip pads ( 5 ) of two staggered memory chips ( 4 ) of the storage stack ( 3 ), h 0 is a distance between chip pads ( 5 ) of the lowest memory chip ( 4-1 ) of the storage stack ( 3 ) and substrate pads ( 6 ), which is on a substrate ( 2 ) of the storage device ( 1 ), and α min is a minimum angle which prevents a bond wire from hitting another chip pad ( 5 ) crosses. Speichervorrichtung nach Anspruch 7, wobei der minimale Winkel αmin gegeben ist durch:
Figure 00320001
wobei wp die Breite eines Chip-Pads (5) ist, hp die Länge eines Chip-Pads (5) ist, und hs der Abstand zwischen zwei korrespondierenden Chip-Pads (5) von zwei versetzten Speicherchips (4) des Speicherstapels (3) ist.The memory device of claim 7, wherein the minimum angle α min is given by:
Figure 00320001
where w p is the width of a chip pad ( 5 ), h p is the length of a chip pad ( 5 ), and h s is the distance between two corresponding chip pads ( 5 ) of two staggered memory chips ( 4 ) of the storage stack ( 3 ). Speichervorrichtung nach Anspruch 1, wobei die Speicherchips (4) in einer symmetrisch versetzten wechselnden Anordnung übereinander gestapelt sind.A memory device according to claim 1, wherein the memory chips ( 4 ) are stacked in a symmetrically offset alternating arrangement. Speichervorrichtung nach Anspruch 9, wobei die Stapelspeicherchips (4) abwechselnd zueinander so gestapelt sind, dass Pad-Randbereiche von zwei Speicherchips (4), welche direkt übereinander gestapelt sind, in gegenüber liegenden Richtungen ausgerichtet sind.A memory device according to claim 9, wherein the stack memory chips ( 4 ) are alternately stacked to each other so that pad edge regions of two memory chips ( 4 ), which are stacked directly above one another, are aligned in opposite directions. Speichervorrichtung nach Anspruch 1, wobei die Speicherchips (4) zur Bildung einer Pyramide von gestapelten Speicherchips (4) übereinander gestapelt sind.A memory device according to claim 1, wherein the memory chips ( 4 ) to form a pyramid of stacked memory chips ( 4 ) are stacked on top of each other. Speichervorrichtung nach Anspruch 1, wobei die gestapelten Speicherchips (4) direkt aufeinander angebracht sind.A memory device according to claim 1, wherein the stacked memory chips ( 4 ) are mounted directly on each other. Speichervorrichtung nach Anspruch 12, wobei die gestapelten Speicherchips (4) des Speicherstapels (3) aneinander verklebt sind.A memory device according to claim 12, wherein the stacked memory chips ( 4 ) of the storage stack ( 3 ) are glued together. Speichervorrichtung nach Anspruch 1, wobei ein Abstandshalter bzw. eine Zwischenlage zwischen zwei gestapelten Speicherchips (4) des Speicherstapels (3) vorgesehen ist.A memory device according to claim 1, wherein a spacer or an intermediate layer between two stacked memory chips ( 4 ) of the storage stack ( 3 ) is provided. Speichervorrichtung nach Anspruch 1, wobei zumindest ein Speicherstapel (3) in einer Baugruppe oder Packung oder einem Gehäuse der Speichervorrichtung (1) geformt ist.A memory device according to claim 1, wherein at least one memory stack ( 3 ) in an assembly or package or housing of the storage device ( 1 ) is shaped. Speichervorrichtung nach Anspruch 1, wobei die gestapelten Speicherchips (4) als gestapelte Flash-Speicher ausgebildet sind.A memory device according to claim 1, wherein the stacked memory chips ( 4 ) are formed as stacked flash memory. Speichervorrichtung nach Anspruch 1, wobei des Chip-Pad (5) des gestapelten Speicherchips (4), welches die Speichervorrichtung (1) individuell mit der Steuerschaltung verbindet, zur Aufbringung eines Chipfreigabesignals (CE) auf den gestapelten Speicherchip (4) vorgesehen ist.Memory device according to claim 1, wherein the chip pad ( 5 ) of the stacked memory chip ( 4 ), which the memory device ( 1 ) individually to the control circuit for applying a chip enable signal (CE) to the stacked memory chip ( 4 ) is provided. Speichervorrichtung nach Anspruch 1, wobei das Chip-Pad (5) des gestapelten Speicherchips (4), welches die Speichervorrichtung (1) individuell mit der Steuerschaltung verbindet, für ein Lese-/In-Betrieb-Signal (RB) vorgesehen ist.A memory device according to claim 1, wherein the chip pad ( 5 ) of the stacked memory chip ( 4 ), which the memory device ( 1 ) is individually connected to the control circuit, is provided for a read / in operation signal (RB). Speichervorrichtung nach Anspruch 1, wobei eine Anzahl von gestapelten Speicherchips (4) des Speicherstapels (3) mindestens vier beträgt.A memory device according to claim 1, wherein a number of stacked memory chips ( 4 ) of the storage stack ( 3 ) is at least four. Speichervorrichtung nach Anspruch 1, wobei eine Anzahl von gestapelten Speicherchips (4) des Speicherstapels (3) mindestens acht beträgt.A memory device according to claim 1, wherein a number of stacked memory chips ( 4 ) of the storage stack ( 3 ) is at least eight. Speichervorrichtung nach Anspruch 1, wobei die Steuerschaltung ein Mikrokontroller ist.The memory device of claim 1, wherein the control circuit a microcontroller is. Speichervorrichtung nach Anspruch 1, wobei die Speicherchips (4) Flash-Speicherchips sind.A memory device according to claim 1, wherein the memory chips ( 4 ) Flash memory chips are. Speichervorrichtung nach Anspruch 22, wobei die Flash-Speicherchips (4) in einer asymmetrischen versetzten Treppenanordnung übereinander gestapelt sind.A memory device according to claim 22, wherein the flash memory chips ( 4 ) are stacked on top of each other in an asymmetrical offset staircase arrangement. Speichervorrichtung nach Anspruch 22, wobei die Flash-Speicherchips (4) in einer symmetrischen versetzten wechselnden Anordnung übereinander gestapelt sind.A memory device according to claim 22, wherein the flash memory chips ( 4 ) are stacked in a symmetrical staggered alternating arrangement. Speichervorrichtung nach Anspruch 9, wobei jeder gestapelte Speicherchip (4) Chip-Pads (5) aufweist, welche auf einer oberen Seite des gestapelten Speicherchips (4) in einem Pad-Randbereich längs eines Rands des gestapelten Speicherchips (4) angeordnet sind.A memory device according to claim 9, wherein each stacked memory chip ( 4 ) Chip pads ( 5 ), which on an upper side of the stacked memory chip ( 4 ) in a pad edge region along an edge of the stacked memory chip ( 4 ) are arranged. Speichervorrichtung nach Anspruch 25, wobei die gestapelten Speicherchips (4) in Bezug zueinander so versetzt sind, dass die Pad-Randbereiche von allen gestapelten Speicherchips (4) wechselnde Vorsprünge des symmetrischen Speicherstapels bilden.A memory device according to claim 25, wherein the stacked memory chips ( 4 ) are offset with respect to each other such that the pad margins of all the stacked memory chips ( 4 ) form alternating projections of the symmetric memory stack. Speichervorrichtung nach Anspruch 10, wobei ein oberster gestapelter Speicherchip (4-8) und ein direkt unter dem obersten gestapelten Speicherchip (4) befindlicher Speicherchip (4-7) so aufeinander gestapelt sind, dass die Pad-Randbereiche von beiden gestapelten Speicherchips (4) in der gleichen Richtung ausgerichtet sind.A memory device according to claim 10, wherein a top stacked memory chip ( 4-8 ) and a memory directly under the topmost stacked chip ( 4 ) memory chip ( 4-7 ) are stacked on top of each other so that the pad margins of both stacked memory chips ( 4 ) are aligned in the same direction. Speichervorrichtung nach Anspruch 27, wobei die Chip-Pads (5) des obersten gestapelten Speicherchips (4-8) an korrespondierende Chip-Pads (5) des direkt unter dem obersten Speicherchip befindlichen Speicherchips (4-7) gebondet sind.A memory device according to claim 27, wherein the chip pads ( 5 ) of the uppermost stacked memory chip ( 4-8 ) to corresponding chip pads ( 5 ) of the memory chip located directly under the uppermost memory chip ( 4-7 ) are bonded. Verfahren zum Herstellen einer Speichervorrichtung (1) nach Anspruch 1–28, welches die folgenden Verfahrensschritte aufweist: (a) Bereitstellen eines Speicherchips (4) mit Chip-Pads (5), welche auf einer oberen Seite des Speicherchips (4) in einem Pad-Randbereich längs eines Rands des Speicherchips (4) angeordnet sind; (b) Drehen eines weiteren Speicherchips (4) in Bezug auf den vorhergehenden Speicherchip dergestalt, dass der Pad-Randbereich von beiden Speicherchips (4) in gegenüber liegenden Richtungen ausgerichtet werden, und Anbringen des weiteren Speicherchips (4) auf der oberen Seite des vorhergehenden Speicherchips (4) in einer versetzten Weise dergestalt, dass der Pad-Randbereich des darunter liegenden vorhergehenden Speicherchips (4) unbedeckt bleibt; (c) Wiederholen der Verfahrensschritte (a) und (b), bis eine vorher festgelegte Anzahl von Speicherchips (4) übereinander gestapelt ist; und (d) Fertigstellen der Speichervorrichtung (1).Method for producing a memory device ( 1 ) according to claims 1-28, which comprises the following method steps: (a) providing a memory chip ( 4 ) with chip pads ( 5 ), which on an upper side of the memory chip ( 4 ) in a pad edge region along an edge of the memory chip ( 4 ) are arranged; (b) rotating another memory chip ( 4 ) with respect to the preceding memory chip such that the pad edge region of both memory chips ( 4 ) in opposite directions, and attaching the further memory chip ( 4 ) on the upper side of the preceding memory chip ( 4 ) in a staggered manner such that the pad edge region of the underlying preceding memory chip ( 4 ) remains uncovered; (c) repeating steps (a) and (b) until a predetermined number of memory chips ( 4 ) is stacked on top of each other; and (d) completing the storage device ( 1 ). Verfahren nach Anspruch 29, wobei die Chip-Pads (5) der beiden obersten gestapelten Speicherchips (4) des Speicherstapels, deren Pad-Randbereiche beide unbedeckt sind, gleichzeitig in einem Drahtbonding-Verfahrensschritt an Pads eines Substrats (2) der Speichervorrichtung (1) gebondet werden.The method of claim 29, wherein the chip pads ( 5 ) of the two uppermost stacked memory chips ( 4 ) of the storage stack whose pad margins are both uncovered simultaneously in a wire bonding process step on pads of a substrate ( 2 ) of the storage device ( 1 ) are bonded. Verfahren nach Anspruch 29, wobei der weitere Speicherchip (4) um 180° in Bezug auf den vorhergehenden Speicherchip (4) gedreht wird.The method of claim 29, wherein the further memory chip ( 4 ) by 180 ° with respect to the previous memory chip ( 4 ) is rotated. Verfahren nach Anspruch 29, wobei der weitere Speicherchip (4) um 90° in Bezug auf den vorhergehenden Speicherchip (4) gedreht wird.The method of claim 29, wherein the further memory chip ( 4 ) by 90 ° with respect to the previous memory chip ( 4 ) is rotated. Verfahren nach Anspruch 29, wobei die Speicherchips (4) aus Flash-Speicherchips (4) gebildet werden.The method of claim 29, wherein the memory chips ( 4 ) from flash memory chips ( 4 ) are formed. Verfahren nach Anspruch 29, wobei zumindest vier Speicherchips (4) übereinander gestapelt werden. The method of claim 29, wherein at least four memory chips ( 4 ) are stacked on top of each other. Verfahren nach Anspruch 34, wobei zumindest acht Speicherchips (4) übereinander gestapelt werden.The method of claim 34, wherein at least eight memory chips ( 4 ) are stacked on top of each other. Verfahren nach Anspruch 29, wobei die Speicherchips (4) aneinander geklebt werden.The method of claim 29, wherein the memory chips ( 4 ) are glued together. Verfahren nach Anspruch 29, wobei die gestapelten Speicherchips (4) in einer Baugruppe und/oder Packung und/oder in einem Gehäuse geformt werden.The method of claim 29, wherein the stacked memory chips ( 4 ) are molded in an assembly and / or package and / or in a housing.
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