DE102006007477A1

DE102006007477A1 - Digital-zu-Analog-Wandler zum gleichzeitigen Wandeln einer Mehrzahl von digitalen Signalen

Info

Publication number: DE102006007477A1
Application number: DE102006007477A
Authority: DE
Inventors: Bertram Gunzelmann; Victor Dias; Andreas Leyk; Volker Christ
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-02-17
Filing date: 2006-02-17
Publication date: 2007-08-30
Anticipated expiration: 2026-02-18
Also published as: DE102006007477B4; US20070200743A1; US7598893B2

Abstract

Die vorliegende Erfindung betrifft einen Digital-zu-Analog-Wandler mit einer Referenzwertquelle (101), einer Referenzwert-Teileranordnung (103) mit einem Abgriff (105), einer ersten Schalteranordnung, die ausgebildet ist, um eine elektrische Verbindung zwischen dem Abgriff (105) und einem ersten Ausgang (113) des Digital-zu-Analog-Wandlers herzustellen, und einer zweiten Schalteranordnung, die ausgebildet ist, um eine elektrische Verbindung zwischen dem Abgriff (105) und einem zweiten Ausgang (123) des Digital-zu-Analog-Wandlers herzustellen.

Description

Die vorliegende Erfindung bezieht sich auf Digital-zu-Analog-Wandlung.

In den gegenwärtigen Daten-Kommunikationssystemen geht der Design-Trend zu immer höheren Frequenzen. Dies zeigt sich auch im Analog-Design, bei welchem die erreichbare maximale Abtastfrequenz durch die Ausnutzung immer kleinerer Halbleiter-Strukturen weiter steigt. Um ein analoges Signal am Ausgang eines DAC-Konverters korrekt umsetzen zu können, muss die Abtastrate mindestens das Zweifache der maximalen Signalfrequenz betragen. Die Unterdrückung der durch den Abtastprozess entstehenden Wiederholspektren wird üblicherweise durch ein analoges Filter gewährleistet.

Viele Datenkommunikationsgeräte verwenden zudem digitale Signalverarbeitung, die mit einem äquivalenten Basisbandsignal in Form von Inphase- (I) und Quadratur-Komponente (Q) arbeiten. Um das äquivalente Basisbandsignal vor der digitalen Modulation auf die Trägerlage in die Analog-Domäne umzusetzen, sind somit zwei DAC-Umsetzer (DAC = digital to analog converter) notwendig. Für diesen Modulationsvorgang ist es wichtig, dass die Orthogonalität der I- und Q-Komponente erhalten bleibt.

Weitere Anwendungen von zwei DACs findet man in der Audio-Verarbeitung. Für Stereophonie werden ebenso zwei DACs benötigt. Für Mehrkanal-Audio-Verarbeitung entsprechend auch drei oder mehr DACs.

Zwei (oder mehr) separate DAC-Pfade können dabei in Bezug auf die Chipfläche sehr ressourcenverbrauchend sein. Auch was den Stromverbrauch angeht, sind zwei (oder mehr) separate DAC- Pfade stark am Gesamtstromverbrauch beteiligt. Problematisch können sich die unterschiedlichen Eigenschaften von zwei DACs erweisen, die durch Abweichungen (Mismatch) in der Prozessierung und Fertigung des Halbleiter-Bausteins entstehen. Durch das unterschiedliche Verhalten können z.B. Verzerrungen bei höherwertigen Modulationsverfahren auftreten. Eine Anordnung, die dieses Prinzip für die ADC-Pfade (ADC = analog to digital converter) ausnutzt, ist in der US 2003/0215027 A1 ausgeführt.

9 zeigt ein Blockschaltbild einer DAC-Vorrichtung für Mehrkanal-Audio-Verarbeitung. Die DAC- Vorrichtung umfasst für jeden Audiokanal (rechts, links, Mitte) einen DAC-Pfad bestehend jeweils aus einem DAC 901 und einem dem jeweiligen DAC 901 nachgeschalteten Filter 903 zur Unterdrückung von Wiederholspektren.

8 zeigt ein Blockschaltbild einer DAC-Vorrichtung für die äquivalente Basisband-Modulation, bei dem die Inphasen-Komponente (I-Komponente) und die Quadratur-Komponente (Q-Komponente) separat digital-zu-analog gewandelt und gefiltert werden. Für jedes der digitalen Signale (I-Komponente, Q-Komponente) ist somit ein separater DAC 801 und ein entsprechendes Filter 803 zur Unterdrückung der Wiederholspektren vorgesehen.

Durch das mehrfache Ausführen des DAC wird im Vergleich zu einer einfachen Ausführung ein Mehrfaches der Chipfläche benötigt. Auch der Stromverbrauch bei mehrfachen Ausführungen eines DAC wird ein Mehrfaches einer einzigen Ausführung betragen. Durch die identischen Anforderungen an die separaten Kanäle werden sehr hohe Ansprüche an die Fertigung und Halbleiter-Prozessierung in Bezug auf die Anpassung (Matching) der Eigenschaften gestellt.

Die für die jeweiligen Signalverarbeitungspfade vorgesehenen Digital-zu-Analog-Konverter müssen darüber hinaus ein glei ches Verhalten zeigen. Dies ist insbesondere in UMTS-Bausteinen notwendig, um zu gewährleisten, dass der I- und der Q-Kanal möglichst gleiche Charakteristika aufweisen. Ungleiche Kanaleigenschaften können zur Signaldämpfung, zur Signalverzögerung und zu Verzerrungen führen. Diese Effekte sind unerwünscht. Darüber hinaus ist man versucht, weitere negative Störeffekte, wie beispielsweise Gleichtaktstörungen, durch eine Differenzbildung der beteiligten Signale zu eliminieren. Auch in diesem Falle ist ein gleiches Verhalten der beteiligten Signalpfade wünschenswert.

Im Allgemeinen wird daher bei integrierten Bausteinen versucht, das gleiche Verhalten der Signalpfade durch exakt gleiches Design der beteiligten Pfade und räumliche Nähe auf dem Chip zu erreichen. Selbst wenn es möglich wäre, die beteiligten Pfade nahe zusammen zu positionieren, wäre dies für das Matching der beteiligten Bauelemente zwar günstig, jedoch keinesfalls optimal. Ein exakt gleiches Design hat den Nachteil, dass die Bauteile doppelt vorhanden sein müssen. Das erfordert einen höheren Flächenaufwand und steigert somit die Produktionskosten.

7 zeigt ein mögliches DAC-Prinzip, das auf einem Widerstands-Teiler mit Schalttransistoren, die den gewünschten Spannungswert nach außen schalten, beruht. Sowohl für die I-Komponente als auch für die Q-Komponente ist jeweils ein D/A-Konverter vorgesehen. Jeder der Konverter umfasst einen Treiber 701 zur Bereitstellung der Referenzspannung für die I- bzw. für die Q-Komponente. Ferner sind baugleiche Widerstandsketten 703 vorgesehen. Zwischen aufeinander folgenden Widerständen der jeweiligen Widerstandsketten 703 sind Abgriffe 705 vorgesehen, sodass beim Schließen eines der Schalter 707 ein einem digitalen Wert entsprechender analoger Wert ausgegeben wird, Die in 7 dargestellte Anordnung zur Digital-zu-Analog-Wandlung des I- und des Q-Pfades wird beispielsweise in UMTS-Bausteinen eingesetzt. Unterscheiden sich die elektrischen Eigenschaften der in 7 dargestellten D/A-Konverter, so entsteht eine unerwünschte Fehlanpassung zwischen der I- und der Q-Komponente.

Es ist Aufgabe der Erfindung, ein Konzept zur Digital-zu-Analog-Wandlung einer Mehrzahl von Signalen unter Verwendung eines einzigen Digital-zu-Analog-Konverters zu schaffen.

Diese Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst.

Die vorliegende Erfindung basiert auf der Erkenntnis, dass eine Mehrzahl von digitalen Signalen gleichzeitig in analoge Signale durch eine Mehrfachausnutzung der DAC-Ressourcen umgewandelt werden kann.

Gemäß einem Aspekt schafft die Erfindung einen Digital-zu-Analog-Wandler zum gleichzeitigen Umwandeln einer Mehrzahl von digitalen Signalen in analoge Signale, bei dem für die Mehrzahl der digitalen Signale eine Referenzquelle zum Erzeugen eines elektrischen Referenzwertes (z.B. eines Spannungswertes oder eines Stromwertes) vorgesehen ist. Bei der Referenzwertquelle kann es sich um eine für die Mehrzahl von digitalen Signalen einzige Referenzwertquelle handeln, die beispielsweise einen einzigen Referenzwert in Form eines Spannungswertes oder eines Stromwertes für die Mehrzahl der zu wandelnden Signale bereitstellt.

Der Digital-zu-Analog-Wandler umfasst ferner eine Referenzwert-Teileranordnung, die den Referenzwert teilt und einen geteilten Referenzwert erzeugt. Bevorzugt ist die Referenzwert-Teileranordnung für die Mehrzahl der zu wandelnden Signale vorgesehen. Mit anderen Worten ausgedrückt ist die Referenzwert-Teileranordnung die einzige Anordnung, die der Digital-zu-Analog-Wandler aufweist, die aus dem elektrischen Referenzwert geteilte Referenzwerte erzeugt. Zum Abgriff des geteilten Referenzwertes umfasst die Referenzwert-Teileran ordnung einen Abgriff bzw. einen Knoten, an dem der geteilte Referenzwert abgreifbar ist.

Der Digital-zu-Analog-Wandler (D/A-Wandler) umfasst für jedes der zu wandelnden digitalen Signale eine Schalteranordnung, wobei die Mehrzahl der Schalteranordnungen unabhängig voneinander auf den Abgriff der Referenzwert-Teileranordnung zugreifen kann.

Beispielsweise umfasst der Digital-zu-Analog-Wandler eine erste Schalteranordnung, die eine elektrische Verbindung zwischen dem Abgriff der Referenzwert-Teileranordnung und einem ersten Ausgang des Digital-zu-Analog-Wandlers herstellt, wenn der geteilte Referenzwert einem Wert eines ersten digitalen Signals entspricht. Ferner ist eine zweite Schalteranordnung vorgesehen, die eine elektrische Verbindung zwischen dem Abgriff der Referenzwert-Teileranordnung und einem zweiten Ausgang des Digital-zu-Analog-Wandlers herstellt, wenn der geteilte Referenzwert einem Wert eines zweiten digitalen Signals entspricht.

Beide Schalteranordnungen greifen somit auf denselben Abgriff zu, um den geteilten Referenzwert als einen analogen Wert, der das jeweilige digitale Signal repräsentiert, über den jeweiligen Ausgang auszugeben. Die erste und die zweite Schalteranordnung stellen die elektrischen Verbindung zu dem Abgriff unabhängig voneinander her.

Die Referenzwert-Teileranordnung besteht beispielsweise aus einer einzigen Widerstandskette mit in Serie geschalteten Widerständen. Der Abgriff zum Abgreifen des geteilten Referenzwertes kann beispielsweise zwischen zwei benachbarten Widerständen der Widerstandskette angeordnet sein. In Abhängigkeit von der Anzahl der Widerstände umfasst die Widerstandskette weitere Abgriffe zum Abgreifen von weiteren geteilten Referenzwerten, um unterschiedliche digitale Werte auf analoge Werte abzubilden. Um die unterschiedlichen geteilten Refe renzwerte abzugreifen, kann die erste Schalteranordnung ausgebildet sein, um zwischen einem oder mehreren der Abgriffen der Anzahl der Abgriffe und dem ersten Ausgang des Digital-zu-Analog-Wandlers eine elektrische Verbindung herzustellen. Entsprechend stellt die zweite Schalteranordnung eine elektrische Verbindung zwischen einem oder mehreren Abgriffen der Anzahl der Abgriffe und dem zweiten Ausgang des Digital-zu-Analog-Wandlers her. Auf diese Weise können unterschiedliche digitale Werte von verschiedenen Signalen unabhängig voneinander auf den jeweiligen analogen geteilten Referenzwerten abgebildet werden.

Die erste Schaltungsanordnung kann beispielsweise eine Anzahl von ersten Schaltern aufweisen, die vorgesehen sind, um elektrische Verbindungen zwischen der Anzahl der Abgriffe und dem ersten Ausgang herzustellen. Dabei ist einem Abgriff jeweils ein Schalter der Anzahl von Schaltern zugeordnet. Umfasst die Widerstandskette beispielsweise vier Abgriffe, so umfasst die erste Schaltungsanordnung beispielsweise vier Schalter, wobei jeder Schalter jeweils einen der Abgriffe mit dem ersten Ausgang schaltbar verbindet. Die zweite Schaltungsanordnung, die beispielsweise einen identischen Aufbau wie die erste Schaltungsanordnung aufweist, kann ebenfalls die Anzahl, z.B. vier, von zweiten Schaltern aufweisen, die vorgesehen sind, um elektrische Verbindungen zwischen der Anzahl der Abgriffe und dem zweiten Ausgang herzustellen. Dabei ist jedem Abgriff jeweils ein Schalter zugeordnet.

Mit Hilfe der vorstehend beschriebenen ersten oder zweiten Schalteranordnung können nun geteilte Referenzwerte als analoge Repräsentanten der digitalen Werte ausgegeben werden, wobei jeder geteilte Referenzwert von dem Spannungs-Teilungsverhältnis an der Widerstandskette abhängt.

Um auch Zwischenwerte bereitstellen zu können bzw. um einen stabilen Abgriff der geteilten Referenzwerte zu ermöglichen, kann die erste Schalteranordnung eine Anzahl von dritten Schaltern aufweisen, die vorgesehen sind, um schaltbare elektrische Verbindungen zwischen der Anzahl der Abgriffe und dem ersten Ausgang herzustellen. Dabei ist jeder Schalter der Anzahl der dritten Schalter jeweils einem Abgriff zugeordnet. Somit kann die erste Schalteranordnung auf die Abgriffe unter Verwendung der ersten Schalter und/oder unter Verwendung der dritten Schalter zugreifen. Bevorzugt sind die ersten Schalter und die dritten Schalter unabhängig voneinander schaltbar. Dadurch können unterschiedliche Abgriffe mit dem ersten Ausgang verbunden werden, sodass die sich einstellende Spannung beispielsweise einen Zwischenwert zwischen verfügbaren geteilten Referenzwerten repräsentiert, sodass die Auflösung des Digital-zu-Analog-Wandlers erhöht werden kann. Es wird dadurch erreicht, dass die Schalter unabhängig voneinander geschaltet werden können und gleichzeitig unterschiedliche Abgriffe mit dem ersten Ausgang verbinden können. Werden jedoch zum gleichen Zeitpunkt korrespondierende erste und dritte Schalter der ersten Schaltungsanordnung gleichzeitig geschlossen, um denselben Abgriff symmetrisch mit dem Ausgang zu verbinden, so kann eine Stabilisierung des ausgelesenen Wertes erreicht werden.

Die zweite Schaltungsanordnung kann ebenfalls die Anzahl von vierten Schaltern aufweisen, die vorgesehen sind, um schaltbare elektrische Verbindungen zwischen der Anzahl der Abgriffe und dem zweiten Ausgang herzustellen. Dabei sind die Schalter der zweiten Schalteranordnung unabhängig voneinander und von den Schaltern der ersten Schalteranordnung schaltbar.

Gemäß einem Aspekt der Erfindung kann sowohl die erste Schalteranordnung als auch die zweite Schalteranordnung eine gerade Anzahl von Schaltern aufweisen, die auf denselben Abgriff zugreifen können. Dies ist beispielsweise im vorstehend beschriebenen Ausführungsbeispiel der Fall. Dieselben Ausführungen gelten auch für die erste Schaltungsanordnung.

Die erste Schalteranordnung kann jedoch eine weitere Gruppe von Schaltern aufweisen, d.h. z.B. die Anzahl von fünften Schaltern aufweisen, sodass jedem Abgriff eine ungerade Anzahl von Schaltern zugeordnet ist. Bei drei Schaltergruppen greifen beispielsweise drei Schalter, die unterschiedlichen Schaltergruppen zugeordnet sind, auf denselben Abgriff unabhängig voneinander zu. Dadurch kann die Auflösung des Digital-zu-Analog-Wandlers weiter erhöht werden. Dasselbe gilt für die zweite Schalteranordnung.

Zum Ausgeben der analogen Werte über den ersten Ausgang kann die erste Schalteranordnung die Ausgänge der Schalter direkt mit dem ersten Ausgang verbinden. Gemäß einem weiteren Aspekt der Erfindung können beispielsweise die ersten Schalter der ersten Schalteranordnung über einen gemeinsamen ersten Widerstand mit dem ersten Ausgang gekoppelt sein. Der erste Widerstand weist dabei einen Widerstandswert auf, der beispielsweise größer als ein Widerstandswert eines in der Widerstandskette angeordneten Widerstandes ist. Gemäß einem Aspekt weist der erste Widerstand einen Widerstandswert auf, der größer als der in der Widerstandskette maximal vorkommende Widerstandswert ist. Die zweite Schalteranordnung, die identisch aufgebaut sein kann, umfasst einen zweiten Widerstand, der die Ausgänge der zweiten Schalter mit dem zweiten Ausgang verbindet. Für den Widerstandswert des zweiten Widerstandes gilt das für den Widerstandswert des ersten Widerstands Gesagte. Um einen symmetrischen Aufbau zu gewährleisten, sind gemäß dieser Ausgestaltung auch alle übrigen Schaltergruppen über jeweils einen gemeinsamen Widerstand mit dem jeweiligen Ausgang verbunden.

Erfindungsgemäß entspricht die Anzahl der Schalteranordnungen der Anzahl der zu wandelnden Signale. Handelt es sich bei den digitalen Signalen um Quadratur-Signale, so umfasst der erfindungsgemäße Digital-zu-Analog-Wandler zwei Schalteranordnungen und zwei Ausgänge, um digital-zu-analog gewandelte Quadratur-Signale auszugeben.

Zum Steuern der jeweiligen Schalter der jeweiligen Schalteranordnung kann der erfindungsgemäße Digital-zu-Analog-Wandler eine Steuereinrichtung aufweisen, welche die jeweiligen Schalter in Abhängigkeit von einem Wert des jeweiligen digitalen Signals schließt oder öffnet, um an dem jeweiligen Ausgang die analogen Repräsentanten auszugeben.

Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung ein Konzept zur Digital-zu-Analog-Wandlung einer Mehrzahl von digitalen Signalen, das auf einer Vorverarbeitung der Daten basiert, bevor der Wandlungsprozess durchgeführt wird. Erfindungsgemäß wird die Mehrzahl der digitalen Signale zu einem einzigen Signal zusammengefasst, das durch einen einzigen Digital-zu-Analog-Wandler gewandelt wird, wodurch ein analoges Signal entsteht, das eine Mehrzahl von analogen Komponenten aufweist. Durch eine Nacharbeitung des analogen Signals wird die Mehrzahl der Komponenten aufgetrennt, wodurch eine Mehrzahl von analogen Signalen bereitgestellt wird, die analoge Repräsentanten der digitalen Signale sind.

Die digitalen Signale können beispielsweise mit Hilfe eines Multiplexers zu einem Multiplexsignal zusammengefasst werden. Im Falle von zwei digitalen Signalen entsteht somit ein Multiplexsignal, das abwechselnd Abtastwerte des ersten und des zweiten digitalen Signals enthält. Dadurch wird jedoch zwangsläufig die vorhergehende zeitliche Zuordnung der Abtastwerte zu Zeitpunkten aufgelöst, weil beispielsweise die Abtastwerte des zweiten digitalen Signals denjenigen des ersten digitalen Signals nachgeordnet und somit verzögert sind. Diese Verzögerung kann beispielsweise ein Abtastintervall betragen, das durch die Rate vorgegeben ist, mit der das Multiplexsignal ausgegeben wird. Diese Verzögerung trägt dazu bei, dass nach einer Digital-zu-Analog-Wandlung unter Verwendung eines einzigen Digital-zu-Analog-Wandlers ein Fehler entsteht. Um der Entstehung dieses Fehlers vorzubeugen, schafft die Erfindung eine Signalverarbeitungseinrichtung mit einem Verzögerungskompensator, der vorgesehen ist, um eine Verzöge rung um ein vorbestimmtes Zeitintervall (beispielsweise um ein Abtastintervall) zu kompensieren. Der Verzögerungskompensator ist ausgebildet, um auf der Basis eines oder mehrerer Eingangsabtastwerte einen kompensierten Abtastwert derart zu erzeugen, dass eine Differenz zwischen dem Eingangsabtastwert und einem verzögerten Abtastwert, der das Resultat einer Verzögerung des kompensierten Abtastwertes um das vorbestimmte Intervall ist, geringer als eine Differenz zwischen dem kompensierten Abtastwert und dem verzögerten Abtastwert ist.

Die Signalverarbeitungseinrichtung kann ferner einen Multiplexer aufweisen, der eine Mehrzahl von Signalen multiplext und ein Multiplexsignal ausgibt, das beispielsweise Abtastwerte eines ersten Signals und eines zweiten Signals aufweist. Aufgrund der Multiplex-Operation sind die Abtastwerte des beispielsweise ersten Signals um das vorbestimmte Intervall gegenüber den Abtastwerten des zweiten Signals verzögert. Das vorbestimmte Intervall ist z.B. durch die Ausgangsdatenrate des Multiplexers bestimmt und entspricht einem Intervall zwischen zwei aufeinander folgenden Abtastwerten in dem Multiplexsignal. Um die Wirkung der Verzögerung zu kompensieren, bildet der Verzögerungskompensator die Abtastwerte des jeweils verzögerten Signals, beispielsweise des ersten oder des zweiten Signals, auf kompensierte Abtastwerte ab. Sind beispielsweise die Abtastwerte des zweiten Signals in dem Multiplexsignal gegenüber den Abtastwerten des ersten Signals verzögert, so liefert der Verzögerungskompensator als das zweite Signal ein kompensiertes Signal ab, das kompensierte Abtastwerte aufweist, die aus Eingangsabtastwerten eines dem Verzögerungskompensator zugeführten Eingangssignal erzeugt sind.

Die Signalverarbeitungsvorrichtung kann beispielsweise einem Digital-zu-Analog-Wandler vorgeschaltet sein, der das Multiplexsignal sowie die Mehrzahl der darin gemultiplexten Signale wandelt.

Gemäß einem Aspekt umfasst die erfindungsgemäße Signalverarbeitungseinrichtung einen Digital-zu-Analog-Wandler, der vorgesehen ist, um das Ausgangssignal des Multiplexers zu wandeln.

Erfindungsgemäß setzt sich das gewandelte Analog-Signal, das der Digital-zu-Analog-Wandler ausgibt, aus einer Mehrzahl von Analog-Signalen zusammen, wobei jedes der Analog-Signale ein entsprechendes Digital-Signal repräsentiert. Um die Mehrzahl der analogen Signalkomponenten zu separieren, umfasst die Signalverarbeitungseinrichtung einen Extrahierer, der beispielsweise ein erstes und ein zweites Analog-Signal aus dem gewandelten Analog-Signal, das der Digital-zu-Analog-Wandler (DAC; DAC = digital to analog converter) ausgibt. Dabei repräsentiert das erste Analog-Signal das digital-zu-analog gewandelte erste Signal, welches das von dem Multiplexer ausgegebene Multiplexsignal umfasst. Das zweite Analog-Signal repräsentiert hingegen das D/A-gewandelte zweite Signal, das in dem Multiplexsignal enthalten ist.

Der Extrahierer kann zum Extrahieren des analogen ersten und zweiten Signals ein erstes und ein zweites Halteglied aufweisen. Beide Halteglieder empfangen das gewandelte Analog-Signal und halten es wechselweise für eine vorbestimmte Zeitspanne, um das erste oder um das zweite Analog-Signal auszugeben. Die Halteglieder können beispielsweise eine oder mehrere Kapazitäten aufweisen, die vorgesehen sind, um die Werte des gewandelten Analog-Signals aufzunehmen und wechselweise solange zu halten, dass die ausgegebenen Analog-Signale ausgangsseitig erfassbar sind. Zur Vermeidung von Wiederholspektren können ausgangsseitig Filter vorgesehen sein, die beispielsweise als Tiefpass- oder als Bandpassfilter ausgeführt sind.

Wie vorstehend bereits beschrieben, setzt der Multiplexer das Multiplexsignal aus einer Mehrzahl von digitalen Signalen zusammen. Handelt es sich beispielsweise um ein digitales Qua dratur-Signal mit einer inphasigen Komponente und mit einer Quadratur-Komponente, so wird das Quadratur-Signal im digitalen Bereich durch ein Abtastwertpaar beschrieben. Die zusammenhängenden Abtastwerte der inphasigen Komponente und der Quadratur-Komponente treten somit gleichzeitig auf. Diese Zeitbeziehung geht nach der Multiplex-Operation verloren, weil beispielsweise die Abtastwerte der Quadratur-Komponente gegenüber den Abtastwerten der inphasigen Komponente verzögert sind. Um die jeweiligen Abtastwerte dennoch mit der richtigen Abtastrate zur Verfügung stellen zu können, ist der Multiplexer ausgebildet, um das Multiplexsignal mit einer Rate auszugeben, die ein Vielfaches von der Rate ist, die den jeweiligen Signalen ursprünglich zugeordnet ist. Der Multiplexer ist beispielsweise ausgebildet, um die Abtastwerte des ersten Signals oder des zweiten Signals mit einer ersten Rate zu empfangen und um die Abtastwerte des Multiplexsignals mit einer zweiten Rate auszugeben, die ein Vielfaches der ersten Rate ist. Der Raten-Vervielfachungsfaktor ist bevorzugt gleich der Anzahl der zu wandelnden digitalen Signale. Bei zwei Signalen findet somit eine Verdoppelung der Rate statt.

Gemäß einem Aspekt der Erfindung kann die Signalverarbeitungseinrichtung ferner ein Verzögerungselement aufweisen, das vorgesehen ist, um dasjenige Signal zu verzögern, das dem Verzögerungskompensator nicht zugeleitet wird, um die Verarbeitungsverzögerung des Verzögerungskompensators auszugleichen. Wird beispielsweise das zweite Signal dem Verzögerungskompensator zugeleitet, so ist das Verzögerungselement vorgesehen, um das erste Signal um ein Verarbeitungs-Zeitintervall zu verzögern, das von dem Verzögerungskompensator benötigt wird, um auf der Basis des zweiten Signals das kompensierte Signal bereitzustellen bzw. um den kompensierten Abtastwert zu erzeugen. Somit wird keine zusätzliche und unerwünschte Verzögerung eingeführt. Das Verzögerungselement ist beispielsweise digital ausgeführt und weist einen Steuereingang auf, an dem ein Steuersignal anlegbar ist, mit dem die gewünschte Verzögerung einstellbar ist. Die Verzögerung kann jedoch fest vorgegeben sein. Zum Erzeugen dieses und weiterer Steuersignale kann ferner eine Steuereinheit vorgesehen sein, die in Abhängigkeit von der Funktionsweise des Verzögerungskompensators die gewünschte Verzögerung des Verzögerungselements einstellt.

Der Verzögerungskompensator kann beispielsweise eine Interpolation durchführen, um den kompensierten Abtastwert zwischen Abtastwerten eines Eingangssignals zu erzeugen. Der zeitliche Abstand des kompensierten Abtastwertes von einer der Stützstellen, d.h. von einem der Abtastwerte des Eingangssignals, hängt beispielsweise von dem vorbestimmten Zeitintervall ab, um das der kompensierte Abtastwert anschließend verzögert wird (beispielsweise aufgrund der Multiplex-Operation) oder ist mit diesem Zeitintervall identisch. Durch die Interpolation werden somit Zwischenwerte bereitgestellt, die als kompensierte Abtastwerte ausgewählt werden können. Die Auswahloperation kann beispielsweise der vorstehend beschriebene Multiplexer ausführen. Gemäß einem weiteren Aspekt kann die Signalverarbeitungseinrichtung fernen einen Selektor aufweisen, der die interpolierten Werte auswählt, um die ausgewählten Werte als die kompensierten Abtastwerte bereitzustellen.

Gemäß einem weiteren Aspekt der Erfindung kann der Verzögerungskompensator ausgebildet sein, um das Eingangssignal, das dem Verzögerungskompensator zugeführt wird, überabzutasten, um auf der Basis der Überabtastung Zwischenwerte zu erzeugen, die als kompensierte Abtastwerte ausgegeben werden. Gemäß einem Aspekt kann der Verzögerungskompensator beispielsweise alle zu wandelnden Signale überabtasten (beispielsweise um einen Überabtastfaktor, der gleich der Anzahl der zu wandelnden Signale ist). Ein Selektor kann beispielsweise die überabgetasteten Werte bereitstellen und für jedes zu wandelnde Signal oder für eine Mehrzahl von zu wandelnden Signalen durch die Überabtastung erhaltene Abtastwerte als kompensierte Abtastwerte bereitzustellen. Ein nachgeschalteter Selektor kann beispielsweise ausgebildet sein, um die kompensierten Abtastwerte für das jeweilige Signal auszuwählen und um die kompensierten Abtastwerte beispielsweise dem Multiplexer zuzuleiten. Die Auswahl der kompensierten Abtastwerte hängt davon ab, um welches Zeitintervall das jeweilige Signal nach der Multiplex-Operation relativ zu einem in dem Multiplexsignal enthaltenen Signal, das z.B. nicht verzögert wurde, verzögert ist.

Gemäß einem weiteren Aspekt umfasst die Signalverarbeitungsvorrichtung einen Modulator, der beispielsweise eine Modulation durchführt, bei der eine Gruppe von Bits auf ein Modulationssymbol abgebildet wird. Bei dem Modulator kann es sich beispielsweise um einen PSK-Modulator oder um einen QAM-Modulator handeln. Ist der Modulator vorgesehen, um die Gruppe von Bits auf ein komplexwertiges Modulationssymbol abzubilden, so wird diese Gruppe von Bits üblicherweise durch zwei Werte dargestellt, die in der komplexen Domäne das Modulationssymbol bzw. dessen Real- und Imaginärteil darstellen. Das Modulationssymbol wird somit durch ein Abtastwertepaar gebildet. Eine Reihe von Modulationssymbolen wird durch zwei parallele Signale dargestellt, wobei jedes der Signale Abtastwerte aufweist, die entweder dem Realteil oder dem Imaginärteil der Modulationssymbole zugeordnet sind.

Bei einer gleichzeitigen Abtastung von Modulationssymbolen wird gemäß der vorliegenden Erfindung eines der Signale, das beispielsweise den Real- oder den Imaginärteil repräsentiert, gegenüber dem jeweils anderen Signal verzögert. Um diese Verzögerung vorzukompensieren, kann gemäß einem Aspekt dem Modulator der vorstehend beschriebene Verzögerungskompensator nachgeschaltet sein. Die Abtastwerte, die der Modulator bereitstellt, sind somit Eingangsabtastwerte für jedes dem Modulator nachgeschaltete Element. Die sukzessive ausgegebenen Modulationssymbole werden somit durch Eingangsabtastwerte und durch weitere Eingangsabtastwerte repräsentiert. Der erfindungsgemäße Verzögerungskompensator ist beispielsweise vorgesehen, um die Eingangsabtastwerte oder um die weiteren Ein gangsabtastwerte entgegenzunehmen und um auf deren Basis kompensierte Abtastwerte zu erzeugen, die zusammen mit den jeweils nicht kompensierten Eingangsabtastwerten dem Multiplexer zugeleitet werden können, der das Multiplexsignal generiert, das nachfolgend unter Verwendung eines einzigen Digital-zu-Analog-Wandlers gewandelt werden kann.

Die Erzeugung der komplexwertigen Abtastwerte kann jedoch bereits bei der Abbildung der Gruppe der Bits auf das Modulationssymbol berücksichtigt werden. In diesem Falle ist der Verzögerungskompensator gleichzeitig als Modulator ausgebildet und erzeugt ein kompensiertes Modulationssymbol, bei dem beispielsweise der Realteil aus einem Standard-Modulationsalphabet ausgewählt wird und bei dem beispielsweise der Imaginärteil abweichend von dem Standard-Modulationsalphabet direkt als kompensierter Abtastwert bereitgestellt wird. Hierzu kann der Modulator beispielsweise aufeinander folgende Gruppen von Bits berücksichtigen, um den aktuellen kompensierten Abtastwert in Abhängigkeit von vorangegangenen bzw. von nachfolgenden Abtastwerten, die zu erwarten sind, zu erzeugen.

Weitere Ausführungsbeispiele der Erfindung werden bezugnehmend auf die beiliegenden Zeichnungen erläutert. Es zeigen:
1 einen Digital-zu-Analog-Wandler gemäß einem Ausführungsbeispiel der Erfindung;
2 einen Digital-zu-Analog-Wandler gemäß einem weiteren Ausführungsbeispiel der Erfindung;
3 Signalverläufe von gleichzeitig gewandelten Signalen;
4 eine Signalverarbeitungseinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 einen Verlauf der Q-Komponente nach Interpolation;
6 eine Signalverarbeitungseinrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung;
7 Digital-zu-Analog-Wandlung mehrerer Signale;
8 Digital-zu-Analog-Wandlung mehrerer Signale; und
9 Digital-zu-Analog-Wandlung mehrerer Signale.
1 zeigt ein Ausführungsbeispiel eines Digital-zu-Analog-Wandlers zum gleichzeitigen Umwandeln einer Mehrzahl von digitalen Signalen in analoge Signale gemäß einem Aspekt der Erfindung.
Der Wandler umfasst eine Referenzwertquelle 101, beispielsweise einen Treiber für eine Referenzspannung, die für die Mehrzahl der zu wandelnden Signale vorgesehen ist. Beispielsweise ist die Referenzwertquelle 101 vorgesehen, um den Referenzwert sowohl für den I- als auch für den Q-Pfad im Falle der Wandlung von Quadratur-Komponenten bereitzustellen. Ein Ausgang der Referenzquelle 101 ist mit einem Anschluss der Referenzwert-Teileranordnung 102, die z.B. in Serie geschaltete Widerstände 103 umfasst, verbunden. Zwischen aufeinander folgenden Widerständen 103 sind Abgriffe 105 vorgesehen, an denen die geteilten Referenzwerte abgreifbar sind.
Der Digital-zu-Analog-Wandler (D/A-Wandler) umfasst ferner eine erste Schalteranordnung mit ersten Schaltern 107 und mit dritten Schaltern 109. Die Schalter 107 der ersten Schalteranordnung sind über einen Widerstand 111 mit einem ersten Ausgang 113 verbunden. Die dritten Schalter 109 der ersten Schalteranordnung sind mit dem Ausgang 113 über einen Widerstand 115 verbunden.
Der D/A-Wandler umfasst ferner eine zweite Schalteranordnung mit zweiten Schaltern 117 und mit vierten Schaltern 119. Die zweiten Schalter 117 sowie die vierten Schalter 119 sind mit den Abgriffen 105 verbunden, wie es in 1 dargestellt ist. Die zweiten Schalter 117 sind über einen Widerstand 121 mit einem zweiten Ausgang 123 verbunden. Die vierten Schalter 119 der zweiten Schalteranordnung sind mit dem zweiten Ausgang 123 über einen Widerstand 125 verbunden.
An den Ausgängen 113 und 123 werden analoge Ausgangssignale bereitgestellt, die beispielsweise ein gewandeltes Quadratur-Signal mit den Komponenten I und Q repräsentieren.
Der D/A-Wandler umfasst ferner eine dritte Schalteranordnung mit fünften Schaltern 125 und mit sechsten Schaltern 127. Die Schalter 125 sind über einen Widerstand 129 mit einem weiteren Ausgang 131 verbunden, mit dem auch die sechsten Schalter 127 über einen Widerstand 133 verbunden sind.
Die Widerstände 111, 115, 121, 125, 129 und 133 können gleiche oder unterschiedliche Widerstandswerte aufweisen. Die Widerstandswerte dieser Widerstände sind größer als die Widerstandswerte der in der Widerstandskette angeordneten Widerstände 103.
Die dritte Schalteranordnung ist vorgesehen, um ein drittes digitales Signal digital-zu-analog zu wandeln. Die Schalter der fünften und der sechsten Schaltergruppe (Schalteranordnung) sind hierzu mit den jeweiligen Abgriffen verbunden, sodass die an den Abgriffen abgreifbaren Spannungen, welche die geteilten Referenzwerte repräsentieren, an den weiteren Ausgang 131 weitergeleitet werden.
Alle Schalter der ersten, der zweiten und der dritten Schalteranordnung können entweder paarweise gleichzeitig oder unabhängig voneinander geschaltet werden. Beide Fälle sind in 1 dargestellt. Ein zweiter Schalter 109 der ersten Schalteranordnung ist geschlossen während der gegenüberliegende Schalter 107, der mit demselben Abgriff schaltbar verbindbar ist, geöffnet ist. Ferner ist ein weiterer Schalter 107 mit einem weiteren Abgriff verbunden. Dadurch wird erreicht, dass weitere Zwischenwerte erzeugt und bereitgestellt werden können.
Das in 1 dargestellte Ausführungsbeispiel demonstriert das erfindungsgemäße Konzept einer Nutzung nur einer Widerstandskette mit einem Treiber 101 für eine Anzahl von beispielsweise gleichartigen Digital-zu-Analog-Konverterelementen, denen jeweils eine Schalteranordnung zugeordnet ist. Zum Steuern der jeweiligen Schalteranordnung kann ferner eine Steuereinrichtung vorgesehen sein, welche die digitalen Signale empfängt und welche in Abhängigkeit der digitalen Signalwerte die Schalter öffnet oder schließt. Die Schalter der jeweiligen Schalteranordnung können beispielsweise als Transistoren ausgeführt sein.
Das in 1 dargestellte erfindungsgemäße D/A-Konverter-Prinzip beruht auf einem einzigen Widerstands-Teiler mit z.B. Schalttransistoren, die den gewünschten Spannungswert nach außen schalten, wobei erfindungsgemäß auch feinere Zwischenwerte durch zusätzliche Spannungsteilung erzeugt werden können. Die erfindungsgemäße Ansteuerung eines I- und eines Q-Pfades nutzt einen und denselben Widerstands-Teiler und Treiber. Die Schalter der beiden Kanäle schalten unabhängig voneinander die gewünschten Spannungswerte auf ihre Ausgänge. Da ferner beispielsweise nur Spannungen geschaltet werden, kann dadurch ein gleichzeitiges Schalten erfolgen.
2 zeigt einen Digital-zu-Analog-Wandler gemäß einem weiteren Ausführungsbeispiel der Erfindung. Der Digital-zu-Analog-Wandler (D/A-Wandler) umfasst eine Widerstandskette 201 mit einer ersten Schalteranordnung umfassend erste Schalter 203 und dritte Schalter 205. Der D/A-Wandler umfasst ferner eine zweite Schalteranordnung mit zweiten Schaltern 207 und vierten Schaltern 209. Die Schalter der beiden Schalteranordnungen sind als Transistorschalter ausgeführt, deren Gate-Anschlüsse jeweils zusammen verbunden sind. Die Schalter transistoren verfügen über jeweils erste Anschlüsse, die mit korrespondierenden Abgriffen verbunden sind, die zwischen Widerständen der Widerstandskette 201 vorgesehen sind. Jeweils zweite Anschlüsse der jeweiligen Schalter sind zusammen verbunden und über jeweils einen Transistor 211 mit einem Adress-Gatter 213 verbunden. Jede Schalteranordnung umfasst zwei Adress-Gatter 213, die mit den jeweiligen Schaltern über die Transistoren 211 verbunden sind. Die Schalter sind beispielsweise als NMOS-Feldeffekttransistoren ausgeführt. Bei den Adress-Gattern 213 kann es sich beispielsweise um NAND-Gatter handeln, die zur Adressierung vorgesehen sind. Die in 2 dargestellte Widerstandskette mit zweifacher Beschaltung kann beispielsweise für einen I- und einen Q-Kanal in einem UMTS-Baustein eingesetzt werden.
3 verdeutlicht die Verläufe von unterschiedlichen unabhängigen Signalen aus einer einzelnen Widerstandskette, die beispielsweise unter Verwendung des in 1 dargestellten Wandlers erzeugt wurden. Wie in 3 anhand eines ersten Analogsignals 301 und eines zweiten Analogsignals 303 verdeutlicht, können verschiedene Signale gleichzeitig und unabhängig voneinander gewandelt werden. Eine Glättung der Signale kann durch das Vorsehen ausgangsseitiger Filter erzielt werden, beispielsweise durch eine Tiefpassfilterung. Beide Signale können beispielsweise Spannungssignale sein.
Zur Wandlung einer Mehrzahl von digitalen Signalen unter Verwendung eines einzigen Digital-zu-Analog-Konverters kann gemäß einem weiteren Aspekt der vorliegenden Erfindung die in 4 dargestellte Signalverarbeitungseinrichtung herangezogen werden, wobei die Umsetzung im äquivalenten Basisband durchgeführt werden kann.
Die Signalverarbeitungseinrichtung umfasst einen Verzögerungskompensator 401, einen Multiplexer 403 und ein Verzögerungselement 405. Die Elemente 401, 403 und 405 sind zu einer Verarbeitungseinheit 407 zusammengefasst, die beispielsweise auf einem digitalen Signalprozessor (DSP) implementiert werden kann. Das Verzögerungselement 405 ist vorgesehen, um eine Verzögerung um N-Takte (bei einer Abtastfrequenz fs) durchzuführen, um die Verarbeitungsverzögerung, die mit dem Erzeugen des kompensierten Abtastwertes durch den Verzögerungskompensator 401 verbunden ist, zu kompensieren. Der Verzögerungskompensator 401 führt beispielsweise eine Interpolation und eine Filterung durch. Das Ausgangssignal des Verzögerungskompensators 401 sowie das Ausgangssignal des Verzögerungselements 405 werden dem Multiplexer 403 zugeführt, der mit der doppelten Abtastfrequenz fs getaktet wird, und der ein Multiplexsignal ausgibt.
In 4 ist ferner ein Modulator 409 dargestellt. Der Modulator 409 kann beispielsweise ein Bestandteil der Signalverarbeitungseinrichtung sein. Der Modulator 409 kann jedoch auch ein externes Element sein. In diesem Fall entspricht die Signalverarbeitungseinrichtung der Verarbeitungseinheit 407. Der Modulator 409 gibt beispielsweise digitale I- und Q-Daten aus, die jeweils Abtastwerte aufweisen, die beispielsweise paarweise ein Modulationssymbol bilden.
Die digitalen I- und Q-Daten werden der Verarbeitungseinheit (DSP) 407 mit einer Abtastfrequenz fs zugeführt, wobei zwischen den Takten der Blöcke Interpolator/Filterung 401 und Verzögerung (Z^–N) ein halber Taktzyklus Verzögerung auftritt. Im DSP 401 werden die Q-Daten interpoliert, um entsprechende Zwischenwerte des zeitdiskreten Signals zu generieren. Die Interpolation/Filterung generiert üblicherweise einen Zwischenwert von zwei Abtastwerten, der exakt dem Abtastwert zu diesem Zeitpunkt entspricht. Vereinfachend wird hier jedoch angenommen, dass dieser Zwischen-Abtastzeitpunkt einer Frequenz 2fs entspricht. Dieses ist in 5 exemplarisch für die Quadratur-Komponente Q dargestellt. Bei den mit „*" gekennzeichneten Abtastzeitpunkten handelt es sich um Abtastzeitpunkte, die beispielsweise durch den Modulator vorgegeben sind. Die dazwischen angeordneten senkrechten Striche veranschaulichen dagegen die Zeitpunkte, zu denen interpolierte (d.h. kompensierte) Abtastwerte bereitgestellt werden.
Der Verzögerungsblock 405 (Delay (Z^–N)) führt eine Verzögerung des I-Signals durch, die vergleichbar mit der Verarbeitungszeit des Interpolator/Filtering-Blocks ist. Beide Blöcke sind mit einer Frequenz fs getaktet, wobei fs mindestens zwei mal der höchsten vorkommenden Signalfrequenz entspricht. Durch das wechselweise Abgreifen der I- und Q-Signale mit der Frequenz 2fs durch den Block MUX 403 wird der virtuelle halbe Taktzyklus wieder ausgeglichen.
6 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Signalverarbeitungseinrichtung mit der Verarbeitungseinheit 407 (DSP), die eine inphasige Komponente I und eine Quadratur-Komponente Q eines Quadratur-Signals empfängt. Die Verarbeitungseinheit verarbeitet die Daten beispielsweise mit der doppelten Abtastfrequenz 2fs. Das Multiplexsignal am Ausgang der Verarbeitungseinheit 407 wird einem Digital-zu-Analog-Wandler 601 zugeführt, der ebenfalls mit der doppelten Abtastfrequenz 2fs betrieben wird. Ein Ausgang des Digital-zu-Analog-Wandlers 601 (DAC) ist mit einem Eingang eines ersten Haltegliedes 603 und mit einem Eingang eines zweiten Haltegliedes 605 verbunden. Ein Ausgang des ersten Haltegliedes 603 ist mit einem Filter 607, das für den I-Pfad vorgesehen ist, verbunden. Ein Ausgang des zweiten Halteglieds ist mit einem Filter 609 verbunden, der für den Q-Pfad vorgesehen ist. Die Halteglieder 603 und 605 können beispielsweise als Abtasthalteglieder ausgeführt sein (sample and hold, S/H) und mit der einfachen Abtastfrequenz fs betrieben werden.
Das Ausgangssignal des Blocks DSP 407 wird mit einer Abtastrate 2fs dem DAC-Block 601 zugeführt. Die analogen I- und Q-Daten werden den Sample- and Hold-Blöcken (S/H) zugeführt. Beide S/H-Blöcke arbeiten mit der Abtastfrequenz fs, wobei die beiden Takte einen halben Taktzyklus verzögert sind. Somit werden die analogen Daten über die S/H-Blöcke wechselwei se gehalten. Die folgenden Filterblöcke unterdrücken die Wiederholspektren.
Erfindungsgemäß wird ein einziger DAC-Pfad ausgenutzt, um eine Mehrzahl von Signalen zu wandeln. Dies kann in einem äquivalenten Basisbandsystem beispielsweise zweifach sein. Ebenso kann ein DAC-Pfad z.B. für Mehrkanal-Audiosignale auch entsprechend mehrfach im Zeit-Multiplex verwendet werden. Alternativ kann die im Block DSP (407) berechnete Interpolation auf die Zwischenwerte auch durch den Modulator direkt durchgeführt werden. Im Modulator (nicht im Detail dargestellt) werden üblicherweise die Quellen-Bits auf ein Konstellations-Diagramm abgebildet und mit einem Filter spektral bewertet. Die Filterfunktion kann dann zusätzlich die Funktion Interpolation durchführen.
Eine weitere Möglichkeit ist die direkte Generierung der Modulatordaten der höheren Frequenz 2fs. Beim I- respektive Q-Pfad werden dann jeder zweite Abtastwert verworfen, wobei beim Q-Pfad der jeweils andere Wert als beim I-Pfad verwendet wird.
Als Vereinfachung der Anordnung kann der S/H-Block 603, 605 auch als eine einfache Kapazität ausgeführt werden. Dessen Aufgabe ist es, die Ausgangsspannung des DACs am Eingang des Ausgangsfilters (Filterblock) zu halten.
Eine weitere Vereinfachung der Funktion der S/H-Blöcke 603, 605 und Filter 607, 609 ergibt sich, wenn die Abtastfrequenz fs bedeutend höher ist als die höchste vorkommende Signalfrequenz (hohes Überabtastverhältnis). In diesem Fall reicht der S/H-Block ohne entsprechende Nachfilterung aus. Durch die einfache Haltefunktion wird im Frequenzbereich eine Sinc(f)-Funktion realisiert, die zwar nur eine geringe Dämpfung im Frequenzbereich realisiert, durch das hohe Überabtastverhältnis ist aber trotzdem eine ausreichend hohe Unterdrückung der Wiederholspektren gewährleistet. Damit werden die dedizierten Filter-Blöcke nicht benötigt.
Als weitere Ausführungsform können auch nur Teile der DACs gemeinsam genutzt werden. So kann z.B. bei einem R-String DAC das Widerstandsnetzwerk gemeinsam genutzt werden. Die Ausleseanordnung kann für jeden Pfad individuell bestehen. Als DAC 601 kann ferner der vorstehend beschriebene Wandler aus 1 eingesetzt werden.
Bislang nutzen DACs z.B. im I- und Q-Pfad eines UMTS Bausteins je eine eigene Widerstandskette und einen eigenen Treiber zur Spannungsversorgung der Kette. Beides beansprucht einen nennenswerten Flächenanteil. Beim Einsatz eines einzelnen Treibers mit nur einer Widerstandskette für alle DACs (z.B. sowohl für den I- als auch für den Q-Pfad) entfallen nahezu alle Matching-Probleme. Die Chipfläche wird deutlich reduziert und der für die entfallende zweite Kette mit Treiber benötigte Strom wird eingespart. Dieses Prinzip lässt sich für jede beliebige Anzahl gleichartiger DACs verwenden.

Claims

Digital-zu-Analog-Wandler zum gleichzeitigen Wandeln einer Mehrzahl von digitalen Signalen in analoge Signale, mit: einer Referenzwertquelle (101) zum Erzeugen eines elektrischen Referenzwertes; einer Referenzwert-Teileranordnung (102) zum Erzeugen eines geteilten Referenzwertes aus dem elektrischen Referenzwert, wobei die Referenzwert-Teileranordnung (102) einen Abgriff (105) zum Abgreifen des geteilten Referenzwertes aufweist; einer ersten Schalteranordnung, die ausgebildet ist, um eine elektrische Verbindung zwischen dem Abgriff (105) der Referenzwert-Teileranordnung (102) und einem ersten Ausgang (113) des Digital-zu-Analog-Wandlers herzustellen, wenn der geteilte Referenzwert einem Wert eines ersten digitalen Signals entspricht; und einer zweiten Schalteranordnung, die ausgebildet ist, um eine elektrische Verbindung zwischen dem Abgriff (105) der Referenzwert-Teileranordnung (102) und einem zweiten Ausgang (123) des Digital-zu-Analog-Wandlers herzustellen, wenn der geteilte Referenzwert einem Wert eines zweiten digitalen Signals entspricht; wobei die erste Schalteranordnung und die zweite Schalteranordnung ausgebildet sind, um die elektrischen Verbindungen unabhängig voneinander herzustellen.
Digital-zu-Analog-Wandler gemäß Anspruch 1, bei dem die Referenzwert-Teileranordnung (102) eine einzige Widerstandskette mit in Serie geschalteten Widerständen (103) aufweist, wobei der Abgriff (105) zwischen zwei benachbarten Widerständen (103) der Widerstandskette angeordnet ist.
Digital-zu-Analog-Wandler gemäß Anspruch 1 oder 2, bei dem die Referenzwert-Teileranordnung (102) eine Anzahl von Abgriffen (105) zum Abgreifen der Anzahl von unterschiedlichen geteilten Referenzwerten aufweist, wobei die erste Schalteranordnung ausgebildet ist, um zwischen einem oder mehreren Abgriffen der Anzahl der Abgriffe und dem ersten Ausgang (113) des Digital-zu-Analog-Wandlers eine elektrische Verbindung herzustellen und wobei die zweite Schalteranordnung ausgebildet ist, um zwischen einem oder mehreren Abgriffen (105) der Anzahl der Abgriffe und dem zweiten Ausgang (123) des Digital-zu-Analog-Wandlers eine elektrische Verbindung herzustellen.
Digital-zu-Analog-Wandler gemäß Anspruch 3, wobei die erste Anordnung die Anzahl von ersten Schaltern (107) zum Herstellen von elektrischen Verbindungen zwischen der Anzahl der Abgriffe (105) und dem ersten Ausgang (113) aufweist, wobei einem Abgriff (105) der Anzahl der Abgriffe jeweils ein Schalter zugeordnet ist, und wobei die zweite Schalteranordnung die Anzahl von zweiten Schaltern (117) zum Herstellen von elektrischen Verbindungen zwischen der Anzahl der Abgriffe (105) und dem zweiten Ausgang (123) aufweist, wobei einem Abgriff (105) der Anzahl der Abgriffe jeweils ein Schalter der Anzahl der zweiten Schalter zugeordnet ist.
Digital-zu-Analog-Wandler gemäß Anspruch 3 oder 4, wobei die erste Schalteranordnung die Anzahl von dritten Schaltern (109) zum Herstellen von schaltbaren elektrischen Verbindungen zwischen der Anzahl der Abgriffe und dem ersten Ausgang (113) aufweist, wobei jeder Schalter der Anzahl der dritten Schalter (109) jeweils einem Abgriff (105) zugeordnet ist und wobei die ersten Schalter (107) und die dritten Schalter (109) unabhängig voneinander schaltbar sind, um die Auflösung des Digital-zu-Analog-Wandlers zu erhöhen.
Digital-zu-Analog-Wandler gemäß einem der Ansprüche 3 bis 5, wobei die zweite Schaltungsanordnung die Anzahl von vier ten Schaltern zum Herstellen von schaltbaren elektrischen Verbindungen zwischen der Anzahl der Abgriffe und dem zweiten Ausgang (123) aufweist, wobei die zweiten und die vierten Schalter unabhängig voneinander schaltbar sind.
Digital-zu-Analog-Wandler gemäß Anspruch 5 oder 6, wobei die erste Schaltungsanordnung die Anzahl von fünften Schaltern aufweist, und wobei jedem Abgriff eine ungerade Anzahl von Schaltern der ersten Schaltungsanordnung zugeordnet ist.
Digital-zu-Analog-Wandler gemäß einem der Ansprüche 3 bis 7, wobei die ersten Schalter (107) der ersten Schaltungsanordnung über einen gemeinsamen ersten Widerstand (111) mit dem ersten Ausgang (113) gekoppelt sind, wobei der erste Widerstand (111) einen größeren Widerstandswert als ein in der Widerstandskette angeordneter Widerstand aufweist, und wobei die zweiten Schalter (117) der zweiten Schaltungsanordnung über einen gemeinsamen zweiten Widerstand (121) mit dem zweiten Ausgang (123) gekoppelt sind, wobei der zweite Widerstand (123) einen größeren Widerstandswert als ein in der Widerstandskette angeordneter Widerstand aufweist.
Digital-zu-Analog-Wandler gemäß einem der Ansprüche 1 bis 8, wobei die digitalen Signale Quadratur-Komponenten eines Quadratur-Signals sind.
Verfahren zum gleichzeitigen Wandeln einer Mehrzahl von digitalen Signalen in analoge Signale, mit: Erzeugen eines elektrischen Referenzwertes; Erzeugen eines geteilten Referenzwertes aus dem elektrischen Referenzwert; Ausgeben des geteilten Referenzwertes über einen ersten Ausgang, wenn der geteilte Referenzwert einem Wert eines ersten digitalen Signals entspricht; Ausgeben des geteilten Referenzwertes über einen zweiten Ausgang, wenn der geteilte Referenzwert einem Wert eines zweiten digitalen Signals entspricht; wobei die Ausgabe des geteilten Referenzwertes über den ersten Ausgang unabhängig von der Ausgabe des Referenzwertes über den zweiten Ausgang und wobei die Ausgabe des geteilten Referenzwertes über den zweiten Ausgang unabhängig von der Ausgabe des Referenzwertes über den ersten Ausgang ist.
Signalverarbeitungseinrichtung, mit: einem Verzögerungskompensator (401) zum Kompensieren einer Verzögerung um ein vorbestimmtes Zeitintervall, wobei der Verzögerungskompensator (401) ausgebildet ist, um unter Verwendung eines Eingangsabtastwertes einen kompensierten Abtastwert derart zu erzeugen, dass eine Differenz zwischen dem Eingangsabtastwert und einem bei einer Verzögerung des kompensierten Abtastwertes um das vorbestimmte Zeitintervall resultierenden verzögerten Abtastwert geringer als eine Differenz zwischen dem kompensierten Abtastwert und dem verzögerten Abtastwert ist.
Signalverarbeitungseinrichtung gemäß Anspruch 11, mit: einem Multiplexer (403) zum Multiplexen eines ersten Signals und eines zweiten Signals, um ein Multiplexsignal zu erhalten, wobei das Multiplex-Signal Abtastwerte des ersten Signals und um das vorbestimmte Intervall verzögerte Abtastwerte des zweiten Signals aufweist, wobei der Verzögerungskompensator (401) ausgebildet ist, um die Abtastwerte des zweiten Signals als kompensierte Abtastwerte aus Eingangswerten eines Eingangssignals zu erzeugen.
Signalverarbeitungseinrichtung gemäß Anspruch 11 oder 12, mit einem einzigen Digital-zu-Analog-Wandler (601) zum Digi tal-zu-Analog-Wandeln des Multiplexsignals, um ein gewandeltes Signal zu erzeugen.
Signalverarbeitungseinrichtung gemäß Anspruch 13, mit einem Extrahierer (603, 605) zum Extrahieren eines ersten Analog-Signals und eines zweiten Analog-Signals aus dem gewandelten Analog-Signal, wobei das erste Analog-Signal das digital-zu-analog gewandelte erste Signal repräsentiert und wobei das zweite Analog-Signal das digital-zu-analog gewandelte zweite Signal repräsentiert.
Signalverarbeitungseinrichtung gemäß Anspruch 14, wobei der Extrahierer (603, 605) ein erstes Halteglied (603) zum Extrahieren des ersten Analog-Signals und ein zweiten Halteglied (605) zum Extrahieren des zweiten Analog-Signals aufweist, wobei das erste Halteglied (603) und das zweite Halteglied (605) ausgebildet sind, um Werte des gewandelten Analog-Signals wechselweise zu halten.
Signalverarbeitungseinrichtung gemäß Anspruch 15, wobei dem ersten Halteglied (603) ein erstes Filter (607) nachgeschaltet ist und wobei dem zweiten Halteglied (605) ein zweites Filter (609) nachgeschaltet ist, wobei das erste Filter (607) und das zweite Filter (609) vorgesehen sind, um Wiederholspektren zu unterdrücken.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 16, wobei der Multiplexer (403) ausgebildet ist, um die Abtastwerte des ersten Signals oder um die Abtastwerte des zweiten Signals mit einer ersten Rate zu empfangen, und um die Abtastwerte des Multiplexsignals mit einer zweiten Rate auszugeben, wobei die zweite Rate ein Vielfaches der ersten Rate ist.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 17, die ein Verzögerungselement (405) zum Verzögern des ersten Signals um ein Verarbeitungs-Zeitintervall, das von dem Verzögerungskompensator (401) benötigt wird, um den kompensierten Abtastwert zu erzeugen, aufweist.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 18, wobei der Verzögerungskompensator (401) ausgebildet ist, um den kompensierten Abtastwert durch Interpolation zwischen Abtastwerten eines Eingangssignals zu erzeugen.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 19, wobei der Verzögerungskompensator (401) ausgebildet ist, um ein Eingangssignal überabzutasten und um einen durch die Überabtastung erhaltenen Abtastwert als den kompensierten Abtastwert auszugeben.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 20, mit: einem Modulator (409), der ausgebildet ist, um einer Gruppe von Bits ein Modulationssymbol zuzuordnen, wobei das Modulationssymbol den Eingangsabtastwert und einen weiteren Eingangsabtastwert aufweist, wobei die Signalverarbeitungseinrichtung ausgebildet ist, um ein kompensiertes Modulationssymbol auszugeben, das den kompensierten Abtastwert und den weiteren Eingangsabtastwert aufweist.
Signalverarbeitungseinrichtung gemäß einem der Ansprüche 11 bis 21, die einen Digital-zu-Analog-Wandler gemäß einem der Ansprüche 1 bis 9 aufweist.
Signalverarbeitungsverfahren, mit Kompensieren einer Verzögerung um ein vorbestimmtes Zeitintervall, wobei ein kompensierter Abtastwert unter Verwendung eines Eingangsabtastwertes derart erzeugt wird, dass eine Differenz zwischen dem Eingangsabtastwert und einem bei einer Verzögerung des kompensierten Abtastwertes um das vorbestimmte Zeitintervall resultierenden verzögerten Abtastwert gerin ger als eine Differenz zwischen dem kompensierten Abtastwert und dem verzögerten Abtastwert ist.
Verfahren gemäß Anspruch 23, mit: Multiplexen eines ersten Signals und eines zweiten Signals, um ein Multiplex-Signal zu erhalten, wobei das Multiplex-Signal Abtastwerte des ersten Signals und um das vorbestimmte Intervall verzögerte Abtastwerte des zweiten Signals aufweist, wobei die Abtastwerte des zweiten Signals als kompensierte Abtastwerte aus Eingangswerten eines Eingangssignals erzeugt werden.
Verfahren gemäß Anspruch 24, bei dem das Multiplex-Signal digital-zu-analog gewandelt wird, um ein Analog-Signal zu erzeugen.
Verfahren gemäß Anspruch 25, bei dem die Digital-zu-Analog-Wandlung unter Verwendung eines einzigen Digital-zu-Analog-Wandlers durchgeführt wird.
Verfahren gemäß einem der Ansprüche 24 bis 26, bei dem ein erstes Analog-Signal und ein zweites Analog-Signal aus dem gewandelten Analog-Signal extrahiert werden, wobei das erste Analog-Signal das digital-zu-analog gewandelte erste Signal repräsentiert und wobei das zweite Analog-Signal das digital-zu-analog gewandelte zweite Signal repräsentiert.