DE102005051497B3

DE102005051497B3 - Speichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von gleichartigen Halbleiterchips

Info

Publication number: DE102005051497B3
Application number: DE102005051497A
Authority: DE
Inventors: Josef Schuster; Simon Muff; Siva Raghuram; Abdallah Dr. Bacha
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-10-26
Filing date: 2005-10-26
Publication date: 2006-12-07
Anticipated expiration: 2025-10-27
Also published as: US7375971B2; CN1956094A; US20070091704A1

Abstract

Es wird ein Speichermodul (10) mit einer elektronischen Leiterplatte (20) und einer Mehrzahl von gleichartigen Halbleiterchips (1, ..., 9, 1', ..., 9') vorgeschlagen, bei dem DOLLAR A - die Leiterplatte (20) sich entlang der ersten Richtung (x) zwischen zwei entgegengesetzten Rändern (22; 22a, 22b) erstreckt, DOLLAR A - zwischen der Mitte (30) der Leiterplatte (20) und jeweils einem der Ränder (22a; 22b) der Leiterplatte (20) jeweils zumindest neun der gleichartigen Halbleiterchips (1, ..., 9; 1', ..., 9') nebeneinander auf der Leiterplatte (20) montiert sind, DOLLAR A - die gleichartigen Halbleiterchips jeweils eine kleinere Abmessung (a) und in Richtung senkrecht zur kleineren Abmessung (a) eine größere Abmessung (b) besitzen, die größer ist als die kleinere Abmessung (a), DOLLAR A - jeweils eine erste Gruppe (I) von vier der gleichartigen Halbleiterchips (6, 7, 8, 9; 6', 7', 8', 9'), die mit ihrer kürzeren Abmessung (a) parallel zur Kontaktleiste (23) orientiert sind, am jeweiligen Rand (22a; 22b) der Leiterplatte (20) angeordnet ist und DOLLAR A - jeweils zwischen der ersten Gruppe (I) von Halbleiterchips und der Mitte (30) der Leiterplatte (20) eine zweite Gruppe (II) von fünf (1, .., 5; 1', ..., 5') der gleichartigen Halbleiterchips angeordnet ist, und DOLLAR A - wobei jeweils die erste Gruppe (I) von Halbleiterchips und die zweite Gruppe (II) von Halbleiterchips durch zwei separate Leitungsbusse (L1, L2) angeschlossen sind, deren Leiterbahnen (15) sich zu allen Halbleiterchips der jeweiligen Gruppe (I; ...

Description

Die Erfindung betrifft ein Speichermodul mit einer elektronischen Leiterplatte und einer Vielzahl von gleichartigen Halbleiterchips, die auf zumindest einer Außenfläche der Leiterplatte montiert sind.

Speichermodule dienen zur gleichzeitigen Ansteuerung einer Mehrzahl von Halbleiterchips, beispielsweise DRAMs (dynamical random access memory), die parallel zueinander betrieben werden und daher alle zugleich elektrische Signale empfangen. Zur Verteilung der elektrischen Signale dient eine elektronische Leiterplatte, die chipseitige Kontaktanschlüsse sowie eine Kontaktleiste aufweist, die zum Anschließen der Leiterplatte an eine übergeordnete elektronische Einheit, beispielsweise ein an Motherboard dient. Die Kontaktleiste kann auf einer oder auf zwei Außenflächen der Leiterplatte ausgebildet sein und besitzt jeweils eine Vielzahl von Kontaktanschlüssen, die entlang einer ersten Richtung längs eines ersten Randes der Leiterplatte aufgereiht sind, vgl. z.B. DE 201 08 758 U1 .

Zwischen den Kontakten der Kontaktleiste und den chipseitigen Kontaktanschlüssen sowie weiteren Bauelementen wie beispielsweise Registern, PLLs (phase-locked loop) usw. verlaufen Leiterbahnen auf oder in der Leiterplatte verlaufen. Üblicherweise sind die Leiterbahnen bei heutigen Speichermodulen in mehreren Ebenen innerhalb einer mehrkomponentigen elektronischen Leiterplatte ausgebildet. Die Leiterbahnen können jeweils innerhalb einer Leiterebene der Leiterplatte verlaufen oder abschnittweise über verschiedene Leiterbahnebenen ver laufen, die untereinander durch entsprechende elektrisch leitende Kontaktlochfüllungen miteinander verbunden sind.

Der Speicherumfang heutiger Speichermodule ist zunehmend größer, da einerseits der Speicherumfang der Halbleiterchips selbst immer größer wird und andererseits eine zunehmend größere Anzahl von Halbleiterchips auf einer Leiterplatte montiert wird. Die Fläche der Leiterplatte soll dabei möglichst nicht oder allenfalls geringfügig vergrößert werden.

Viele Speichermodule besitzen elektronische Leiterplatten, deren Bestückung mit DRAMs oder anderen, untereinander gleichartigen Halbleiterspeichern häufig spiegelsymmetrisch bezüglich der Mitte der Kontaktleiste und somit spiegelsymmetrisch zur Mitte des Speichermoduls ist. Beispielsweise können zwischen der Mitte des Speichermoduls und jeweils einem zweiten Rand der Leiterplatte, der entlang einer zweiten Richtung senkrecht zur Kontaktleiste verläuft, jeweils neun gleichartige Halbleiterchips nebeneinander montiert sein. Acht der Halbleiterchips auf jeder Hälfte einer Außenfläche der Leiterplatte dienen zur Speicherung der eigentlichen Speicherdaten, wohingegen ein neunter Halbleiterchip als ECC-Chip (error correcting code) dient, der zur Vermeidung von Speicherfehlern oder Auslesefehlern die Signale der übrigen acht Speicherchips vergleicht.

Bei dem Anordnen von beispielsweise neun gleichartigen Halbleiterchips pro Außenflächenhälfte der Leiterplatte (etwa jeweils auf beiden Hälften der Vorderseite der Leiterplatte) besteht das Problem, eine Anordnung der Speicherbausteine zu finden, die verträglich ist mit der Forderung nach möglichst einheitlichen Signallaufzeiten zu allen Halbleiterchips und möglichst gleich langen Leiterbahnlängen. Hinzu kommt das Bestreben, möglichst ohne Signaltreiber entlang der Leiterbahnen aufzukommen, die zusätzlichen Platz auf der Leiterbahn beanspruchen würden.

Es ist die Aufgabe der vorliegenden Erfindung, ein Speichermodul bereitzustellen, das eine möglichst störungsfreie Ansteuerung sämtlicher Halbleiterchips des Speichermoduls ermöglicht. Insbesondere sollen alle Halbleiterchips des Speichermoduls so ansteuerbar sein, dass möglichst keine Signallaufzeitunterschiede entstehen, die die gleichzeitige Ansteuerung mehrerer Halbleiterchips erschweren oder zusätzliche Treiberelemente erforderlich machen. Es ist schließlich die Aufgabe der Erfindung, ein Speichermodul bereitzustellen, bei dem nicht-quadratische Halbleiterchips so angeordnet sind, dass sie trotz ihrer Geometrie und ihrer Anordnung in unterschiedlichen Bereichen der Leiterplattenfläche eine möglichst einfache Ansteuerung ermöglichen.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Speichermodul mit einer elektronischen Leiterplatte und einer Mehrzahl von gleichartigen Halbleiterchips, die auf zumindest einer Außenfläche der Leiterplatte montiert sind,

– wobei die Leiterplatte eine Kontaktleiste aufweist, die an einem ersten Rand der zumindest einen Außenfläche entlang einer ersten Richtung verläuft und eine Vielzahl elektrischer Kontakte aufweist, die entlang der ersten Richtung aufgereiht sind,

– wobei die Leiterplatte sich entlang der ersten Richtung zwischen zwei zueinander entgegengesetzten zweiten Rändern erstreckt,
– wobei zwischen der Mitte der Leiterplatte und dem jeweiligen zweiten Rand der Leiterplatte jeweils zumindest neun der gleichartigen Halbleiterchips nebeneinander auf der Außenfläche der Leiterplatte montiert sind,
– wobei die gleichartigen Halbleiterchips jeweils eine kleinere Abmessung und in Richtung senkrecht zur kleineren Abmessung eine größere Abmessung besitzen, die größer ist als die kleinere Abmessung,
– wobei jeweils eine erste Gruppe von vier der gleichartigen Halbleiterchips, die mit ihrer kürzeren Abmessung parallel zur Kontaktleiste orientiert sind, am jeweiligen zweiten Rand der Leiterplatte angeordnet ist und
– jeweils zwischen der ersten Gruppe von Halbleiterchips und der Mitte der Leiterplatte eine zweite Gruppe von fünf gleichartigen Halbleiterchips angeordnet ist, und
– wobei die erste Gruppe von Halbleiterchips und die zweite Gruppe von Halbleiterchips durch zwei separate Leitungsbusse angesteuert sind, deren Leiterbahnen sich zu allen Halbleiterchips der jeweiligen Gruppe von Halbleiterchips hin verzweigen.

Erfindungsgemäß wird ein Speichermodul mit einer speziellen Anordnung rechteckiger, nicht-quadratischer Halbleiterchips vorgeschlagen, die so angeordnet und durch Leiterbahnen angeschlossen sind, dass sie ohne nennenswerte Signallaufzeitschwankungen ansteuerbar sind. Erfindungsgemäß ist vorgesehen, dass auf zumindest einer Außenfläche der elektronischen Leiterplatte zumindest neun Halbleiterchips vorgesehen sind, die zwischen einem Rand der Leiterplatte und der Mitte der Leiterplatte angeordnet sind. Weitere neun baugleiche Halbleiterchips können jenseits der Mitte der Leiterplatte, das heißt zwischen der Mitte der Leiterplatte und dem entgegengesetzten Rand der Leiterplatte auf der selben Außenfläche der Leiterplatte angeordnet sein. Somit ergeben sich achtzehn Positionen von Halbleiterchips, die untereinander baugleich sind und auf zumindest einer Seite der Leiterplatte nebeneinander angeordnet sind, wobei die Positionen von neun bauartgleichen Halbleiterchips spiegelbildlich sein können zu den Positionen der weiteren neun baugleichen Halbleiterchips. Die Symmetrieachse kann dabei in der Mitte zwischen beiden zueinander entgegengesetzten Rändern und in deren Mitte parallel zu ihnen verlaufen. Die Symmetrieachse besitzt zu beiden entgegengesetzten Rändern dann einen etwa gleich großen Abstand. Somit sind auf beiden Halbseiten der zumindest einen Außenfläche (beispielsweise in Draufsicht auf die Außenfläche links und/oder rechts von der Mitte zwischen beiden entgegensetzten Rändern) jeweils neun Halbleiterchips angeordnet.

Die Anordnung und Ansteuerung dieser jeweils neun Halbleiterchips erfolgt erfindungsgemäß nicht, wie bei herkömmlichen Speichermodulen, durch einen einzigen Leitungsbus, dessen Leitungen sich zu sämtlichen jeweiligen neun Halbleiterchips hin verzweigen. Stattdessen ist erfindungsgemäß vorgesehen, dass für die jeweils neun Halbleiterchips zwei verschiedene Leitungsbusse vorgesehen sind, wobei der eine Leitungsbus vier der jeweiligen neun Halbleiterchips und der Leitungsbus fünf der neun Halbleiterchips kontaktiert. Ferner ist erfindungsgemäß vorgesehen, dass die vier durch einen gemeinsamen Leitungsbus angesteuerten Halbleiterchips nahe einem der Ränder der Leiterplatte angeordnet sind, wohingegen die fünf gemeinsam durch den weiteren Leitungsbus angesteuerten Halbleiterchips nahe der Mitte der Leiterplatte angeordnet sind.

Durch diese erfindungsgemäße Zuordnung der Halbleiterchips zu den verschiedenen Leitungsbussen wird ein Ausgleich von Signalverfälschungen infolge unterschiedlich langer Signallaufzeiten geschaffen, die entstehen, wenn ein beispielsweise von der Mitte der Leiterplatte ausgehender Leitungsbus Halblei terchips kontaktieren soll, die in einem mehr oder weniger großen Abstand von dem eingangsseitigen Ende des Leitungsbusses angeordnet sind. Entlang jeder Leiterbahn entstehen Signalverzögerungen sowie Abschwächungen der elektrischen Pulse, die beispielsweise aus ohmschen Widerständen der Leiterbahnen resultieren und mit zunehmender Leiterbahnlänge zunehmen.

Dadurch, dass erfindungsgemäß die fünf gemeinsam durch einen einzigen Leitungsbus angesteuerten Halbleiterchips pro Halbfläche der Leiterplatte näher an der Mitte der Leiterplatte angeordnet sind als die weiteren vier Halbleiterchips, die untereinander durch den anderen Leitungsbus angesteuert, jedoch näher am jeweiligen Rand der Leiterplatte angeordnet sind, wird ein Ausgleich zwischen denjenigen Signalveränderungen erzielt, die im einen Leitungsbus durch die größere Leiterbahnlänge und im anderen Leitungsbus durch die größere Anzahl angeschlossener Halbleiterchips entstehen. Ein erster Leitungsbus kontaktiert nur vier Halbleiterchips, die dafür näher an einem Rand der Leiterplatte (in relativ großem Abstand von der Mitte der Leiterplatte und von der Mitte der Kontaktleiste) angeordnet sind. Ein zweiter Leitungsbus hingegen kontaktiert eine größere Anzahl von Halbleiterchips (nämlich fünf Halbleiterchips statt lediglich vier), besitzt dafür kürzere Leiterbahnlängen. Dadurch wird ein gewisser Ausgleich der Signalverfälschungen beider Leitungsbusse erzielt. Ferner wird verhindert, dass sich in einem der Leitungsbusse Signalverfälschungen aufgrund erhöhter Leiterbahnlänge und solche infolge erhöhter Anzahl von angeschlossenen Halbleiterchips addieren. Wenn beispielsweise ein erster Leitungsbus (einer ersten Gruppe von vier Halbleiterchips) längere Leitungen besitzt als ein zweiter Leitungsbus (einer zweiten Gruppe von fünf Halbleiterchips), bedeutet dies einen gewissen Ausgleich der zu erwartenden Obergrenzen möglicher Signalverzerrungen, da der aus den längeren Leitungen gebildete erste Leitungsbus nur eine kapazitive Last von lediglich vier Halbleiterchips bewältigen muss (statt von fünf Halbleiterchips wie beim zweiten Leitungsbus).

Der Erfindung liegt somit die Idee zugrunde, den Leitungsbus zur Ansteuerung einer Mehrzahl von gleichartigen Halbleiterchips so aufzuteilen, dass trotz unsymmetrischer Anzahl von Halbleiterchips pro Leiterplattenhalbseite die auftretenden Signalverfälschungen möglichst gering und einheitlich für alle jeweils gemeinsam angeschlossenen Halbleiterchips ausfallen. Gerade angesichts des Umstands, dass die Länge einer elektronischen Leiterplatte eines Speichermoduls entlang ihrer Kontaktleiste, die beispielsweise eine erste Richtung vorgibt, beträchtlich größer ist als die Breite der Leiterplatte entlang einer zweiten lateralen Richtung, entlang derer die äußeren, zueinander entgegengesetzten Ränder verlaufen, wirkt sich die erfindungsgemäße Ansteuerung der Halbleiterchips durch eine Mehrzahl von Leitungsbussen unterschiedlicher Anordnung und Bauweise sehr vorteilhaft auf die Betriebssicherheit des erfindungsgemäßen Speichermoduls aus.

Vorzugsweise ist vorgesehen, dass die erste Gruppe von Halbleiterchips ein erstes Paar von Halbleiterchips, das in der Nähe der Kontaktleiste angeordnet ist, und ein zweites Paar von Halbleiterchips, die in einem größeren Abstand von der Kontaktleiste angeordnet sind als die Halbleiterchips des ersten Paares, aufweist, wobei je ein Halbleiterchip jedes Paares am zweiten Rand der Leiterplatte angeordnet ist und der jeweils andere Halbleiterchip des jeweiligen Paares in einem größeren Abstand vom betreffenden zweiten Rand der Leiterplatte angeordnet ist. Die vier Halbleiterchips der ersten Gruppe sind in der Nähe eines der beiden zweiten Ränder der Leiterplatte angeordnet, die sich ausgehend von dem mit der Kontaktleiste versehenen Rand entlang einer zweiten Richtung erstrecken. Es sind jedoch nur zwei der Halbleiterchips der ersten Gruppe in unmittelbarer Nähe, das heißt in relativ kleinem Abstand zu diesem zweiten Rand angeordnet; die anderen beiden Halbleiterchips der ersten Gruppe sind in einem etwas größeren Abstand von diesem zweiten Rand angeordnet. Beispielsweise können die vier Halbleiterchips in Form etwa einer Matrix von zwei mal zwei Halbleiterchips angeordnet sein, wobei ein erstes Paar von Halbleiterchips relativ nah an der Kontaktleiste und ein zweites Paar von Halbleiterchips in einem etwas größeren Abstand zur Kontaktleiste angeordnet ist. Dadurch lässt sich die Leiterplattenfläche in der Nähe der beiden Ränder an den Enden der Kontaktleiste platzsparend mit Halbleiterchips belegen.

Vorzugsweise ist vorgesehen, dass jede Leiterbahn des Leitungsbusses der ersten Gruppe von Halbleiterchips einen Verzweigungsknoten aufweist, der zwischen dem ersten und dem zweiten Paar von Halbleiterchips angeordnet ist und von dem aus jeweils zwei Leitungszweige ausgehen, die jeweils die beiden Halbleiterchips eines der beiden Paare von Halbleiterchips kontaktieren. Insbesondere werden die Verzweigungsknoten der Leitungen des Leitungsbusses, die sämtliche vier Halbleiterchips kontaktieren, mittig zwischen beiden Paaren von Halbleiterchips auf oder in der Leiterplatte angeordnet, wodurch einheitliche Signallaufzeiten zu dem ersten und dem zweiten Paar von Halbleiterchips erreicht wird. Jeweils ein Leitungszweig ist mit den Halbleiterchips des ersten Paares und jeweils ein anderer Leitungszweig mit den beiden Halbleiterchips des zweiten Paares von Halbleiterchips verbunden.

Vorzugsweise ist vorgesehen, dass die Leitungszweige jeweils unter der Grundfläche des einen Halbleiterchips des betreffenden Paares hinwegführen und im Bereich der Grundfläche des jeweils anderen Halbleiterchips des betreffenden Paares enden. Jeder Leitungszweig dient somit zum Ansteuern von genau zwei Halbleiterchips, wobei er ausgehend von dem Verzweigungspunkt unter dem einen Halbleiterchip hinwegführt, diesen kontaktiert und schließlich an einem Kontaktanschluss im Bereich der Grundfläche des anderen Halbleiterchips desselben Paares von Halbleiterchips endet. Dadurch erübrigen sich weitere Verzweigungsknoten innerhalb der Leitungszweige. Ferner können innerhalb der Gruppe der vier Halbleiterchips alle Leitungszweige gleich lang ausgebildet werden.

Vorzugsweise ist vorgesehen, dass der Leitungsbus für die erste Gruppe von Halbleiterchips mindestens eine erste Leiterbahn aufweist, deren Verzweigungsknoten entlang der ersten Richtung in der Nähe der beiden an dem zweiten Rand der Leiterplatte angeordneten Halbleiterchips angeordnet ist und deren Leitungszweige im Bereich der Grundfläche der beiden weiteren Halbleiterchips der ersten Gruppe enden. Derjenige Teil der Leiterbahn, der sich im Leitungsbus eingangsseitig vor dem Verzweigungsknoten befindet, erstreckt sich somit bis zu einem solchen Abschnitt der entlang der ersten Richtung gemessenen Länge der Leiterplatte, in dem die beiden dem zweiten Rand nächstbenachbarten Halbleiterchips angeordnet sind. Von dort aus werden zunächst die an diesem zweiten Rand gelegenen beiden Halbleiterchips kontaktiert; die Leitungszweige enden dann an den beiden weiteren Halbleiterchips der ersten Gruppe.

Ebenso kann vorgesehen sein, dass der Leitungsbus für die erste Gruppe von Halbleiterchips mindestens eine zweite Lei terbahn aufweist, deren Leitungsknoten entlang der ersten Richtung in der Nähe der beiden weiteren Halbleiterchips der ersten Gruppe angeordnet ist und deren Leitungszweige jeweils im Bereich der Grundfläche der am jeweiligen zweiten Rand angeordneten Halbleiterchips enden. Der Verzweigungsknoten dieser zweiten Leiterbahn liegt somit näher zur Mitte der Leiterplatte als der Verzweigungsknoten der ersten Leiterbahn. Folglich kontaktieren die Leitungszweige ausgehend vom Verzweigungsknoten der zweiten Leitung ausgehend zunächst die näher zur Mitte gelegenen Halbleiterchips und enden unterhalb der am zweiten Rand gelegenen Halbleiterchips.

Vorzugsweise ist vorgesehen, dass der Leitungsbus der ersten Gruppe mindestens eine erste Leiterbahn und eine zweite Leiterbahn aufweist. Gemäß dieser Weiterbildung ist der Leitungsbus der ersten Gruppe von Halbleiterchips so ausgebildet, dass die erste Leiterbahn zunächst die am zweiten Rand gelegenen beiden Halbleiterchips kontaktiert und an Kontaktanschlüssen der weiter zur Mitte der Leiterplatte gelegenen Halbleiterchips endet. Bei der zweiten Leiterbahn ist dies umgekehrt. Die Kombination erster und zweiter Leitungen innerhalb desselben Leitungsbusses für die erste Gruppe von vier Halbleiterchips ermöglicht durch gegensinnige Signalrichtungen entlang der Leitungen, Signale mehrere verzweigter Leiterbahnen elektrisch voneinander zu entkoppeln, wie noch nachstehend ausführlicher beschrieben.

Vorzugsweise ist vorgesehen, dass der Leitungsbus für die erste Gruppe von Halbleiterchips jeweils gleich viele erste und zweite Leiterbahnen aufweist. Ist etwa ein erster Leitungsbus von zwischen 22 und 32 verzweigten Leiterbahnen, beispielsweise ein erster Leitungsbus von 28 verzweigten Leiterbahnen vorgesehen, so enthält er vorzugsweise vierzehn erste Leiterbahnen und vierzehn zweite Leiterbahn. Durch kammartiges Ineinandergreifen der von den Verzweigungspunkten ausgehenden Leitungszweigen werden, wie noch an späterer Stelle beschrieben, elektrische Entkopplungen ermöglicht, die bei einer stärkeren Konzentration der Verzweigungspunkte an demselben Ort der Leiterplattenfläche nicht möglich wären.

Vorzugsweise kann vorgesehen sein, dass sämtliche vier Halbleiterchips der jeweiligen ersten Gruppe von Halbleiterchips mit ihrer kürzeren Abmessung parallel zur Kontaktleiste und mit ihrer längeren Abmessung senkrecht zur Kontaktleiste, das heißt parallel zu den zweiten Rändern angeordnet sind. Dadurch verbleibt mehr Leiterplattenfläche für die größere Anzahl von fünf Halbleiterchips auf derselben Halbfläche der Leiterplatte.

Vorzugsweise ist vorgesehen, dass die zweite Gruppe von Halbleiterchips jeweils einen ersten Halbleiterchip, ein erstes Paar von Halbleiterchips und ein zweites Paar von Halbleiterchips aufweist, wobei der erste Halbleiterchip und die beiden Halbleiterchips des zweiten Paares jeweils mit ihrer größeren Abmessung parallel zur Kontaktleiste orientiert montiert sind und die beiden Halbleiterchips des ersten Paares mit ihrer kleineren Abmessung parallel zur Kontaktleiste orientiert montiert sind, wobei die Halbleiterchips des ersten Paares in einem größeren Abstand zur Kontaktleiste angeordnet sind als der erste Halbleiterchip und als die Halbleiterchips des zweiten Paares und wobei der erste Halbleiterchip zwischen der ersten Gruppe von Halbleiterchips und dem zweiten Paar von Halbleiterchips der zweiten Gruppe angeordnet ist.

Diese erfindungsgemäße Anordnung von Halbleiterchips der zweiten Gruppe lässt zwar auf den ersten Blick keine einheit liche Orientierung oder einheitliche Positionierung dieser fünf Halbleiterchips erkennen. Diese Anordnung ermöglicht jedoch eine Ansteuerung durch verzweigte Leitungen eines weiteren Leitungsbusses, bei der nur minimale relative Signalverzögerungen und Signalabschwächungen innerhalb des Leitungsbusses der zweiten Gruppe von Halbleiterchips auftreten. Der erste Halbleiterchip der zweiten Gruppe von Halbleiterchips nimmt insofern eine Sonderstellung ein, als seine Position ungefähr den Bereich auf der Leiterplattenfläche angibt, wo die Verzweigungsknoten der Leiterbahnen angeordnet sind und von wo aus Leitungszweige sich zu den vier jeweils paarweise angeordneten weiteren vier Halbleiterchips der zweiten Gruppe erstrecken.

Der Bereich der Grundfläche des ersten Halbleiterchips der zweiten Gruppe von Halbleiterchips entspricht somit dem Bereich, bis zu dem hin sämtliche Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips verlaufen, bevor sie sich zu den einzelnen Halbleiterchips der zweiten Gruppe verzweigen.

Vorzugsweise ist vorgesehen, dass die jeweiligen beiden Halbleiterchips des ersten Paares der ersten Gruppe, des zweiten Paares der ersten Gruppe und des ersten Paares der zweiten Gruppe von Halbleiterchips jeweils entlang der ersten Richtung zueinander beabstandet montiert sind und dass die beiden Halbleiterchips des zweiten Paares der zweiten Gruppe von Halbleiterchips in Richtung senkrecht zur ersten Richtung zueinander beabstandet montiert sind. Somit sind die beiden Halbleiterchips des zweiten Paares der zweiten Gruppe in derjenigen Richtung nebeneinander angeordnet, die durch die Haupterstreckungsrichtung der Kontaktleiste vorgegeben ist, wohingegen die jeweiligen zwei Halbleiterchips der übrigen Paare von Halbleiterchips jeweils in Richtung senkrecht zum Verlauf der Kontaktleiste nebeneinander in einem gewissen Abstand angeordnet sind. Vorzugsweise sind somit die Halbleiterchips aller Paare der ersten und zweiten Gruppe so angeordnet, dass die beiden Halbleiterchips jedes Paares jeweils mit ihrer größeren Abmessung einander zugewandt sind. Dies ermöglicht eine kompakte Anordnung der Halbleiterchips auf der Leiterplattenfläche.

Vorzugsweise ist vorgesehen, dass die Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips jeweils einen Verzweigungsknoten im Bereich der Grundfläche des ersten Halbleiterchips der zweiten Gruppe aufweisen, von welchem Verzweigungsknoten aus der erste Halbleiterchip kontaktiert ist und von welchem Verzweigungsknoten aus jeweils zwei Leitungszweige ausgehen, wobei der eine Leitungszweig die beiden Halbleiterchips des ersten Paares und der andere Leitungszweig die beiden Halbleiterchips des zweiten Paares kontaktiert. Gemäß dieser vorteilhaften Weiterbildung werden die jeweils paarweise angeordneten Halbleiterchips der zweiten Gruppe jeweils durch Leitungszweige angesteuert, die in ähnlicher Weise wie die Leitungszweige des Leitungsbusses der ersten Gruppe von Halbleiterchips jeweils zwei Halbleiterchips kontaktieren. Der erste Halbleiterchip der zweiten Gruppe von Halbleiterchips hingegen wird nicht durch diese Leitungszweige kontaktiert; stattdessen wird er entweder direkt am Ort des jeweiligen Verzweigungsknotens kontaktiert oder durch einen eigenen kürzeren Leitungszweig, der nur zu dem Kontaktanschluss des ersten Halbleiterchips der zweiten Gruppe führt und zur Kompensation von Signallaufzeiten und Leiterbahnlängen der übrigen Leitungszweige dienen kann. Das erste und das zweite Paar von Halbleiterchips der zweiten Gruppe repräsentieren somit jeweils Paare von Halbleiter chips, die jeweils gemeinsam durch Leitungszweige der verzweigten Leiterbahnen kontaktiert sind.

Vorzugsweise ist vorgesehen, dass das erste und das zweite Paar von Halbleiterchips aus der zweiten Gruppe von Halbleiterchips jeweils einen ersten Halbleiterchip und einen zweiten Halbleiterchip aufweisen, wobei der erste Halbleiterchip des ersten Paares in einem größeren Abstand von der Mitte des Speichermoduls angeordnet ist als der zweite Halbleiterchip des ersten Paares und wobei der erste Halbleiterchip des zweiten Paares näher an der Kontaktleiste angeordnet ist als der zweite Halbleiterchip des zweiten Paares. Gemäß dieser Ausführungsform ist der erste Halbleiterchip des zweiten Paares näher an der Kontaktleiste angeordnet. Der erste Halbleiterchip des zweiten Paares ist weiter entfernt von der Mitte des Speichermoduls angeordnet als der jeweils zweite Halbleiterchip des betreffenden Paares. Dies bedeutet nicht nur, dass die Halbleiterchips des ersten Paares mit ihrer kleineren Abmessung parallel zur Kontaktleiste und die Halbleiterchips des zweiten Paares der zweiten Gruppe mit ihrer größeren Abmessung parallel zur Kontaktleiste orientiert montiert sind, sondern dies bedeutet ebenso, dass alle vier Halbleiterchips der beiden Paare von Halbleiterchips der zweiten Gruppe mit ihrer kürzeren Abmessung dem ersten Halbleiterchip der zweiten Gruppe von Halbleiterchips zugewandt sind. Die vier Halbleiterchips des ersten und zweiten Paares der zweiten Gruppe befinden sich somit alle in unmittelbarer Nähe des ersten Halbleiterchips der zweiten Gruppe. Eine schaltungstechnisch sternförmige Verschaltung dieser vier Halbleiterchips der zweiten Gruppe von dem unterhalb der Grundfläche des ersten Halbleiterchips der zweiten Gruppe gelegenen Teilbereich der Leiterplattenfläche aus wäre hingegen erschwert, wenn alle oder einige der Halbleiterchips des ersten und zweiten Paares der zweiten Gruppe mit ihrer längeren Abmessung dem ersten Halbleiterchip der zweiten Gruppe zugewandt wären. Die Anordnung der Halbleiterchips der zweiten Gruppe gemäß der oben genannten Weiterbildungen ermöglicht daher kurze und auch untereinander einheitliche Signalwege von den Verzweigungsknoten der Leiterbahnen zu den paarweise angeordneten Halbleiterchips der zweiten Gruppe.

Vorzugsweise ist vorgesehen, dass der Leitungsbus der zweiten Gruppe von Halbleiterchips mindestens eine erste Leiterbahn aufweist, von deren Verzweigungsknoten zwei Leitungszweige ausgehen, von denen der eine Leitungszweig die beiden Halbleiterchips des ersten Paares und der andere Leitungszweig die beiden Halbleiterchips des zweiten Paares kontaktiert, wobei die beiden Leitungszweige von dem Leitungsknoten ausgehend zunächst den ersten Halbleiterchip des betreffenden Paares von Halbleiterchips kontaktieren und an Kontaktanschlüssen des zweiten Halbleiterchips des betreffenden Paares enden. Somit lassen sich ähnlich wie bei den Halbleiterchips der ersten Gruppe auch die paarweise angeordneten Halbleiterchips der zweiten Gruppe durch Leitungszweige der verzweigten Leiterbahnen gemeinsam kontaktieren. Der erste Leitungszweig kontaktiert die beiden Halbleiterchips des ersten Paares und der zweite Leitungszweig kontaktiert die beiden Halbleiterchips des zweiten Paares der zweiten Gruppe von Halbleiterchips. Der erste und der zweite Leitungszweig können bei der dieser Anordnung von Halbleiterchips gleich lang gewählt werden. Dies ist bei der oben beschriebenen vorteilhaften Anordnung von Halbleiterchips für jede der mehreren verzweigten Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips möglich.

Bei der oben genannten vorteilhaften Ausführungsform ist die erste Leiterbahn dadurch gekennzeichnet, dass ihre Leitungszweige zunächst den näher am Rand der Leiterplatte angeordneten Halbleiterchip des ersten Paares beziehungsweise den näher an der Kontaktleiste angeordneten Halbleiterchip des zweiten Paares kontaktieren und dann im weiteren Verlauf der Leitungszweige an Kontaktanschlüssen der näher an der Mitte der Leiterplatte beziehungsweise weiter entfernt von der Kontaktleiste angeordneten zweiten Halbleiterchips des betreffenden Paares enden.

Vorzugsweise ist vorgesehen, dass der Leitungsbus der zweiten Gruppe von Halbleiterchips mindestens eine zweite Leiterbahn aufweist, von deren Verzweigungsknoten zwei Leitungszweige ausgehen, von denen der eine Leitungszweig die beiden Halbleiterchips des ersten Paares und der andere Leitungszweig die beiden Halbleiterchips des zweiten Paares kontaktiert, wobei die beiden Leitungszweige von den Verzweigungsknoten ausgehend zunächst den zweiten Halbleiterchip des betreffenden Paares von Halbleiterchips kontaktieren und an Kontaktanschlüssen des ersten Halbleiterchips des betreffenden Paares enden. Die gemäß dieser Ausführungsform (vorzugsweise zusätzlich) vorgesehene zweite Leiterbahn des Leitungsbusses der zweiten Gruppe von Halbleiterchips kontaktiert somit zunächst diejenigen Halbleiterchips der Chippaare, an denen die Leitungszweige der ersten Leiterbahn enden, wohingegen die Leitungszweige der zweiten Leiterbahn an Kontaktanschlüssen derjenigen Halbleiterchips enden, die durch die Leitungszweige der ersten Leiterbahn zuerst kontaktiert werden, das heißt näher an deren Verzweigungspunkt angeordnet sind.

Gemäß einer vorteilhaften Weiterbildung ist vorgesehen, dass der Leitungsbus der zweiten Gruppe von Halbleiterchips min destens eine erste Leiterbahn und mindestens eine zweite Leiterbahn aufweist. Insbesondere ist vorgesehen, dass der Leitungsbus der zweiten Gruppe von Halbleiterchips jeweils gleich viele erste und zweite Leiterbahnen aufweist. Somit lassen sich in der zweiten Gruppe vier der fünf Halbleiterchips in analoger Weise wie die vier Halbleiterchips der ersten Gruppe wechselseitig durch erste und zweite Leiterbahnen kontaktieren, deren Leitungszweige zunächst über die ersten beziehungsweise die zweiten Halbleiterchips der betreffenden Paare führen und dann bei den jeweils anderen Halbleiterchips des betreffenden Paares enden. Durch diese Verschaltung von unterschiedlichen Seiten her durch Leitungszweige, die im Bereich der Grundfläche des ersten Halbleiterchips der zweiten Gruppe angeordnet sind, lassen sich Signalverzerrungen, die bei Signalausbreitungen in gleichsinniger Richtung entlang paralleler Leitungen entstehen würden, vermeiden, wie nachstehend beschrieben.

Vorzugsweise ist vorgesehen, dass die Leitungszweige der ersten und der zweiten Leiterbahnen des Leitungsbusses der ersten Gruppe von Halbleiterchips von ihrem jeweiligen Verzweigungsknoten ausgehend bis zu ihren Leitungsenden so angeordnet sind, dass zwischen den beiden Halbleiterchips des betreffenden Paares von Halbleiterchips der ersten Gruppe die Leitungszweige der ersten Leiterbahnen gegensinnig parallel zu den Leitungszweigen der zweiten Leiterbahnen verlaufen. In dem Bereich zwischen den beiden Halbleiterchips des ersten oder zweiten Paares sind die größeren Abmessungen der beteiligten zwei Halbleiterchips jeweils einander zugewandt. In Richtung senkrecht zu den Kanten, die diese größere Abmessung besitzen, verlaufen dort auf oder in der Leiterplatte die Leitungszweige der ersten und zweiten Leiterbahn des Leitungsbusses der ersten Gruppe von Halbleiterchips. Dadurch, dass im Bereich zwischen den jeweiligen zwei Halbleiterchips eines Paares die Leitungszweige der ersten Leiterbahnen – gemessen in Richtung vom jeweiligen Verzweigungspunkt bis zum chipseitigen Leitungsende – gegensinnig parallel zu den Leitungszweigen der zweiten Leiterbahn verlaufen, werden Signale, die zeitgleich über die ersten und zweiten Leiterbahnen an die Halbleiterchips gesendet werden, entlang der ersten und zweiten Leiterbahnen in entgegengesetzte räumliche Richtungen geleitet. Insbesondere dann, wenn bei einer Vielzahl von ersten und zweiten Leiterbahnen jeweils ein Leitungszweig einer ersten Leiterbahn auf einen Leitungszweig einer zweiten Leiterbahn folgt und umgekehrt, sind ausschließlich solche Leitungszweige einander unmittelbar benachbart, die im Bereich zwischen den beiden Halbleiterchips des betreffenden Paares zueinander entgegengesetzt parallel verlaufende Signale weiterleiten. Interferenzen von elektrischen Signalen, die entlang einander unmittelbar benachbarter Leitungszweige propagieren, sind daher praktisch ausgeschlossen.

Vorzugsweise ist vorgesehen, dass die Leitungszweige der ersten Leiterbahnen des Leitungsbusses der ersten Gruppe von Halbleiterchips kammartig mit den Leitungszweigen der zweiten Leiterbahnen des Leitungsbusses der ersten Gruppe von Halbleiterchips ineinandergreifend angeordnet sind. Die kammartig ineinandergreifende Anordnung der von entgegengesetzten Richtungen aus aufeinander zulaufenden äußeren, chipseitigen Endbereiche der Leitungszweige schließt somit für alle unmittelbar benachbarten Leitungszweige eine unerwünschte Signalkopplung oder -wechselwirkung durch parallel in dieselbe räumliche Richtung laufende Signale aus.

Dementsprechend ist auch für den Leitungsbus der zweiten Gruppe von Halbleiterchips vorzugsweise vorgesehen, dass die Leitungszweige der ersten und der zweiten Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips von ihrem jeweiligen Verzweigungsknoten ausgehend bis zu ihren Leitungsenden so ausgebildet sind, dass zwischen den beiden Halbleiterchips des betreffenden Paares von Halbleiterchips der zweiten Gruppe die Leitungszweige der ersten Leiterbahnen gegensinnig parallel zu den Leitungszweigen der zweiten Leiterbahnen verlaufen. Ferner ist vorzugsweise vorgesehen, dass die Leitungszweige der ersten Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips kammartig mit den Leitungszweigen der zweiten Leiterbahnen des Leitungsbusses der zweiten Gruppe von Halbleiterchips ineinandergreifend angeordnet sind.

Durch diese beiden Ausführungsformen werden auch für die Halbleiterchips der zweiten Gruppe Signalinterferenzen von Signalen zweier unmittelbar benachbarter Leitungszweige ausgeschlossen oder zumindest deutlich reduziert.

Vorzugsweise ist vorgesehen, dass das Speichermodul auf der Außenfläche der Leiterplatte zwischen beiden zweiten Rändern zumindesten achtzehn gleichartige Halbleiterchips aufweist, wobei neun der gleichartigen Halbleiterchips zwischen der Mitte des Speichermoduls und dem einen zweiten Rand vorgesehen und bezüglich der Mitte des Speichermoduls spiegelbildlich zu weiteren neun der gleichartigen Halbleiterchips der zumindest achtzehn gleichartigen Halbleiterchips angeordnet sind, die zwischen der Mitte des Speichermoduls und dem anderen zweiten Rand angeordnet sind. Gemäß dieser Ausführungsform ist vorgesehen, dass beide Hälften der mindestens einen Außenfläche der Leiterplatte spiegelsymmetrisch zueinander hinsichtlich der Bestückung mit Halbleiterchips ausgebildet sind. Dies bedeutet, dass sowohl die Anzahl der Halbleiter chips auf der beispielsweise linken und rechten Hälfte der Außenfläche der Leiterplatte identisch ist (insbesondere jeweils genau neun beträgt) und die Positionen der Halbleiterchips jeweils spiegelbildlich bezüglich der Mitte der Leiterplatte sind. Dies bedeutet aber auch, dass in der Leiterplatte die Leiterbahnen, die die Halbleiterchips ansteuern, in etwa spiegelbildlich bezüglich der Mitte der Leiterplatte verlaufen. Dies bedeutet, dass zumindest sowohl in der einen Hälfte der Leiterplatte, die bis zu dem einen zweiten Rand reicht, als auch in der anderen Hälfte der Leiterplatte, die zum anderen zweiten Rand reicht, jeweils ein erster Leitungsbus für eine erste Gruppe von genau vier Halbleiterchips vorgesehen ist, die alle in unterschiedlichen Positionen nebeneinander auf der Leiterplatte montiert sind, und dass ferner in beiden Hälften der Leiterplatte jeweils ein weiterer, zweiter Leitungsbus für eine zweite Gruppe von jeweils genau fünf Halbleiterchips vorgesehen ist, die an jeweils unterschiedlichen Positionen auf der Leiterplattenfläche angeordnet sind. Die Leiterplatte besitzt somit auf oder unter ihrer Außenfläche, auf der die achtzehn (allesamt in unterschiedlichen Positionen angeordneten) Halbleiterchips angeordnet sind, jeweils zwei erste Leitungsbusse (in der Nähe jeweils eines der zweiten Ränder) sowie zwei zweite Leitungsbusse (für jeweils Fünfergruppen von Halbleiterchips beiderseits der Mitte der Leiterplatte).

Eine andere Weiterbildung sieht vor, dass das Speichermodul eine vorderseitige Außenfläche und eine rückseitige Außenfläche aufweist, wobei auf der rückseitigen Außenfläche zumindest weitere achtzehn gleichartige Halbleiterchips vorgesehen sind, deren Positionen auf der rückseitigen Außenfläche der Leiterplatte den Positionen der Halbleiterchips auf der vorderseitigen Außenfläche der Leiterplatte entsprechen. Gemäß dieser Ausführungsform ist das Speichermodul mit einer beidseitig mit Halbleiterchips bestückten Leiterplatte versehen, die wie üblich mit Hilfe zweier Kontaktleisten auf den beiden Außenflächen angesteuert wird (DIMM; dual in-line memory module). Dabei ist die Anordnung zumindest der untereinander baugleichen beziehungsweise gleichartigen Halbleiterchips (DRAMs) auf der Vorderseite des Speichermoduls dieselbe wie auf der Rückseite des Speichermoduls.

Eine weitere Ausführungsform sieht vor, dass das Speichermodul weitere Halbleiterchips aufweist, die an den Halbleiterchips, die an der Leiterplatte montiert sind, befestigt sind und über jeweils dieselben Leiterbahnen angesteuert werden wie die an der Leiterplatte montierten Halbleiterchips. Bei dieser Ausführungsform werden die Halbleiterchips nicht nur an mehreren Flächenbereichen der Leiterplattenfläche (auf der Vorder- und/oder Rückseite der Leiterplatte) direkt an der Leiterplatte montiert, sondern auch übereinander gestapelt, so dass auf dem Bereich der Grundfläche eines Halbleiterchips, der auf Leiterplatte montiert ist, noch weitere Halbleiterchips angeordnet sind, allerdings in einem größeren Abstand zur Leiterplatte. Beispielsweise können pro Außenseite der Leiterplatte und pro Position innerhalb der Leiterplattenfläche zwei oder vier übereinander gestapelte Halbleiterchips angebracht sein. Kombiniert mit den weiteren Merkmalen, dass die Leiterplatte beidseitig bestückt wird und auf jeder Außenfläche der Leiterplatte jeweils achtzehn unterschiedliche Bereiche der Leiterplattenfläche vorgesehen sind, auf denen baugleiche, nicht-quadratische Halbleiterchips nebeneinander anordbar sind, lässt sich die Leiterplatte des erfindungsgemäßen Speichermoduls mit beispielsweise 72 oder 144 gleichartigen Halbleiterchips bestücken. Durch die erfindungsgemäße Ansteuerung der Halbleiterchips durch zwei sepa rate, ggfs. auch verschieden ausgebildete Leitungsbusse für jeweils eine Vierergruppe und eine Fünfergruppe von Halbleiterchips (beziehungsweise von Positionen innerhalb der Leiterplattenfläche) pro Flächenhälfte jeder bestückten Außenfläche der Leiterplatte wird eine Verschaltung der Halbleiterchips ermöglicht, bei der innerhalb jedes Leitungsbusses allenfalls geringe relative Signalverzögerungen zwischen den Leitungszweigen der gemeinsam an dieselben verzweigten Leiterbahnen angeschlossenen Halbleiterchips der Gruppe entstehen.

Vorzugsweise ist vorgesehen, dass die Leiterbahnen der Leitungsbusse, die die Halbleiterchips kontaktieren, Steuerleitungen und Adressleitungen sind. Die genaue Aufteilung der Mehrzahl von Leiterbahnen pro Leitungsbus in Steuerleitungen und Adressleitungen ist beliebig variierbar. Vorzugsweise ist jedoch vorgesehen, dass sowohl die Steuerleitungen als auch die Adressleitungen jedes Leitungsbusses jeweils erste wie auch zweite Leiterbahnen enthalten, die kammartig ineinandergreifen und somit Signalverzerrungen bei der parallelen Ansteuerung mehrerer Halbleiterchips durch Steuersignale wie auch Adresssignale weitgehend ausschließen.

Vorzugsweise ist vorgesehen, dass die Leiterbahnen jedes Leitungsbusses einer ersten Gruppe von Halbleiterchips untereinander, ausgehend von einem eingangsseitigen Ende des Leitungsbusses bis zu den jeweiligen an chipseitigen Kontaktanschlüssen gelegenen Leitungsenden, jeweils eine einheitliche Länge besitzen und dass die Leiterbahnen jedes Leitungsbusses einer zweiten Gruppe von Halbleiterchips untereinander, ausgehend von einem eingangsseitigen Ende des Leitungsbusses bis zu den jeweiligen an chipseitigen Kontaktanschlüssen gelegenen Leitungsenden, jeweils eine andere, einheitliche Länge besitzen. Insbesondere für die jeweils vier paarweise angeordneten Halbleiterchips jeder ersten und zweiten Gruppe von Halbleiterchips ist die Länge der jeweiligen vier Leitungszweige einheitlich. Dies verringert etwaige relative Laufzeitschwankungen zwischen den angesteuerten Halbleiterchips untereinander.

Vorzugsweise ist vorgesehen, dass die einheitliche Länge der Leiterbahnen der ersten Gruppen von Halbleiterchips größer ist als die einheitliche Länge der Leiterbahnen der zweiten Gruppen von Halbleiterchips. Dies ist insbesondere dann vorteilhaft, wenn (was jedoch nicht notwendigerweise der Fall sein muss) die Leitungsbusse etwa von der Mitte der Leiterplatte ausgehend zu den jeweiligen vier bzw. fünf Halbleiterchips verlaufen, weil dann die Leitungsbusse der ersten Gruppe von Halbleiterchips längere Leitungen besitzen, dafür aber die Leitungen der Leitungsbusse der Fünfergruppen eine größere Last von fünf (statt vier) angeschlossenen Halbleiterchips bewältigen müssen. Dies bedeutet einen gewissen Ausgleich der zu erwartenden Obergrenzen möglicher Signalverzerrungen.

Vorzugsweise ist vorgesehen, dass die Leiterbahnen der Leitungsbusse jeweils von einem eingangsseitigen Ende dieser Leitungsbusse ausgehen, das etwa in der Mitte zwischen beiden zweiten Rändern des Speichermoduls angeordnet ist. Alternativ können die eingangsseitigen Enden der Leitungsbusse auch an der Kontaktleiste angeordnet oder in irgendeinem anderen Bereich der Leiterplatte angeordnet sein.

Vorzugsweise ist vorgesehen, dass die Leiterbahnen an ihren eingangsseitigen Leitungsenden jeweils an ein Register angeschlossen sind. Solch ein Register kann vorgesehen sein, um die Qualität der übermittelten Adress- und Steuersignale und die gleichzeitige Weiterleitung dieser Signale an alle Halbleiterspeicher sicherzustellen. Jedoch braucht das erfindungsgemäße Speichermodul nicht zwangläufig ein durch ein Register gepuffertes Speichermodul (register buffered memory module) zu sein.

Vorzugsweise ist vorgesehen, dass die gleichartigen Halbleiterchips jeweils dynamische Schreib-Lese-Speicherchips sind. Insbesondere DRAMs oder andere flüchtige Halbleiterspeicher lassen sich auf einem solchen Speichermodul betreiben.

Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
1 eine schematische Draufsicht auf ein erfindungsgemäßes Speichermodul,
2 eine vergrößerte Detailansicht des Speichermoduls gemäß 1 mit Darstellung zweier separater Leitungsbusse zur Ansteuerung zweier Gruppen von Halbleiterchips,
3 eine schematische Draufsicht auf eine rückseitige Außenfläche eines erfindungsgemäßen Speichermoduls gemäß einer Weiterbildung,
4 eine Querschnittsansicht eines weitergebildeten erfindungsgemäßen Speichermoduls und
5 eine nochmals vergrößerte Detailansicht des Speichermoduls aus 2.
1 zeigt eine schematische Draufsicht auf das erfindungsgemäße Speichermodul 10. Dargestellt ist die Draufsicht auf eine Außenfläche 25, beispielsweise die vorderseitige Außenfläche 25a der elektronischen Leiterplatte 20 des Speichermoduls 10. Die Leiterplatte 20 besitzt eine Kontaktleiste 23 mit einer Vielzahl elektrischer Kontakte 24, die an einem ersten Rand 21 der Leiterplatte 20 angeordnet ist. Der erste Rand 21 verläuft entlang einer ersten Richtung x. In dieser Richtung erstreckt sich die Leiterplatte 20 zwischen zwei zweiten Rändern 22 beziehungsweise 22a, 22b, die jeweils entlang einer zweiten Richtung y senkrecht zur ersten Richtung x verlaufen. In 1 ist die Mitte 30 der Leiterplatte zwischen beiden zweiten Rändern 22a, 22b dargestellt. Zwischen der Mitte 30 der Leiterplatte 20 jeweils einem der beiden Ränder 22a; 22b sind jeweils neun baugleiche Halbleiterchips 1, 2, ..., 9 beziehungsweise 1', 2', ..., 9' angeordnet. Ale diese baugleichen Halbleiterchips sind in unterschiedlichen Teilbereichen der Außenfläche 25 der Leiterplatte 20 angeordnet sind. Punktförmige Orientierungsmarkierungen 45 geben an, wie zueinander orientiert die baugleichen Halbleiterchips auf der Außenfläche 25 angeordnet sind.
Nachfolgend wird der Einfachheit halber ausschließlich auf die in 1 links von der Mitte 30 der Leiterplatte 20 dargestellten Halbleiterchips 1, 2, ..., 9 Bezug genommen. Die nachstehenden Aussagen gelten jedoch in gleicher Weise für die zwischen der Mitte 30 und dem anderen zweiten Rand 22b angeordneten Halbleiterchips 1', 2', ..., 9'.
Die baugleichen Halbleiterchips 1, 2, ..., 9 besitzen jeweils in lateraler Richtung eine kleinere Abmessung a und eine größere Abmessung b, die größer ist als die kleinere Abmessung a. Die Halbleiterchips erfordern somit eine nicht-quadratische Grundfläche auf der Außenfläche 25 der Leiterplatte 20. In 1 ist erkennbar, dass bei dem erfindungs gemäßen Speichermodul 10 die Orientierung der nebeneinander angeordneten Halbleiterchips nicht einheitlich ist. Sie ist insbesondere auch nicht einheitlich mit Bezug auf diejenige Abmessung, die jeweils parallel zur ersten Richtung beziehungsweise zur Kontaktleiste 23 verläuft. Erfindungsgemäß sind die Halbleiterchips 1, 2, ..., 9 durch zwei separate Leitungsbusse L1, L2 (2) angesteuert, auf die noch mit Bezug auf 2 näher eingegangen werden wird. Durch diese separaten Leitungsbusse werden jeweils eine erste Gruppe I (1) von vier Halbleiterchips 6, 7, 8, 9 angesteuert sowie eine zweite Gruppe von Halbleiterchips 1, 2, 3, 4, 5. Die eingangsseitigen Enden der jeweiligen Leitungsbusse für die Vierergruppe und die Fünfergruppe von Halbleiterchips können beispielsweise in der Nähe der Mitte 30 der Leiterplatte 20 angeordnet sein, jedoch auch an jedem anderen Bereich der Leiterplatte oder ihrer Kontaktleiste. Nachstehend wird der Einfachheit halber davon ausgegangen, dass die eingangsseitigen Enden der Leitungsbusse etwa von der Mitte 30 des Speichermoduls 20 ausgehen; dadurch vereinfacht sich die Darstellung der in den 1 und 2 nur beispielhaft dargestellten Ausführungsform des erfindungsgemäßen Speichermoduls 10.
In 1 ist erkennbar, dass die erste Gruppe I von Halbleiterchips aus jeweils zwei Paaren 11, 12 besteht, wobei die beiden Halbleiterchips 6, 7 des ersten Paares 11 der ersten Gruppe I näher an der Kontaktleiste 23 angeordnet sind als die des zweiten Paares 12. Ferner ist jeweils ein erster Halbleiterchip 6; 8 jedes Paares 11, 12 am Rand 22; 22a beziehungsweise in der Nähe dieses Randes angeordnet, wohingegen der jeweils andere, weitere Halbleiterchip 7; 9 des jeweiligen Paares in einem größeren Abstand von diesem zweiten Rand 22; 22a angeordnet ist.
Die zweite Gruppe II von Halbleiterchips umfasst einen ersten Halbleiterchip I, ein erstes Paar 13 zweier Halbleiterchips 2, 3 und ein zweites Paar 14 zweier Halbleiterchips 4, 5. Die beiden Halbleiterchips 2, 3 des ersten Paares 13 sind ebenso wie die Halbleiterchips 6, 7, 8, 9 der ersten Gruppe I mit ihrer kleineren Abmessung a parallel zur Kontaktleiste 23 angeordnet, wohingegen die übrigen Halbleiterchips 1, 4, 5 der zweiten Gruppe II mit ihrer größeren Abmessung b parallel zur Kontaktleiste 23 angeordnet sind.
Erfindungsgemäß werden die fünf Halbleiterbausteine der zweiten Gruppe II durch einen eigenen Leitungsbus L2 (2) angesteuert, wohingegen die näher an dem zweiten Rand 22a angeordneten, insgesamt vier nebeneinander angeordneten Halbleiterchips 6, 7, 8, 9 der ersten Gruppe I durch einen anderen Leitungsbus L1 (2) angesteuert werden. Erfindungsgemäß ist somit vorgesehen, die zwischen der Mitte 30 und dem einen ersten Rand 22a angeordneten Halbleiterchips durch zwei separate Leitungsbusse anzusteuern, wobei derjenige Leitungsbus, der die näher am Rand 22a angeordneten Halbleiterchips ansteuert, mit der geringeren Anzahl von lediglich vier Halbleiterchips verbunden ist. Die hingegen insgesamt fünf Halbleiterchips der zweiten Gruppe II bedeuten für die Leiterbahnen des zweiten Leitungsbusses der zweiten Gruppe eine höhere Last, erfordern dafür jedoch kürzere Leiterbahnlängen. Ferner sind, wie nachstehend erläutert, die fünf Halbleiterbausteine der zweiten Gruppe II so angeordnet, dass bei der Ansteuerung nur geringe Unterschieden der jeweiligen Signallaufzeiten entstehen können. Die nachstehend in Bezug auf 2 erläuterten Leiterbahnverläufe gelten in analoger Weise auch für die in 1 rechts der Mitte 30 dargestellten Halbleiterchips 1', 2', ..., 9'.
2 zeigt eine vergrößerte Detailansicht des Speichermoduls 10 aus 1. Es ist im Wesentlichen diejenige Hälfte der Leiterplatte 20 dargestellt, die sich zwischen der Mitte 30 der Leiterplatte 20 und einem der beiden zweiten Ränder 22a erstreckt. Nahe dieses Randes ist die erste Gruppe I der vier Halbleiterchips 6, 7, 8, 9 angeordnet und an einen ersten Leitungsbus L1 angeschlossen. Ferner ist näher zur Mitte 30 der Leiterplatte 20 hin die zweite Gruppe II der Halbleiterchips 1, 2, 3, 4, 5 angeordnet und an einen separaten Leitungsbus L2 angeschlossen. Wie in 2 dargestellt, kontaktiert jede sich verzweigende Leiterbahn 15 ausschließlich Halbleiterchips einer der beiden Gruppen I; II. Durch diese erfindungsgemäße Aufteilung wird eine einfachere, in Bezug auf Signalverfälschungen weniger kritische Verschaltung der Halbleiterchips erreicht.
Die in 2 dargestellten Leitungsbusse L1, L2 sind der Übersichtlichkeit halber jeweils mit lediglich zwei Leiterbahnen 26, 27 beziehungsweise 36, 37 dargestellt. Jede dieser Leitungen repräsentiert jedoch vorzugsweise eine Mehrzahl entsprechender Leitungen, die sich in gleicher Weise wie die jeweilige dargestellte Leitung 26, 27, 36, 37 zu den einzelnen Halbleiterchips hin verzweigt und diese an entsprechenden Kontaktanschlüssen 18 kontaktiert. Dabei besitzt jeder Halbleiterchip eine Vielzahl elektrischer Kontaktanschlüsse 18, wie beispielsweise für den Halbleiterchip 4 in 1 beispielhaft dargestellt.
2 zeigt eine Reihe vorteilhafter Weiterbildungen des erfindungsgemäßen Speichermoduls 20. So ist erkennbar, dass die Leiterbahnen 26, 27 des ersten Leitungsbusses L1 Schaltungsknoten 16 besitzen, die zwischen dem ersten Paar 11 und dem zweiten Paar 12 von Halbleiterchips angeordnet sind und daher zu beiden Paaren in etwa denselben Abstand besitzen. Dies ermöglicht es, die von den Verzweigungsknoten 16 ausgehenden Leitungszweige 17 so auszubilden, dass sie jeweils gleich lang sind. Sie erstrecken sich von dem jeweiligen Verzweigungsknoten 16 über den Kontaktanschluss 18 eines der jeweils zwei angeschlossenen Halbleiterchips eines Paares bis zu dem Kontaktanschluss 18 des anderen Halbleiterchips des jeweiligen Paares. So ist beispielsweise der Verzweigungsknoten 16 einer ersten Leiterbahn 26 des Leitungsbusses L1 zwischen den am zweiten Rand 22a befindlichen Halbleiterchips 6, 8 angeordnet und besitzt zwei Leitungszweige 17a, die zunächst diese beiden Halbleiterchips kontaktieren und an den Kontaktanschlüssen 18 der beiden Halbleiterchips 7, 9 enden. Ferner ist eine zweite Leiterbahn 27 dargestellt, deren Schaltungsknoten 16 zwischen den beiden Halbleiterchips 7, 9 angeordnet ist und deren Leitungszweige 17b an Kontaktanschlüssen 18 der Halbleiterchips 6, 8 enden. Dadurch, dass zumindest je eine erste 26 und eine zweite Leiterbahn 27 im ersten Leitungsbus L1 angeordnet ist, ist es möglich, die jeweiligen Enden der Leitungszweige 17a, 17b beider verzweigter Leiterbahnen 26, 27 im Bereich zwischen jeweils zwei Halbleiterchips 6, 7 beziehungsweise 8, 9 eines entsprechenden Paares 11; 12 aus entgegengesetzten Richtung kommend aufeinander zulaufend anzuordnen. Dies hat beim Betrieb des Speichermoduls den Vorteil, dass die elektrischen Signale, die entlang der Leitungszweige 17a und 17b propagieren, in entgegengesetzten Richtungen, beispielsweise in Richtung positiver beziehungsweise negativer erster Richtung x aneinander vorbeilaufen und daher auch dann nicht zu nennenswerten Signalverfälschungen führen, wenn die beiden Leitungszweige 17a, 17b im Bereich zwischen den jeweiligen zwei Halbleiterchips 6, 7 beziehungsweise 8, 9 sehr dicht nebeneinander angeordnet sind. Insbesondere dann, wenn wie vorzugsweise vorgesehen je de der beiden dargestellten Leiterbahnen 16, 27 eine Mehrzahl von mehreren, insbesondere gleich vielen (beispielsweise vierzehn) Leiterbahnen repräsentiert, können die jeweiligen Leitungszweige 17a, 17b kammartig ineinandergreifend auf oder in der Leiterplatte 20 angeordnet werden, so dass trotz hoher Leiterbahndichte ein Übersprechen von elektrischen Signalen entlang einander benachbarter Leitungen nahezu ausgeschlossen ist.
2 zeigt ferner, dass der Leitungsbus L2 für die zweite Gruppe II von Halbleiterchips 1, 2, 3, 4, 5 Verzweigungsknoten 16a, 16b besitzt, die ungefähr im Bereich der Grundfläche des ersten Halbleiterchips 1 der zweiten Gruppe II von Halbleiterchips angeordnet sind. Der Halbleiterchip 1 ist der einzige der zweiten Gruppe II, der nicht als Teil eines Paares von Halbleiterchips arrangiert ist. Vorzugsweise werden daher die Verzweigungsknoten 16a, 16b im Bereich der Grundfläche dieses ersten Halbleiterchips 1 angeordnet, um ein ähnlich symmetrisches Ansteuern der übrigen Halbleiterchips der zweiten Gruppe II zu ermöglichen wie in dem Leitungsbus L1 für die erste Gruppe I von Halbleiterchips. Dazu sind erfindungsgemäß die beiden Halbleiterchips 2, 3 und die beiden Halbleiterchips 4, 5 jeweils paarweise angeordnet, so dass die Halbleiterchips beider Paare 13, 14 jeweils mit ihrer kleineren Abmessung a dem ersten Halbleiterchip 1 der zweiten Gruppe II zugewandt sind. Dies ermöglicht zum einen kurze Leitungswege von den Verzweigungspunkten zu den Halbleiterchips 2, 3, 4, 5 und erlaubt außerdem eine kompakte Anordnung dieser Halbleiterchips auf der Leiterplatte 20. In 2 ist zu erkennen, dass der Leitungsbus L2 eine erste Leiterbahn 36 aufweist, deren Verzweigungsknoten 16a an oder dicht neben einem Kontaktanschluss 18 des ersten Halbleiterchips 1 angeordnet ist. Von dort aus erstrecken sich zwei Leitungs zweige 46, von denen jeder Leitungszweig 46 jeweils die beiden Halbleiterchips eines der beiden Paare 13, 14 kontaktiert. Insbesondere ist vorgesehen, dass die Leitungszweige 46, von dem Verzweigungsknoten 16a ausgehen, zunächst die beiden Halbleiterchips 2, 4 kontaktieren und an Kontaktanschlüssen 18 der Halbleiterchips 3, 5 enden.
Ferner ist eine zweite Leiterbahn 37 dargestellt, deren Verzweigungsknoten 16b ebenfalls im Bereich der Grundfläche des ersten Halbleiterchips 1 angeordnet ist und dessen Leitungszweige 47 vom Verzweigungsknoten 16b ausgehend zunächst die beiden Halbleiterchips 3; 5 kontaktieren und an Kontaktanschlüssen 18 der beiden Halbleiterchips 2; 4 enden. Auch innerhalb der zweiten Gruppe II sind somit vorzugsweise sowohl erste als auch zweite Leiterbahnen 36, 37 vorgesehen, die im Bereich zwischen den beiden Halbleiterchips 2 und 3 beziehungsweise 4 und 5 der Paare 13, 14 jeweils aus entgegengesetzten Richtungen kommend parallel aneinander vorbeilaufen und dabei kammartig ineinandergreiben. Dies ist zumindest bereichsweise zwischen den Kontaktanschlüssen 18 des Halbleiterchips 2 und den Kontaktanschlüssen 18 des Halbleiterchips 3 der Fall, ebenso zwischen denjenigen Kontaktanschlüssen 18 der Halbleiterchips 4 und 5. Dadurch greifen die Leitungszweige 46, 47 der jeweiligen ersten 36 und zweiten Leiterbahnen 37 ebenso ineinander wie die Leitungszweige innerhalb der ersten Gruppe I von Halbleiterchips und verhindern dadurch ein Übersprechen elektrischer Signale auf benachbarte Leitungen. In 2 ist wiederum der Übersichtlichkeit halber jeweils nur eine einzige erste 36 und zweite Leiterbahn 37 des Leitungsbusses L2 dargestellt; jede dieser Leitungen steht jedoch für eine Mehrzahl von mehreren, beispielsweise gleich vielen (etwa vierzehn) Leiterbahnen, die sich ebenso wie in 2 dargestellt verzweigen, jedoch andere der mehreren Kontaktanschlüsse 18 jedes Chips (vergleiche den Halbleiterchip 4 in 1) ansteuern.
Die Leitungen 15 der Leitungsbusse L1, L2 sind vorzugsweise Steuerleitungen CMD und Adressleitungen ADR; diese Leitungsbusse können jedoch auch weitere Leitungen umfassen. Im übrigen ist in 2 ein Baustein 35 dargestellt, der beispielsweise ein Register sein kann. Die Leitungsbusse L1, L2 müssen jedoch nicht notwendigerweise von einem Register ausgehen und das erfindungsgemäße Speichermodul 10 muss nicht notwendigerweise ein durch ein Register gepuffertes Speichermodul sein. In jedem Fall ist der Baustein 35 nicht baugleich zu den Halbleiterchips 1, 2, ..., 9; diese baugleichen Halbleiterchips sind vorzugsweise DRAMs, von denen einer als ECC-Baustein zur Fehlerkorrektur einsetzbar ist.
3 zeigt eine schematische Draufsicht auf eine weitere Außenfläche 25, nämlich die rückseitige Außenfläche 25b des erfindungsgemäßen Speichermoduls 10. Gemäß 3 ist auch die rückseitige Außenfläche 25b mit identischen, weiteren baugleichen Halbleiterchips 51, 52, ..., 59, 51', 52', ..., 59' bestückt, wobei die Positionen der Halbleiterchips auf der rückseitigen Außenfläche 25b entlang der ersten x und zweiten lateralen Richtung y den Positionen entsprechen, die die Halbleiterchips 1, ..., 9, 1', ..., 9' auf der vorderseitigen Außenfläche einnehmen. Die beidseitig bestückte Leiterplatte 20 ist auch auf ihrer Rückseite mit einer Kontaktleiste 23 mit einer Vielzahl von Kontakten 24 versehen (DIMM; dual in-line memory module). Ebenso wie in 1 ist auch auf der in 3 dargestellten rückseitigen Außenfläche 25b beiderseits der Mitte 30 der Leiterplatte 20 jeweils eine erste Gruppe I von vier Halbleiterchips 56, 57, 58, 59 beziehungsweise 56', 57', 58', 59' sowie eine zweite Gruppe von fünf Halbleiterchips 51, ..., 55 beziehungsweise 51', ..., 55' vorgesehen. Dabei wird jede erste Gruppe I durch einen eigenen Leitungsbus L1 (wie in 2) und jede zweite Gruppe II von Halbleiterchips durch einen eigenen Leitungsbus L2 (wie in 2) angesteuert. Dadurch lässt sich eine höhere Speicherkapazität des erfindungsgemäßen Speichermoduls von beispielsweise vier Gigabyte erzielen. Vor allem aber lassen sich baugleiche Halbleiterchips mit einer ungeraden Stückzahl auf jeder Halbfläche jeder Außenfläche 25a beziehungsweise 25b auf eine Weise anordnen und miteinander verschalten, dass eine zuverlässige, störungsfreie Signalweiterleitung an die Halbleiterbausteine erzielt wird. Insbesondere die Verwendung zweier separater Leitungsbusse L1, L2 auf jeder Hälfte einer Leiterplatte oder jeder Hälfte einer Leiterplattenaußenfläche werden Laufzeitunterschiede zwischen den an denselben Leitungsbus angeschlossenen Halbleiterchips auf ein Minimum reduziert. Ferner können jeweils achtzehn baugleiche Halbleiterchips pro Außenfläche der Leiterplatte nebeneinander angeordnet werden, ohne dass ihre ungleichen Abmessungen a, b und die hohe Stückzahl gleichzeitig nebeneinander angeordneter Halbleiterchips die fehlerfreie Ansteuerung beeinträchtigen. Das erfindungsgemäße Speichermodul kann beispielsweise ein registergesteuertes Modul sein (RDIMM; registered DIMM). Es kann außer den baugleichen Halbleiterchips und dem Register ferner eine Synchronisationseinheit (PLL; phase-locked loop) aufweisen. Dieser Baustein verteilt ein Taktsignal an alle Halbleiterspeicherchips sowie an das oder die Registerbausteine. Dadurch wird die synchronisierte Weiterleitung von Steuer- und Adressbefehlen an die Halbleiterchips unterstützt.
4 zeigt eine Querschnittsansicht eines weitergebildeten erfindungsgemäßen Speichermoduls 10, gesehen aus Richtung der Kontaktleiste 23. In 4 ist zu erkennen, dass sowohl auf der vorderseitigen Außenfläche 25a wie auch auf der rückseitigen Außenfläche 25b Halbleiterchips angeordnet sind, an denen noch weitere Halbleiterchips 60 befestigt sind. Beispielsweise kann genau ein Halbleiterchip 60 über jeden der an der Leiterplatte 20 montierten Halbleiterchips befestigt sein. Diese Ausführungsform ist in 4 dargestellt. Alternativ können aber auch noch mehrere Halbleiterbausteine übereinander gestapelt sein, beispielsweise vier Halbleiterchips übereinander pro Außenfläche 25a beziehungsweise 25b der Leiterplatte 20. Dadurch lässt sich die Kapazität des Speichermoduls noch weiter erhöhen. In 4 ist erkennbar, dass die vorderseitigen und rückseitigen Halbleiterbausteine in unterschiedlichen Orientierungen auf der Leiterplatte 20 angeordnet sind. Diese Orientierungen entsprechen den in den 1, 2 und 3 dargestellten Orientierungen der Halbleiterchips der jeweiligen ersten I und zweiten Gruppe II. Die unterschiedlichen Orientierungen sind in 4 daran erkennbar, dass aus Richtung der Kontaktleiste 23 gesehen die Querschnitte der Halbleiterbausteine eine Breite von a, das heißt der kleineren Abmessung der Halbleiterchips, teilweise auch von der Breite b, entsprechend der größeren Abmessung der Halbleiterchips besitzen.
5 zeigt schließlich nochmals vergrößert eine Detailansicht aus 2, bei der lediglich die beiden Halbleiterchips 8, 9 des ersten Paares 13 der ersten Gruppe I von Halbleiterchips innerhalb eines kleineren Ausschnittes der Außenfläche 25a der Leiterplatte 20 dargestellt sind. 5 verdeutlicht, wie die Leitungszweige 17a, 17b jeweils mehrerer erster 26 und zweiter Leiterbahnen 27 im Bereich zwischen den Halbleiterchips 2, 3 kammartig ineinandergreifend angeordnet sind. Jeder Leitungszweig 17a ist vom Verzweigungsknoten aus gehend zunächst an den Kontaktanschluss 18 des ersten Halbleiterchips 8 angeschlossen und endet an einem Kontaktanschluss 18 des zweiten Halbleiterchips 9 des Paares 12. Bei den Leitungszweigen 17b der zweiten Leiterbahnen 27 ist dies umgekehrt. Die Verzweigungspunkte 16 der jeweiligen ersten und zweiten Leiterbahnen 26, 27 sind unterhalb der beiden Halbleiterchips 8, 9 dargestellt. Die Halbleiterchips des ersten Paares der ersten Gruppe von Halbleiterchips sind der Übersichtlichkeit halber in 5 nicht dargestellt; zu ihnen führen jedoch weitere, in 5 nach unten weisende Leitungszweige der Leiterbahnen 26, 27. In 5 sind die Signalausbreitungsrichtungen von Signalen, die sich von den Verzweigungspunkten 16 der Leiterbahnen 26, 27 bis zu den Leitungsenden der Leitungszweige 17a, 17b ausbreiten, durch Pfeile dargestellt. Es ist erkennbar, dass sich entlang der Leitungszweige 17a der ersten Leiterbahnen 26 die Signale in Richtung der positiven x-Achse ausbreiten, wohingegen die Signale der Leitungszweige 17b der zweiten Leiterbahnen 27 sich entlang der negativen x-Achse ausbreiten. Da im Bereich zwischen den beiden Halbleiterchips 8, 9 die Leitungszweige 17a, 17b in alternierender Folge angeordnet sind, werden Übersprechprobleme und dadurch bedingte Signalverzerrungen fast verhindert. In gleicher Weise greifen die Leitungszweige jeweils erster und zweiter Leiterbahnen im Bereich zwischen den Halbleiterchips 6, 7 des ersten Paares der ersten Gruppe I (1) sowie im Bereich zwischen den beiden Halbleiterchips 2, 3 des ersten Paares der zweiten Gruppe und im Bereich zwischen den beiden Halbleiterchips 4, 5 des zweiten Paares 14 der zweiten Gruppe II von Halbleiterchips kammartig ineinander.
Das erfindungsgemäße Speichermodul ermöglicht daher nicht nur eine Anpassung von Signallaufzeiten und Leiterbahnlängen, sondern verringert auch die Signalverzerrung von Steuer- und Adresssignalen, die entlang zueinander benachbarter Leiterbahnen an die Halbleiterchips geleitet oder von ihnen empfangen werden.

1, ..., 9; 1', ..., 9': Halbleiterchip
10: Speichermodul
11: erstes Paar von Halbleiterchips der ersten
: Gruppe I
12: zweites Paar von Halbleiterchips der ersten
: Gruppe I
13: erstes Paar von Halbleiterchips der zweiten
: Gruppe II
14: zweites Paar von Halbleiterchips der zweiten
: Gruppe II
15: Leiterbahn
16; 16a, 16b: Verzweigungsknoten
17; 17a, 17b: Leitungszweig
18: Kontaktanschluss
20: Leiterplatte
21: erster Rand
22; 22a, 22b: zweiter Rand
23: Kontaktleiste
24: Kontakt
25; 25a, 25b: Außenfläche
26: erste Leiterbahn des Leitungsbusses L1
27: zweite Leiterbahn des Leitungsbusses L1
30: Mitte der Leiterplatte
35: Register
36: erste Leiterbahn des Leitungsbusses L2
37: zweite Leiterbahn des Leitungsbusses L2
45: Orientierungsmarkierung
46, 47: Leitungszweige des zweiten Leitungsbusses L2
51, ..., 59; 51', ..., 59': rückseitige Halbleiterchips
60: gestapelte Halbleiterchips
ADR: Adressleitung
a: kleinere Abmessung
b: größere Abmessung
CMD: Steuerleitung
E1: eingangsseitiges Ende des Leitungsbusses
L1, L2: Leitungsbus
x: erste Richtung
y: zweite Richtung
I: erste Gruppe von Halbleiterchips
II: zweite Gruppe von Halbleiterchips

Claims

Speichermodul (10) mit einer elektronischen Leiterplatte (20) und einer Mehrzahl von gleichartigen Halbleiterchips (1, ..., 9, 1', ..., 9'), die auf zumindest einer Außenfläche (25) der Leiterplatte (20) montiert sind, – wobei die Leiterplatte (20) eine Kontaktleiste (23) aufweist, die an einem ersten Rand (21) der zumindest einen Außenfläche (25) entlang einer ersten Richtung (x) verläuft und eine Vielzahl elektrischer Kontakte (24) aufweist, die entlang der ersten Richtung (x) aufgereiht sind, – wobei die Leiterplatte (20) sich entlang der ersten Richtung (x) zwischen zwei zweiten Rändern (22; 22a, 22b) erstreckt, – wobei zwischen der Mitte (30) der Leiterplatte (20) und dem jeweiligen zweiten Rand (22a; 22b) der Leiterplatte (20) jeweils zumindest neun der gleichartigen Halbleiterchips (1, ..., 9; 1', ..., 9') nebeneinander auf der mindestens einen Außenfläche (25) der Leiterplatte (20) montiert sind, – wobei die gleichartigen Halbleiterchips jeweils eine kleinere Abmessung (a) und in Richtung senkrecht zur kleineren Abmessung (a) eine größere Abmessung (b) besitzen, die größer ist als die kleinere Abmessung (a), – wobei jeweils eine erste Gruppe (I) von vier der gleichartigen Halbleiterchips (6, 7, 8, 9; 6', 7', 8', 9'), die mit ihrer kürzeren Abmessung (a) parallel zur Kontaktleiste (23) orientiert sind, am jeweiligen zweiten Rand (22a; 22b) der Leiterplatte (20) angeordnet ist und – jeweils zwischen der ersten Gruppe (I) von Halbleiterchips und der Mitte (30) der Leiterplatte (20) eine zweite Gruppe (II) von fünf (1, ..., 5; 1', ..., 5') der gleichartigen Halbleiterchips angeordnet ist, und – wobei jeweils die erste Gruppe (I) von Halbleiterchips und die zweite Gruppe (II) von Halbleiterchips durch zwei separate Leitungsbusse (L1, L2) angeschlossen sind, deren Leiterbahnen (15) sich zu allen Halbleiterchips der jeweiligen Gruppe (I; II) von Halbleiterchips hin verzweigen.
Speichermodul nach Anspruch 1, dadurch gekennzeichnet, dass die erste Gruppe (I) von Halbleiterchips (6, 7, 8, 9) ein erstes Paar (11) von Halbleiterchips (6, 7), die in der Nähe der Kontaktleiste (23) angeordnet sind, und ein zweites Paar (12) von Halbleiterchips (8, 9), die in einem größeren Abstand von der Kontaktleiste (23) angeordnet sind als die Halbleiterchips (6, 7) des ersten Paares (11), aufweist, wobei ein Halbleiterchip (6; 8) jedes Paares (11, 12) am zweiten Rand (22) der Leiterplatte (20) angeordnet ist und der jeweils andere Halbleiterchip (7; 9) des jeweiligen Paares (11, 12) in einem größeren Abstand von dem zweiten Rand (22) der Leiterplatte (20) angeordnet ist.
Speichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede Leiterbahn (15) des Leitungsbusses (L1) der ersten Gruppe (I) von Halbleiterchips einen Verzweigungsknoten (16) aufweist, der zwischen dem ersten (11) und dem zweiten Paar (12) von Halbleiterchips angeordnet ist und von dem aus jeweils zwei Leitungszweige (17) ausgehen, die jeweils die beiden Halbleiterchips (6, 7; 8, 9) eines der beiden Paare (11; 12) von Halbleiterchips kontaktieren.
Speichermodul nach Anspruch 3, dadurch gekennzeichnet, dass die Leitungszweige (17) jeweils unter der Grundfläche des einen Halbleiterchips des betreffenden Paares (11; 12) hinwegführen und im Bereich der Grundfläche des jeweils anderen Halbleiterchips des betreffenden Paares (11; 12) enden.
Speichermodul nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass der Leitungsbus (L1) der ersten Gruppe (I) von Halbleiterchips (6, 7, 8, 9) mindestens eine erste Leiterbahn (26) aufweist, deren Verzweigungsknoten (16) entlang der ersten Richtung (x) zwischen den beiden an dem zweiten Rand (22) der Leiterplatte (20) angeordneten Halbleiterchips (6, 8) angeordnet ist und deren Leitungszweige (17a) im Bereich der Grundfläche der beiden weiteren Halbleiterchips (7, 9) der ersten Gruppe (I) enden.
Speichermodul nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass der Leitungsbus (L1) für die erste Gruppe (I) von Halbleiterchips (6, 7, 8, 9) mindestens eine zweite Leiterbahn (27) aufweist, deren Verzweigungsknoten (16) entlang der ersten Richtung (x) zwischen den beiden weiteren Halbleiterchips (7, 9) der ersten Gruppe (I) angeordnet ist und deren Leitungszweige (17b) jeweils im Bereich der Grundfläche der am zweiten Rand (22) angeordneten Halbleiterchips (6, 8) enden.
Speichermodul nach Anspruch 6, dadurch gekennzeichnet, dass der Leitungsbus (L1) der ersten Gruppe (I) von Halbleiterchips (6, 7, 8, 9) mindestens eine erste Leiterbahn (26) und mindestens eine zweite Leiterbahn (27) aufweist.
Speichermodul nach Anspruch 7, dadurch gekennzeichnet, dass der Leitungsbus (L1) der ersten Gruppe (I) von Halbleiterchips jeweils gleich viele erste (26) und zweite Leiterbahnen (27) aufweist.
Speichermodul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die zweite Gruppe (II) von Halbleiter chips (1, 2, 3, 4, 5) jeweils einen ersten Halbleiterchip (1), ein erstes Paar (13) von Halbleiterchips (2, 3) und ein zweites Paar (14) von Halbleiterchips (4, 5) aufweist, wobei der erste Halbleiterchip (1) und die beiden Halbleiterchips (4, 5) des zweiten Paares (14) jeweils mit ihrer größeren Abmessung (b) parallel zur Kontaktleiste (23) orientiert montiert sind und die Halbleiterchips (2, 3) des ersten Paares (13) mit ihrer kleineren Abmessung (a) parallel zur Kontaktleiste (23) orientiert montiert sind, wobei die Halbleiterchips (2, 3) des ersten Paares (13) in einem größeren Abstand von der Kontaktleiste (23) angeordnet sind als der erste Halbleiterchip (1) und als die Halbleiterchips (4, 5) des zweiten Paares (14) und wobei der erste Halbleiterchip (1) zwischen der ersten Gruppe (I) von Halbleiterchips (6, 7, 8, 9) und dem zweiten Paar (14) von Halbleiterchips (4, 5) der zweiten Gruppe (II) angeordnet ist.
Speichermodul nach Anspruch 9, dadurch gekennzeichnet, dass die jeweiligen beiden Halbleiterchips des ersten Paares (11) der ersten Gruppe (I), des zweiten Paares (12) der ersten Gruppe (I) und des ersten Paares (13) der zweiten Gruppe (II) von Halbleiterchips jeweils entlang der ersten Richtung (x) zueinander beabstandet montiert sind und dass die beiden Halbleiterchips (4, 5) des zweiten Paares (14) der zweiten Gruppe (II) von Halbleiterchips in Richtung senkrecht zur ersten Richtung (x) zueinander beabstandet montiert sind.
Speichermodul nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Leiterbahnen (15) des Leitungsbusses (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) jeweils einen Verzweigungsknoten (16a, 16b) im Bereich der Grundfläche des ersten Halbleiterchips (1) der zweiten Gruppe (II) aufweisen, von welchem Verzweigungsknoten aus der erste Halbleiterchip (1) kontaktiert ist und von welchem Verzweigungsknoten aus jeweils zwei Leitungszweige ausgehen, wobei der eine Leitungszweig die beiden Halbleiterchips (2, 3) des ersten Paares (13) und der andere Leitungszweig die beiden Halbleiterchips (4, 5) des zweiten Paares (14) kontaktiert.
Speichermodul nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das erste (13) und das zweite Paar (14) von Halbleiterchips der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) jeweils einen ersten Halbleiterchip und einen zweiten Halbleiterchip aufweisen, wobei der erste Halbleiterchip (2) des ersten Paares (13) in einem größeren Abstand von der Mitte (30) des Speichermoduls (10) angeordnet ist als der zweite Halbleiterchip (3) des ersten Paares (13) und wobei der erste Halbleiterchip (4) des zweiten Paares (14) näher an der Kontaktleiste (23) angeordnet ist als der zweite Halbleiterchip (5) des zweiten Paares (14).
Speichermodul nach Anspruch 12, dadurch gekennzeichnet, dass der Leitungsbus (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) mindestens eine erste Leiterbahn (36) aufweist, von deren Verzweigungsknoten (16a) zwei Leitungszweige (46) ausgehen, von denen der eine Leitungszweig die beiden Halbleiterchips (2, 3) des ersten Paares (13) und der andere Leitungszweig die beiden Halbleiterchips (4, 5) des zweiten Paares (14) kontaktiert, wobei die beiden Leitungszweige (46) von dem Verzweigungsknoten (16a) ausgehend zunächst den ersten Halbleiterchip (2; 4) des betreffenden Paares (13; 14) von Halbleiterchips kontaktieren und an Kontaktanschlüssen (18) des zweiten Halbleiterchips (3; 5) des betreffenden Paares (13; 14) enden.
Speichermodul nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Leitungsbus (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) mindestens eine zweite Leiterbahn (37) aufweist, von deren Verzweigungsknoten (16b) zwei Leitungszweige (47) ausgehen, von denen der eine Leitungszweig die beiden Halbleiterchips (3, 2) der ersten Gruppe (13) und der andere Leitungszweig die beiden Halbleiterchips (5, 4) der zweiten Gruppe (14) kontaktiert, wobei die beiden Leitungszweige (47) von dem Verzweigungsknoten (16b) ausgehend zunächst den zweiten Halbleiterchip (3; 5) des betreffenden Paares (13; 14) von Halbleiterchips kontaktieren und an Kontaktanschlüssen (18) des ersten Halbleiterchips (2; 4) des betreffenden Paares (13; 14) enden.
Speichermodul nach Anspruch 14, dadurch gekennzeichnet, dass der Leitungsbus (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) mindestens eine erste Leiterbahn (36) und mindestens eine zweite Leiterbahn (37) aufweist.
Speichermodul nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass der Leitungsbus (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) jeweils gleich viele erste (36) und zweite Leiterbahnen (37) aufweist.
Speichermodul nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass die Leitungszweige (17) der ersten (26) und der zweiten Leiterbahnen (27) des Leitungsbusses (L1) der ersten Gruppe (I) von Halbleiterchips (6, 7, 8, 9) von ihrem jeweiligen Verzweigungsknoten (16) ausgehend bis zu ihren Leitungsenden so angeordnet sind, dass zwischen den beiden Halbleiterchips (6, 7; 8, 9) des betreffenden Paares (11; 12) von Halbleiterchips der ersten Gruppe (I) die Leitungszweige (17a) der ersten Leiterbahnen (16) gegensinnig parallel zu den Leitungszweigen (17b) der zweiten Leiterbahnen (27) verlaufen.
Speichermodul nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die Leitungszweige (17a) der ersten Leiterbahnen (26) des Leitungsbusses (L1) der ersten Gruppe (I) von Halbleiterchips kammartig mit den Leitungszweigen (17b) der zweiten Leiterbahnen (27) des Leitungsbusses (L1) der ersten Gruppe (I) von Halbleiterchips ineinandergreifend angeordnet sind.
Speichermodul nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die Leitungszweige (46, 47) der ersten (36) und der zweiten Leiterbahnen (37) des Leitungsbusses (L2) der zweiten Gruppe (II) von Halbleiterchips (1, ..., 5) von ihren jeweiligen Verzweigungsknoten (16a, 16b) ausgehend bis zu ihren Leitungsenden so angeordnet sind, dass zwischen den beiden Halbleiterchips (2, 3; 4, 5) des betreffenden Paares (13; 14) von Halbleiterchips der zweiten Gruppe (II) die Leitungszweige (46) der ersten Leiterbahnen (36) gegensinnig parallel zu den Leitungszweigen (47) der zweiten Leiterbahnen (37) verlaufen.
Speichermodul nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, dass die Leitungszweige (46) der ersten Leiterbahnen (36) und des Leitungsbusses (L2) der zweiten Gruppe (II) von Halbleiterchips kammartig mit den Leitungszweigen (47) der zweiten Leiterbahnen (37) des Leitungsbusses (L2) der zweiten Gruppe (II) von Halbleiterchips ineinandergreifend angeordnet sind.
Speichermodul nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass das Speichermodul (10) auf der Außenflä dhe (25) der Leiterplatte (20) zwischen beiden zweiten Rändern (22; 22a, 22b) zumindest achtzehn gleichartige Halbleiterchips (1, ..., 9, 1', ..., 9') aufweist, von denen neun (1, ..., 9) der gleichartigen Halbleiterchips zwischen der Mitte (30) des Speichermoduls (10) und dem einen zweiten Rand (22a) vorgesehen und bezüglich der Mitte (30) des Speichermoduls (10) spiegelbildlich zu weiteren neun (1', ..., 9') der gleichartigen Halbleiterchips angeordnet sind, die zwischen der Mitte (30) des Speichermoduls (10) und dem anderen zweiten Rand (22b) angeordnet sind.
Speichermodul nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass das Speichermodul (10) eine vorderseitige Außenfläche (25a) und eine rückseitige Außenfläche (25b) aufweist, wobei auf der rückseitigen Außenfläche (25b) zumindest weitere achtzehn gleichartige Halbleiterchips (51, ..., 59; 51', ..., 59') vorgesehen sind, deren Positionen der rückseitigen Außenfläche (25b) der Leiterplatte (20) den Positionen der Halbleiterchips (1, ..., 9, 1', ..., 9') auf der vorderseitigen Außenfläche (25a) der Leiterplatte (20) entsprechen.
Speichermodul nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass das Speichermodul (10) weitere gleichartige Halbleiterchips (60) aufweist, die an den Halbleiterchips (1, ..., 9, 1', ..., 9', 51, ..., 59, 51', ..., 59'), die an der Leiterplatte (20) montiert sind, befestigt sind und über jeweils dieselben Leiterbahnen angesteuert werden wie die an der Leiterplatte (20) montierten Halbleiterchips.
Speichermodul nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, dass die Leiterbahnen (15; 26, 27, 36, 37) der Leitungsbusse (L1, L2), die die Halbleiterchips (1, ..., 9, 1', ..., 9', 51, ..., 59, 51', ..., 59') kontaktieren, Steuerleitungen (CMD) und Adressleitungen (ADR) sind.
Speichermodul nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, dass die Leiterbahnen jedes Leitungsbusses (L1) einer ersten Gruppe (I) von Halbleiterchips untereinander, ausgehend von einem eingangsseitigen Ende (E1) des Leitungsbusses (L1) bis zu den jeweiligen an chipseitigen Kontaktanschlüssen (18) gelegenen Leitungsenden, jeweils eine etwa einheitliche Länge besitzen und dass die Leiterbahn jedes Leitungsbusses (L2) einer zweiten Gruppe (II) von Halbleiterchips untereinander, ausgehend von einem eingangsseitigen Ende (E1) des Leitungsbusses (L1) bis zu den jeweiligen an chipseitigen Kontaktanschlüssen (18) gelegenen Leitungsenden, jeweils eine andere, einheitliche Länge besitzen.
Speichermodul nach Anspruch 25, dadurch gekennzeichnet, dass die einheitliche Länge der Leiterbahnen jedes Leitungsbusses (L1) einer ersten Gruppe (I) von Halbleiterchips größer ist als die einheitliche Länge der Leiterbahnen jedes Leitungsbusses (L2) einer zweiten Gruppe (II) von Halbleiterchips.
Speichermodul nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass die Leiterbahnen (15) der Leitungsbusse (L1, L2) jeweils von einem eingangsseitigen Ende (E1) der Leitungsbusse ausgehend, das in der Mitte (30) des Speichermoduls (10) angeordnet ist, ausgebildet sind.
Speichermodul nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass die Leiterbahnen (15) der Leitungsbusse (L1, L2) jeweils mit ihren eingangsseitigen Leitungsenden (E1) jeweils an ein Register (35) angeschlossen sind.
Speichermodul nach einem der Ansprüche 1 bis 28, dadurch gekennzeichnet, dass die gleichartigen Halbleiterchips (1, ..., 9, 1', ..., 9', 51, ..., 59, 51', ..., 59', 60) jeweils dynamische Schreib-Lese-Speicherchips sind.