DE102005051417A1 - Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität - Google Patents

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Abstract

Die Erfindung betrifft ein Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren (DMOS oder IGBT) mit variierbarer Kanalweite sowie variierbarer Gate-Drain-Kapazität, die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangsgeschwindigkeit und Schaltgeschwindigkeit gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektrodengestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.

Description

  • Die Erfindung betrifft vertikale Leistungstransistoren (DMOS oder IGBT) mit variierbarer Kanalweite sowie variierbarer Gate-Drain Kapazität die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangswiderstand und Schaltgeschwindigkeit, gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektrodengestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.
  • Ein in der Leistungselektronik eingesetzter vertikaler Transistor, wie er in 1 und 2 dargestellt ist, besteht üblicherweise aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen (2) mit Sourcekontakt und Gate, einem Anschlußkontakt für die Gateelektrode (3) und einer den kompletten Transistor umgebenden Randstruktur (4), so auch beschrieben z.B. in US 5,844,277 2A bis D sowie 5–7 ebenso beschrieben in US 5,763,914 .
  • Die Einzeltransistorzellen (2) haben eine gemeinsame Gateelektrode (5), die üblicherweise aus Polysilizium besteht, und einen gemeinsamen Drainanschluss (6) auf der Rückseite der Siliziumscheibe. Jede Einzeltransistorzelle hat eine separate Wanne (7) mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet (8) mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten Wannenanschluss (9), dessen Dotierungsart wiederum der Wannendotierung entspricht. Sourcegebiet (8) und Wannenanschluss (9) werden durch eine gemeinsame Metallelektrode (10) elektrisch angeschlossen. Dabei ist die Gateelektrode (5) von der Metallelektrode (10) durch eine Isolatorschicht (11) elektrisch isoliert. Die Gateelektrode (5) ist durch ein Gatedielektrikum (12), das üblicherweise aus Siliziumdioxid besteht, vom Draingebiet (6), dem Wannengebiet (7) und dem Source (8) isoliert.
  • Durch das Anlegen einer definierten Spannung an die Gateelektrode (5) wird unterhalb des Gateoxides (12) im Bereich der Wanne (7) eine Inversionsschicht (13) gebildet, wie sie in 3 dargestellt ist. Diese Inversionsschicht (13) bildet einen leitfähigen Kanal zwischen Source (8) und Drain (6). Gleichzeitig entsteht im Bereich oberhalb des Drains (6) unterhalb des Gateoxides (12) eine Anreicherungs- oder Akkumulationsschicht (14), in welcher der Strom aus dem Source (8) über ein Gebiet zwischen den Wannen (7), welches den Strom in Abhängigkeit vom Abstand der Wannen (7) der Einzeltransistorzellen (2) abschnürt in den Drain (6) fließt.
  • Die Anzahl und Größe der Einzeltransistorzellen (2) ist bestimmend für die Transistorfläche, die Kanalweite und den Durchgangswiderstand, B. J. Baliga, Power Semiconductor Devices, 1995 Seiten 367ff.
  • Für den Entwurf von integrierten Schaltkreisen sind Methoden bekannt, den Schaltkreis aus einzelnen Blöcken zusammenzusetzen. In US 6,769,007 ist z.B. ein Zusammensetzen eines integrierten Schaltkreises aus einzelnen Blöcken beschrieben. Ebenso wird das Zusammensetzen eines integrierten Schaltkreises oder Teilen davon aus einzelnen extra mit Metallleitbahnen zu verbindenden Blöcken beschrieben in US 6,651,236 und US 6,591,408 .
  • In DE 10 2004 048278.0 wird ein Verfahren beschrieben, bei dem die aktive Fläche des Leistungstransistors aus einzelnen Segmenten zusammengesetzt wird (siehe 4). Durch die Verwendung eines ersten Endstücks 15 das u.a. die Gatean schlusselektrode (3) enthält, eines zweiten Endstückes (17) und eines Mittelstückes (16) kann ein Transistor zusammengesetzt werden. Durch die Anzahl der Segmente insbesondere durch die Anzahl der Mittelstücke (16) wird die aktive Fläche bzw. die Kanalweite bestimmt. Damit wird aber auch der Durchgangswiderstand für diesen Transistor festgelegt. Die elektrischen Parameter können in Abhängigkeit von der Kanalweite bzw. von der Anzahl der verwendeten Segmente beschrieben werden.
  • Die Dicke des Gateoxides (12) und die Fläche der Gateelektrode (5) bestimmen unter anderem die Gate-Drain Kapazität, welche wiederum in die Eingangskapazität des Transistors eingeht. Durch den Lade- und Entladevorgang der Eingangskapazität wird die Schaltgeschwindigkeit und die Schaltverlustleistung beeinflusst B. J. Baliga, Power Semiconductor Devices, 1995 Seiten 381ff.
  • Aus US 6,870,221 ist ein Verfahren bekannt, bei dem durch ein dickeres Gateoxid (18) mit der Länge (L2) im Bereich außerhalb der Kanalgebiete die Gate-Drain Kapazität reduziert werden kann (siehe 5). Dies erfolgt allerdings auf Kosten des Durchgangswiderstandes, da aufgrund des dickeren Oxids die Akkumulationsschicht in diesem Bereich zwischen den Kanalgebieten verhindert wird. Die Reduzierung der Gate-Drain Kapazität erfolgt damit zu Lasten des Durchgangswiderstandes. Um bei gleichem Durchgangswiderstand die Schaltgeschwindigkeit zu verbessern, ist eine Vergrößerung der Aktivfläche des Transistors nötig.
  • Um das gewünschten Verhältnis der Parameter Gate-Drain-Kapazität bzw. Schaltgeschwindigkeit einerseits und Durchgangswiderstand andererseits eines vertikalen DMOS-Transistors zu erhalten, muss im derzeitigen Stand der Technik die Größe der Aktivfläche bzw. die benötigte Kanalweite sowie die Länge des dickeren Gateoxids (18) neu berechnet werden, das entsprechende Layout muss entworfen werden und der entstandene Transistor muss neu charakterisiert werden. Dies bedeutet, um von dem Transistor 1 mit einem ersten Parametersatz zu einem Transistor 2 mit angepassten Parametern Drain-Gate-Kapazität und Durchgangswiderstand zu kommen, muss ein erheblicher Aufwand betrieben werden, da üblicherweise die benötigten elektrischen Parameter des vertikalen DMOS-Transistors für jeden unterschiedlichen Transistor getrennt gemessen und beschrieben werden.
  • Zweck der Erfindung ist die Vereinfachung des Entwurfs eines vertikalen Leistungstransistors mit einer bestimmten Gate-Drain-Kapazität bei einem bestimmten Durchgangswiderstand sowie die Reduzierung des Aufwandes für Messungen und Beschreibung. Dem Entwerfer soll ein „Vorentwurf" zur Verfügung gestellt werden, welchen er auf einfache Art und Weise schnell seinen Bedürfnissen entsprechend umgestalten kann.
    •
  • Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem auf vereinfachte Weise vertikale Leistungstransistoren mit optimierten Parametern Gate-Drain-Kapazität und Kanalweite entworfen werden können. Des weiteren wird eine Methode für die parametrische Beschreibung dieses Bauelementes angegeben.
  • Gelöst wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 abgegebenen Merkmalen.
  • Vorteilhafte Ausgestaltungen des Gegenstandes des Anspruchs 1 sind in den Unteransprüchen angegeben.
  • Der Gegenstand des Anspruchs 1 weist die Vorteile auf, dass durch eine Reduzierung der Länge (L2) des dicken Gateoxids (18) bei gleichzeitiger Vergrößerung der Länge (L1) des Gateoxides mit normaler Dicke um das gleiche Maß eine Optimierung der Gate-Drain-Kapazität einerseits und des Durchgangswiderstandes andererseits erreicht werden. Die daraus entstandene Transistorstruktur mit den Maßen (L1') und (L2'), siehe 6, liegt mit ihren Parametern Durchgangswiderstand und Gate-Drain-Kapazität zwischen den in den 2 und 5 gezeigten Transistoren.
  • Für jedes der Teilstücke (15), (16) und (17) werden verschiedene Elemente bereitgestellt, die das dicke Gateoxid (18) mit jeweils unterschiedlichen Längen (L1) und (L2) beinhalten. Ein zusammengesetzter Transistor (19) besteht somit aus dem entsprechenden ersten Endstück (15), einer gewissen Anzahl von Mittelstücken 16 und dem zweiten Endstück (17). Die Parameter des zusammengesetzten Transistors (19) können nun aus den bekannten Parametern der Einzelstücke berechnet werden.
  • Die Fläche des Transistors (19) z.B. setzt sich zusammen aus der Fläche der beiden Endstücke (15) und (17) und der dreifachen Fläche des Mittelstückes (16). Durch Einfügen weiterer Mittelstücke (16) kann die Fläche des Transistors nahezu beliebig vergrößert werden.
  • Die Größe des Mittelstückes (16) bestimmt die Schrittweite der möglichen Flächenabstufungen d.h. mit großen Mittelstücken (16) können nur grobe Abstufungen der Fläche erzeugt werden. Mit kleinen Mittelstücken (16) können dagegen feinere Abstufungen erzeugt werden. Die Größe der Einzeltransistorzelle bestimmt dabei die minimal mögliche Größe des Mittelstücks (16). Die Abstufung der Längen (L1) und (L2) kann innerhalb fertiger Segmente erfolgen oder aber fortlaufend. Die Beschreibung der Parameter Gate-Drain-Kapazität und Widerstand erfolgt dementsprechend abgestuft oder als Beschreibung als Funktion der Längen (L1) und (L2).
  • Mit dem beschriebenen Verfahren können Transistoren mit auf die Bedürfnisse der Anwendung angepassten Parametern Durchgangswiderstand und Gate-Drain-Kapazität auf einfache Weise (damit schnell und billig) entworfen werden. Durch die angegebenen Berechnungsverfahren einzelner Transistorparameter aus gegebenen Parametern der Einzelstücke ist eine Beschreibung der entworfenen Transistoren auf der Basis der Ausgangsstücke möglich.
    •
  • Die Erfindung wird unter Zuhilfenahme der Zeichnung verdeutlicht. Es zeigen in schematischer Darstellung
  • 1 einen vertikalen Leistungstransistor in Draufsicht,
  • 2 einen herkömmlichen Leistungs-MOSFET in Schnittdarstellung,
  • 3 einen herkömmlichen Leistungs-MOSFET in Schnittdarstellung im Einschaltzustand,
  • 4 Einzelsegmente des zerteilten Transistors aus 1,
  • 5 und 6 Transistorelemente mit dicker Gateoxidschicht unterschiedlicher Ausdehnung und
  • 7 einen unter Einschluß von in 5 und 6 gezeigten Elementen erfindungsgemäß zusammengesetzten Transistor.
  • Die Figuren sind in die Beschreibung des Textes einbezogen und bedürfen keiner weiteren Erläuterung.
    • 1
    vertikaler Leistungstransistor
    2
    parallel geschaltete Einzelzellen
    3
    Gateanschlusskontakt
    4
    Randstruktur
    5
    Gatepolysilizium
    6
    Drain
    7
    Wanne
    8
    Sourceanschluss
    9
    Wannenanschluss
    10
    Isolatorschicht
    11
    Sourcemetallelektrode
    12
    Gatedielektrikum
    13
    Inversionsschicht, Kanal
    14
    Anreicherungs- oder Akkumulationsschicht
    15
    erstes Endstück eines zerteilten Transistors mit Gateanschlusselektrode
    16
    Mittelstück eines zerteilten Transistors
    17
    zweites Endstück des zerteilten Transistors
    18
    dickere Gateoxidschicht
    19
    aus Einzelelementen zusammengesetzter Transistor

Claims (4)

  1. Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität, wobei der Transistor aus unterschiedlichen Teilstücken zusammengesetzt wird, nämlich einem ersten Endstück (15), welches auch z.B. den Gateanschluss (3) enthält, mindestens einem Mittelstück (16) sowie einem zweiten Endstück (17) mit einer den kompletten Transistor umgebenden Randstruktur (4), wobei jedes dieser Teilstücke aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen (2) mit Sourcekontakt und Gate besteht, und die Einzeltransistorzellen (2) eine gemeinsame Gateelektrode (5), die üblicherweise aus Polysilizium besteht und einen gemeinsamen Drainanschluss (6) auf der Rückseite der Siliziumscheibe haben und jede Einzeltransistorzelle eine separate Wanne (7) mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet (8) mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten Wannenanschluss (9), dessen Dotierungsart wiederum der Wannendotierung entspricht, hat und Sourcegebiet (8) und Wannenanschluss (9) durch eine gemeinsame Metallelektrode (10) elektrisch angeschlossen sind, und die Gateelektrode (5) von der Metallelektrode (10) durch eine Isolatorschicht (11) elektrisch isoliert ist, und die Gateelektrode (5) durch ein Gatedielektrikum (12, 18), das üblicherweise aus Siliziumdioxid besteht, vom Draingebiet (6), dem Wannengebiet (7) und dem Source (8) isoliert ist, dadurch gekennzeichnet, dass für jedes dieser Teilstücke eine gewisse Anzahl verschiedener Einzeltransistorzellen (2) bereitgestellt werden, die das dicke Gateoxid (18) mit jeweils unterschiedlichen Längen (L1) und (L2) beinhalten, so dass die Parameter des zusammengesetzten Transistors (19) aus den bekannten Parametern der Einzelstücke in der Weise berechnet werden, dass sich ergeben: die Fläche des Transistors als ATransistor = AEndstück15 + AEndstück117 + x·AMittelstück16, die Kapazität des Transistors als CTransistor = CEndstück15 + CEndstück17 + x·CMittelstück16, wobei die Kapazitäten der unterschiedlichen Einzelsegmente sich als Funktion der Längen (L1) und (L2) des dicken Gateoxids (18) ergeben: CEndstück15a = f(L1a, L2a) CEndstück17a = f(L1a, L2a) CMittelstück16a = f(L1a, L2a), und der Widerstand des Transistors als 1/RTransistora= 1/REndstück15a + 1/REndstück17a + x·1/RMittelstück16a, wobei der jeweilige Widerstand der Einzelsegmente (2) als Funktion der Längen (L1) und (L2) des dicken Gateoxids (18) beschrieben wird und die Größe des Mittelstückes (16) die Schrittweite der möglichen Flächenabstufungen bestimmt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Größe der Einzeltransistorzelle die minimal mögliche Größe des Mittelstücks (16) bestimmt.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Abstufung der Längen (L1) und (L2) innerhalb fertiger Segmente erfolgt.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, die Abstufung der Längen (L1) und (L2) fortlaufend erfolgt.
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