DE102005041099A1 - LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik - Google Patents

LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik Download PDF

Info

Publication number
DE102005041099A1
DE102005041099A1 DE102005041099A DE102005041099A DE102005041099A1 DE 102005041099 A1 DE102005041099 A1 DE 102005041099A1 DE 102005041099 A DE102005041099 A DE 102005041099A DE 102005041099 A DE102005041099 A DE 102005041099A DE 102005041099 A1 DE102005041099 A1 DE 102005041099A1
Authority
DE
Germany
Prior art keywords
glass coating
insulating layer
substrate
glass
components
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102005041099A
Other languages
English (en)
Inventor
Karl Weidner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to DE102005041099A priority Critical patent/DE102005041099A1/de
Priority to EP06791327A priority patent/EP1920462A2/de
Priority to US11/991,197 priority patent/US7859005B2/en
Priority to TW095131944A priority patent/TWI313075B/zh
Priority to PCT/DE2006/001513 priority patent/WO2007025521A2/de
Priority to JP2008528330A priority patent/JP5215853B2/ja
Priority to CN2006800318234A priority patent/CN101253623B/zh
Priority to KR1020087003687A priority patent/KR101295606B1/ko
Publication of DE102005041099A1 publication Critical patent/DE102005041099A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401Structure
    • H01L2224/24011Deposited, e.g. MCM-D type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405Shape
    • H01L2224/24051Conformal with the semiconductor or solid-state device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998Reinforcing structures, e.g. ramp-like support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung einer Halbleiterstruktur, insbesondere mit einer mittels elektrischen Bauelementen (2) auf einem Substrat (1) erzeugten Oberflächenstruktur oder Topografie, mit den Schritten DOLLAR A - Aufbringen von elektronischen Bauelementen (2) auf einem Substrat (1); DOLLAR A - Aufbringen einer Isolierschicht (3) auf die mittels Bauelementen (2) auf dem Substrat (1) erzeugte Topografie; DOLLAR A - Erzeugen von Ankontaktierungsöffnungen (5) in der Isolierschicht (3) an Kontaktierungsstellen der elektronischen Bauelemente; DOLLAR A - planares Metallisieren der Isolierschicht (3) und der Ankontaktierungsstellen in den Ankontaktierungsöffnungen (5); DOLLAR A - zur Erzeugung von elektrischen Verbindungen (4) erfolgendes Strukturieren der Metallisierung. DOLLAR A Das Verfahren zeichnet sich dadurch aus, dass die Isolierschicht (3) eine Glasbeschichtung aufweist.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1.
  • Bei der derzeitigen planaren Verbindungstechnologie (SiPLIT siehe WO 03/030247) schließt eine gleichmäßig über die Topografie auflaminierte Folie in einer vorbestimmten Schichtdicke die Bauteile ein und bietet nach bekanntem Verfahren für die planare Verbindungstechnik die Isolierschicht. Das Grundkonzept einer flachen Bauweise mit planarer Verbindungstechnik ermöglicht durch Verwendung einer Isolierfolie vielseitige, anwendungsspezifische Gestaltungsmöglichkeiten.
  • Herkömmlicherweise werden Bauteile bisher mit einem so genannten "Clear Mould Compound" abgedeckt. Durch die Verwendung herkömmlicher Isolierfolien wird nachteiliger Weise eine eingeschränkte thermische, alterungsbezogene bzw. UV-bezogene Beständigkeit ermöglicht.
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine thermisch-mechanisch, chemisch-physikalisch stabile Struktur, das heißt eine Struktur, die insbesondere mit planarer Verbindungstechnik erzeugt wurde, bereitzustellen, die alterungsbeständig, weitgehend unbeeinflusst von Umwelteinflüssen ist und in Verbindung mit Lichtquellen eine hohe Lichtausbeute ermöglicht.
  • Die Aufgabe wird durch ein Verfahren gemäß dem Anspruch 1 gelöst. Weitere vorteilhafte Ausgestaltungen finden sich in den Unteransprüchen.
  • Durch die Verwendung einer Glasbeschichtung anstelle der herkömmlichen Verwendung von Polymerfolien wird die Aufgabe gelöst. Durch die Verwendung einer Glasbeschichtung kann eine hermetische Abdeckung der SiPLIT-Struktur derart erzeugt werden, dass die Struktur keinen Umwelteinflüssen ausgesetzt ist. Ein weiterer Vorteil liegt in der hohen Transparenz, so dass eine hohe Lichtausbeute in Verbindung mit Lichtquellen ermöglicht wird. Da eine Glasbeschichtung eine hohe UV-Stabilität gegenüber ultravioletter Strahlung aufweist, kann die Alterungsbeständigkeit der Struktur gegenüber herkömmlichen Folien wirksam verbessert werden. Die Glasbeschichtung ermöglicht eine thermisch-mechanische Stabilität. Dazu ist der Koeffizient thermischer Ausdehnung CTE (coefficient of thermal expansion) der Glasbeschichtung an denen der Bauelemente beziehungsweise des Substrats angepasst. Der CTE der Glasbeschichtung weist bevorzugt einen Wert CTE [10–7K–1] = 5 bis 30 auf. Zudem kann eine hohe chemisch-physikalische Stabilität geschaffen werden. Die Verwendung einer Glasbeschichtung hat keinen Einfluss auf das Verfahren der Erzeugung planarer Verbindungs- und Aufbaustrukturen, so dass bei der Verwendung von Glasbeschichtungen auf einfache Weise in das Verfahren integriert werden kann. Durch den einfachen Ersatz von Polymerfolien durch Glasbeschichtungen ist somit eine Prozesstauglichkeit für ein SiPLIT-Verfahren gegeben. Die Isolierschicht kann ebenso vollständig aus der Glasbeschichtung bestehen.
  • Gemäß einer vorteilhaften Ausgestaltung weist die Glasbeschichtung Borosilikatglas auf. Die Glasbeschichtung kann vollständig aus Borosilikatglas erzeugt sein. Das Glas kann alkalihaltig sein. Es kann ebenso aus mehreren Glasschichten aufgebaut sein.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung wird zuerst eine Polymerbeschichtung auf den Bauelementen und/oder dem Substrat und danach die Isolierschicht aufgebracht, wobei eine thermomechanische Entkopplung der Isolierschicht von den Bauelement- und Substratflächen geschaffen wird. Die Polymerbeschichtung ist bevorzugt derart hochelastisch bereitgestellt, dass thermomechanische Spannungen ausgeglichen werden können. Es können Unterschiede der Ausdehnungskoeffizienten (CTE) von Glasbeschichtung und Bauelement- und Substratflächen mittels der Polymerbeschichtung ausgeglichen werden.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung kann die Isolierschicht nebeneinander angeordnete Glasbeschichtungen und Polymerbeschichten aufweisen. Damit kann die Isolierschicht wirksamer den jeweiligen Funktionen der Bauelemente angepasst werden. Eine Glasbeschichtung ist insbesondere für LED-Chips vorteilhaft.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung ist die Glasbeschichtung lediglich im elektrisch aktiven Bereich eines Bauelements angeordnet. Als elektrisch aktiver Bereich beispielsweise eines LED-Chips wird hier der Licht emittierende Bereich angenommen.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung kapselt die Glasbeschichtung elektrische Bauelemente, insbesondere ein LED-Chip, hermetisch ein. Die Bauelemente sind bevorzugt auf einem Substrat angeordnet.
  • Gemäß einer weiteren Ausgestaltung weist die Glasbeschichtung eine Dicke, insbesondere im Bereich von 5 bis 500 μm, auf.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung wird die Glasbeschichtung mittels Physical Vapour Deposition (PVD) und/oder Plasma Ion Assisted Deposition (PIAD), insbesondere electron-beam PVD-PIAD aufgebracht.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung wird die Glasbeschichtung mittels Lift-Off-Verfahren strukturiert.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung werden Kontaktöffnungen mittels Laserbearbeitung, chemischem Ätzen, Trockenätzen, Sandstrahlen erzeugt.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung wird das Metallisieren mittels eines Seedlayers beispielsweise aus TiW und/oder TiCu ausgeführt. Es kann dabei mittels Sputtern eine dünne metallische Schicht auf die Isolierschicht aufgebracht werden. Es können CVD, PVD oder elektrolytische Verfahren verwendet werden.
  • Gemäß einer weiteren vorteilhaften Ausgestaltung wird ein Strukturieren der Metallisierung mittels eines Fotoverfahrens ausgeführt.
  • Die vorliegende Erfindung wird anhand von Ausführungsbeispielen in Verbindung mit der Figur näher beschrieben. Es zeigt:
  • 1 ein Ausführungsbeispiel einer erfindungsgemäßen SiPLIT-Anordnung.
  • 1 zeigt eine Anordnung eines LED-Chips 2 auf einem Substrat 1. Auf dem Substrat 1 und auf dem LED-Chip 2 ist eine dünne Borosilikatglasschicht (Isolierschicht 3) aufgebracht. Diese dient als hermetische Abdeckung für den LED-Chip 2 als auch für das Substrat 1. Die Borosilikatglasschicht kann alternativ oder kumulativ ebenso als Dielektrikum verwendet werden. Die Einkapselung von LED-Chips 2 mit Borosilikatglas als hermetische Abdeckung und als Dielektrikum eignet sich besonders für die Herstellung einer planaren Verbindungs- und Aufbautechnik wie beispielsweise der SiPLIT-Prozess (siehe dazu die Patentanmeldung WO 03/030247). Die dünne Glasbeschichtung, die beispielsweise über PVD-, PIAD-Verfahren erzeugt werden kann, kann nach deren Aufbringen auf das elektronische Bauelement 2 und das Substrat 2 durch eine so genannte "Lift-Off"-Technik strukturiert werden. Dazu wird beispielsweise eine Klebefolie auf angeordnete Erhöhungen aufgebracht und diese abgehoben. Öffnungen 5 zur Erzeugung von planaren Ankontaktierungen werden vorzugsweise durch Laserbearbeitung, chemischen Ätzen, Trockenätzen und/oder Sandstrahlen geschaffen. Andere Verfahren sind ebenso denkbar. Elektrische Verbindungen 4 auf der Glasschicht werden auf die vorstehend genannten "Seedlayer Metallisierung" folgend mittels Strukturierung der Metallisierung mittels eines Fotoverfah rens ausgebildet. Grundsätzlich sind auch andere herkömmliche Ankontaktierungsverfahren verwendbar. Die Glasbeschichtung wirkt als Isolierung und kann strukturiert werden. Das Substrat 1 kann beispielsweise als Wafer, als Printed Circuit Boards (PCB) und/oder Flexmaterial erzeugt sein. Eine elektrische Verbindung eines Bauelements 2 kann ebenso zu einem Rückseitenkontakt 6 auf der dem Bauelement 2 abgewandten Seite des Substrats 1 ausgebildet sein. Der Inhalt der WO 03/030247 zählt hiermit vollständig zur Offenbarung dieser Anmeldung.

Claims (14)

  1. Verfahren zur Erzeugung einer Halbleiterstruktur, insbesondere mit einer mittels elektrischen Bauelementen (2) auf einem Substrat (1) erzeugten Oberflächenstruktur oder Topografie, mit den Schritten – Aufbringen von elektronischen Bauelementen (2) auf einem Substrat (1); – Aufbringen einer Isolierschicht (3) auf die mittels Bauelementen (2) auf dem Substrat (1) erzeugte Topografie; – Erzeugen von Ankontaktierungsöffnungen (5) in der Isolierschicht (3) an Kontaktierungsstellen der elektronischen Bauelemente; – planares Metallisieren der Isolierschicht (3) und der Ankontaktierungsstellen in den Ankontaktierungsöffnungen (5); – zur Erzeugung von elektrischen Verbindungen (4) erfolgendes Strukturieren der Metallisierung, dadurch gekennzeichnet, dass die Isolierschicht (3) eine Glasbeschichtung aufweist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Glasbeschichtung Borosilikatglas aufweist.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zuerst eine Polymerbeschichtung auf den Bauelementen (2) und/oder dem Substrat (1) und danach die Isolierschicht (3) aufgebracht wird, wobei eine thermomechanische Entkopplung der Isolierschicht (3) von den Bauelement- und Substratflächen geschaffen wird.
  4. Verfahren nach einem der vorangehenden Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Isolierschicht (3) nebeneinander angeordnete Glasbeschichtungen und Polymerbeschichtungen aufweist.
  5. Verfahren nach einem der vorangehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Glasbeschichtung lediglich im elektrisch aktiven Bereich eines Bauelements (2) angeordnet ist.
  6. Verfahren nach einem der vorangehenden Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Glasbeschichtung ein elektronisches Bauelement (2), insbesondere ein LED-Chip, hermetisch einkapselt und/oder abdeckt.
  7. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Glasbeschichtung 5 bis 500 μm dick ist.
  8. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Aufbringen der Glasbeschichtung mittels PVD- und/oder PVD-PIAD-Verfahren ausgeführt wird.
  9. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass eine Strukturierung der Glasbeschichtung mittels Lift-Off-Verfahren ausgeführt wird.
  10. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Erzeugen der Ankontaktierungsöffnungen (5) mittels Laserbearbeitung, chemischem Ätzen, Trockenätzen, Sandstrahlen ausgeführt wird.
  11. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Metallisieren mittels eines Seedlayers ausgeführt wird.
  12. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, dass ein Strukturieren der Metallisierung mittels eines Fotostrukturierens ausgeführt wird.
  13. Halbleiterstruktur die mittels eines Verfahrens nach einem der vorangehenden Ansprüche erzeugt ist, dadurch gekennzeichnet, dass eine eine Glasbeschichtung aufweisende Isolierschicht (3) auf einer durch elektronische Bauelemente (2) auf einem Substrat geschaffenen Oberflächenstruktur angeordnet ist.
  14. Halbleiterstruktur nach Anspruch 13, dadurch gekennzeichnet, dass die elektronischen Bauelemente (2) über Ankontaktierungsöffnungen (5) in der Glasbeschichtung planar kontaktiert und an elektrischen Verbindungen (4) angeschlossen sind.
DE102005041099A 2005-08-30 2005-08-30 LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik Ceased DE102005041099A1 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102005041099A DE102005041099A1 (de) 2005-08-30 2005-08-30 LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik
EP06791327A EP1920462A2 (de) 2005-08-30 2006-08-30 Verfahren zur herstellung eines halbleiterbauelements mit einer planaren kontaktierung und halbleiterbauelement
US11/991,197 US7859005B2 (en) 2005-08-30 2006-08-30 Method for the production of a semiconductor component comprising a planar contact, and semiconductor component
TW095131944A TWI313075B (en) 2005-08-30 2006-08-30 Method for producing a semiconductor component with a planar contact and the semiconductor component
PCT/DE2006/001513 WO2007025521A2 (de) 2005-08-30 2006-08-30 Verfahren zur herstellung eines halbleiterbauelements mit einer planaren kontaktierung und halbleiterbauelement
JP2008528330A JP5215853B2 (ja) 2005-08-30 2006-08-30 プレーナ形のコンタクト形成部を備えた半導体素子の作製方法および半導体素子
CN2006800318234A CN101253623B (zh) 2005-08-30 2006-08-30 用于制造具有平面接触的半导体器件的方法以及半导体器件
KR1020087003687A KR101295606B1 (ko) 2005-08-30 2006-08-30 평면 접점을 포함하는 반도체 소자의 제조 방법 및 반도체소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005041099A DE102005041099A1 (de) 2005-08-30 2005-08-30 LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik

Publications (1)

Publication Number Publication Date
DE102005041099A1 true DE102005041099A1 (de) 2007-03-29

Family

ID=37692604

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005041099A Ceased DE102005041099A1 (de) 2005-08-30 2005-08-30 LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik

Country Status (8)

Country Link
US (1) US7859005B2 (de)
EP (1) EP1920462A2 (de)
JP (1) JP5215853B2 (de)
KR (1) KR101295606B1 (de)
CN (1) CN101253623B (de)
DE (1) DE102005041099A1 (de)
TW (1) TWI313075B (de)
WO (1) WO2007025521A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008015551A1 (de) * 2008-03-25 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit planarer Kontaktierung und Verfahren zu dessen Herstellung

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007033288A1 (de) * 2007-07-17 2009-01-22 Siemens Ag Elektronisches Bauelement und Vorrichtung mit hoher Isolationsfestigkeit sowie Verfahren zu deren Herstellung
US20090079057A1 (en) * 2007-09-24 2009-03-26 Infineon Technologies Ag Integrated circuit device
DE102008011809A1 (de) * 2007-12-20 2009-06-25 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
DE102008019902A1 (de) 2007-12-21 2009-06-25 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Herstellungsverfahren für ein optoelektronisches Bauelement
DE102009039891A1 (de) * 2009-09-03 2011-03-10 Osram Opto Semiconductors Gmbh Optoelektronisches Modul aufweisend zumindest einen ersten Halbleiterkörper mit einer Strahlungsaustrittsseite und einer Isolationsschicht und Verfahren zu dessen Herstellung
DE102009042205A1 (de) * 2009-09-18 2011-03-31 Osram Opto Semiconductors Gmbh Optoelektronisches Modul
CN102456803A (zh) * 2010-10-20 2012-05-16 展晶科技(深圳)有限公司 发光二极管封装结构
US9437756B2 (en) 2013-09-27 2016-09-06 Sunpower Corporation Metallization of solar cells using metal foils
US10529646B2 (en) 2015-04-24 2020-01-07 Amosense Co., Ltd. Methods of manufacturing a ceramic substrate and ceramic substrates
KR101856107B1 (ko) * 2015-04-24 2018-05-09 주식회사 아모센스 세라믹 기판 제조 방법 및 이 제조방법으로 제조된 세라믹 기판
KR101856106B1 (ko) * 2015-04-24 2018-05-09 주식회사 아모센스 세라믹 기판 제조 방법 및 이 제조방법으로 제조된 세라믹 기판
KR101856109B1 (ko) * 2015-04-24 2018-05-09 주식회사 아모센스 세라믹 기판 제조 방법 및 이 제조방법으로 제조된 세라믹 기판
KR101856108B1 (ko) * 2015-04-24 2018-05-09 주식회사 아모센스 세라믹 기판 제조 방법 및 이 제조방법으로 제조된 세라믹 기판
KR102563421B1 (ko) * 2016-07-19 2023-08-07 주식회사 아모센스 세라믹 기판 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003030247A2 (de) * 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
DE10351397A1 (de) * 2003-10-31 2005-06-16 Osram Opto Semiconductors Gmbh Lumineszenzdiodenchip
US6911714B2 (en) * 1998-07-08 2005-06-28 Advanced Power Technology, Inc. Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017340A (en) * 1975-08-04 1977-04-12 General Electric Company Semiconductor element having a polymeric protective coating and glass coating overlay
JPH0437067A (ja) * 1990-05-31 1992-02-07 Canon Inc 半導体素子用電極及び該電極を有する半導体装置及びその製造方法
JP3246929B2 (ja) * 1991-11-11 2002-01-15 電気化学工業株式会社 マトリックス回路基板及び表示板
JPH07131075A (ja) * 1993-10-28 1995-05-19 Kyocera Corp 画像装置
JP3009091B2 (ja) * 1994-11-15 2000-02-14 日亜化学工業株式会社 青色発光ダイオード
JP3641122B2 (ja) * 1997-12-26 2005-04-20 ローム株式会社 半導体発光素子、半導体発光モジュール、およびこれらの製造方法
JP4724924B2 (ja) * 2001-02-08 2011-07-13 ソニー株式会社 表示装置の製造方法
US20030085416A1 (en) 2001-11-08 2003-05-08 Tyco Electronics Corporation Monolithically integrated pin diode and schottky diode circuit and method of fabricating same
DE10353679A1 (de) * 2003-11-17 2005-06-02 Siemens Ag Kostengünstige, miniaturisierte Aufbau- und Verbindungstechnik für LEDs und andere optoelektronische Module
US6881980B1 (en) * 2004-06-17 2005-04-19 Chunghwa Picture Tubes, Ltd. Package structure of light emitting diode

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911714B2 (en) * 1998-07-08 2005-06-28 Advanced Power Technology, Inc. Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates
WO2003030247A2 (de) * 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
DE10351397A1 (de) * 2003-10-31 2005-06-16 Osram Opto Semiconductors Gmbh Lumineszenzdiodenchip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008015551A1 (de) * 2008-03-25 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit planarer Kontaktierung und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
JP5215853B2 (ja) 2013-06-19
CN101253623A (zh) 2008-08-27
JP2009506558A (ja) 2009-02-12
TW200715621A (en) 2007-04-16
CN101253623B (zh) 2010-05-19
KR20080039904A (ko) 2008-05-07
WO2007025521A3 (de) 2007-05-03
WO2007025521A2 (de) 2007-03-08
EP1920462A2 (de) 2008-05-14
US7859005B2 (en) 2010-12-28
KR101295606B1 (ko) 2013-08-12
US20090278157A1 (en) 2009-11-12
TWI313075B (en) 2009-08-01

Similar Documents

Publication Publication Date Title
DE102005041099A1 (de) LED-Chip mit Glasbeschichtung und planarer Aufbau- und Verbindungstechnik
CN100566511C (zh) 用于将元件置入于基座中并且形成接触的方法
US4118595A (en) Crossovers and method of fabrication
US20100006203A1 (en) Manufacturing method of printed circuit board having electro component
DE19961842A1 (de) Mehrschichtleiterplatte
US8395257B2 (en) Electronic module and method for producing an electric functional layer on a substrate by blowing powder particles of an electrically conductive material
DE102007030284A1 (de) Verfahren zum Verpacken von Halbleiter-Bauelementen und verfahrensgemäß hergestellten Erzeugnis
US20190006219A1 (en) Method of packaging chip and chip package structure
DE10308928B4 (de) Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
JP2011187913A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
DE102009001932A1 (de) Chipmodul und Verfahren zur Herstellung eines Chipmoduls
DE4023776C2 (de) Mehrschichtige Halbleiterstruktur, insbesondere Wandler und Verfahren zur Bildung von Kontaktflächen an Halbleiterbereichen solcher mehrschichtiger Halbleiterstrukturen
DE102006009723A1 (de) Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung
DE102004057494A1 (de) Metallisierte Folie zur flächigen Kontaktierung
DE10329329A1 (de) Kostengünstiges Hochfrequenz-Package
DE102007001290A1 (de) Halbleitermodul
DE19731424C1 (de) Verfahren zum Einbetten von metallischen Leitern mikroelektronischer Bauelemente in eine Kunststoffmasse
EP1597756A2 (de) Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen
DE4115316A1 (de) Duennfilm-mehrlagenschaltung und verfahren zur herstellung von duennfilm-mehrlagenschaltungen
DE102011054377A1 (de) Herstellung einer Vorrichtung mit einem Halbleiterchip
DE102017208435B4 (de) Verfahren zum Verkapseln eines Halbleiterchips in einem Gehäuse
KR102570727B1 (ko) 인쇄회로기판, 이를 포함하는 패키지 기판
DE102012103018B4 (de) Zusammengesetzte Isolierschicht und Verfahren zu deren Herstellung
KR101206882B1 (ko) 이온빔 믹싱층을 포함하는 금속 인쇄 배선 회로기판 및 이의 제조방법
DE19830540A1 (de) Elektronischer Schaltungsträger

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final

Effective date: 20130705