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Patents

  1. Advanced Patent Search
Publication numberDE102005010308 B4
Publication typeGrant
Application numberDE200510010308
Publication date27 Jul 2017
Filing date3 Mar 2005
Priority date3 Mar 2005
Also published asDE102005010308A1
Publication number0510010308, 200510010308, DE 102005010308 B4, DE 102005010308B4, DE 2005/10010308 B4, DE-B4-102005010308, DE0510010308, DE102005010308 B4, DE102005010308B4, DE2005/10010308B4, DE200510010308
InventorsDr. Mrosk Joachim, Dipl.-Ing. Woldt Gregor, Dipl.-Ing. Ludewig Jörg
ApplicantFirst Sensor Microelectronic Packaging Gmbh
Export CitationBiBTeX, EndNote, RefMan
External Links: DPMA, Espacenet
Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite A process for producing chips with solderable terminals on the back translated from German
DE 102005010308 B4
Abstract  translated from German
Verfahren zur Herstellung von Halbleiterchips mit lötfähigen Anschlüssen auf der Rückseite der Chips, wobei die Chips als Oberflächenmontagebauelemente für die Direktmontage ihrer Rückseite auf Substraten ausgebildet sind und eine Chipoberseite mit den funktionellen Oberflächenstrukturen des Halbleiterbauelements und eine Chiprückseite mit den nach unten zeigenden Rückseitenanschlüssen zur elektrischen Kontaktierung auf Substraten aufweisen, A process for producing semiconductor chips with solderable terminals on the back of the chips, the chips being formed as a surface mount device for the direct mounting of their back on substrates, and a chip top side with the functional surface structures of the semiconductor device and a chip rear side with the downwardly facing rear panel connectors for electrical contacting on include substrates,
bei dem folgende Schritte ausgeführt werden: be executed in the following steps:
– photolithographisches Strukturieren einer Ätzmaske auf der Chipoberseite der noch im Waferverbund befindlichen Halbleiterchips (2, 3) derart, dass in der Ätzmaske Fenster zwischen im Randbereich jeweils benachbarter Chips (2, 3) angeordneten Kontaktpads (5, 6) geöffnet werden, wobei diese Fenster breiter sind als eine beim späteren Vereinzeln der Chips (2, 3) durch Sägen entstehende Sägespur (4) und diese Sägespur (4) überdecken, - photolithographically patterning of an etching mask on the chip surface of the semiconductor chips that are still in the wafer assembly (2, 3) such that arranged in the etching mask windows between the edges of adjacent chips (2, 3) contact pads (5, 6) are opened, which windows wider than a during the subsequent separation of the chips (2, 3) formed by sawing sawing track (4) and these sawing track (4) overlap,
– anisotropes Ätzen des Halbleitermaterials der Chipoberseite mit den geöffneten Fenstern als Ätzmaske so, dass zwischen den Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) Vertiefungen (9) im Halbleitermaterial der Chipoberseite erzeugt werden, - anisotropic etching of the semiconductor material of the chip surface with the open windows as an etching mask so that between the contact pads (5, 6) of adjacent chips (2, 3) has depressions (9) are generated in the semiconductor material of the chip surface,
– Herstellen einer Isolation auf der Chipoberseite unter Aussparung der Kontaktpads (5, 6), wobei die Isolation in den Vertiefungen (9) eine Seitenwandpassivierung (18) bildet, - forming an insulation on the chip top surface, while leaving the contact pads (5, 6), wherein the insulation in the recesses (9) forms a sidewall (18),
– Herstellen einer Metallisierung (12), die die Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) durch die Vertiefung (9) miteinander verbindet, - producing a metallization (12) that connects the contact pads (5, 6) of adjacent chips (2, 3) through the recess (9),
– Oxidieren der Waferrückseite, - oxidizing the wafer backside,
– photolithographisches Strukturieren einer Ätzmaske auf der Waferrückseite und Ätzen von Fenstern in dem Oxid der Waferrückseite, - photolithographic patterning an etching mask on the wafer backside and etching of windows in the oxide wafer backside,
– Herstellen von Vias (10) mit ovalem oder elliptischem Querschnitt durch anisotropes Trockenätzen der Chips (2, 3) des Waferverbundes von der Waferrückseite her mit der zuvor hergestellten Ätzmaske, wobei die Vias (10) bis zu den Vertiefungen (9) in der Chipoberseite reichen, - Manufacture of vias (10) with an oval or elliptical cross-section by anisotropic dry etching of the chips (2, 3) of the wafer composite from the wafer back side with the previously prepared etching mask, wherein the vias (10) to the recesses (9) in the chip surface rich,
– Passivierender Seitenwände der Vias (10) mit einer Seitenwandpassivierung (13) zur elektrischen Isolation der Seitenwände und komplettes Auffüllen der Vias (10) mit Metall (11), - Passivating side walls of the vias (10) having a sidewall (13) for electrical insulation of the side walls and complete filling of the vias (10) with metal (11),
– Herstellen von Rückseitenkontakten der Chips (2, 3) durch - Preparation of back contacts of the chip (2, 3) by
– Abscheiden einer ersten photo-dielektrischen Schicht (19) auf der Waferrückseite, ... - depositing a first photo dielectric layer (19) on the wafer backside, ...
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Claims(15)  translated from German
  1. Verfahren zur Herstellung von Halbleiterchips mit lötfähigen Anschlüssen auf der Rückseite der Chips, wobei die Chips als Oberflächenmontagebauelemente für die Direktmontage ihrer Rückseite auf Substraten ausgebildet sind und eine Chipoberseite mit den funktionellen Oberflächenstrukturen des Halbleiterbauelements und eine Chiprückseite mit den nach unten zeigenden Rückseitenanschlüssen zur elektrischen Kontaktierung auf Substraten aufweisen, bei dem folgende Schritte ausgeführt werden: – photolithographisches Strukturieren einer Ätzmaske auf der Chipoberseite der noch im Waferverbund befindlichen Halbleiterchips ( A process for producing semiconductor chips with solderable terminals on the back of the chips, the chips being formed as a surface mount device for the direct mounting of their back on substrates, and a chip top side with the functional surface structures of the semiconductor device and a chip rear side with the downwardly facing rear panel connectors for electrical contacting on include substrates, are executed in the following steps: - structuring a photolithographic etching mask on the chip surface of the semiconductor chips that are still in the wafer composite ( 2 2 , . 3 3 ) derart, dass in der Ätzmaske Fenster zwischen im Randbereich jeweils benachbarter Chips ( ) Such that (in the etching mask windows between the edges of adjacent chips 2 2 , . 3 3 ) angeordneten Kontaktpads ( ) Arranged contact pads ( 5 5 , . 6 6 ) geöffnet werden, wobei diese Fenster breiter sind als eine beim späteren Vereinzeln der Chips ( ) Are opened, and these windows are wider than a (during the subsequent separation of the chips 2 2 , . 3 3 ) durch Sägen entstehende Sägespur ( ) Sawing track formed by sawing ( 4 4 ) und diese Sägespur ( ) And this saw track ( 4 4 ) überdecken, – anisotropes Ätzen des Halbleitermaterials der Chipoberseite mit den geöffneten Fenstern als Ätzmaske so, dass zwischen den Kontaktpads ( ) Cover, - anisotropic etching of the semiconductor material of the chip surface with the open windows as an etching mask so that (between the contact pads 5 5 , . 6 6 ) der jeweils benachbarten Chips ( () Of the respective adjacent chips 2 2 , . 3 3 ) Vertiefungen ( ) Depressions ( 9 9 ) im Halbleitermaterial der Chipoberseite erzeugt werden, – Herstellen einer Isolation auf der Chipoberseite unter Aussparung der Kontaktpads ( ) Are generated in the semiconductor material of the chip surface, - forming an isolation on the chip top surface, while leaving the contact pads ( 5 5 , . 6 6 ), wobei die Isolation in den Vertiefungen ( ), The insulation (in the recesses 9 9 ) eine Seitenwandpassivierung ( ) Has a sidewall ( 18 18 ) bildet, – Herstellen einer Metallisierung ( forms), - producing a metallization ( 12 12 ), die die Kontaktpads ( ), Which (the contact pads 5 5 , . 6 6 ) der jeweils benachbarten Chips ( () Of the respective adjacent chips 2 2 , . 3 3 ) durch die Vertiefung ( ) (By the recess 9 9 ) miteinander verbindet, – Oxidieren der Waferrückseite, – photolithographisches Strukturieren einer Ätzmaske auf der Waferrückseite und Ätzen von Fenstern in dem Oxid der Waferrückseite, – Herstellen von Vias ( connecting) together, - oxidizing the wafer backside, - photolithographically patterning of an etching mask on the wafer backside and etching of windows in the oxide of the wafer backside, - the manufacture of vias ( 10 10 ) mit ovalem oder elliptischem Querschnitt durch anisotropes Trockenätzen der Chips ( ) With an oval or elliptical cross-section (by anisotropic dry etching of the chips 2 2 , . 3 3 ) des Waferverbundes von der Waferrückseite her mit der zuvor hergestellten Ätzmaske, wobei die Vias ( ) Of the wafer composite from the wafer back side with the previously prepared etching mask, wherein the vias ( 10 10 ) bis zu den Vertiefungen ( ) To the wells ( 9 9 ) in der Chipoberseite reichen, – Passivierender Seitenwände der Vias ( ) Rich in the chip surface, - Passivating side walls of the vias ( 10 10 ) mit einer Seitenwandpassivierung ( ) (Having a sidewall 13 13 ) zur elektrischen Isolation der Seitenwände und komplettes Auffüllen der Vias ( ) (For the electrical insulation of the side walls and complete filling of the vias 10 10 ) mit Metall ( ) (With metal 11 11 ), – Herstellen von Rückseitenkontakten der Chips ( ) - Preparation of back contacts of the chips ( 2 2 , . 3 3 ) durch – Abscheiden einer ersten photo-dielektrischen Schicht ( ) By - depositing a first photo-dielectric layer ( 19 19 ) auf der Waferrückseite, – Ausbilden einer Öffnung in dieser Schicht über den Vias ( ) On the wafer backside, - (forming an opening in this layer over the vias 10 10 ), – Metallisieren der Waferrückseite und Strukturieren der Metallisierung ( ) - metallizing the wafer backside metallization and structuring ( 14 14 ) zur Ausbildung einer Umverdrahtung, die mit der Metallfüllung ( ) For forming a rewiring, which (with the metal filling 11 11 ) der Vias ( () Of the vias 10 10 ) verbunden ist, – Aufbringen einer zweiten photo-dielektrischen Schicht ( is connected), - applying a second photo-dielectric layer ( 20 20 ) und Durchführen eines Lithographieprozesses an dieser Schicht zur Herstellung von Rückseitenkontakten, und – Herstellen einer Metallschicht (UBM ) And performing a lithography process on this layer for the production of back contacts, and - producing a metal layer (UBM 15 15 , . 16 16 ) auf den Rückseitenkontakten und Erzeugen von Lötbumps ( ) (On the back side contacts and producing solder bumps 17 17 ) auf dieser Schicht, – Vereinzeln der Chips durch Sägen des Wafers entlang der vorgenannten Sägespuren derart, dass nach dem Sägen auf den Seitenwänden der Vias und auf den Seitenwänden der Vertiefungen in der Chipoberseite verbleibendes Metall eine elektrische Verbindung zwischen den Rückseitenkontakten mit den Lötbumps und den Kontaktpads auf der Chipvorderseite herstellt. ) On this layer, - separating the chips by sawing the wafer along the aforementioned saw marks such that after sawing on the sidewalls of the vias and on the sidewalls of depressions in the chip surface remaining metal, an electrical connection between the back side contacts with the solder bumps and produces contact pads on the chip front side.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnung der Ätzfenster für die Herstellung der Vias ( A method according to claim 1, characterized in that the opening of the etching window for the manufacture of the vias ( 10 10 ) durch Trockenätzen vorgenommen wird. ) Is carried out by dry etching.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnung der Ätzmaske für die Herstellung der Vias ( A method according to claim 1, characterized in that the opening of the etching mask for the manufacture of the vias ( 10 10 ) durch Nasschemisches Ätzen vorgenommen wird. ) Is carried out by wet chemical etching.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Herstellung der Vias ( The method of claim 1, characterized in that the manufacture of the vias ( 10 10 ) durch anisotropes Trockenätzen mit hoher Ätzrate vorgenommen wird. ) Is carried out by anisotropic dry etching with a high etching rate.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenwandpasivierung ( Method according to one of the preceding claims, characterized in that the Seitenwandpasivierung ( 18 18 ) der Vias ( () Of the vias 10 10 ) durch plasmaunterstützte Oxydation oder durch plasmaunterstützte Siliziumnitriderzeugung vorgenommen wird. ) Is performed by plasma-enhanced oxidation or by plasma enhanced Siliziumnitriderzeugung.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Seitenwandpassivierung ( A method according to claim 5, characterized in that the sidewall ( 18 18 ) aus einer Kombination von nacheinander abgeschiedenen Siliziumoxyd- und Siliziumnitridlagen mit plasmaangeregter Gasphasenabscheidung erzeugt wird. ) Is produced from a combination of sequentially deposited Siliziumoxyd- and Siliziumnitridlagen with plasma excited gas phase deposition.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Vias ( A method according to any one of claims 1 to 6, characterized in that the vias ( 10 10 ) zunächst mit TiN oder TaN als Barriereschicht belegt und danach durch Wolfram-CVD beschichtet und anschließend durch stromloses oder galvanisches Abscheiden mit Cu gefüllt werden. ) Are initially coated with TiN or TaN as a barrier layer and then coated by CVD tungsten and are then filled by electroless plating or electroplating with Cu.
  8. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Innenwände der Vias ( A method according to any one of claims 1 to 6, characterized in that the inner walls of the vias ( 10 10 ) durch ein Cu-CVD-Verfahren bekeimt und durch stromloses oder galvanische Abscheiden mit Cu gefüllt werden. ) Seeded by a Cu-CVD method, and are filled by electroless plating or electroplating with Cu.
  9. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Vias mit einem Al-Laser-Verfahren bzw. Cu-Laser-CVD-Verfahren mit Al oder Cu gefüllt werden. A method according to any one of claims 1 to 6, characterized in that the vias are laser having an Al-Cu method and laser CVD method with Al or Cu filled.
  10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Photo-dielektrische Schicht zur Vorbereitung der nachfolgenden Metallabscheidung aktiviert wird. A method according to claim 1, characterized in that the first photo-dielectric layer in preparation for the subsequent metal deposition is activated.
  11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metallschicht durch stromloses Beschichten hergestellt wird. A method according to claim 1, characterized in that the metal layer is formed by electroless plating.
  12. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die UBM ( A method according to claim 1, characterized in that the UBM ( 15 15 , . 16 16 ) aus einer Nickel/Glold-Schicht besteht. ) Consists of a nickel / Glold layer.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Nickelschicht durch stromloses Abscheiden hergestellt wird. A method according to claim 12, characterized in that the nickel layer is formed by electroless plating.
  14. Verfahren nach Anspruch 12 und 13, dadurch gekennzeichnet, dass die Goldschicht durch einen Au-Immersions-Prozess abgeschieden wird. The method of claim 12 and 13, characterized in that the gold layer is deposited by an Au-immersion process.
  15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass für die Herstellung der Lötbumps ( A method according to any one of claims 1 to 14, characterized in that (for the preparation of the solder bumps 17 17 ) durch Schablonendruck zunächst Lotdepots auf der UBM ( ) (By stencil printing solder deposits on the first UBM 15 15 , . 16 16 ) aufgebracht werden, die in einem nachfolgenden Reflow-Prozess zu Lothügeln bzw. Lotbumps ausgeformt werden. be applied) that are formed in a subsequent reflow process to solder bumps or solder bumps.
Description  translated from German
  • [0001] [0001]
    Die Erfindung betrifft ein Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite von Halbleiteranordnungen, derart, dass die Halbleiteranordnung als Oberflächenmontagebauelement (SMD-Bauelement) für die Direktmontage mit der Chipoberseite, welche die funktionellen Oberflächenstrukturen enthält, nach oben (Face up) geeignet ist. The invention relates to a method for producing chips with solderable terminals on the back of semiconductor devices, so that the semiconductor device suitable as a surface mount device (SMD component) for direct mounting to the chip surface containing the functional surface structures, upward (face up) is.
  • [0002] [0002]
    Derartige Halbleiteranordnungen mit beliebigen Oberflächenstrukturen und gegebenenfalls elektronischen und mechanischen Komponenten, wie Mikrospiegel oder sonstigen mechanischen Strukturen, die optisch oder chemisch bzw. auf sonstige Reize sensitiv sind, können Platz sparend ohne jede weitere Chip and Wire Technik, also ohne zusätzliche Drahtbondtechnologie verarbeitet, dh auf beliebigen Substraten montiert werden. Such semiconductor devices with desired surface structures and, optionally, electronic and mechanical components, such as micro-mirrors or other mechanical structures that are sensitive optically or chemically or in some other stimuli may, therefore processed to save space without any further chip and wire technology, without additional wire bonding technology, ie any substrates to be mounted.
  • [0003] [0003]
    Um das zu erreichen, ist es erforderlich, die auf der aktiven Seite der jeweiligen Halbleiteranordnung befindlichen Kontaktpads, die normalerweise für die elektrische Verbindung mit einem Substrat (PCB) mittels Drahtbrücken oder auch Redistribution Layers (Umverdrahtungen) und Löthügel oder Lotbumps (Solder Bumps) o. dgl. verwendet werden, auf die Rückseite derselben zu verlegen. In order to achieve this, it is necessary for the contact pads located on the active side of the respective semiconductor device, normally used for the electrical connection with a substrate (PCB) by wire bridges or redistribution layer (rewiring) and solder bumps or solder bumps (solder bumps) o be. like can be used. to move to the rear side thereof.
  • [0004] [0004]
    Dazu ist es bekannt geworden, die Halbleiteranordnungen zunächst in Waferverbund vollständig zu prozessieren. For this it is known to process the first semiconductor devices in wafer assembly complete. Anschließend daran werden dann metallische Leitbahnen von den Kontaktpads auf der aktiven Seite der Halbleiteranordnung bis auf die Außenkanten derselben und eine elektrische Verbindung der Leitbahnen auf den Außenkanten mit Kontakten auf der Rückseite der Halbleiteranordnung hergestellt. Following this, metal interconnects of the contact pads on the active side of the semiconductor device are then made up to the outer edges thereof, and an electrical connection of the conductive lines on the outer edge with contacts on the back of the semiconductor device. Danach erfolgt dann die Vereinzelung in individuelle Halbleiteranordnungen. After that, the separation into individual semiconductor devices then takes place.
  • [0005] [0005]
    So zeigt die So shows US 6 040 235 US 6,040,235 ein Verfahren und eine Vorrichtung zur Herstellung einer integrierten Schaltung bei der zunächst im Waferverbund entlang der künftigen Trennfugen mechanisch eingebrachte v-förmige Nuten hergestellt werden. a method and an apparatus for producing an integrated circuit to be produced in the first mechanically introduced along the future joints in the wafer composite v-shaped grooves. In diesen Nuten werden dann Metallkontakte bzw. Metallleitbahnen mittels 3-D-Lithographie, Maskenstrukturierung und Metallabscheidung hergestellt, die mit den Kontaktpads in einer Metallisierungsebene der integrierten Schaltung verbunden sind. then metal contacts or metal interconnects are produced by means of 3-D lithography mask patterning and metal deposition in these grooves, which are connected to the contact pads in a metallization of the integrated circuit. Schließlich erfolgt dann die Aufteilung in individuelle integrierte Schaltungen durch Trennsägen o. dgl. Ein ähnliches Verfahren geht auch aus der Finally, then the division into individual integrated circuits by saws takes place o. The like. A similar method is also apparent from the US 6 646 289 B1 US 6,646,289 B1 hervor. out.
  • [0006] [0006]
    Es versteht sich, dass ein derartiges Verfahren wegen der notwendigen und komplizierten 3-D-Lithographie äußerst aufwändig ist. It is understood that such a procedure is extremely expensive because of the necessary and complex 3-D lithography. Außerdem erfordert die gegenüber normalen Sägespuren wesentlich breitere v-förmige Nut wegen des größeren Flächenbedarfs eine Berücksichtigung bereits im Entwurf des Schaltungs-Layouts. In addition, compared to normal sawing much broader v-shaped groove because of the larger space requirements requires consideration during the design of the circuit layout. Die Folge ist eine geringere Chipanzahl pro Wafer. The result is a smaller number of chips per wafer. Nachteilig ist zudem die unproduktive Herstellung der v-förmigen Nuten, was durch sequentielles Schleifen oder Ansägen bei geringem Vorschub erfolgt. Another disadvantage is the non-productive preparation of the v-shaped grooves, which occurs by sequentially grinding or sawing with low feed rate. Die hergestellten Kontakte (sog. „T-contact”) zwischen Kontaktpad und der auf den Flanken der v-förmigen Nuten angebrachten Leitbahnen sind extrem empfindlich gegenüber den Herstellungsbedingungen und leiden an Zuverlässigkeitsproblemen, die durch Unterbrechungen hervorgerufen werden. (So-called. "T-contact"), the contacts made between contact pad and attached to the edges of the v-shaped grooves interconnects are extremely sensitive to the conditions of manufacture and suffer from reliability problems, which are caused by interruptions.
  • [0007] [0007]
    Ein anderes Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen mit Rückseitenkontaktierung geht aus der Another process for producing three-dimensionally integrated circuits constructed with back-side seen from the DE 101 41 475 A1 DE 101 41 475 A1 hervor. out. Hier wird ein Verfahren beschrieben, bei dem Chips so miteinander verbunden werden können, dass die aktiven Seiten der Chips, welche die elektronisch aktiven Elemente aufweisen, nicht einander zugewandt sein müssen. Here, a method is described in which the chip can be so interconnected that the active sides of the chips having the electronically active elements need not be facing each other.
  • [0008] [0008]
    Um das zu erreichen wird ein Kontakt von der einen Seite des Chips zu dessen anderen Seite hergestellt, indem ein leitender Kanal in das Chip eingebracht wird. To achieve the a contact of one side of the chip is made to the other side thereof by a conductive channel is introduced into the chip. Auf der anderen Seite des Chips wird eine Kontaktfläche hergestellt, die mit dem leitenden Kanal elektrisch verbunden ist. On the other side of the chip a contact surface is produced which is electrically connected to the conductive channel. Dieser leitende Kanal kann durch Einfügen eines Lochs erzeugt werden, das anschließend mit einem leitenden Material oder einen leitenden Epoxyd verfüllt wird. This conductive channel can be created by inserting a hole, which is then filled with a conductive material or a conductive epoxy.
  • [0009] [0009]
    Für den Fall, dass das Loch dem Chip nicht durchdringt, wird das Chip nach dem Verfüllen mit dem leitenden Material abgedünnt, so dass zumindest im Bereich des Lochs die Dicke des Chips geringer ist, als die Tiefe des Lochs. In the event that the hole does not penetrate through the chip, the chip is thinned down after filling with the conductive material, so that at least the thickness of the chip is less in the region of the hole than the depth of the hole. Die Löcher werden dabei mittels Ätzen hergestellt und stellen somit Ätzgruben im Substrat dar, die sich innerhalb der Chipfläche befinden. The holes here are produced by etching and thus provide etch pits in the substrate is located within the chip area. Damit ist die Anwendung auf Substrate bzw. prozessierte Wafer beschränkt, die eine ausreichende Fläche für die Herstellung der Ätzgruben aufweisen, oder der größere Flächenbedarf findet bereits eine Berücksichtigung während des Entwurfs des Schaltungs-Layouts. Thus, the application on substrates or processed wafers is limited, having a sufficient area for the preparation of the etching pits, or the larger space requirement is already a consideration during the design of the circuit layout.
  • [0010] [0010]
    Weiterhin wird in der Further, in the DE 198 46 232 A1 DE 198 46 232 A1 ein Verfahren zur Herstellung eines Halbleiterbauelements mit Rückseitenkontaktierung beschrieben. a process for producing a semiconductor device described with back-side. Dazu wird in einer Hauptoberfläche, dh von der Rückseite des Bauelementesubstrates, eine Ätzgrube gebildet, die sich bis zu einem hochdotierten Anschlussbereich oder bis zur Metallisierungsebene (Kontaktpad) der Bauelementestruktur erstreckt. For this purpose, in a main surface, that is formed from the rear side of the component substrate, an etch pit which extends to a highly doped connection region or to the metallization (contact pad) of the device structure extends. Im Anschluss daran wird auf zumindest Bereichen der Hauptoberfläche, welche die Ätzgrube umfasst, derart eine Isolationsschicht erzeugt, dass zumindest ein Abschnitt des hochdotierten Anschlussbereichs oder der Metallisierungsebene frei bleibt. Following this, such an insulating layer produced on at least portions of the principal surface, comprising the etch pit, that at least a portion of the highly doped connection region, or the metallization remains free. Anschließend wird eine Metallisierungsschicht auf der Isolationsschicht erzeugt, so dass die Metallisierungsschicht den frei bleibenden Abschnitt des hochdotierten Anschlussbereiches oder der Metallisierungsebene mit dem Kontaktbereich auf der anderen Hauptoberfläche des Halbleitersubstrates leitfähig verbindet. Then, a metallization layer is formed on the insulating layer, so that the metallization layer connects the remaining free portion of the highly doped connection region or the metallization plane with the contact region on the other major surface of the semiconductor substrate conductive.
  • [0011] [0011]
    Diese Anwendung setzt voraus, dass sich unter der oberen zu kontaktierenden Metallisierungsebene keine weiteren dielektrischen Schichten, dotierte oder undotierte Bereiche sowie Metallisierungen befinden, die jeweils in Ebenen angeordnet sind. This application requires that under the upper contacting metallization to no further dielectric layers, doped or undoped regions and the metallizations are located, which are respectively disposed in planes. Somit ist dieses Verfahren für Chips, die durch etablierte CMOS-Technologien hergestellt werden und dabei überwiegend solche Strukturen besitzen, nicht praktikabel. Thus, this method for chips that are produced by established CMOS technologies while predominantly own such structures impractical. In Abhängigkeit von der Substrat- bzw. Waferdicke ist die Packungsdichte der elektrischen Verbindungen geometrisch begrenzt durch die inhärente Neigung der Seitenwände (Kristallebenen) bei der Verwendung des anisotropen nasschemischen Ätzens. Depending on the substrate or wafer thickness, the packing density of the electrical connections is geometrically limited by the inherent tendency of the side walls (crystal planes) during use of the anisotropic wet chemical etching. Dieses Verfahren kann nur bei einer vergleichsweise geringen Anzahl von Durchkontaktierungen, die zudem einen großen Pitch besitzen, eingesetzt werden. This method can be used only in a comparatively small number of vias, which also comprise a large pitch.
  • [0012] [0012]
    In der In the US 2002/0139577 A1 US 2002/0139577 A1 wird ein Wafer mit Löchern in der Sägelinie beschrieben. a wafer with holes in the cutting line will be described. Die Herstellung der Löcher (Vias) erfolgt durch Ätzschritte von der aktiven Seite des Wafers aus, jeweils gefolgt von einem Passivierungsschritt. The production of the holes (vias) is carried out by etching of the active side of the wafer, in each case followed by a passivation step. Nach jedem Ätzschritt, wird jedoch zunächst eine Schutzschicht auf dem Boden des Loches (Sackloch) aufgebracht um beim nachfolgenden Passivieren zu vermeiden, dass der Boden des Loches mit passiviert wird. After each etching step, but a protective layer on the bottom of the hole (blind hole) is first applied to prevent the subsequent passivation, that the bottom of the hole with passivated. Nach Fertigstellung der Löcher wird das Wafer Metallisiert und die Löcher mit Metall gefüllt und durch photolithographische Schritte eine Verbindung zwischen der Metallisierung im Via und den entsprechenden Kontaktpads auf der Waferober- und -unterseite hergestellt. After completion of the holes, the wafer metallized and the holes filled with metal, and a connection between the metallization in the via and the corresponding contact pads on the top and bottom Waferober- by photolithographic steps.
  • [0013] [0013]
    Die in der Sägespur immer vorhandenen Teststrukturen werden dabei nicht berücksichtigt, so dass die Gefahr von Kurzschlüssen oder zumindest Fehlfunktionen besteht. The ever-present in the sawing track test structures are not considered, so that the risk of short circuits or at least faulty operation.
  • [0014] [0014]
    Die The DE 20 54 571 DE 20 54 571 bezieht sich auf das Verbinden von optischen Bauelementen auf Oberseite eines Chips mit Schaltungsteilen auf der Unterseite, auch um Stapelanordnungen zu realisieren. refers to the joining of optical components on top of a chip with circuit elements on the bottom, to realize also to stack assemblies. Dazu werden zunächst Fenster photolithographisch durch Ätzen durch die Passivierung (Oxydschicht) hergestellt, die als Hartmaske verwendet wird. These window that is used as a hard mask are first produced by photolithography by etching through the passivation (oxide). Danach wird entlang der Kristallstrukturen von beiden Seiten geätzt, bis pyramiden- oder kegelförmige Strukturen mit einem Durchbruch entstehen, die dann metallisiert werden. Thereafter, etched along the crystal structures of both sides until pyramidal or conical structures are formed with an opening, which are then metallized.
  • [0015] [0015]
    Aus der From the US 2004/0017012 A1 US 2004/0017012 A1 geht ein Verfahren zum Herstellen eines Halbleiterchips hervor, bei dem beidseits der Sägespur Vias in Form von Sacklöchern hergestellt werden. shows a method for manufacturing a semiconductor chip, in which produced both sides of the sawing track vias in the form of blind holes. Diese Sacklöcher werden nach einer Passivierung mit Metall gefüllt, woraufhin das Siliziumsubstrat umgedreht und auf einen Träger geklebt wird. These blind holes are filled after passivation with metal, after which the silicon substrate is inverted and bonded to a support. Nachfolgend wird von der Rückseite aus eine v-förmige Vertiefung durch Schleifen oder anisotropes Ätzen eingearbeitet, bis die Sacklöcher geöffnet sind. Below is incorporated from the rear side a V-shaped groove by grinding or anisotropic etching until the blind holes are open. Danach erfolgt eine Rückseitenmetallisierung und -passivierung. Thereafter, a backside metallization and passivation takes place. Schließlich werden die Vertiefungen vor dem Zersägen des Siliziumsubstrates in Chips mit einem Kunststoff verfüllt. Finally, the wells are filled with a plastic material before dicing the silicon substrate into chips.
  • [0016] [0016]
    In Appl. In Appl. Phys. Phys. Lett. Lett. 58 (11), 18 March 1001, pp. 58 (11), 18 March 1001, pp. 1178–1180 wird ein Verfahren zur Laservorbehandlung von Oberflächen und zur nachfolgenden Füllung von Vias mit einem Metall mittels LP-CVD beschrieben. 1178-1180 a process for the laser pre-treatment of surfaces and for the subsequent filling of vias with a metal by means of LP-CVD will be described. Mit der Laservorbehandlung wird eine Keimschicht abgeschieden, welche die nachfolgende Füllung mit einem Metall ermöglicht. With the laser pre-treatment, a seed layer is deposited, which allows the subsequent filling with a metal.
  • [0017] [0017]
    Auch aus der Also from the DE 103 20 877 A1 DE 103 20 877 A1 geht hervor, dass eine Maskenoberfläche zunächst mit einem Metall bekeimt wird, an dem sich dann Kupfer chemisch abscheiden kann. indicates that a mask surface is first seeded with a metal, on which can then be chemically deposited copper.
  • [0018] [0018]
    Schließlich beschreibt die Finally, describes the EP 1 429 377 A2 EP 1429377 A2 ein Schablonendruckverfahren auf UBM-Schichten mit nachfolgender Ausbildung von Lörbumps durch Reflowlöten. a stencil printing method on UBM layers with subsequent formation of Lörbumps by reflow soldering.
  • [0019] [0019]
    Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite von Halbleiteranordnungen bereits im Waferverbund, dh auf Wafer-Level-Ebene zu schaffen, das unabhängig vom Bauelement und ohne Änderung des Schaltungs-Layouts einfach und kostengünstig realisiert werden kann. The invention has the object of providing a method for producing chips with solderable terminals on the back of semiconductor devices already in the wafer composite, ie to provide at wafer-level level, the realized independent of the device and without changing the circuit layout simple and cost can be.
  • [0020] [0020]
    Die der Erfindung zugrunde liegende Aufgabe wird gelöst durch die Merkmale des Hauptanspruchs. The object underlying the invention is solved by the features of the main claim.
  • [0021] [0021]
    Das erfindungsgemäße Verfahren ermöglicht eine effektivere Herstellung von Rückseitenkontakten, ohne dass das Layout der Halbleiteranordnungen (Chips) geändert werden muss. The inventive method enables a more effective production of back contacts, without the layout of the semiconductor devices (chips) must be changed.
  • [0022] [0022]
    Die Herstellung der Vias einschließlich deren Seitenwandpassivierung und Metallisierung nach der photolithographischen Strukturierung einer Ätzmaske kann einfach von der Rückseite des Wafers aus erfolgen. The preparation of the vias including the sidewall passivation and metallization after photolithographic patterning of an etching mask can be easily done from the backside of the wafer.
  • [0023] [0023]
    Die Öffnung der Ätzfenster für die Herstellung der Vias kann durch Oxidätzen mit SF 6 /CHF 3 vorgenommen werden. The opening of the etching window for the manufacture of the vias can be performed by oxide etching with SF 6 / CHF. 3 Eine andere Möglichkeit besteht darin, die Öffnung der Ätzfenster durch nasschemisches Ätzen vorzunehmen. Another possibility is to make the opening of the etching window by wet chemical etching.
  • [0024] [0024]
    Die Vias selbst können durch anisotropes Trockenätzen (DRIE, ICP) mit hoher Ätzrate mit SF 6 /CH 4 /C 4 F 8 hergestellt werden. The vias may themselves be prepared 8 by anisotropic dry etching (DRIE, ICP) with a high etching rate with SF 6 / CH 4 / C 4 F. Dabei liegt der erreichte Böschungswinkel im Bereich von 70°...88°. Here, the angle of approach reached in the range of 70 ° ... 88 °.
  • [0025] [0025]
    Die Seitenwandpasivierung der Vias kann einfach durch plasmaunterstützte Oxydation mit SiH 4 /N 2 O oder durch plasmaunterstützte Siliziumnitriderzeugung (mit SiH 4 /NH 3 ) erfolgen. The Seitenwandpasivierung of the vias can easily by plasma enhanced oxidation of SiH 4 / N 2 O or by plasma enhanced Siliziumnitriderzeugung (SiH 4 / NH 3) take place.
  • [0026] [0026]
    In einer weiteren Ausführungsform besteht die Seitenwandpassivierung aus einer Kombination von nacheinander abgeschiedenen Siliziumoxid- und Siliziumnitridlagen, die mit plasmaangeregter Gasphasenabscheidung (PECVD) erzeugt wird. In another embodiment, the sidewall comprises a combination of sequentially deposited silicon oxide and Siliziumnitridlagen, with the plasma-excited chemical vapor deposition (PECVD) is generated.
  • [0027] [0027]
    In Fortführung der Erfindung werden die Vias mit TiN oder TaN als Barriereschicht belegt und anschließend durch Wolfram-CVD mittels WF 6 oder Cu-CVD beschichtet. In continuation of the invention, the vias are coated with TiN or TaN as a barrier layer and then coated by means of CVD tungsten WF 6 or Cu-CVD. Dies ist die Startschicht für anschließende stromlose bzw. galvanische Cu-Abscheidung zum Verfüllen der Vias. This is the start layer for subsequent electroless or galvanic Cu deposition for filling the vias.
  • [0028] [0028]
    Es ist auch möglich, die Vias durch Al-Laser-CVD oder Cu-Laser-CVD mit Al oder Cu zu füllen. It is also possible to fill the vias by Al-laser CVD or laser CVD Cu-Al or Cu.
  • [0029] [0029]
    Zur Erleichterung der Herstellung der Vias von der Rückseite aus und der nachfolgenden Beschichtung kann der prozessierte Wafer unter Zuhilfenahme bekannter Abdünnverfahren gedünnt werden, wie z. For ease of manufacture of the vias from the back and the subsequent coating of the processed wafer may be thinned using known Abdünnverfahren such. B. chemisch-mechanisches Polieren (CMP). As chemical mechanical polishing (CMP).
  • [0030] [0030]
    Eine besondere Ausgestaltung der Erfindung besteht darin, dass die mit Metall gefüllten Vias nicht zentriert in der Sägespur zwischen den benachbarten Chips angeordnet sind. A particular embodiment of the invention is that the vias filled with metal is not centered in the sawing track between the adjacent chips are arranged. Durch eine entsprechende Wahl der geometrischen Dimensionen können die Vias so ausgeführt sein, dass diese beim Vereinzeln der Chips nicht mit getrennt werden. By an appropriate choice of the geometrical dimensions of the vias can be designed so that they are not isolated during the separation of the chips.
  • [0031] [0031]
    Die Erfindung ist dadurch gekennzeichnet, dass für die Herstellung des Rückseitenkontaktes zunächst eine erste photo-dielektrische Schicht (BCB) auf der Rückseite des Wafers abgeschieden und ein Lithographieschritt zur Ausbildung einer Öffnung über den metallisierten Vias mit anschließender chemischer Aktivierung ausgeführt wird, dass auf der gesamten Rückseite des Wafers eine Metallisierung abgeschieden und nach einem Lithographieschritt die Metallschicht zur Ausbildung der Umverdrahtung strukturiert wird, dass eine zweite photodielektrische Schicht aufgetragen und lithographiert wird und dass anschließend eine UBM (Under Bump Metallization/Metallurgy) zur Aufnahme von Lotdepots hergestellt wird. The invention is characterized in that for the production of the rear-side contact firstly a first photo-dielectric layer (BCB) is performed deposited on the backside of the wafer and a lithography step of forming an opening through the metallized vias with subsequent chemical activation that whole on the backside of the wafer and a metallization deposited after a lithography step, the metal layer for forming the rewiring is structured such that a second photo dielectric layer is applied and lithographed and that then a UBM (Under Bump metallization / Metallurgy) is prepared to accommodate solder deposits.
  • [0032] [0032]
    Die erste Photo-dielektrische Schicht kann vorteilhaft mit einem Palladium-Aktivator aktiviert werden. The first photo-dielectric layer can advantageously be activated with a palladium activator.
  • [0033] [0033]
    Schließlich ist vorgesehen, dass die metallische Leiterbahn, z. Finally, it is provided that the metallic wire, z. B. Cu, für Leitbahnen der Umverdrahtung durch stromloses Beschichten hergestellt wird. B. Cu is prepared for the redistribution routing conductor tracks by electroless plating.
  • [0034] [0034]
    In einer weiteren Ausgestaltung der Erfindung besteht die UBM aus einer Nickel/Gold-Schicht, wobei die Nickelschicht durch stromloses Abscheiden und die Goldschicht durch einen Au-Immersionsprozess abgeschieden wird. In a further embodiment of the invention, UBM is made of a nickel / gold layer, the nickel layer is deposited by electroless plating and the gold layer by an Au-immersion process. Diese derart hergestellten Kontaktflächen bzw. Lands können bereits für eine Oberflächenmontage genutzt oder mit Lötbumps ergänzt werden. These contact surfaces or lands thus produced can already be used for surface mounting or supplemented with solder bumps.
  • [0035] [0035]
    Die Herstellung der Lötbumps geschieht vorteilhaft mittels Aufbringen der Lotdepots durch Schablonendruck. The preparation of the solder bumps advantageously takes place by means of application of the solder deposits by stencil printing. Mit einem Reflow-Prozess erfolgt das Ausformen der Lothügel bzw. der Lotbumps. With a reflow process, the forming of the solder bumps or the solder bumps is carried out.
  • [0036] [0036]
    Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. The invention will be explained in more detail below using an embodiment. In den zugehörigen Zeichnungen zeigen: In the accompanying drawings:
  • [0037] [0037]
    1 1 : eine schematische Ausschnittdarstellung einer Draufsicht auf den Bereich zwischen zwei integrierten Schaltungen mit Kontaktpads und einer metallischen Verbindung zwischen zwei benachbarten Kontaktpads durch eine anisotrop geätzte Vertiefung; Is a schematic sectional diagram of a plan view of the area between two integrated circuits having contact pads and a metallic connection between two adjacent contact pads by an anisotropically etched pit;
  • [0038] [0038]
    2 2 : eine Schnittdarstellung entlang der Linie AB in A sectional view taken along line AB in 1 1 mit Rückseitenkontakten, die über die Vertiefeng und ein mit Metall gefülltes Via mit Kontaktpads auf der aktiven Seite der integrierten Schaltung elektrisch verbunden sind; with rear contacts, which are electrically connected via the Vertiefeng and a metal filled via with contact pads on the active side of the integrated circuit; und and
  • [0039] [0039]
    3 3 : eine schematische Ausschnittsdarstellung einer Draufsicht auf den Bereich zwischen zwei integrierten Schaltungen mit Kontaktpads und verschieden gestalteten metallischen Verbindungen bis zur anisotrop geätzten Vertiefung und verschiedenen Via Anordnungen. Is a schematic sectional diagram of a plan view of the area between two integrated circuits with contact pads and differently designed metallic compounds to the anisotropically etched recess and various Via arrangements.
  • [0040] [0040]
    In In 1 1 ist ein Ausschnitt eines Wafers is a section of a wafer 1 1 mit zwei benachbarten Chips with two adjacent chips 2 2 , . 3 3 und zwar im Bereich der Sägespur namely in the area of the sawing track 4 4 als Draufsicht dargestellt. illustrated as a top view. Weiterhin befinden sich auf den Chips Furthermore, there are on the chips 2 2 , . 3 3 jeweils im Randbereich neben der Sägespur in each case in the edge area adjacent to the sawing track 3 3 in Reiben angeordnete Kontaktpads disposed in rubbing contact pads 5 5 , . 6 6 , die jeweils mit einem aktiven Gebiet , Each with an active region 7 7 , . 8 8th (n + -Gebiet) kontaktiert sind ( (n + region) are contacted ( 2 2 ). ).
  • [0041] [0041]
    Weiterhin sind zentrisch zur Sägespur Further, centrally to the sawing track 4 4 Vertiefungen wells 9 9 in die Oberfläche des Wafers in the surface of the wafer 1 1 geätzt. etched. Die Vertiefung the depression 9 9 setzt sich durch den Wafer continues through the wafer 1 1 in Form eines Vias in the form of Vias 10 10 fort, das mit einem Metall continuously provided with a metal 11 11 gefüllt ist. is filled. In Verbindung mit Metallisierung In conjunction with metallization 12 12 , die sich zwischen den Kontatpads Located between the Kontatpads 5 5 , . 6 6 durch die Vertiefung by deepening 9 9 erstreckt, wird somit eine elektrische Verbindung von den Kontaktpads extends, thus an electrical connection of the contact pads 5 5 , . 6 6 durch den Wafer through the wafer 1 1 bis auf dessen Rückseite erstreckt. up to the rear thereof extends. Es versteht sich, dass sich unter der Metallisierung It is understood that the metallization of the 12 12 eine Isolation an insulation 18 18 befinden muss, welche die Metallisierung gegenüber dem angrenzenden Halbleitermaterial isoliert. must be located, which isolates the metallization over the adjoining semiconductor material. Ebenso ist eine Isolation Also, an insulation 13 13 um die Metallfüllung the metal filling 11 11 herum angeordnet, welche die Metallfüllung des Vias arranged around which the metal filling the vias 10 10 gegenüber dem angrenzenden Halbleitermaterial isoliert. insulated from the adjoining semiconductor material.
  • [0042] [0042]
    Auf der Waferrückseite befinden sich weiterhin Rückseitenkontakte, bestehend aus einer Cu-Metallisierung On the wafer backside are located further back contacts, consisting of a Cu-metallization 14 14 sowie jeweils einer UBM and one each UBM 15 15 , . 16 16 für einen Lötbump for a solder bump 17 17 . ,
  • [0043] [0043]
    Bei dem Wafer In the wafer 1 1 kann es sich auch um ein durch Rückseitenschleifen abgedünntes Wafer handeln, welcher nach dem Schleif- und Poliervorgang durch ein Entspannungsätzem nachbehandelt worden ist. it can also be a abgedünntes by back grinding wafer, which has been treated by a Entspannungsätzem after the grinding and polishing process.
  • [0044] [0044]
    Für die Herstellung von lötfähigen Anschlüssen auf der Rückseite von Chips For the production of solderable terminals on the back of chips 2 2 , . 3 3 erfolgt zunächst eine fotolithographische Strukturierung einer Ätzmaske auf der aktiven Seite der noch im Waferverbund befindlichen Chips at first a photolithographic patterning of an etching mask on the active side of the chips that are still in the wafer composite 2 2 , . 3 3 . , Die Strukturierung der Maske erfolgt dabei derart, dass Fenster neben Kontaktpads The patterning of the mask is carried out such that the window next to the contact pads 5 5 , . 6 6 , den Bereich der Sägespur , The area of the sawing track 4 4 zwischen einzelnen Chips between individual chips 2 2 , . 3 3 überdeckend und mit größerer Breite, als die Sägespur overlapping and with greater width than the sawing track 4 4 , ausgebildet werden. , be formed. Danach werden durch anisotropes Ätzen von Vertiefungen Thereafter, by anisotropic etching of depressions 9 9 in den Wafer into the wafer 1 1 durch die Fenster geätzt und anschließend als Isolation eine Seitenwandpassivierung etched through the window, and then as insulating a sidewall 18 18 ,, z. ,, z. B. SiO 2 oder Si 3 H 4 , unter Aussparung der Kontaktpads As SiO 2 or Si 3 H 4, while leaving the contact pads 5 5 , . 6 6 bzw. der auf diesen befindlichen UBM (Ni/Au) aufgebracht. or applied thereto located UBM (Ni / Au).
  • [0045] [0045]
    Das Ätzen von Vertiefungen The etching of depressions 9 9 in den Wafer into the wafer 1 1 kann die in der Sägespur can in the sawing track 4 4 oder im Sägegraben or Sägegraben 21 21 enthaltenen, für die Prozesskontrolle notwendigen, Teststrukturen beseitigen. contained, necessary for process control, eliminate test structures.
  • [0046] [0046]
    Anschließend wird dann eine Metallisierung Then, then a metallization 12 12 mittels einer üblichen Maskenstrukturierungs- und Beschichtungstechnologie von einem Kontaktpad by a conventional Maskenstrukturierungs- and coating technology from a contact pad 5 5 eines Chips a chip 2 2 durch die Vertiefung by deepening 9 9 zu einem weiteren Kontaktpad to another contact pad 6 6 des benachbarten Chips of adjacent chips 3 3 hergestellt. manufactured.
  • [0047] [0047]
    3 3 zeigt alternativ eine Metallisierung alternatively, shows a metallization 12 12 , die von einem Kontaktpad That of a contact pad 5 5 eines Chips a chip 2 2 nur bis in die Vertiefung only into the recess 9 9 heranreicht. zoom ranges. Ebenso ist hier die Möglichkeit aufgezeigt, die Vertiefungen Also here the possibility of the wells is indicated, 9 9 nicht zentrisch zur Sägespur in die Oberfläche des Wafers not centrally to the saw cut into the surface of the wafer 1 1 zu ätzen. to etch.
  • [0048] [0048]
    Im nächsten Schritt werden dann Vias The next step will then Vias 10 10 mit ovalen oder elliptischen Querschnitt durch die Vertiefungen with oval or elliptical cross-section of the recesses 9 9 zur Rückseite des Wafers to the back side of the wafer 1 1 hergestellt, indem die Waferrückseite zunächst oxydiert wird, um anschließend für die Vias produced by the wafer backside is first oxidized to then for Vias 10 10 mit üblicher Lithographie und Maskentechnologie entsprechende Maskenfenster zu öffnen. to open with conventional lithography and mask technology corresponding mask window. Das kann durch nasschemisches Ätzen oder durch Trockenätzen vorgenommen werden. This can be done by wet chemical etching or by dry etching. Die Vias selbst werden durch anisotropes Trockenätzen (DRIE, ICP) mit hoher Ätzrate von der Waferrückseite beginnend hergestellt. The vias themselves are prepared starting by anisotropic dry etching (DRIE, ICP) with high etch rate of the wafer backside.
  • [0049] [0049]
    Die notwendige Seitenwandpasivierung der Vias The necessary Seitenwandpasivierung the vias 10 10 erfolgt durch geeignete Prozessschritte. is carried out by suitable process steps. Die Seitenwandpassivierung the sidewall passivation 13 13 kann vorteilhaft neben der dielektrischen Isolation in Form von SiO 2 auch eine Barriere in Form von TiN oder TaN als Schichtfolge enthalten. may advantageously contain not only the dielectric insulation in the form of SiO 2, a barrier in the form of TiN or TaN as a layer sequence.
  • [0050] [0050]
    Im Anschluss an die Herstellung der Vias Following the production of the vias 10 10 werden diese mit einem Metall they are with a metal 11 11 gefüllt, was durch Wolfram-CVD mit Wolfram oder alternativ durch stromloses oder galvanisches Abscheiden mit Cu erfolgen kann. filled, which can be done with tungsten or alternatively by electroless plating or electroplating with Cu by tungsten CVD. Es besteht auch die Möglichkeit, die Vias durch ein Cu-CVD-Verfahren, durch Al-Laser-CVD oder durch Cu-Laser-CVD mit Al oder Cu zu füllen. It is also possible to fill the vias by a Cu-CVD method, Al by laser CVD or laser CVD Cu-Al or Cu.
  • [0051] [0051]
    zum Schluss werden dann die Rückseitenkontakte der Chips then finally the back contacts of the chips 2 2 , . 3 3 hergestellt und mit den mit Metall gefüllten Vias prepared and the metal-filled vias 10 10 verbunden. connected. Das erfolgt derart, dass ein Rückseitenkontakt eines Chips This is done such that a backside contact of a chip 2 2 über das zugehörige Via via the associated Via 10 10 mit einem Rückseitenkontakt des benachbarten Chips with a back contact of the adjacent chips 3 3 elektrisch verbunden wird. is electrically connected. Abschließend wird dann der Wafer Finally, then the wafer 1 1 in einzelne Chips into individual chips 2 2 , . 3 3 zersagt. zersagt.
  • [0052] [0052]
    Für die Herstellung der Rückseitenkontakte wird zunächst eine erste photo-dielektrische Schicht For the production of the rear-side contacts, first, a first photo-dielectric layer 19 19 auf der Rückseite des Wafers on the backside of the wafer 1 1 abgeschieden, gefolgt von einem Lithographieschritt mit anschließender chemischer Aktivierung mit einem Palladium-Aktivator. deposited, followed by a lithography step, followed by chemical activation with a palladium activator.
  • [0053] [0053]
    Danach wird auf der gesamten Rückseite des Wafers eine Cu-Metallisierung Thereafter, on the entire back surface of the wafer a Cu metallization 14 14 durch stromloses Beschichten abgeschieden und nach einem Lithographieschritt die Kupfermetallisierung deposited by electroless plating, and after a lithography step, the copper metallization 14 14 strukturiert: Anschließend daran wird eine zweite photo-dielektrische Schicht aufgetragen und lithographiert und anschließend eine UBM structured: Following this, a second photo-dielectric layer is applied and then a UBM lithographed and 15 15 , . 16 16 aus einer Nickel/Gold-Schicht zur Aufnahme von Lötbumps from a nickel / gold layer for receiving solder bumps 17 17 hergestellt. manufactured. Die Nickelschicht kann einfach durch stromloses Abscheiden hergestellt werden. The nickel layer can be easily produced by electroless plating. Für die Abscheidung der Goldschicht eignet sich besonders ein Au-Immersions-Prozess. For the deposition of the gold layer is particularly an au-immersion process is.
  • [0054] [0054]
    Die Herstellung der Lotdepots wird vorteilhaft mit einem Schablonendruck realisiert. The preparation of the solder deposits is advantageously realized with a stencil printing. Mit einem Reflow-Prozess erfolgt danach das Ausformen der Lothügel bzw. Lotbumps With a reflow process after the forming of the solder bumps or solder bumps is carried out 17 17 . ,
  • Bezugszeichenliste LIST OF REFERENCE NUMBERS
  • l l
    Wafer wafer
    2 2
    Chip chip
    3 3
    Chip chip
    4 4
    Sägespur (Schnittbreite) Sawing track (cutting width)
    5 5
    Kontaktpad contact pad
    6 6
    Kontaktpad contact pad
    7 7
    aktives Gebiet active area
    8 8th
    aktives Gebiet active area
    9 9
    Vertiefung deepening
    10 10
    Via Via
    11 11
    Metallfüllung des Via Metal filling the via
    12 12
    Metallisierung metallization
    13 13
    Isolation isolation
    14 14
    Cu-Metallisierung Cu metallization
    15 15
    UBM UBM
    16 16
    UBM UBM
    17 17
    Lotbump solder bump
    18 18
    Seitenwandpassivierung sidewall
    19 19
    Photodielektrische Schicht photo dielectric layer
    20 20
    Foto-dielektrische Schicht Photo-dielectric layer
    21 21
    Sägegraben Sägegraben
Patent Citations
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14 Sep 2006OP8Request for examination as to paragraph 44 patent law
15 Apr 2015R002Refusal decision in examination/registration proceedings
21 Apr 2015R016Response to examination communication
27 May 2015R006Appeal filed
7 Jul 2015R008Case pending at federal patent court
2 Nov 2015R082Change of representative
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2 Nov 2015R081Change of applicant/patentee
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