DE102005010308B4

DE102005010308B4 - Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite

Info

Publication number: DE102005010308B4
Application number: DE102005010308.1A
Authority: DE
Inventors: Dr. Mrosk Joachim; Dipl.-Ing. Woldt Gregor; Dipl.-Ing. Ludewig Jörg
Original assignee: First Sensor Microelectronic Packaging GmbH
Current assignee: First Sensor Microelectronic Packaging GmbH
Priority date: 2005-03-03
Filing date: 2005-03-03
Publication date: 2017-07-27
Anticipated expiration: 2025-03-04
Also published as: DE102005010308A1

Abstract

Verfahren zur Herstellung von Halbleiterchips mit lötfähigen Anschlüssen auf der Rückseite der Chips, wobei die Chips als Oberflächenmontagebauelemente für die Direktmontage ihrer Rückseite auf Substraten ausgebildet sind und eine Chipoberseite mit den funktionellen Oberflächenstrukturen des Halbleiterbauelements und eine Chiprückseite mit den nach unten zeigenden Rückseitenanschlüssen zur elektrischen Kontaktierung auf Substraten aufweisen, bei dem folgende Schritte ausgeführt werden: – photolithographisches Strukturieren einer Ätzmaske auf der Chipoberseite der noch im Waferverbund befindlichen Halbleiterchips (2, 3) derart, dass in der Ätzmaske Fenster zwischen im Randbereich jeweils benachbarter Chips (2, 3) angeordneten Kontaktpads (5, 6) geöffnet werden, wobei diese Fenster breiter sind als eine beim späteren Vereinzeln der Chips (2, 3) durch Sägen entstehende Sägespur (4) und diese Sägespur (4) überdecken, – anisotropes Ätzen des Halbleitermaterials der Chipoberseite mit den geöffneten Fenstern als Ätzmaske so, dass zwischen den Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) Vertiefungen (9) im Halbleitermaterial der Chipoberseite erzeugt werden, – Herstellen einer Isolation auf der Chipoberseite unter Aussparung der Kontaktpads (5, 6), wobei die Isolation in den Vertiefungen (9) eine Seitenwandpassivierung (18) bildet, – Herstellen einer Metallisierung (12), die die Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) durch die Vertiefung (9) miteinander verbindet, – Oxidieren der Waferrückseite, – photolithographisches Strukturieren einer Ätzmaske auf der Waferrückseite und Ätzen von Fenstern in dem Oxid der Waferrückseite, – Herstellen von Vias (10) mit ovalem oder elliptischem Querschnitt durch anisotropes Trockenätzen der Chips (2, 3) des Waferverbundes von der Waferrückseite her mit der zuvor hergestellten Ätzmaske, wobei die Vias (10) bis zu den Vertiefungen (9) in der Chipoberseite reichen, – Passivierender Seitenwände der Vias (10) mit einer Seitenwandpassivierung (13) zur elektrischen Isolation der Seitenwände und komplettes Auffüllen der Vias (10) mit Metall (11), – Herstellen von Rückseitenkontakten der Chips (2, 3) durch – Abscheiden einer ersten photo-dielektrischen Schicht (19) auf der Waferrückseite, ...

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite von Halbleiteranordnungen, derart, dass die Halbleiteranordnung als Oberflächenmontagebauelement (SMD-Bauelement) für die Direktmontage mit der Chipoberseite, welche die funktionellen Oberflächenstrukturen enthält, nach oben (Face up) geeignet ist.
Derartige Halbleiteranordnungen mit beliebigen Oberflächenstrukturen und gegebenenfalls elektronischen und mechanischen Komponenten, wie Mikrospiegel oder sonstigen mechanischen Strukturen, die optisch oder chemisch bzw. auf sonstige Reize sensitiv sind, können Platz sparend ohne jede weitere Chip and Wire Technik, also ohne zusätzliche Drahtbondtechnologie verarbeitet, d. h. auf beliebigen Substraten montiert werden.
Um das zu erreichen, ist es erforderlich, die auf der aktiven Seite der jeweiligen Halbleiteranordnung befindlichen Kontaktpads, die normalerweise für die elektrische Verbindung mit einem Substrat (PCB) mittels Drahtbrücken oder auch Redistribution Layers (Umverdrahtungen) und Löthügel oder Lotbumps (Solder Bumps) o. dgl. verwendet werden, auf die Rückseite derselben zu verlegen.
Dazu ist es bekannt geworden, die Halbleiteranordnungen zunächst in Waferverbund vollständig zu prozessieren. Anschließend daran werden dann metallische Leitbahnen von den Kontaktpads auf der aktiven Seite der Halbleiteranordnung bis auf die Außenkanten derselben und eine elektrische Verbindung der Leitbahnen auf den Außenkanten mit Kontakten auf der Rückseite der Halbleiteranordnung hergestellt. Danach erfolgt dann die Vereinzelung in individuelle Halbleiteranordnungen.
So zeigt die US 6 040 235 ein Verfahren und eine Vorrichtung zur Herstellung einer integrierten Schaltung bei der zunächst im Waferverbund entlang der künftigen Trennfugen mechanisch eingebrachte v-förmige Nuten hergestellt werden. In diesen Nuten werden dann Metallkontakte bzw. Metallleitbahnen mittels 3-D-Lithographie, Maskenstrukturierung und Metallabscheidung hergestellt, die mit den Kontaktpads in einer Metallisierungsebene der integrierten Schaltung verbunden sind. Schließlich erfolgt dann die Aufteilung in individuelle integrierte Schaltungen durch Trennsägen o. dgl. Ein ähnliches Verfahren geht auch aus der US 6 646 289 B1 hervor.
Es versteht sich, dass ein derartiges Verfahren wegen der notwendigen und komplizierten 3-D-Lithographie äußerst aufwändig ist. Außerdem erfordert die gegenüber normalen Sägespuren wesentlich breitere v-förmige Nut wegen des größeren Flächenbedarfs eine Berücksichtigung bereits im Entwurf des Schaltungs-Layouts. Die Folge ist eine geringere Chipanzahl pro Wafer. Nachteilig ist zudem die unproduktive Herstellung der v-förmigen Nuten, was durch sequentielles Schleifen oder Ansägen bei geringem Vorschub erfolgt. Die hergestellten Kontakte (sog. „T-contact”) zwischen Kontaktpad und der auf den Flanken der v-förmigen Nuten angebrachten Leitbahnen sind extrem empfindlich gegenüber den Herstellungsbedingungen und leiden an Zuverlässigkeitsproblemen, die durch Unterbrechungen hervorgerufen werden.
Ein anderes Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen mit Rückseitenkontaktierung geht aus der DE 101 41 475 A1 hervor. Hier wird ein Verfahren beschrieben, bei dem Chips so miteinander verbunden werden können, dass die aktiven Seiten der Chips, welche die elektronisch aktiven Elemente aufweisen, nicht einander zugewandt sein müssen.
Um das zu erreichen wird ein Kontakt von der einen Seite des Chips zu dessen anderen Seite hergestellt, indem ein leitender Kanal in das Chip eingebracht wird. Auf der anderen Seite des Chips wird eine Kontaktfläche hergestellt, die mit dem leitenden Kanal elektrisch verbunden ist. Dieser leitende Kanal kann durch Einfügen eines Lochs erzeugt werden, das anschließend mit einem leitenden Material oder einen leitenden Epoxyd verfüllt wird.
Für den Fall, dass das Loch dem Chip nicht durchdringt, wird das Chip nach dem Verfüllen mit dem leitenden Material abgedünnt, so dass zumindest im Bereich des Lochs die Dicke des Chips geringer ist, als die Tiefe des Lochs. Die Löcher werden dabei mittels Ätzen hergestellt und stellen somit Ätzgruben im Substrat dar, die sich innerhalb der Chipfläche befinden. Damit ist die Anwendung auf Substrate bzw. prozessierte Wafer beschränkt, die eine ausreichende Fläche für die Herstellung der Ätzgruben aufweisen, oder der größere Flächenbedarf findet bereits eine Berücksichtigung während des Entwurfs des Schaltungs-Layouts.
Weiterhin wird in der DE 198 46 232 A1 ein Verfahren zur Herstellung eines Halbleiterbauelements mit Rückseitenkontaktierung beschrieben. Dazu wird in einer Hauptoberfläche, d. h. von der Rückseite des Bauelementesubstrates, eine Ätzgrube gebildet, die sich bis zu einem hochdotierten Anschlussbereich oder bis zur Metallisierungsebene (Kontaktpad) der Bauelementestruktur erstreckt. Im Anschluss daran wird auf zumindest Bereichen der Hauptoberfläche, welche die Ätzgrube umfasst, derart eine Isolationsschicht erzeugt, dass zumindest ein Abschnitt des hochdotierten Anschlussbereichs oder der Metallisierungsebene frei bleibt. Anschließend wird eine Metallisierungsschicht auf der Isolationsschicht erzeugt, so dass die Metallisierungsschicht den frei bleibenden Abschnitt des hochdotierten Anschlussbereiches oder der Metallisierungsebene mit dem Kontaktbereich auf der anderen Hauptoberfläche des Halbleitersubstrates leitfähig verbindet.
Diese Anwendung setzt voraus, dass sich unter der oberen zu kontaktierenden Metallisierungsebene keine weiteren dielektrischen Schichten, dotierte oder undotierte Bereiche sowie Metallisierungen befinden, die jeweils in Ebenen angeordnet sind. Somit ist dieses Verfahren für Chips, die durch etablierte CMOS-Technologien hergestellt werden und dabei überwiegend solche Strukturen besitzen, nicht praktikabel. In Abhängigkeit von der Substrat- bzw. Waferdicke ist die Packungsdichte der elektrischen Verbindungen geometrisch begrenzt durch die inhärente Neigung der Seitenwände (Kristallebenen) bei der Verwendung des anisotropen nasschemischen Ätzens. Dieses Verfahren kann nur bei einer vergleichsweise geringen Anzahl von Durchkontaktierungen, die zudem einen großen Pitch besitzen, eingesetzt werden.
In der US 2002/0139577 A1 wird ein Wafer mit Löchern in der Sägelinie beschrieben. Die Herstellung der Löcher (Vias) erfolgt durch Ätzschritte von der aktiven Seite des Wafers aus, jeweils gefolgt von einem Passivierungsschritt. Nach jedem Ätzschritt, wird jedoch zunächst eine Schutzschicht auf dem Boden des Loches (Sackloch) aufgebracht um beim nachfolgenden Passivieren zu vermeiden, dass der Boden des Loches mit passiviert wird. Nach Fertigstellung der Löcher wird das Wafer Metallisiert und die Löcher mit Metall gefüllt und durch photolithographische Schritte eine Verbindung zwischen der Metallisierung im Via und den entsprechenden Kontaktpads auf der Waferober- und -unterseite hergestellt.
Die in der Sägespur immer vorhandenen Teststrukturen werden dabei nicht berücksichtigt, so dass die Gefahr von Kurzschlüssen oder zumindest Fehlfunktionen besteht.
Die DE 20 54 571 bezieht sich auf das Verbinden von optischen Bauelementen auf Oberseite eines Chips mit Schaltungsteilen auf der Unterseite, auch um Stapelanordnungen zu realisieren. Dazu werden zunächst Fenster photolithographisch durch Ätzen durch die Passivierung (Oxydschicht) hergestellt, die als Hartmaske verwendet wird. Danach wird entlang der Kristallstrukturen von beiden Seiten geätzt, bis pyramiden- oder kegelförmige Strukturen mit einem Durchbruch entstehen, die dann metallisiert werden.
Aus der US 2004/0017012 A1 geht ein Verfahren zum Herstellen eines Halbleiterchips hervor, bei dem beidseits der Sägespur Vias in Form von Sacklöchern hergestellt werden. Diese Sacklöcher werden nach einer Passivierung mit Metall gefüllt, woraufhin das Siliziumsubstrat umgedreht und auf einen Träger geklebt wird. Nachfolgend wird von der Rückseite aus eine v-förmige Vertiefung durch Schleifen oder anisotropes Ätzen eingearbeitet, bis die Sacklöcher geöffnet sind. Danach erfolgt eine Rückseitenmetallisierung und -passivierung. Schließlich werden die Vertiefungen vor dem Zersägen des Siliziumsubstrates in Chips mit einem Kunststoff verfüllt.
In Appl. Phys. Lett. 58 (11), 18 March 1001, pp. 1178–1180 wird ein Verfahren zur Laservorbehandlung von Oberflächen und zur nachfolgenden Füllung von Vias mit einem Metall mittels LP-CVD beschrieben. Mit der Laservorbehandlung wird eine Keimschicht abgeschieden, welche die nachfolgende Füllung mit einem Metall ermöglicht.
Auch aus der DE 103 20 877 A1 geht hervor, dass eine Maskenoberfläche zunächst mit einem Metall bekeimt wird, an dem sich dann Kupfer chemisch abscheiden kann.
Schließlich beschreibt die EP 1 429 377 A2 ein Schablonendruckverfahren auf UBM-Schichten mit nachfolgender Ausbildung von Lörbumps durch Reflowlöten.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von Chips mit lötfähigen Anschlüssen auf der Rückseite von Halbleiteranordnungen bereits im Waferverbund, d. h. auf Wafer-Level-Ebene zu schaffen, das unabhängig vom Bauelement und ohne Änderung des Schaltungs-Layouts einfach und kostengünstig realisiert werden kann.
Die der Erfindung zugrunde liegende Aufgabe wird gelöst durch die Merkmale des Hauptanspruchs.
Das erfindungsgemäße Verfahren ermöglicht eine effektivere Herstellung von Rückseitenkontakten, ohne dass das Layout der Halbleiteranordnungen (Chips) geändert werden muss.
Die Herstellung der Vias einschließlich deren Seitenwandpassivierung und Metallisierung nach der photolithographischen Strukturierung einer Ätzmaske kann einfach von der Rückseite des Wafers aus erfolgen.
Die Öffnung der Ätzfenster für die Herstellung der Vias kann durch Oxidätzen mit SF₆/CHF₃ vorgenommen werden. Eine andere Möglichkeit besteht darin, die Öffnung der Ätzfenster durch nasschemisches Ätzen vorzunehmen.
Die Vias selbst können durch anisotropes Trockenätzen (DRIE, ICP) mit hoher Ätzrate mit SF₆/CH₄/C₄F₈ hergestellt werden. Dabei liegt der erreichte Böschungswinkel im Bereich von 70°...88°.
Die Seitenwandpasivierung der Vias kann einfach durch plasmaunterstützte Oxydation mit SiH₄/N₂O oder durch plasmaunterstützte Siliziumnitriderzeugung (mit SiH₄/NH₃) erfolgen.
In einer weiteren Ausführungsform besteht die Seitenwandpassivierung aus einer Kombination von nacheinander abgeschiedenen Siliziumoxid- und Siliziumnitridlagen, die mit plasmaangeregter Gasphasenabscheidung (PECVD) erzeugt wird.
In Fortführung der Erfindung werden die Vias mit TiN oder TaN als Barriereschicht belegt und anschließend durch Wolfram-CVD mittels WF₆ oder Cu-CVD beschichtet. Dies ist die Startschicht für anschließende stromlose bzw. galvanische Cu-Abscheidung zum Verfüllen der Vias.
Es ist auch möglich, die Vias durch Al-Laser-CVD oder Cu-Laser-CVD mit Al oder Cu zu füllen.
Zur Erleichterung der Herstellung der Vias von der Rückseite aus und der nachfolgenden Beschichtung kann der prozessierte Wafer unter Zuhilfenahme bekannter Abdünnverfahren gedünnt werden, wie z. B. chemisch-mechanisches Polieren (CMP).
Eine besondere Ausgestaltung der Erfindung besteht darin, dass die mit Metall gefüllten Vias nicht zentriert in der Sägespur zwischen den benachbarten Chips angeordnet sind. Durch eine entsprechende Wahl der geometrischen Dimensionen können die Vias so ausgeführt sein, dass diese beim Vereinzeln der Chips nicht mit getrennt werden.
Die Erfindung ist dadurch gekennzeichnet, dass für die Herstellung des Rückseitenkontaktes zunächst eine erste photo-dielektrische Schicht (BCB) auf der Rückseite des Wafers abgeschieden und ein Lithographieschritt zur Ausbildung einer Öffnung über den metallisierten Vias mit anschließender chemischer Aktivierung ausgeführt wird, dass auf der gesamten Rückseite des Wafers eine Metallisierung abgeschieden und nach einem Lithographieschritt die Metallschicht zur Ausbildung der Umverdrahtung strukturiert wird, dass eine zweite photodielektrische Schicht aufgetragen und lithographiert wird und dass anschließend eine UBM (Under Bump Metallization/Metallurgy) zur Aufnahme von Lotdepots hergestellt wird.
Die erste Photo-dielektrische Schicht kann vorteilhaft mit einem Palladium-Aktivator aktiviert werden.
Schließlich ist vorgesehen, dass die metallische Leiterbahn, z. B. Cu, für Leitbahnen der Umverdrahtung durch stromloses Beschichten hergestellt wird.
In einer weiteren Ausgestaltung der Erfindung besteht die UBM aus einer Nickel/Gold-Schicht, wobei die Nickelschicht durch stromloses Abscheiden und die Goldschicht durch einen Au-Immersionsprozess abgeschieden wird. Diese derart hergestellten Kontaktflächen bzw. Lands können bereits für eine Oberflächenmontage genutzt oder mit Lötbumps ergänzt werden.
Die Herstellung der Lötbumps geschieht vorteilhaft mittels Aufbringen der Lotdepots durch Schablonendruck. Mit einem Reflow-Prozess erfolgt das Ausformen der Lothügel bzw. der Lotbumps.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
1: eine schematische Ausschnittdarstellung einer Draufsicht auf den Bereich zwischen zwei integrierten Schaltungen mit Kontaktpads und einer metallischen Verbindung zwischen zwei benachbarten Kontaktpads durch eine anisotrop geätzte Vertiefung;
2: eine Schnittdarstellung entlang der Linie A-B in 1 mit Rückseitenkontakten, die über die Vertiefeng und ein mit Metall gefülltes Via mit Kontaktpads auf der aktiven Seite der integrierten Schaltung elektrisch verbunden sind; und
3: eine schematische Ausschnittsdarstellung einer Draufsicht auf den Bereich zwischen zwei integrierten Schaltungen mit Kontaktpads und verschieden gestalteten metallischen Verbindungen bis zur anisotrop geätzten Vertiefung und verschiedenen Via Anordnungen.
In 1 ist ein Ausschnitt eines Wafers 1 mit zwei benachbarten Chips 2, 3 und zwar im Bereich der Sägespur 4 als Draufsicht dargestellt. Weiterhin befinden sich auf den Chips 2, 3 jeweils im Randbereich neben der Sägespur 3 in Reiben angeordnete Kontaktpads 5, 6, die jeweils mit einem aktiven Gebiet 7, 8 (n⁺-Gebiet) kontaktiert sind (2).
Weiterhin sind zentrisch zur Sägespur 4 Vertiefungen 9 in die Oberfläche des Wafers 1 geätzt. Die Vertiefung 9 setzt sich durch den Wafer 1 in Form eines Vias 10 fort, das mit einem Metall 11 gefüllt ist. In Verbindung mit Metallisierung 12, die sich zwischen den Kontatpads 5, 6 durch die Vertiefung 9 erstreckt, wird somit eine elektrische Verbindung von den Kontaktpads 5, 6 durch den Wafer 1 bis auf dessen Rückseite erstreckt. Es versteht sich, dass sich unter der Metallisierung 12 eine Isolation 18 befinden muss, welche die Metallisierung gegenüber dem angrenzenden Halbleitermaterial isoliert. Ebenso ist eine Isolation 13 um die Metallfüllung 11 herum angeordnet, welche die Metallfüllung des Vias 10 gegenüber dem angrenzenden Halbleitermaterial isoliert.
Auf der Waferrückseite befinden sich weiterhin Rückseitenkontakte, bestehend aus einer Cu-Metallisierung 14 sowie jeweils einer UBM 15, 16 für einen Lötbump 17.
Bei dem Wafer 1 kann es sich auch um ein durch Rückseitenschleifen abgedünntes Wafer handeln, welcher nach dem Schleif- und Poliervorgang durch ein Entspannungsätzem nachbehandelt worden ist.
Für die Herstellung von lötfähigen Anschlüssen auf der Rückseite von Chips 2, 3 erfolgt zunächst eine fotolithographische Strukturierung einer Ätzmaske auf der aktiven Seite der noch im Waferverbund befindlichen Chips 2, 3. Die Strukturierung der Maske erfolgt dabei derart, dass Fenster neben Kontaktpads 5, 6, den Bereich der Sägespur 4 zwischen einzelnen Chips 2, 3 überdeckend und mit größerer Breite, als die Sägespur 4, ausgebildet werden. Danach werden durch anisotropes Ätzen von Vertiefungen 9 in den Wafer 1 durch die Fenster geätzt und anschließend als Isolation eine Seitenwandpassivierung 18,, z. B. SiO₂ oder Si₃H₄, unter Aussparung der Kontaktpads 5, 6 bzw. der auf diesen befindlichen UBM (Ni/Au) aufgebracht.
Das Ätzen von Vertiefungen 9 in den Wafer 1 kann die in der Sägespur 4 oder im Sägegraben 21 enthaltenen, für die Prozesskontrolle notwendigen, Teststrukturen beseitigen.
Anschließend wird dann eine Metallisierung 12 mittels einer üblichen Maskenstrukturierungs- und Beschichtungstechnologie von einem Kontaktpad 5 eines Chips 2 durch die Vertiefung 9 zu einem weiteren Kontaktpad 6 des benachbarten Chips 3 hergestellt.
3 zeigt alternativ eine Metallisierung 12, die von einem Kontaktpad 5 eines Chips 2 nur bis in die Vertiefung 9 heranreicht. Ebenso ist hier die Möglichkeit aufgezeigt, die Vertiefungen 9 nicht zentrisch zur Sägespur in die Oberfläche des Wafers 1 zu ätzen.
Im nächsten Schritt werden dann Vias 10 mit ovalen oder elliptischen Querschnitt durch die Vertiefungen 9 zur Rückseite des Wafers 1 hergestellt, indem die Waferrückseite zunächst oxydiert wird, um anschließend für die Vias 10 mit üblicher Lithographie und Maskentechnologie entsprechende Maskenfenster zu öffnen. Das kann durch nasschemisches Ätzen oder durch Trockenätzen vorgenommen werden. Die Vias selbst werden durch anisotropes Trockenätzen (DRIE, ICP) mit hoher Ätzrate von der Waferrückseite beginnend hergestellt.
Die notwendige Seitenwandpasivierung der Vias 10 erfolgt durch geeignete Prozessschritte. Die Seitenwandpassivierung 13 kann vorteilhaft neben der dielektrischen Isolation in Form von SiO₂ auch eine Barriere in Form von TiN oder TaN als Schichtfolge enthalten.
Im Anschluss an die Herstellung der Vias 10 werden diese mit einem Metall 11 gefüllt, was durch Wolfram-CVD mit Wolfram oder alternativ durch stromloses oder galvanisches Abscheiden mit Cu erfolgen kann. Es besteht auch die Möglichkeit, die Vias durch ein Cu-CVD-Verfahren, durch Al-Laser-CVD oder durch Cu-Laser-CVD mit Al oder Cu zu füllen.
zum Schluss werden dann die Rückseitenkontakte der Chips 2, 3 hergestellt und mit den mit Metall gefüllten Vias 10 verbunden. Das erfolgt derart, dass ein Rückseitenkontakt eines Chips 2 über das zugehörige Via 10 mit einem Rückseitenkontakt des benachbarten Chips 3 elektrisch verbunden wird. Abschließend wird dann der Wafer 1 in einzelne Chips 2, 3 zersagt.
Für die Herstellung der Rückseitenkontakte wird zunächst eine erste photo-dielektrische Schicht 19 auf der Rückseite des Wafers 1 abgeschieden, gefolgt von einem Lithographieschritt mit anschließender chemischer Aktivierung mit einem Palladium-Aktivator.
Danach wird auf der gesamten Rückseite des Wafers eine Cu-Metallisierung 14 durch stromloses Beschichten abgeschieden und nach einem Lithographieschritt die Kupfermetallisierung 14 strukturiert: Anschließend daran wird eine zweite photo-dielektrische Schicht aufgetragen und lithographiert und anschließend eine UBM 15, 16 aus einer Nickel/Gold-Schicht zur Aufnahme von Lötbumps 17 hergestellt. Die Nickelschicht kann einfach durch stromloses Abscheiden hergestellt werden. Für die Abscheidung der Goldschicht eignet sich besonders ein Au-Immersions-Prozess.
Die Herstellung der Lotdepots wird vorteilhaft mit einem Schablonendruck realisiert. Mit einem Reflow-Prozess erfolgt danach das Ausformen der Lothügel bzw. Lotbumps 17.
Bezugszeichenliste

l: Wafer
2: Chip
3: Chip
4: Sägespur (Schnittbreite)
5: Kontaktpad
6: Kontaktpad
7: aktives Gebiet
8: aktives Gebiet
9: Vertiefung
10: Via
11: Metallfüllung des Via
12: Metallisierung
13: Isolation
14: Cu-Metallisierung
15: UBM
16: UBM
17: Lotbump
18: Seitenwandpassivierung
19: Photodielektrische Schicht
20: Foto-dielektrische Schicht
21: Sägegraben

Claims

Verfahren zur Herstellung von Halbleiterchips mit lötfähigen Anschlüssen auf der Rückseite der Chips, wobei die Chips als Oberflächenmontagebauelemente für die Direktmontage ihrer Rückseite auf Substraten ausgebildet sind und eine Chipoberseite mit den funktionellen Oberflächenstrukturen des Halbleiterbauelements und eine Chiprückseite mit den nach unten zeigenden Rückseitenanschlüssen zur elektrischen Kontaktierung auf Substraten aufweisen, bei dem folgende Schritte ausgeführt werden: – photolithographisches Strukturieren einer Ätzmaske auf der Chipoberseite der noch im Waferverbund befindlichen Halbleiterchips (2, 3) derart, dass in der Ätzmaske Fenster zwischen im Randbereich jeweils benachbarter Chips (2, 3) angeordneten Kontaktpads (5, 6) geöffnet werden, wobei diese Fenster breiter sind als eine beim späteren Vereinzeln der Chips (2, 3) durch Sägen entstehende Sägespur (4) und diese Sägespur (4) überdecken, – anisotropes Ätzen des Halbleitermaterials der Chipoberseite mit den geöffneten Fenstern als Ätzmaske so, dass zwischen den Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) Vertiefungen (9) im Halbleitermaterial der Chipoberseite erzeugt werden, – Herstellen einer Isolation auf der Chipoberseite unter Aussparung der Kontaktpads (5, 6), wobei die Isolation in den Vertiefungen (9) eine Seitenwandpassivierung (18) bildet, – Herstellen einer Metallisierung (12), die die Kontaktpads (5, 6) der jeweils benachbarten Chips (2, 3) durch die Vertiefung (9) miteinander verbindet, – Oxidieren der Waferrückseite, – photolithographisches Strukturieren einer Ätzmaske auf der Waferrückseite und Ätzen von Fenstern in dem Oxid der Waferrückseite, – Herstellen von Vias (10) mit ovalem oder elliptischem Querschnitt durch anisotropes Trockenätzen der Chips (2, 3) des Waferverbundes von der Waferrückseite her mit der zuvor hergestellten Ätzmaske, wobei die Vias (10) bis zu den Vertiefungen (9) in der Chipoberseite reichen, – Passivierender Seitenwände der Vias (10) mit einer Seitenwandpassivierung (13) zur elektrischen Isolation der Seitenwände und komplettes Auffüllen der Vias (10) mit Metall (11), – Herstellen von Rückseitenkontakten der Chips (2, 3) durch – Abscheiden einer ersten photo-dielektrischen Schicht (19) auf der Waferrückseite, – Ausbilden einer Öffnung in dieser Schicht über den Vias (10), – Metallisieren der Waferrückseite und Strukturieren der Metallisierung (14) zur Ausbildung einer Umverdrahtung, die mit der Metallfüllung (11) der Vias (10) verbunden ist, – Aufbringen einer zweiten photo-dielektrischen Schicht (20) und Durchführen eines Lithographieprozesses an dieser Schicht zur Herstellung von Rückseitenkontakten, und – Herstellen einer Metallschicht (UBM 15, 16) auf den Rückseitenkontakten und Erzeugen von Lötbumps (17) auf dieser Schicht, – Vereinzeln der Chips durch Sägen des Wafers entlang der vorgenannten Sägespuren derart, dass nach dem Sägen auf den Seitenwänden der Vias und auf den Seitenwänden der Vertiefungen in der Chipoberseite verbleibendes Metall eine elektrische Verbindung zwischen den Rückseitenkontakten mit den Lötbumps und den Kontaktpads auf der Chipvorderseite herstellt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnung der Ätzfenster für die Herstellung der Vias (10) durch Trockenätzen vorgenommen wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Öffnung der Ätzmaske für die Herstellung der Vias (10) durch Nasschemisches Ätzen vorgenommen wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Herstellung der Vias (10) durch anisotropes Trockenätzen mit hoher Ätzrate vorgenommen wird.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenwandpasivierung (18) der Vias (10) durch plasmaunterstützte Oxydation oder durch plasmaunterstützte Siliziumnitriderzeugung vorgenommen wird.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Seitenwandpassivierung (18) aus einer Kombination von nacheinander abgeschiedenen Siliziumoxyd- und Siliziumnitridlagen mit plasmaangeregter Gasphasenabscheidung erzeugt wird.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Vias (10) zunächst mit TiN oder TaN als Barriereschicht belegt und danach durch Wolfram-CVD beschichtet und anschließend durch stromloses oder galvanisches Abscheiden mit Cu gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Innenwände der Vias (10) durch ein Cu-CVD-Verfahren bekeimt und durch stromloses oder galvanische Abscheiden mit Cu gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Vias mit einem Al-Laser-Verfahren bzw. Cu-Laser-CVD-Verfahren mit Al oder Cu gefüllt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Photo-dielektrische Schicht zur Vorbereitung der nachfolgenden Metallabscheidung aktiviert wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Metallschicht durch stromloses Beschichten hergestellt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die UBM (15, 16) aus einer Nickel/Glold-Schicht besteht.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Nickelschicht durch stromloses Abscheiden hergestellt wird.
Verfahren nach Anspruch 12 und 13, dadurch gekennzeichnet, dass die Goldschicht durch einen Au-Immersions-Prozess abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass für die Herstellung der Lötbumps (17) durch Schablonendruck zunächst Lotdepots auf der UBM (15, 16) aufgebracht werden, die in einem nachfolgenden Reflow-Prozess zu Lothügeln bzw. Lotbumps ausgeformt werden.