DE102005002023A1 - Semiconductor structure has semiconductor body, which contains first conductivity type at inner zone, within which source zone of first conductivity type and gate electrode zone of second conductivity type are arranged - Google Patents

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Abstract

Semiconductor structure (10) has an integrated vertical junction field effect transistor (JFET) and a semiconductor body (11), which contains a first conductivity type at the inner zone (16), within which a source zone (22) of the first conductivity type and a gate electrode zone (23) of second conductivity type are arranged. The source zone of the first conductivity type and gate electrode zone of second conductivity type are embedded at the first surface (15) of the semiconductor body into the inner zone. A first dielectric layer (13) is arranged in the vertical direction (X) on a second surface (14) of the semiconductor body in the area outside the inner zone for the electric insulation of the semiconductor body. A carrier wafer (12) is connected with the semiconductor body by the first dielectric layer and has a continuous recess (19,27) within the area of the inner zone, through which the inner zone is in direct contact with the side of the second surface by means of a drain contact electrode (32).

Description

Die Erfindung betrifft eine Halbleiterstruktur mit integriertem vertikalen Junction-Feldeffekttransistor (JFET).The The invention relates to a semiconductor structure with integrated vertical Junction Field Effect Transistor (JFET).

Junction-Feldeffekttransistoren, die aufgrund ihrer Funktion in der Literatur häufig auch als Sperrschicht-Feldeffekttransistoren bezeichnet werden, sind in einer Vielzahl unterschiedlicher Ausführungsformen und Varianten vielfach bekannt. Junction-Feldeffekttransistoren, nachfolgend kurz als JFET-Transistoren oder JFETs bezeichnet, sind durch Feldeffekt steuerbare Transistoren. Anders als bei anderen durch Feldeffekt steuerbaren Transistoren (z.B. MOSFETs) wird bei einem JFET-Transistor die Stromstärke im Transistorkanal nicht durch die Höhe einer Energiebarriere gesteuert, sondern über eine Veränderung der Stromflussgeometrie. Bei einem JFET-Transistor wird daher der Querschnittsbereich, durch den ein Strom fließen kann, durch das Anlegen einer Steuerspannung variiert.Junction field effect transistors because of their function in the literature often as a junction field effect transistors are referred to, are in a variety of different embodiments and variants widely known. Junction field effect transistors hereafter briefly as JFET transistors or JFETs are field-effect controllable transistors. Different from other field effect controllable transistors (e.g., MOSFETs) in a JFET transistor becomes the current in the transistor channel not by the height controlled by an energy barrier, but by a change the current flow geometry. In a JFET transistor is therefore the Cross-sectional area through which a current can flow through the application a control voltage varies.

JFET-Transistoren zeichnen sich aufgrund der steuerbaren Raumladungszone auch durch sehr niedrige Kapazitäten, insbesondere sehr niedrige Miller-Kapazitäten aus. Aufgrund dessen und aufgrund der Tatsache, das JFET-Transistoren mit Majoritätsladungsträger betrieben werden, eignen sich JFET-Transistoren sowie Halbleiterschaltungen, die JFET-Transistoren aufweisen, vor allem für den Betrieb bei relativ hohen Frequenzen.JFET transistors are also characterized by the controllable space charge zone very low capacities, especially very low Miller capacities. Because of that and due to the fact that JFET transistors operate with majority charge carriers be suitable JFET transistors and semiconductor circuits, have the JFET transistors, especially for the operation at relatively high Frequencies.

Bei einem JFET-Transistor handelt es sich im Allgemeinen um einen selbstleitenden, so genannten normally-on Halbleiterschalter, der sich also bei einem Gate-Steuerpotenzial von 0 Volt im eingeschalteten Zustand befindet. Daher weisen JFET-Transistoren typischerweise einen niedrigen Einschaltwiderstand RDSon auf. Erst durch Anlegen einer negativen Spannung zwischen Drain und Gate wird der JFET-Transistor abhängig von der Höhe der angelegten Spannung sowie abhängig von dem am Source-Anschluss anliegenden Potenzial zunehmend ausgeschaltet. Man spricht hier von einem Einschnüreffekt durch die Raumladungszone. Aufgrund des niedrigen Einschaltwiderstandes eignen sich JFET-Transistoren vor allem für solche Anwendungen, bei denen im eingeschalteten Zustand eine möglichst geringe Spannung über dem Strom führenden Kanal abfallen soll, um so eine möglichst geringe Verlustleistung zu erhalten.at a JFET transistor is generally a self-conducting, so-called normally-on semiconductor switch, which is thus at a Gate control potential of 0 volts is in the on state. Therefore, JFET transistors typically have a low on-resistance RDSon on. Only by applying a negative voltage between Drain and gate, the JFET transistor depends on the amount of applied Voltage as well as dependent increasingly switched off by the potential applied to the source terminal. This is called a constricting effect through the space charge zone. Due to the low on-resistance, JFET transistors are suitable especially for Such applications, in which one as possible when switched on low voltage over the current leading Channel should fall, so as to minimize the power loss to obtain.

Für die Herstellung herkömmlicher JFET-Transistoren wird als Grundsubstrat ein relativ hoch-dotiertes und damit relativ niederohmiges Halbleitersubstrat verwendet. Auf dem hoch-dotierten Halbleitersubstrat wird dann beispielsweise durch Epitaxie eine dünne Halbleiterschicht desselben Leitungstyps aufgebracht, die dann für den stromführenden Kanal vorgesehen ist. Aufgrund der sehr hohen Dotierung des Halbleitersubstrats ist dessen Einfluss auf den Einschaltwiderstand zwar relativ gering, wird jedoch insbesondere bei hohen Spannungen immer vorherrschender. Insbesondere bei für hohe Spannungen ausgelegte JFET-Transistoren besteht aber immer der Bedarf, den Einschaltwiderstand möglichst niedrig zu halten, da hier schon ein geringer Einschaltwiderstand zu einer mitunter nicht akzeptabel hohen Verlustleitungen führen kann.For the production conventional JFET transistors is a relatively high-doped and therefore relatively basic substrate low-resistance semiconductor substrate used. On the high-doped semiconductor substrate For example, epitaxy then becomes a thin semiconductor layer thereof Applied line type, which then for the current-carrying Channel is provided. Due to the very high doping of the semiconductor substrate Although its influence on the on-resistance is relatively low, However, it is becoming more and more prevalent, especially at high voltages. Especially for for However, high-voltage JFET transistors always exist the need to keep the on-state resistance as low as possible, because here already a low on-resistance to a sometimes unacceptably high power loss can lead.

JFET-Transistoren können als laterale oder als vertikale JFET-Transistoren ausgebildet sein. Die vorliegende Erfindung bezieht sich auf vertikale JFET- Transistoren. Vertikale JFET-Transistoren weisen gegenüber lateralen JFET-Transistoren den Vorteil auf, dass sie sehr viel platzsparender herstellbar sind. Bei vertikalen JFET-Transistoren ist die Stromflussrichtung des Drainstromes im Idealfall vertikal, also von einer Oberfläche in die Tiefe des Halbleiterkörpers. Tatsächlich fließt typischerweise immer auch ein – wenngleich auch geringer – Strom in lateraler Richtung. Es kommt somit immer auch zu einem parasitären Leckstrom in lateraler Richtung und damit zu einem Spannungsabfall, der insbesondere bei sehr hohen Frequenzen und/oder bei hohen Leckströmen zu einem signifikanten Energieverlust führt. Dies um so mehr, wenn der vertikale JFET-Transistor in lateraler Richtung von einem Halbleitermaterial des entgegengesetzten Leitungstyps und damit von einem parasitären pn-Übergang umgeben ist. Bei vertikalen JFET-Transistoren besteht daher immer auch der Bedarf einer möglichst guten, insbesondere lateralen Isolierung der entsprechenden JFET-Strukturen.JFET transistors can be designed as lateral or vertical JFET transistors. The present invention relates to vertical JFET transistors. vertical JFET transistors face lateral JFET transistors have the advantage of being very much save space can be produced. For vertical JFET transistors the current flow direction of the drain current is ideally vertical, ie from a surface in the depth of the semiconductor body. Indeed flows typically always a - albeit also lower - electricity in lateral direction. Thus, there is always a parasitic leakage current in a lateral direction and thus to a voltage drop, in particular at very high frequencies and / or at high leakage currents to one leads to significant energy loss. This even more so when the vertical JFET transistor is in the lateral direction of a semiconductor material of the opposite conductivity type and thus of a parasitic pn junction is surrounded. For vertical JFET transistors, therefore, there is always too the need for one as possible good, in particular lateral isolation of the corresponding JFET structures.

Bei herkömmlichen Halbleiterbauelementen, bei denen mehrere vertikale JFET-Transistoren in einem Halbleiterkörper parallel zueinander angeordnet sind, können aufgrund des gemeinsamen, hoch dotierten Halbleitersubstrats die einzelnen JFET-Transistoren lediglich über eine großflächige Rückseitenkontaktierung kontaktiert werden. Eine direkte Kontaktierung (Rückseitenkontaktierung bzw. Drain-Kontaktierung) eines oder mehrerer einzelner JFET-Transistoren ist bei herkömmlichen vertikalen JFET-Transistoranordnungen ohne weitere Maßnahmen nicht oder technologisch nur außerordentlich aufwändig realisierbar.at usual Semiconductor devices where multiple vertical JFET transistors in a semiconductor body are arranged parallel to each other, due to the common, highly doped semiconductor substrate the individual JFET transistors only about a large backside contact be contacted. A direct contact (back contact or drain contact) of one or more individual JFET transistors is at conventional vertical JFET transistor arrangements without further action not or technologically only extremely complicated realizable.

Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zugrunde, den Einfluss parasitärer Elemente bei einem JFET-Transistor zu verringern. Eine weitere Aufgabe besteht darin, eine möglichst gute laterale und/oder vertikale Isolierung eines JFET-Transistors bereit zu stellen. Eine weitere Aufgabe besteht darin, einen JFET-Transistor mit einem möglichst geringen Einschaltwiderstand (RDSon) bereitzustellen. Eine weitere Aufgabe der vorliegenden Erfindung besteht daher darin, eine bessere und insbesondere flexiblere Kontaktierung von Halbleiterstrukturen mit JFET-Transistoren bereitzustellen, die insbesondere eine gezielte Kontaktierung eines oder mehrerer einzelner JFET-Transistoren zulässt. Eine weitere Aufgabe besteht darin, bei einem so genannten Smart-Power JFET-Transistor eine möglichst gute Isolierung zwischen dessen Leistungsteil und dessen Logikteil bereit zu stellen.Against this background, the object of the present invention is to reduce the influence of parasitic elements in a JFET transistor. Another object is to provide the best possible lateral and / or vertical isolation of a JFET transistor. Another Task is to provide a JFET transistor with the lowest possible on-resistance (RDSon). It is therefore a further object of the present invention to provide a better and, in particular, more flexible contacting of semiconductor structures with JFET transistors, which in particular permits selective contacting of one or more individual JFET transistors. Another object is to provide the best possible insulation between its power section and its logic part in a so-called smart-power JFET transistor.

Erfindungsgemäß wird zumindest eine dieser Aufgaben durch eine Halbleiterstruktur mit den Merkmalen des Patentanspruchs 1 gelöst. Demgemäß ist vorgesehen:
Eine Halbleiterstruktur mit integriertem vertikalen Junction-Feldeffekttransistor (JFET), mit einem Halbleiterkörper, der zumindest eine Innenzone eines ersten Leitungstyps enthält, innerhalb der mindestens eine Sourcezone des ersten Leitungstyps und mindestens eine Gate-Elektrodenzone eines zweiten Leitungstyps, die an einer ersten Oberfläche des Halbleiterkörpers in die Innenzone eingebettet sind, angeordnet sind, mit einer ersten dielektrischen Schicht, die zur elektrischen Isolierung des Halbleiterkörpers in vertikaler Richtung auf einer zweiten Oberfläche des Halbleiterkörpers zumindest im Bereich außerhalb der Innenzone angeordnet ist, mit einem Trägerwafer, der mit dem Halbleiterkörper über die erste dielektrische Schicht verbunden ist, der zumindest eine durchgehende Ausnehmung im Bereich der Innenzone aufweist, über welche die Innenzone von der Seite der zweiten Oberfläche her mittels einer Drainkontaktelektrode direkt kontaktiert ist.
According to the invention, at least one of these objects is achieved by a semiconductor structure having the features of patent claim 1. Accordingly, it is provided:
A semiconducting structure having an integrated vertical junction field effect transistor (JFET), comprising a semiconductor body containing at least one inner region of a first conductivity type, within the at least one source region of the first conductivity type, and at least one gate electrode zone of a second conductivity type attached to a first surface of the semiconductor body are embedded in the inner zone, are arranged, with a first dielectric layer, which is arranged for electrically insulating the semiconductor body in the vertical direction on a second surface of the semiconductor body at least in the region outside the inner zone, with a carrier wafer which is connected to the semiconductor body via the first dielectric layer is connected, which has at least one continuous recess in the region of the inner zone, via which the inner zone is contacted directly from the side of the second surface by means of a drain contact electrode.

Eine durchgehende Ausnehmung im Bereich der Innenzone, die die aktiven Gebiete der JFET-Halbleiterstruktur bilden, bedeutet, dass an einer freiliegenden, rückseitigen Oberfläche der Innenzone diese über die durchgehenden Ausnehmungen von der Rückseite der Halbleiterstruktur her kontaktierbar sind, d.h. dass die Ausnehmungen in vertikaler Richtung direkt unterhalb der freiliegenden Oberfläche der Innenzone angeordnet sind.A Through recess in the region of the inner zone, which is the active Forming areas of the JFET semiconductor structure means that at one exposed, back surface the inner zone over this the continuous recesses from the back of the semiconductor structure are contactable, i. that the recesses in vertical Direction just below the exposed surface of the Inner zone are arranged.

Im Vergleich zu herkömmlichen Feldeffekt-gesteuerten Halbleiterschaltern, wie zum Beispiel einem DMOS-Transistor, weist der erfindungsgemäße JFET-Transistor nun keinerlei parasitäre Substrat-Drain-Diode in vertikaler Richtung auf, da die Drainelektrode direkt auf die aktive Schicht, also direkt auf die Innenzone aufgebracht ist. Dies bringt erhebliche Vorteile mit sich:
Aufgrund des vollständigen Fehlens eines Halbleitersubstrates (Bulkmaterial) kann die Drainkontaktelektrode direkt auf das aktive Gebiet und damit direkt auf diejenigen Bereiche des Halbleiterkörpers aufgebracht werden, die für die Ausbildung des stromführenden Kanals vorgesehen sind. Zwar ist das Halbleitersubstrat (Bulk) sehr viel höher dotiert und damit niederohmiger ausgebildet als die Innenzone, jedoch ist dieses Halbleitersubstrat typischerweise sehr viel dicker ausgebildet als die Innenzone. Das Halbleitersubstrat trägt daher selbst bei herkömmlichen JFET-Transistorstrukturen, die ein hochdotiertes Halbleitersubstrat (Bulk) verwenden, einen signifikanten Beitrag zu dem Einschaltwiderstand (RDSon) bei und beeinflußt negativ die Hochfrequenz Eigenschaften des JFET-Transistors. Durch das vollständige Fehlen dieses Halbleitersubstrates (Bulk) ergibt sich abhängig von dessen Dotierung eine signifikante Reduzierung des Einschaltwiderstandes RDSon, typischerweise um den Faktor 3 bis 10 oder mehr.
Compared to conventional field-effect-controlled semiconductor switches, such as a DMOS transistor, the JFET transistor according to the invention now has no parasitic substrate-drain diode in the vertical direction, since the drain electrode directly to the active layer, ie directly to the inner zone is applied. This brings with it considerable advantages:
Due to the complete absence of a semiconductor substrate (bulk material), the drain contact electrode can be applied directly to the active region and thus directly to those regions of the semiconductor body that are provided for the formation of the current-carrying channel. Although the semiconductor substrate (bulk) is doped much higher and thus formed with lower impedance than the inner zone, but this semiconductor substrate is typically formed much thicker than the inner zone. The semiconductor substrate, therefore, contributes significantly to the on-resistance (RDSon) even in conventional JFET transistor structures using a heavily doped semiconductor substrate (bulk) and adversely affects the high frequency characteristics of the JFET transistor. The complete absence of this semiconductor substrate (bulk) results in a significant reduction of the on-resistance RDSon, depending on its doping, typically by a factor of 3 to 10 or more.

Aufgrund dieses sehr viel niedrigeren Einschaltwiderstandes und der damit einhergehenden signifikanten Verringerung von schaltbedingten Verlusten, nimmt man geringfügige Leckströme, die sich gegebenenfalls durch eine parasitäre pn-Diode zwischen Innenzone und Gate-Kontaktelektrode ergeben können, in Kauf. Wesentlich in diesem Zusammenhang ist, dass insbesondere für Hochleistungsanwendungen ein möglichst niedriger Einschaltwiderstand zwingend erforderlich ist, um zu gewährleisten, dass im eingeschalteten Betrieb des Leistungsschalters eine möglichst geringe Spannung über dem stromführenden Kanal abfällt, damit der Leistungsschalter eine möglichst geringe Verlustleistung aufweist. Der besondere Vorteil der vorliegen den Erfindung besteht nun darin, dass aufgrund eines optimal geringen Einschaltwiderstandes dieses Halbleiterbauelement eine außerordentlich geringe Verlustleistung im eingeschalteten Betrieb gewährleistet.by virtue of this much lower on-resistance and the so associated significant reduction of switching-related losses, you take minor Leakage currents, possibly by a parasitic pn diode between the inner zone and gate contact electrode may result in purchase. Essential in In this context, that is especially for high performance applications one possible lower on-resistance is mandatory to ensure that in the switched-on operation of the circuit breaker one possible low voltage over the current-carrying Channel drops off, so that the circuit breaker the lowest possible power loss having. The particular advantage of the present invention consists now in that due to an optimal low on-resistance This semiconductor device an extremely low power loss guaranteed during operation.

Dadurch, dass die Drain-Metallisierung direkt auf die aktive Schicht, also direkt auf die Innenzone aufgebracht wird, lassen sich so einzelne, mehrere einzelne oder alle JFET-Transistoren direkt über die Rückseite der Halbleiterstruktur kontaktieren. Das bedeutet, die Rückseiten-Metallisierung (Drain-Kontaktelektrode) kann ganzflächig aufgebracht werden oder strukturiert ausgebildet sein. Eine strukturierte Rückseiten-Metallisierung erlaubt es, ein oder mehrere einzelne vertikale JFET-Transistoren einzeln zu kontaktieren und in einer Smart-Power-Technologie zu integrieren.Thereby, that the drain metallization directly on the active layer, ie is applied directly to the inner zone, can be so individual, several single or all JFET transistors directly over the back Contact the semiconductor structure. That is, the backside metallization (drain contact electrode) can be over the entire surface be applied or structured. A structured Back side metallization allows one or more individual vertical JFET transistors to contact individually and in a smart power technology too integrate.

Vorteilhaften Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung entnehmbar.beneficial Refinements and developments of the invention are the dependent claims and the description with reference to the drawings.

In einer besonders vorteilhaften Weiterbildung ist zumindest eine zweite dielektrische Schicht vorgesehen, die die Innenzone in lateraler Richtung vollständig umschließt, um dadurch die JFET-Halbleiterstruktur auch in lateraler Richtung vollständig gegen das umgebende Material des Halbleiterkörpers und des Trägerwafers zu isolieren. Unter lateraler Isolierung ist hier und in der gesamten Patentanmeldung jeweils eine solche Isolierung zu verstehen, die die jeweilige Innenzone an ihren, bezogen auf die erste Oberfläche lateralen Seiten vollständig umschließt und damit lateral vollständig elektrisch isoliert. Es existiert hier also keinerlei parasitärer pn-Übergang in lateraler Richtung zu einem an die Innenzone, in dem die JFET-Struktur angeordnet ist, angrenzenden Halbleiterbereich.In a particularly advantageous development, at least one second dielectric layer is provided, which completely surrounds the inner zone in the lateral direction, thereby completely blocking the JFET semiconductor structure even in a lateral direction against the surrounding material of the semiconductor body personal and carrier wafer. In this context, lateral isolation is to be understood here and in the entire patent application as meaning an insulation which completely encloses the respective inner zone at its lateral sides, relative to the first surface, and thus completely electrically isolates laterally. Thus, there is no parasitic pn junction in the lateral direction to an adjacent semiconductor region to the inner zone, in which the JFET structure is arranged.

In einer sehr vorteilhaften Weiterbildung sind in demselben Halbleiterkörper mehrere, voneinander über zweite dielektrische Schichten lateral isolierte Innenzonen vorgesehen. In jeder dieser Innenzonen, die jeweils gewisser maßen eine einzelne Transistorzelle der JFET-Halbleiterstruktur definiert, kann zum Beispiel jeweils ein einzelner JFET-Transistor, ein beliebig anderes Halbleiterbauelement (z.B. ein MOSFET, ein IGBT, ein Bipolartransistor, etc.) oder eine beliebige integrierte Schaltung angeordnet sein.In In a very advantageous further development, several, over each other second dielectric layers laterally insulated inner zones provided. In each of these inner zones, each one to a certain extent defines a single transistor cell of the JFET semiconductor structure, For example, each a single JFET transistor, any another semiconductor device (e.g., a MOSFET, an IGBT, a bipolar transistor, etc.) or any integrated circuit.

In einer typischen Ausgestaltung bilden der Halbleiterkörper, die erste dielektrische Schicht und der Trägerwafer zusammen eine SOI-Struktur. Typischerweise ist das auf der Rückseite des Halbleiterkörpers aufgebrachte oder aufgewachsene Dielektrikum (erste dielektrische Schicht) beispielsweise durch Waferbonding mit dem eigens dafür vorgesehenen Trägerwafer mechanisch fest, d.h. unter Betriebsbedingungen unlösbar verbunden.In a typical embodiment form the semiconductor body, the first dielectric layer and the carrier wafer together an SOI structure. This is typically on the back of the semiconductor body applied or grown dielectric (first dielectric Layer), for example, by wafer bonding with the specially provided carrier wafer mechanically fixed, i. undetachably connected under operating conditions.

Typischerweise weist die Sourcezone eine sehr viel höhere Dotierungskonzentration als die entsprechende Innenzone, in der sie eingebettet ist, auf, beispielsweise eine um mindestens den Faktor 100 höhere Dotierungskonzentration.typically, the source zone has a much higher doping concentration as the corresponding inner zone in which it is embedded, for example an at least a factor of 100 higher doping concentration.

In einer sehr vorteilhaften Weiterbildung werden im Falle von mehreren in dem Halbleiterkörper angeordneten Innenzonen diese von der Seite der zweiten Oberfläche (Rückseite) her über eine einzige durchgehende Drainkontaktelektrode großflächig kontaktiert. Diese großflächige Kontaktierung überzieht damit die gesamte rückseitige Oberfläche der Halbleiterstruktur, also sowohl die frei liegenden Oberflächen der jeweiligen Innenzonen, wie auch die des Trägerwafers, und ermöglicht damit eine gleichzeitige Kontaktierung aller an dieser Drainkontaktelektrode angeschlossenen Innenzonen bzw. Halbleiterbereiche.In a very advantageous development in the case of several arranged in the semiconductor body Inner zones these from the side of the second surface (back) over here contacted a single continuous drain contact electrode over a large area. This large-area contacting covers so that the entire back surface the semiconductor structure, so both the exposed surfaces of the respective inner zones, as well as the carrier wafer, and thus allows simultaneous contacting of all at this drain contact electrode Connected inner zones or semiconductor areas.

In einer alternativen, ebenfalls sehr vorteilhaften Weiterbildung ist im Falle von mehreren in dem Halbleiterkörper angeordneten Innenzonen eine strukturierte Drainkontaktelektrode vorgesehen. Diese strukturierte Drainkontaktelektrode weist mehrere Kontaktbereiche auf, mittels denen jeweils eine oder mehrere Innenzonen unabhängig voneinander kontaktierbar sind.In an alternative, also very advantageous development in the case of a plurality of inner zones arranged in the semiconductor body a structured drain contact electrode provided. This structured Drain contact electrode has a plurality of contact areas, by means of each of which one or more inner zones can be contacted independently are.

Auf diese Weise kann auf sehr vorteilhafte Weise jede einzelne Innenzone dezidiert durch eine eben für diese Innenzone bestimmte Drainkontaktelektrode kontaktiert werden. Der besondere Vorteil daran ist, dass sich dadurch vertikale Strukturen im selben Halbleiterkörper integrieren lassen, diese aber dennoch mehr oder weniger unabhängig voneinander betrieben werden können. Insbesondere können auf diese Weise die einzelnen Halbleiterbauelemente innerhalb einer Innenzone, insbesondere die jeweiligen JFET-Transistoren, mit einem unterschiedlichen Drainpotenzial beaufschlagt werden, was beispielsweise bei einer großflächigen Drainkontaktierung, bei der sämtliche Drainkontakte dasselbe Drainpotenzial aufweisen, nicht möglich wäre.On This way can be very beneficial every single inner zone decided by a just for this inner zone certain drain contact electrode are contacted. The particular advantage of this is that this creates vertical structures in the same semiconductor body integrate, but more or less independently can be operated. In particular, you can in this way, the individual semiconductor devices within a Inner zone, in particular the respective JFET transistors, with a different Drain potential are applied, which, for example, in a large-area drain contact, at the all Drain contacts have the same drain potential, would not be possible.

In einer vorteilhaften Ausgestaltung ist die Drainkontaktelektrode als Metallisierung, beispielsweise aus einem elektrisch leitfähigen metallischen Material oder Metalllegierung, oder als hoch dotierte, elektrisch leitfähige Polysiliziumschicht ausgebildet.In an advantageous embodiment is the drain contact electrode as a metallization, for example of an electrically conductive metallic material or metal alloy, or as a highly doped, electrically conductive polysilicon layer educated.

In einer vorteilhaften Ausgestaltung sind die innerhalb einer jeweiligen Innenzone angeordneten Sourcezonen und Gate-Elektrodenzonen voneinander beabstandet, insbesondere lateral versetzt und beabstandet. Vorzugsweise sind die innerhalb einer Innenzone angeordneten Sourcezonen und Gate-Elektrodenzonen auch zueinander vertikal versetzt angeordnet, wobei die Gate-Elektrodenzonen jeweils näher zur zweiten Oberfläche (Rückseite) und die Sourcezonen jeweils näher zur ersten Oberfläche (Vorderseite) angeordnet sind. Besonders vorteilhaft ist in diesem Zusammenhang, wenn die Gate-Elektrodenzonen als vergrabene Schichten innerhalb der Sourcezonen angeordnet sind. Auf diese Weise lässt sich der Strom führende Kanal besonders effektiv und elegant einschnüren, wodurch sich diese Implementierung allein schon aus Gründen der optimalen Steuerbarkeit des vertikalen JFET-Transistors besonders gut eignet. Vorzugsweise ist dabei zwischen der ersten Oberfläche und der Gate-Elektrodenzonen zumindest teilweise eine dritte dielektrische Schicht angeordnet, die der Passivierung der Gate-Elektrodenzonen zur ersten Oberfläche hin dient.In an advantageous embodiment, the within a respective Inner zone disposed source zones and gate electrode zones from each other spaced, in particular laterally offset and spaced. Preferably are the source zones and gate electrode zones arranged within an inner zone Also arranged offset vertically to each other, wherein the gate electrode zones each closer to second surface (Back) and the source zones closer together to the first surface (front side) are arranged. Particularly advantageous in this context, when the gate electrode zones as buried layers within the source zones are arranged. That way you can the current leading Channel particularly effectively and elegantly constricting this implementation for reasons alone the optimal controllability of the vertical JFET transistor especially good. Preferably, between the first surface and the gate electrode zones at least partially a third dielectric layer arranged, which serves for the passivation of the gate electrode zones to the first surface.

In einer sehr vorteilhaften Ausgestaltung sind die Drainkontaktelektroden über zumindest eine vierte dielektrische Schicht gegen den Trägerwafer vollständig elektrisch isoliert. Auf diese Weise wird verhindert, dass sich zwischen der Drainkontaktelektrode und dem Trägerwafer ein parasitärer pn-Übergang, der somit unerwünschte Leckströme im Trägerwafer zur Folge haben kann, ausbildet.In In a very advantageous embodiment, the drain contact electrodes are over at least a fourth dielectric layer against the carrier wafer completely electrically isolated. In this way it is prevented that between the Drain contact electrode and the carrier wafer a parasitic pn junction, the thus undesirable leakage currents in the carrier wafer can result, trains.

In einer vorteilhaften Ausgestaltung ist zumindest eine der dielektrischen Schichten als STI-Struktur (STI = shallow trench isolation) und/oder als Deep-Trench-Struktur ausgebildet. Dabei lässt sich in sehr vorteilhafter Weise die häufig ohnehin für die Herstellung der JFET-Transistoren oder einer anderen, auf dem Halbleiterkörper befindlichen integrierten Schaltung erforderliche Deep-Trench-Technologie oder STI-Technologie verwenden.In an advantageous embodiment, at least one of the dielectric layers is formed as an STI structure (STI = shallow trench isolation) and / or as a deep trench structure. Leave it In a very advantageous manner, the often used for the production of JFET transistors or other, located on the semiconductor body integrated circuit deep trench technology or STI technology use.

In einer technologisch sehr vorteilhaften Ausgestaltung enthält zumindest eine der dielektrischen Schichten zumindest teilweise ein Material aus Siliziumdioxid, Spin-on-Glas, Spin-on-Diamond, Low-K, High-K und/oder Siliziumnitrid, jedoch wären hier selbstverständlich auch andere dielektrischen Materialien denkbar.In a technologically very advantageous embodiment contains at least one of the dielectric layers at least partially a material made of silica, spin on glass, spin on diamond, low k, high k and / or silicon nitride, but of course would be here as well other dielectric materials conceivable.

In einer bevorzugten Ausgestaltung ist in mindestens einer Innenzone zumindest ein JFET-Transistor integriert. Typischerweise ist der JFET-Transistor als selbstleitender Transistor (normally-on) ausgebildet. Bei dem JFET-Transistor ist der Strom führende Kanal offen, sofern am Gateanschluss kein Steuerpotenzial anliegt. Denkbar wäre auch ein selbstsperrender Transistor (normally-off). Dieser lässt sich durch geeignete Wahl der Verhältnisse der Dotierungskonzentrationen des Kanalbereichs und der Sourcezonen und Drainzonen, über die die Raumladungszone im spannungsfreien Fall festgelegt wird, sowie über die Kanalweite realisieren.In a preferred embodiment is in at least one inner zone integrated at least one JFET transistor. Typically, the JFET transistor is self-conducting Transistor (normally-on) formed. In the JFET transistor is the Current leading Channel open if there is no control potential at the gate connection. It would also be possible a self-locking transistor (normally-off). This one can be by a suitable choice of conditions the doping concentrations of the channel region and the source zones and drain zones, over the the space charge zone is determined in the stress-free case, and on the Realize channel width.

In einer besonders vorteilhaften Anwendung der Erfindung ist der JFET-Transistor Bestandteil eines Smart-Power JFET-Transistors. Dabei ist im Halbleiterkörper mindestens ein erster Halbleiterbereich und mindestens ein zweiter Halbleiterbereich vorgesehen, wobei in dem ersten Halbleiterbereich der als Leistungsschalter ausgebildete JFET-Transistor und in dem zweiten Halbleiterbereich der Logikteil des Smart-Power JFET-Transistors angeordnet ist. Typischerweise weist der Logikteil eine integrierte Ansteuerschaltung zur Ansteuerung des oder der als Leistungsschalter ausgebildeten JFET-Transistoren auf. Zusätzlich oder alternativ kann auch vorgesehen sein, dass der Logikteil zumindest eine Schutzschaltung zum Schutz des Smart-Power JFET-Transistors gegen Überspannungen, Überstrom, Temperatur und dergleichen oder eine beliebig anders ausgestaltete integrierte Schaltung, die vorzugsweise, jedoch nicht notwendigerweise, mit dem JFET-Transistor gekoppelt ist, aufweist.In A particularly advantageous application of the invention is the JFET transistor component a smart power JFET transistor. At least one is in the semiconductor body a first semiconductor region and at least one second semiconductor region are provided, wherein in the first semiconductor region as the circuit breaker formed JFET transistor and in the second semiconductor region the logic part of the smart power JFET transistor is arranged. typically, the logic part has an integrated drive circuit for driving of the or designed as a power switch JFET transistors. additionally or alternatively it can also be provided that the logic part at least a protection circuit to protect the smart power JFET transistor against overvoltages, overcurrents, Temperature and the like or any differently designed integrated Circuit, preferably, but not necessarily, with the JFET transistor is coupled.

Smart-Power-Halbleiterbauelemente, Smart-FET, Smart-Power-Transistoren und dergleichen sind jeweils Bezeichnungen für Leistungsschalter, bei denen die Leistungselektronik mit einer „Intelligenz" kombiniert wird. Smart-Power-Bauelemente vereinen in Modulbauweise Leistungshalbleiter und die für diese notwendigen Ansteuer- und Schutzschaltungen. Solche Smart-Power-Halbleiterbauelemente sind durch unterschiedliche Ausgestaltungen des Leistungsschalters, beispielsweise als MOSFET, IGBT, JFET, etc, und der entsprechenden Ansteuerlogik, Schutzschaltung, Temperaturschutz und dergleichen vielfach bekannt. Die Erfindung bezieht sich auf Smart-Power-Bauelemente, die als Leistungsschalter einen JFET aufweisen. Bei solchen Smart-Power-Bauelementen besteht der besondere Bedarf, den als JFET ausgebildeten Leistungsschalter zusammen mit der entsprechenden Ansteuerlogik auf einem einzigen Halbleiterchip zu integrieren, wobei der Leistungsteil von dem Logikteil zur Ansteuerung des Leistungsschalters möglichst gut isoliert und damit getrennt ist. Hintergrund dieser Forderung ist, dass der Leistungsteil bei relativ hohen Spannungen von beispielsweise 50- 500 Volt und mehr (und hohen Strömen im Bereich von 1-100 A) betrieben werden muss, wohingegen die Bauelemente des Logikteils der zur Ansteuerung des Leistungsschalters dient, bei sehr niedrigen Spannungen von 3,3 Volt, 2,5 Volt, 1,8 Volt und weniger (und niedrigen Strömen im Bereich von einigen wenigen mA) betrieben werden. Bei derart niedrigen Versorgungsspannungen und Strömen des Logikteils besteht immer die Gefahr, dass durch extern in den Logikteil eingekoppelte Störungen dessen Funktionalität unter Umständen negativ beeinflusst wird. Da als JFET-Transistoren ausgebildete Leistungsschalter vor allem für sehr hohe Schaltgeschwindigkeiten geeignet sind, besteht hier auch die besondere Gefahr, dass durch das hochfrequente Schalten verursachte Störungen unerwünschter Weise in den Logikteil eingekoppelt werden. Durch diese Störungen kann die Funktion des Logikteils unter Umständen eingeschränkt werden, sodass der JFET nicht mehr ordnungsgemäß angesteuert werden kann. Im Extremfall kann dies zu einem Ausfall des JFETs, insbesondere bei hohen Schaltgeschwindigkeiten, führen. Um dies zu verhindern müsste der JFET daher bei sehr viel niedrigeren Schaltgeschwindigkeiten betrieben werden, wodurch allerdings der Vorteil des hochfrequenten Schaltens des JFETs verloren ginge. Der besondere Vorteil der vorliegenden Erfindung besteht darin, dass hier sowohl in vertikaler Richtung als auch in lateraler Richtung, also in die Richtung der Ansteuerlogik, eine sehr gute Isolierung realisiert ist und damit die eingangs genannten Probleme gar nicht erst entstehen können. Es lassen sich hier vor allem für hohe Schaltgeschwindigkeiten ausgelegte Smart-Power JFET-Leistungsschalter bereitstellen.Smart power semiconductor devices, smart FET, Smart power transistors and the like are each designations for circuit breakers, where the power electronics are combined with an "intelligence". Combine smart power components Modular power semiconductors and the necessary drive and protection circuits. Such smart power semiconductor devices are characterized by different embodiments of the circuit breaker, for example as MOSFET, IGBT, JFET, etc, and the corresponding drive logic, Protection circuit, temperature protection and the like widely known. The invention relates to smart power components used as power switches have a JFET. In such smart power components the particular need for the JFET circuit breaker together with the appropriate control logic on a single Integrate semiconductor chip, wherein the power part of the logic part isolated as well as possible to control the circuit breaker and thus is disconnected. Background of this requirement is that the power unit at relatively high voltages of, for example, 50-500 volts and more (and high currents in the range of 1-100 A), whereas the components the logic part that serves to control the circuit breaker, at very low voltages of 3.3 volts, 2.5 volts, 1.8 volts and less (and lower currents in the Range of a few mA). At such low Supply voltages and currents of the logic part there is always the danger that by externally in the Logic part coupled errors its functionality may be negative being affected. As designed as JFET transistors circuit breaker especially for very high switching speeds are suitable, there is also here the particular danger that caused by the high-frequency switching disorders undesirable Be coupled into the logic part. Through these disorders can the function of the logic part may be restricted so that the JFET is no longer properly driven can be. In extreme cases, this can lead to a failure of the JFET, especially at high switching speeds lead. Around this would have to be prevented the JFET therefore at much lower switching speeds operated, whereby however the advantage of the high-frequency Switching the JFET would be lost. The particular advantage of the present Invention is that here both in the vertical direction as well as in the lateral direction, ie in the direction of the drive logic, a very good insulation is realized and thus the beginning mentioned problems can not arise at all. It can be found here everything for high switching speeds designed smart power JFET circuit breaker provide.

Die erfindungsgemäßen Smart-Power JFET-Transistoren lassen sich vorzugsweise bei allen Anwendungen einsetzen, bei denen ein so genanntes Power-Management zum Schalten von Leistungsschaltern und Batterien erforderlich ist, zum Beispiel bei Vollbrücken, Halbbrücken, High-Side-Schaltern, Low-Side-Schaltern und dergleichen. Besonders vorteilhaft ist die Erfindung bei Verwendung in der Hauptplatine (Motherboard) eines Computers (PC, Laptop, etc.). Die Erfindung eignet sich aber auch in gleicher Weise für industrielle Anwendungen (industrial application) und im Bereich der Kraftfahrzeugelektronik (automotive application).The smart power JFET transistors according to the invention can be used preferably in all applications in which so-called power management is required for switching circuit breakers and batteries, for example in the case of full bridges, half bridges, high-side switches, low-side Switches and the like. The invention is particularly advantageous when used in the motherboard of a computer (PC, laptop, etc.). However, the invention is also suitable in the same way for industrial users industrial application and in the field of automotive electronics.

In einer weiteren, ebenfalls vorteilhaften Anwendung der Erfindung sind mehrere elektrisch miteinander gekoppelte erste Halbleiterbereiche vorgesehen. Ferner ist mindestens ein zweiter Halbleiterbereich im Halbleiterkörper vorgesehen, wobei in jedem der ersten Halbleiterbereiche mindestens ein JFET-Transistor vorgesehen ist, die zusammen zu einer Vollbrücke oder einer Halbbrücke verschaltet sind. In dem zweiten Halbleiterbereich ist dann vorzugsweise, jedoch nicht notwendigerweise, die Ansteuerschaltung zur Ansteuerung der Vollbrücke bzw. Halbbrücke angeordnet. Auf diese Weise lassen sich mehrere, über ihre gesteuerten Strecken parallel zueinander angeordnete JFET-Transistoren schalten und einzeln betreiben.In another, also advantageous application of the invention are a plurality of electrically coupled first semiconductor regions intended. Furthermore, at least one second semiconductor region is in the semiconductor body provided, wherein in each of the first semiconductor regions at least a JFET transistor is provided, which together to form a full bridge or a half bridge are interconnected. In the second semiconductor region, it is then preferable to but not necessarily, the drive circuit for driving the full bridge or half bridge arranged. In this way, several, over their controlled paths parallel to each other JFET transistors switch and operate individually.

Zwar eignet sich diese Erfindung sehr vorteilhaft bei den oben genannten Brückenschaltungen, jedoch wäre es auch denkbar, eine Vielzahl von innerhalb einer einzelnen Transistorzelle angeordnete JFET-Transistoren bezogen auf deren gesteuerten Strecken parallel zu schalten, um dadurch einen höheren Laststrom zu erhalten. Indem die einzelnen JFET-Transistorzellen erfindungsgemäß einzeln ansteuerbar sind, lässt sich so durch Auswahl aller oder lediglich bestimmter JFET-Transistoren der sich aus der Parallelschaltung resultierende Laststrom optimal an die jeweiligen Anforderungen oder Bedürfnisse anpassen und einstellen.Though This invention is very advantageous in the above Bridge circuits, however would it be also conceivable, a variety of within a single transistor cell arranged JFET transistors based on their controlled routes in parallel, thereby obtaining a higher load current. By the individual JFET transistor cells according to the invention individually are controllable leaves so by selecting all or only certain JFET transistors the load current resulting from the parallel connection is optimal adapt to the respective requirements or needs.

Insbesondere können bei solchen Anwendungen, bei denen ein hoher Laststrom erforderlich ist, sehr viele oder alle parallel zueinander angeordneten JFET-Transistorzellen für die Realisierung des gewünschten hohen Laststromes verwendet werden. Hingegen können im Falle eines geringeren Laststromes lediglich eine entsprechend vorbestimmte Anzahl an JFET-Transistorzellen, die eben für diesen Laststrom ausreichend ist, verwendet werden. Die übrigen, also die nicht verwendeten JFET-Transistorzellen werden dann in den ausgeschalteten Zustand gesteuert. Auf diese Weise lässt sich ein intelligentes, außerordentlich flexibles Power-Management über einen großen Leistungsbereich bereitstellen.Especially can in those applications where a high load current is required, very many or all parallel JFET transistor cells for the Realization of the desired high load current can be used. In contrast, in the case of a lower Load current only a correspondingly predetermined number of JFET transistor cells, just for This load current is sufficient to be used. The remaining, So the unused JFET transistor cells are then in controlled the off state. That way you can a smart, extraordinary flexible power management via a big Provide service area.

In einer sehr vorteilhaften Ausgestaltung der Erfindung weisen die Ausnehmungen einen trichterförmigen Querschnitt auf. Dies ist insbesondere für den Herstellungsprozess, also für die Erzeugung der Kontaktierungen der Seitenwände der Ausnehmungen mit der Drainmetallisierung von besonderem Vorteil, da sich die Drainmetallisierung so auf technologisch einfache Weise sowohl auf den freiliegenden Oberflächen der Innenzone und der rückseitigen Oberfläche des Trägerwafers als auch auf den seitlichen Wänden der Ausnehmungen ablagern lässt. Denkbar wäre aber auch, dass die Ausnehmungen mehr oder weniger senkrechte Seitenwände oder auch abgerundete Seitenwände aufweisen können. In diesen Fällen könnte zum Beispiel zur Kontaktierung auch die gesamte Ausnehmung durch die Drainmetallisierung aufgefüllt werden.In a very advantageous embodiment of the invention, the Recesses a funnel-shaped Cross-section on. This is especially true for the manufacturing process, So for the generation of the contacts of the side walls of the recesses with the Drain metallization of particular advantage, since the drain metallization in a technologically simple way both on the exposed surfaces of the Inner zone and the back surface of the carrier wafer as well as on the side walls the recesses can be deposited. Conceivable but would be Also, that the recesses have more or less vertical side walls or even rounded side walls can have. In these cases could for example, for contacting the entire recess through the drain metallization filled become.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:The Invention will be described below with reference to the schematic figures The drawings specified embodiments explained in more detail. Show it attended:

1 einen Teilschnitt eines ersten Ausführungsbeispiels eines erfindungsgemäßen vertikalen JFET-Transistors; 1 a partial section of a first embodiment of a vertical JFET transistor according to the invention;

2 einen Teilschnitt eines zweiten Ausführungsbeispiels einer erfindungsgemäßen vertikalen Smart Power JFET-Transistoranordnung, die mehrere im Halbleiterkörper angeordnete Transistorzellen mit jeweils einem JFET-Transistor aufweist; 2 a partial section of a second embodiment of a vertical smart power JFET transistor arrangement according to the invention, which has a plurality of arranged in the semiconductor body transistor cells each having a JFET transistor;

3 einen Teilschnitt eines dritten, besonders bevorzugten Ausführungsbeispiels einer erfindungsgemäßen vertikalen Smart Power JFET-Transistoranordnung, die mehrere im Halbleiterkörper angeordnete Transistorzellen mit jeweils einem JFET-Transistor aufweist. 3 a partial section of a third, particularly preferred embodiment of a vertical smart power JFET transistor arrangement according to the invention, which has a plurality of arranged in the semiconductor body transistor cells each having a JFET transistor.

In allen Figuren der Zeichnung sind gleiche und funktionsgleiche Elemente und Merkmale – sofern nichts Anderes angegeben ist – mit den selben Bezugszeichen versehen worden. Es versteht sich von selbst, dass die Halbleiterstrukturen der 1 bis 3 nicht maßstabsgerecht und insbesondere nicht entsprechend den tatsächlichen Größenverhältnissen dargestellt wurden. In allen 1 bis 3 ist die vertikale Richtung mit dem Pfeil X und die laterale Richtung mit dem Pfeil Y bezeichnet.In all figures of the drawing, identical and functionally identical elements and features - unless otherwise stated - have been provided with the same reference numerals. It goes without saying that the semiconductor structures of 1 to 3 not to scale and in particular not represented according to the actual size ratios. In all 1 to 3 the vertical direction is indicated by the arrow X and the lateral direction by the arrow Y.

1 zeigt einen Teilschnitt eines ersten Ausführungsbeispiels eines erfindungsgemäßen JFET-Transistors. In 1 ist mit Bezugszeichen 10 eine Halbleiteranordnung, die eine JFET-Halbleiterstruktur enthält, bezeichnet. Die Halbleiteranordnung 10 weist einen Halbleiterkörper 11 und einen Trägerwafer 12 auf. Der Halbleiterkörper 11, beispielsweise ein Silziumwafer, eine gedünnte Siliziumscheibe oder ein Teil davon, weist eine rückseitige Oberfläche 14 und eine vorderseitige Oberfäche 15 auf. Der Halbleiterkörper 11 ist mit seiner rückseitigen Oberfläche 14 über einem Trägerwafer 12 angeordnet, wobei Halbleiterkörper 11 und Trägerwafer 12 mittels einer dielektrischen Schicht 13 voneinander isoliert sind. 1 shows a partial section of a first embodiment of a JFET transistor according to the invention. In 1 is with reference numerals 10 a semiconductor device including a JFET semiconductor structure. The semiconductor device 10 has a semiconductor body 11 and a carrier wafer 12 on. The semiconductor body 11 For example, a silicon wafer, a thinned silicon wafer or a part thereof has a back surface 14 and a front surface 15 on. The semiconductor body 11 is with its back surface 14 over a carrier wafer 12 arranged, wherein semiconductor body 11 and carrier wafers 12 by means of a dielectric layer 13 isolated from each other.

Die dielektrische Schicht 13 ist im vorliegenden Ausführungsbeispiel als SOI-Schicht (SOI = Silicon on Isolator) ausgebildet und enthält beispielsweise Siliziumdioxid. Die dielektrische Schicht 13 dient der vertikalen elektrischen Isolierung des Halbleiterkörpers 11 bzw. der darin enthaltenen Strukturen gegen den Trägerwafer 12. Die dielektrische Schicht weist eine Dicke von beispielsweise 100 nm bis 2 μm aufThe dielectric layer 13 is formed in the present embodiment as an SOI layer (SOI = silicon on insulator) and contains beispielswei silicon dioxide. The dielectric layer 13 serves the vertical electrical insulation of the semiconductor body 11 or the structures contained therein against the carrier wafer 12 , The dielectric layer has a thickness of, for example, 100 nm to 2 μm

Der Trägerwafer 12 selbst dient unter anderem auch der mechanischen Stabilität des Halbleiterkörpers 11, insbesondere während der Prozessierung des Halbleiterkörpers 11. Dies ist aufgrund der Notwenigkeit eines sehr geringen Einschaltwiderstandes erforderlich, da der typischerweise sehr dünne z.B. 1-5 μm dicke Halbleiterkörper 11 bei solchen Anwendungen ohne Trä gerwafer 12 nicht oder nur sehr schwer zu prozessieren und zu handhaben wäre.The carrier wafer 12 itself also serves among other things, the mechanical stability of the semiconductor body 11 , in particular during the processing of the semiconductor body 11 , This is necessary because of the necessity of a very low on-resistance, since the typically very thin, eg 1-5 micron thick semiconductor body 11 in such applications without Trä gerwafer 12 difficult or impossible to process and handle.

In dem in 1 gezeigten Halbleiterkörper 11 ist ein einzelner JFET-Transistor integriert. Nachfolgend werden die Halbleiterstrukturen dieses JFET-Transistors beschrieben.In the in 1 shown semiconductor body 11 a single JFET transistor is integrated. Hereinafter, the semiconductor structures of this JFET transistor will be described.

Der Halbleiterkörper 11 weist ein schwach-n-dotierte Innenzone 16 auf. Diese Innenzone 16 enthält im gezeigten Beispiel die Strukturen eines einzelnen, als JFET-Transistor ausgebildeten Leistungsschalters, der im vorliegenden Ausführungsbeispiel als selbstleitender, so genannter „normally on"-Transistor ausgebildet ist.The semiconductor body 11 has a weak n-doped inner zone 16 on. This inner zone 16 contains in the example shown, the structures of a single, designed as a JFET transistor circuit breaker, which is formed in the present embodiment as a self-conducting, so-called "normally on" transistor.

Im vorliegenden Ausführungsbeispiel sind um die Innenzone 16 herum tiefe Gräben 18 vorgesehen. Diese Gräben 18 definieren dielektrische Bereiche 18, die beispielsweise in einer allgemein bekannten „Deep-Trench"-Technologie hergestellt sind. Diese Gräben 18 reichen von der vorderen Oberfläche 15 bis zur SOI-Schicht 13 zwischen Halbleiterkörper 11 und Trägerwafer 12 und sind dort vollständig an die SOI-Schicht 13 angeschlossen. Die Gräben 18 sind mit einem Dielektrikum aufgefüllt, welches typischerweise als Spin-on-Glas (SOG), Spin-on-Diamond (SOD) oder dergleichen ausgebildet ist. Die dielektrischen Bereiche 18 umschließen die Innenzone 16 in lateraler Richtung Y vollständig und isolieren diese Innenzone 16 somit in lateraler Richtung Y vollständig von den die Innenzone 16 umgebenden Bereichen des Halbleiterkörpers 11.In the present embodiment are around the inner zone 16 deep trenches around 18 intended. These trenches 18 define dielectric areas 18 , which are made for example in a well-known "deep trench" technology. These trenches 18 range from the front surface 15 to the SOI layer 13 between semiconductor body 11 and carrier wafers 12 and there are completely to the SOI layer 13 connected. The trenches 18 are filled with a dielectric, which is typically formed as a spin-on-glass (SOG), spin-on-diamond (SOD) or the like. The dielectric areas 18 enclose the inner zone 16 in the lateral direction Y complete and isolate this inner zone 16 thus in the lateral direction Y completely from the inner zone 16 surrounding areas of the semiconductor body 11 ,

Von der Seite der Oberfläche 15 ist ein n-dotiertes Source-Gebiet 22 in die Innenzone 16 eingebettet. Das Source-Gebiet 22 weist eine starke n-Dotierung derart auf, dass dessen Dotierungskonzentration zumindest signifikant höher ist als die der diese umgebenden n-dotierten Innenzone 16. Von der Seite der Oberfläche 15 sind ferner stark p-dotierte Gate-Gebiete 23 in die Innenzone 16 eingebettet. Während das Source-Gebiet 22 direkt an die Oberfläche 15 angrenzt, sind die Gate-Gebiete 23 als in die Innenzone 16 vergrabene Schichten ausgebildet. Im vorliegenden Ausführungsbeispiel sind dabei die Gate-Gebiete 23 von der Oberfläche 15 über weitere dielektrische Gebiete 30 beabstandet. Die Gate-Gebiete 23 sind ferner von dem Source-Gebiet 22 lateral versetzt wie auch vertikal versetzt und beabstandet angeordnet.From the side of the surface 15 is an n-doped source region 22 in the inner zone 16 embedded. The source area 22 has a strong n-doping such that its doping concentration is at least significantly higher than that of the surrounding n-doped inner zone 16 , From the side of the surface 15 are also heavily p-doped gate regions 23 in the inner zone 16 embedded. While the source area 22 directly to the surface 15 adjacent, are the gate areas 23 as in the inner zone 16 formed buried layers. In the present embodiment, the gate areas are 23 from the surface 15 about more dielectric areas 30 spaced. The gate areas 23 are further from the source region 22 laterally offset as well as vertically offset and arranged at a distance.

Das Source-Gebiet 22 ist auf der vorderseitigen Oberfläche 15 über eine Source-Metallisierung 24, welche mit einem Source-Anschluss S verbunden ist, die Gate-Gebiete 23 sind über eine Gate-Metallisierung 25, welche mit einem Gate-Anschluss G verbunden ist, elektrisch kontaktiert. Dabei können die Gate-Gebiete 23 beispielsweise über eigens dafür vorgesehene Kontaktlöcher 31 in den dielektrischen Gebieten 30, die im Beispiel in 1 lediglich angedeutet sind, elektrisch mit der Gate-Metallisierung 25 verbunden sein.The source area 22 is on the front surface 15 via a source metallization 24 , which is connected to a source terminal S, the gate regions 23 are via a gate metallization 25 , which is connected to a gate terminal G, electrically contacted. In doing so, the gate areas 23 for example via specially provided contact holes 31 in the dielectric areas 30 that in the example in 1 are merely indicated, electrically with the gate metallization 25 be connected.

Der Trägerwafer 12 weist eine durch den gesamten Trägerwafer 12 durchgehende Ausnehmung 19 auf. Diese Ausnehmung 19 reicht von einer rückseitigen Oberfläche 20 des Trägerwafers 12 bis an dessen vorseitige Oberfläche 21. Darüber hinaus weist auch die SOI-Schicht 13 eine durchgehende Ausnehmung 27 im Bereich oberhalb der Ausnehmung 19 des Trägerwafers 12 auf. Diese beiden Ausnehmungen 19, 27 sind im Bereich der Innenzone 16 angeordnet, so dass die Innenzone 16 über die Ausnehmungen 19, 27 von der Rückseite der Halbleiteranordnung 10 her kontaktierbar ist.The carrier wafer 12 has one through the entire carrier wafer 12 through recess 19 on. This recess 19 ranges from a back surface 20 of the carrier wafer 12 to the front surface 21 , In addition, the SOI layer also points 13 a continuous recess 27 in the area above the recess 19 of the carrier wafer 12 on. These two recesses 19 . 27 are in the area of the inner zone 16 arranged so that the inner zone 16 about the recesses 19 . 27 from the back of the semiconductor device 10 can be contacted.

Ferner ist eine Drainmetallisierung 32 vorgesehen, die an den freiliegenden Oberflächen 14' im Bereich der Innenzone 16 auf diese Innenzone 16 aufgebracht ist und somit die Innenzone 16 elektrisch kontaktiert. Die Drainmetallisierung 32 ist dabei großflächig auf der rückseitigen Oberfläche 14' der Innenzone 16 und darüber hinaus auf die angrenzenden Bereiche der SOI-Schicht 13 und des Trägerwafers 12 aufgebracht. Zur besseren Kontaktierung steht die Drainmetallisierung 32 ferner geringfügig über die rück seitige Oberfläche 20 des Trägerwafers 12 über. Die Drainmetallisierung 32 ist mit einem Drain-Anschluss D verbunden. Bei der elektrischen Kontaktierung der Innenzone 16 durch die Drainmetallisierung 32 ist darauf zu achten, dass hier ein möglichst ohmscher Kontakt gegeben ist, was im vorliegenden Fall aufgrund des großflächig auf die Innenzone 16 aufgebrachten Drainmetallisierung 32 auch der Fall ist.Further, a drain metallization 32 provided on the exposed surfaces 14 ' in the area of the inner zone 16 on this inner zone 16 is applied and thus the inner zone 16 electrically contacted. The drain metallization 32 is large on the back surface 14 ' the inner zone 16 and moreover to the adjacent areas of the SOI layer 13 and the carrier wafer 12 applied. For better contacting is the drain metallization 32 also slightly above the back surface 20 of the carrier wafer 12 above. The drain metallization 32 is connected to a drain terminal D. In the electrical contacting of the inner zone 16 through the drain metallization 32 Care must be taken to ensure that the contact is as ohmic as possible, which in the present case due to the large area on the inner zone 16 applied drain metallization 32 also the case is.

Zwischen dem Trägerwafer 12 und der Drainmetallisierung 32 ist eine dünne dielektrische Schicht 28 vorgesehen. Diese dielektrische Schicht 28 dient dem Zweck, eine parasitäre Schottkydiode zwischen Trägerwafer 12 und Drainmetallisierung 32 zu verhindern.Between the carrier wafer 12 and the drain metallization 32 is a thin dielectric layer 28 intended. This dielectric layer 28 serves the purpose of a parasitic Schottky diode between carrier wafer 12 and drain metallization 32 to prevent.

Source-Gebiete 22, Gate-Gebiete 25, Innenzone 16 und Drainmetallisierung 32 bilden somit die Elemente des JFET-Transistors. Die entsprechenden Strukturen bilden gewissermaßen eine vertikale Transistorzelle, deren laterale Ausdehnungen in 1 mit Bezugszeichen 29 lediglich angedeutet ist. Diese Transistorzelle 29 ist in lateraler Richtung Y über die Gräben 18 sowie des darin enthaltenen Dielektrikums 18 elektrisch isoliert und somit auch gegen die diese Transistorzelle 29 ggf. umgebenden Halbleiterbereiche, Halbleiterbauelemente, integrierte Schaltungen und dergleichen isoliert.Source regions 22 , Gate areas 25 , Inner zone 16 and drain metallization 32 thus form the Elements of the JFET transistor. The corresponding structures effectively form a vertical transistor cell whose lateral dimensions in 1 with reference number 29 is merely indicated. This transistor cell 29 is in the lateral direction Y over the trenches 18 and the dielectric contained therein 18 electrically isolated and thus against this transistor cell 29 possibly surrounding semiconductor areas, semiconductor devices, integrated circuits and the like isolated.

Die Form der Transistorzelle 29 wird im Wesentlichen durch die Geometrie des stromführenden Kanals 26 bestimmt, der sich im Wesentlichen aus den Bereichen der Innenzone 16, die unmittelbar zwischen Sourcezone 22 und Drainmetallisierung 32 angeordnet sind, ergibt. Die Transistorzelle 29 kann dabei rund, oval, quadratisch, rechteckig, streifenförmig, sechseckig, achteckig, mäanderförmig, etc. ausgebildet sein. Während die Geometrie der Transistorzelle 29 im Wesentlichen von der gewünschten Geometrie des stromführenden Kanals 26, also insbesondere von der Geometrie der Innenzone 16, der Sourcezone 22 und den Gatezonen 25, bestimmt wird, ist die Geometrie der Drainmetallisierung 32 mehr oder weniger beliebig.The shape of the transistor cell 29 is essentially due to the geometry of the current-carrying channel 26 determined, consisting essentially of the areas of the inner zone 16 that are directly between Sourcezone 22 and drain metallization 32 are arranged results. The transistor cell 29 can be round, oval, square, rectangular, strip-shaped, hexagonal, octagonal, meander-shaped, etc. be formed. While the geometry of the transistor cell 29 essentially of the desired geometry of the current-carrying channel 26 , ie in particular of the geometry of the inner zone 16 , the source zone 22 and the gate zones 25 , is determined, the geometry of the drain metallization 32 more or less arbitrary.

Während in dem Ausführungsbeispiel in 1 lediglich ein einziger JFET-Transistor dargestellt ist, beziehen sich die weiteren Ausführungsbeispiele in den 2 und 3 auf die Ausgestaltung eines vertikalen Halbleiterbauelementes, der eine Vielzahl von parallel geschalteten Transistorzellen 29 mit jeweils einem JFET-Transistor aufweist. In den 2 und 3 sind dabei beispielhaft lediglich drei Transistorzellen 29 dargestellt. Der Aufbau dieser einzelnen Transistorzellen 29 entspricht im Wesentlichen dem Aufbau der einzelnen Transistorzelle 29 in 1.While in the embodiment in 1 only a single JFET transistor is shown, refer to the other embodiments in the 2 and 3 to the embodiment of a vertical semiconductor device having a plurality of parallel-connected transistor cells 29 each having a JFET transistor. In the 2 and 3 are exemplary only three transistor cells 29 shown. The structure of these individual transistor cells 29 corresponds essentially to the structure of the individual transistor cell 29 in 1 ,

In 2 sind die einzelnen Transistorzellen 29 parallel zueinander angeordnet, d.h. deren Drain-Source-Laststrecken sind parallel zueinander geschaltet. Das bedeutet, dass die jeweiligen Sourceanschlüsse S eines in einer jeweiligen Transistorzelle 29 angeordneten JFET-Transistors kurzgeschlossen sind. In gleicher Weise sind auch die jeweiligen Drainanschlüsse D dieser einzelnen JFET-Transistoren miteinander kurzgeschlossen. Zu diesem Zwecke weist die Halbleiterstruktur 10 eine großflächige Drainmetallisierung 32 auf, die benachbarte Transistorzellen 29 miteinander verbindet und damit eine einzige großflächige Drainmetallisierung 32 für alle Transistorzellen 29 der Halbleiterstruktur bereitstellt.In 2 are the individual transistor cells 29 arranged parallel to each other, ie, their drain-source load paths are connected in parallel. This means that the respective source terminals S one in a respective transistor cell 29 arranged JFET transistor are short-circuited. In the same way, the respective drain terminals D of these individual JFET transistors are short-circuited with each other. For this purpose, the semiconductor structure 10 a large-scale drain metallization 32 on, the adjacent transistor cells 29 interconnects and thus a single large-scale drain metallization 32 for all transistor cells 29 provides the semiconductor structure.

Im Unterschied zu dem Ausführungsbeispiel in 2 sind in 3 die einzelnen JFET-Transistoren innerhalb der jeweiligen Transistorzelle 29 nicht über ihre Drain-Source-Laststrecken parallel geschaltet, d.h. deren Sourceanschlüsse S bzw. Drainanschlüsse D1-D3 sind nicht miteinander kurzgeschlossen. Im Falle des Drainanschlusses D1-D3 lässt sich dies erfindungsgemäß auf sehr einfache Weise dadurch realisieren, dass eine einzelne Transistorzelle 29 eine jeweils dieser Transistorzelle 29 zugeordnete Drainmetallisierung 32 enthält, die nicht mit den entsprechenden Drainmetallisierungen 32 der benachbarten Transistorzellen 29 verbunden ist. Gleiches kann für die entsprechenden Sourceanschlüsse S gelten. Denkbar wäre allerdings auch, dass diese einzelnen Transistorzellen 29, beispielsweise durch eine geeignete Ansteuerschaltung, über ihre Drain-Source- Laststrecken kurzschließbar sind. Die einzelnen JFET-Transistoren innerhalb der jeweiligen Transistorzelle 29 ließen sich somit unabhängig von den jeweils benachbarten JFET-Transistoren ansteuern. Dies kann beispielsweise dadurch erreicht werden, dass diese einzelnen JFET-Transistoren jeweils gesondert über ein Steuersignal, welches in den Gateanschluss G eingekoppelt wird, angesteuert werden.In contrast to the embodiment in 2 are in 3 the individual JFET transistors within the respective transistor cell 29 not connected in parallel via their drain-source load paths, ie their source terminals S and drain terminals D1-D3 are not short-circuited with each other. In the case of the drain connection D1-D3, this can be realized in a very simple manner according to the invention in that a single transistor cell 29 one each of this transistor cell 29 associated drain metallization 32 does not contain the corresponding drain metallizations 32 the adjacent transistor cells 29 connected is. The same can apply to the corresponding source connections S. However, it would also be conceivable that these individual transistor cells 29 , For example, by a suitable drive circuit, are kurzschließbar via their drain-source load paths. The individual JFET transistors within the respective transistor cell 29 could thus be controlled independently of the adjacent JFET transistors. This can be achieved, for example, in that these individual JFET transistors are each driven separately via a control signal, which is coupled into the gate terminal G.

Im Unterschied zu dem allgemeinen Ausführungsbeispiel in der 1 ist in dem Halbleiterkörper 11 in den 2 und 3 ein Smart-Power JFET-Halbleiterbauelement integriert. Hierfür weist der Halbleiterkörper 11 erste Halbleiterbereiche 17' und zweite Halbleiterbereiche 17'' auf. Die ersten Halbleiterbereiche 17' und die zweiten Halbleiterbereiche 17'' sind lateral voneinander durch die dielektrischen Bereiche 18 elektrisch vollständig voneinander isoliert. In den ersten Halbleiterbereichen 17' sind die Transistorzellen 29 mit den als JFET-Transistor ausgebildeten Leistungsschaltern angeordnet. In den zweiten Halbleiterbereichen 17'' ist jeweils eine integrierte Schaltung 33 vorgesehen, die zum Beispiel eine Ansteuerschaltung zur Ansteuerung des JFET-Transistors enthält oder auch eine beliebig andere integrierte Schaltung aufweisen kann. Die Ausgestaltung dieser im zweiten Halbleiterbereich 17'' angeordneten integrierten Schaltung 33 ist in den 2 und 3 nicht dargestellt worden. Die Ausgestaltung der integrierten Schaltung 33 kann auch je nach Anforderung der Smart-Power JFET-Transistoren variieren. Insbesondere kann diese integrierte Schaltung 33 beispielsweise neben der bekannten Ansteuerung (Treiberschaltung) auch Schutzschaltungen zum Schutz der integrierten Schaltung gegenüber Überströme und Überspannungen sowie einen Temperatursensor zum Detektieren einer Übertemperatur und eine entsprechende Temperaturschutzschaltung aufweisen.In contrast to the general embodiment in the 1 is in the semiconductor body 11 in the 2 and 3 integrated a smart power JFET semiconductor device. For this purpose, the semiconductor body 11 first semiconductor regions 17 ' and second semiconductor regions 17 '' on. The first semiconductor areas 17 ' and the second semiconductor regions 17 '' are lateral to each other through the dielectric regions 18 electrically completely isolated from each other. In the first semiconductor areas 17 ' are the transistor cells 29 arranged with the circuit breakers designed as a JFET transistor. In the second semiconductor regions 17 '' is each an integrated circuit 33 provided, for example, contains a drive circuit for driving the JFET transistor or may have any other integrated circuit. The embodiment of this in the second semiconductor region 17 '' arranged integrated circuit 33 is in the 2 and 3 not shown. The embodiment of the integrated circuit 33 can also vary depending on the requirements of the smart power JFET transistors. In particular, this integrated circuit 33 For example, in addition to the known control (driver circuit) and protective circuits for protecting the integrated circuit against overcurrents and overvoltages and a temperature sensor for detecting an overtemperature and a corresponding temperature protection circuit have.

Nachfolgend wird die Funktionsweise eines erfindungsgemäßen normally-on JFET-Transistors entsprechend den 1 bis 3 kurz erläutert:
Im linearen Bereich der Transistorkennlinie, d. h. für den Fall, dass zwischen Gate-Anschluss G und Source-Anschluss S keine Spannung anliegt, ist der Transistorkanal offen. Bei Anlegen einer Spannung zwischen Sourceanschluss S und Drainanschluss D fließt der maximale Drainstrom ID. Dieser Drainstrom ID hängt dann lediglich von der Höhe der Spannungsdifferenz zwischen Sourceanschluss S und Drain-Anschluss D ab. Wird am Gate-Anschluss G ein gegenüber dem Source-Anschluss S negatives Potenzial angelegt, dann bildet sich um die p-dotierte Gate-Elektrode eine Raumladungszone aus, die den Strom führenden Kanal 26 mit zunehmenden Potenzial des Gate-Anschlusses G zunehmend einschnürt. Man spricht hier von einem so genannten „Pinch Off" (Einschnüren) des Strom führenden Kanals 26. Bei ausreichend hoher Drain-Gate-Spannung füllt diese Raumladungszone (Sperrschicht) an der Drain-seitigen Elektrode den gesamten Strom führenden Kanal 26 aus. Das Potenzial im Strom führenden Kanal 26 hängt somit nicht mehr von dem Drain-Potenzial ab. Eine weitere Erhöhung des Drain-Potenzials führt dann nicht mehr zu einem höheren Drainstrom ID. Bei ausreichend negativem Gate-Potenzial ist die Raumladungszone im gesamten Strom führenden Kanal 26 so ausgebreitet, dass sich überhaupt kein Strom führender Kanal 26 ausbilden kann. Es fließt somit keinerlei Drainstrom ID, unabhängig von der Höhe des Drain-Potenzials.
Hereinafter, the operation of a normally-on JFET transistor according to the invention according to the 1 to 3 briefly explained:
In the linear region of the transistor characteristic, ie in the event that no voltage is applied between the gate terminal G and the source terminal S, the Tran sistorkanal open. When a voltage is applied between the source terminal S and the drain terminal D, the maximum drain current ID flows. This drain current ID then depends only on the magnitude of the voltage difference between the source terminal S and the drain terminal D. If a negative potential with respect to the source terminal S is applied to the gate terminal G, then a space charge zone is formed around the p-doped gate electrode, which channel carries the current 26 increasingly constricting with increasing potential of the gate terminal G. This is referred to as a so-called "pinch off" (constriction) of the current-carrying channel 26 , At a sufficiently high drain-gate voltage, this space charge region (barrier layer) at the drain-side electrode fills the entire current-carrying channel 26 out. The potential in the current-carrying channel 26 thus no longer depends on the drain potential. A further increase in the drain potential then no longer leads to a higher drain current ID. With sufficient negative gate potential, the space charge zone is in the entire current carrying channel 26 so spread that no power-leading channel at all 26 can train. Thus, no drain current ID flows regardless of the level of the drain potential.

Die Dotierungskonzentration in der n-dotierten Innenzone 16 und insbesondere im Bereich des stromführenden Kanals 26 definiert dabei die Stromtragfestigkeit des JFET-Transistors.The doping concentration in the n-doped inner zone 16 and in particular in the region of the current-carrying channel 26 defines the current carrying capacity of the JFET transistor.

Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Although the present invention above based on a preferred embodiment It is not limited to this, but in many ways and modifiable.

So ist die vorliegende Erfindung nicht auf die konkreten, anhand der 1 bis 3 dargestellten Ausführungsbeispiele beschränkt. Vielmehr lassen sich dort durch Austauschen der Leitfähigkeitstypen n (erster Leitungstyp) gegen p (zweiter Leitungstyp) und umgekehrt und/oder durch Variation der Dotierungskonzentrationen eine Vielzahl unterschiedlicher Schaltungsvarianten und Halbleitertopographien bereitstellen.Thus, the present invention is not limited to the specific, on the basis of 1 to 3 limited embodiments shown. Rather, by exchanging the conductivity types n (first conductivity type) with p (second conductivity type) and vice versa and / or by varying the doping concentrations, a multiplicity of different circuit variants and semiconductor topographies can be provided there.

So sei die vorliegende Erfindung auch nicht auf die vorstehenden Materialien für die dielektrischen Schichten, Halbleiterschichten und Schichtfolgen beschränkt, die lediglich der besseren Anschaulichkeit halber angegeben wurden. Vielmehr können hier auch weitere, zusätzliche Schichten verwendet werden bzw. es kann, sofern dies sinnvoll ist, gegebenenfalls auch auf einzelne dielektrische Schichten und Halbleiterstrukturen verzichtet werden.So Also, the present invention is not limited to the above materials for the dielectric layers, semiconductor layers and layer sequences limited, which have been given only for the sake of clarity. Rather, you can here also more, additional Layers can be used or it can, if it makes sense optionally also on individual dielectric layers and semiconductor structures be waived.

In den vorliegenden Ausführungsbeispielen wurden zur lateralen und vertikalen Isolierung STI-Strukturen, Deep-Trench-Strukturen und eine SOI-Schicht verwendet wurden. Es versteht sich von selbst, dass zur lateralen bzw. vertikalen Isolierung auch beliebig andere dielektrische Schichten und Strukturen verwendet werden könnten, wenngleich die Verwendung der STI-Technologie und Deep-Trench-Technologie besonders vorteilhaft ist.In the present embodiments have been for lateral and vertical isolation STI structures, deep trench structures and an SOI layer were used. It goes without saying that to the lateral or vertical insulation and any other dielectric layers and structures could be used, although the use the STI technology and deep trench technology is particularly advantageous.

Ferner wurde in den Ausführungsbeispielen die JFET-Halbleiterstruktur symmetrisch ausgebildet, ohne jedoch die Erfindung dahingehend zu beschränken. Es versteht sich von selbst, dass darüber hinaus auch die Drain-Gebiete und Source-Gebiete und/oder Source-Gebiete und Gate-Gebiete miteinander vertauscht werden können, ohne das von der grundsätzlichen Funktion des JFET-Transistors abgewichen werden würde.Further was in the embodiments the JFET semiconductor structure formed symmetrically, but without the To limit the invention. It goes without saying that, in addition, the drain regions and source regions and / or Source areas and gate areas can be interchanged without that of the fundamental Function of the JFET transistor would be deviated.

Die Metallisierungen zur Kontaktierung des Gategebietes, des Sourcegebietes und des Draingebietes enthalten im vorliegenden Ausführungsbeispiel ein für die Halbleitertechnologie geeignetes Metall (zum Beispiel Aluminium, Kupfer, Gold, Wolfram, etc.) oder eine entsprechende Metalllegierung. Diese Kontaktierungen könnten allerdings selbstverständlich auch als hochdotierte Polysiliziumkontakte ausgebildet sein, was insbesondere in technologischer Hinsicht aufgrund der prozesstechnisch einfachen Herstellbarkeit von Poly silizium und dessen elektrischer und physikalischer Eigenschaften von Vorteil ist.The Metallizations for contacting the gate region, the source region and the drainage area included in the present embodiment one for the semiconductor technology suitable metal (for example, aluminum, Copper, gold, tungsten, etc.) or a corresponding metal alloy. These contacts could but of course also be designed as highly doped polysilicon contacts, what especially in technological terms due to the process technology easy manufacturability of poly silicon and its electrical and physical properties is beneficial.

1010
Halbleiteranordnungen (mit Smart-Power-JFET)Semiconductor devices (with smart power JFET)
1111
Halbleiterkörper, SiliziumwaferSemiconductor body, silicon wafer
1212
Trägerwafercarrier wafer
1313
dielektrische Schicht, SOI-Schichtdielectric Layer, SOI layer
1414
rückseitige Oberflächerear surface
14'14 '
Oberfläche im Bereich der Ausnehmung des TrägerwafersSurface in the area the recess of the carrier wafer
1515
vorderseitige Oberflächefront surface
1616
Innenzoneinner zone
17'17 '
erste Halbleiterbereichefirst Semiconductor regions
17''17 ''
zweite Halbleiterbereichesecond Semiconductor regions
1818
dielektrischer Bereich, tiefer Graben mit Dielektrikumdielectric Area, deep trench with dielectric
1919
Ausnehmung (im Trägerwafer)recess (in the carrier wafer)
2020
rückseitige Oberflächerear surface
2121
vorderseitige Oberflächefront surface
2222
Source-Gebiete, SourcezoneSource regions, source zone
2323
Gate-Gebiete, Gate-ElektrodenzoneGate regions, Gate electrode zone
2424
Sourcemetallisierungsource metallization
2525
Gatemetallisierunggate metallization
2626
Strom führender Kanalelectricity leading channel
2727
Ausnehmung (in der SOI-Schicht)recess (in the SOI layer)
2828
dielektrische Schichtdielectric layer
2929
Transistorzelletransistor cell
3030
dielektrische Gebietedielectric areas
3131
Kontaktlöchervias
3232
Drainmetallisierung, Drainkontaktelektrodedrain metallization, Drain contact electrode
3333
integrierte Schaltungintegrated circuit
IDID
Drainstromdrain current
GG
Gateanschlussgate terminal
DD
Drainanschlussdrain
D1-D3D1-D3
Drainanschlüssedrains
SS
Sourceanschlusssource terminal
XX
vertikale Richtungvertical direction
YY
laterale Richtunglateral direction

Claims (20)

Halbleiterstruktur (10) mit integriertem vertikalen Junction-Feldeffekttransistor (JFET), mit einem Halbleiterkörper (11), der zumindest eine Innenzone (16) eines ersten Leitungstyps enthält, innerhalb der mindestens eine Sourcezone (22) des ersten Leitungstyps und mindestens eine Gate-Elektrodenzone (23) eines zweiten Leitungstyps, die an einer ersten Oberfläche (15) des Halbleiterkörpers (11) in die Innenzone (16) eingebettet sind, angeordnet sind, mit einer ersten dielektrischen Schicht (13), die zur elektrischen Isolierung des Halbleiterkörpers (11) in vertikaler Richtung (X) auf einer zweiten Oberfläche (14) des Halbleiterkörpers (11) zumindest im Bereich außerhalb der Innenzone (16) angeordnet ist, mit einem Trägerwafer (12), der mit dem Halbleiterkörper (11) über die erste dielektrische Schicht (13) verbunden ist, der zumindest eine durchgehende Ausnehmung (19, 27) im Bereich der Innenzone (16) aufweist, über welche die Innenzone (16) von der Seite der zweiten Oberfläche (14) her mittels einer Drainkontaktelektrode (32) direkt kontaktiert ist.Semiconductor structure ( 10 ) with integrated vertical junction field effect transistor (JFET), with a semiconductor body ( 11 ), the at least one inner zone ( 16 ) of a first conductivity type within which at least one source zone ( 22 ) of the first conductivity type and at least one gate electrode zone ( 23 ) of a second conductivity type, which at a first surface ( 15 ) of the semiconductor body ( 11 ) into the inner zone ( 16 ) are arranged with a first dielectric layer ( 13 ), for the electrical insulation of the semiconductor body ( 11 ) in the vertical direction (X) on a second surface ( 14 ) of the semiconductor body ( 11 ) at least in the region outside the inner zone ( 16 ) is arranged with a carrier wafer ( 12 ) connected to the semiconductor body ( 11 ) over the first dielectric layer ( 13 ) is connected, the at least one through recess ( 19 . 27 ) in the region of the inner zone ( 16 ), over which the inner zone ( 16 ) from the side of the second surface ( 14 ) by means of a drain contact electrode ( 32 ) is contacted directly. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, dass eine zweite dielektrische Schicht (18) vorgesehen ist, die die Innenzone (16) in lateraler Richtung (Y) vollständig umschließt.Semiconductor structure according to claim 1, characterized in that a second dielectric layer ( 18 ), which is the inner zone ( 16 ) in the lateral direction (Y) completely encloses. Halbleiterstruktur nach Anspruch 2, dadurch gekennzeichnet, dass in dem Halbleiterkörper (11) mehrere, voneinander über zweite dielektrische Schichten (18) lateral isolierte Innenzonen (16) vorgesehen sind.Semiconductor structure according to claim 2, characterized in that in the semiconductor body ( 11 ) a plurality of one another via second dielectric layers ( 18 ) laterally isolated inner zones ( 16 ) are provided. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (11), die erste dielektrische Schicht (13) und der Trägerwafer (12) zusammen eine SOI-Struktur ausbilden.Semiconductor structure according to at least one of the preceding claims, characterized in that the semiconductor body ( 11 ), the first dielectric layer ( 13 ) and the carrier wafer ( 12 ) together form an SOI structure. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Sourcezone (22) eine sehr viel höhere Dotierungskonzentration als die entsprechende Innenzone (16), in der sie angeordnet ist, aufweist.Semiconductor structure according to at least one of the preceding claims, characterized in that the source zone ( 22 ) a much higher doping concentration than the corresponding inner zone ( 16 ), in which it is arranged. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass in dem Halbleiterkörper (11) mehrere Innenzonen (16) angeordnet sind und dass diese Innenzonen (16) von der Seite der zweiten Oberfläche (14) her über eine einzige durchgehende Drainkontaktelektrode (32) großflächig kontaktiert sind.Semiconductor structure according to at least one of the preceding claims, characterized in that in the semiconductor body ( 11 ) several inner zones ( 16 ) are arranged and that these inner zones ( 16 ) from the side of the second surface ( 14 ) via a single continuous drain contact electrode ( 32 ) are contacted over a large area. Halbleiterstruktur nach wenigstens einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass in dem Halbleiterkörper (11) mehrere Innenzonen (16) angeordnet sind und dass eine strukturierte Drainkontaktelektrode (32) vorgesehen ist, die mehrere Kontaktbereiche (32) aufweist, mittels denen jeweils eine oder mehrere der Innenzonen (16) unabhängig von einer oder mehreren anderen Innenzonen (16) großflächig kontaktiert sind.Semiconductor structure according to at least one of claims 1 to 5, characterized in that in the semiconductor body ( 11 ) several inner zones ( 16 ) and that a structured drain contact electrode ( 32 ), which has several contact areas ( 32 ), by means of which in each case one or more of the inner zones ( 16 ) independent of one or more other inner zones ( 16 ) are contacted over a large area. Halbleiterstruktur nach wenigstens einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die Drainkontaktelektrode (32) als Metallisierung oder als hoch dotierte Polysiliziumschicht ausgebildet ist.Semiconductor structure according to at least one of claims 6 or 7, characterized in that the drain contact electrode ( 32 ) is formed as a metallization or as a highly doped polysilicon layer. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die innerhalb einer jeweiligen Innenzone (16) angeordneten Sourcezonen (22) und Gate-Elektrodenzonen (23) voneinander beabstandet, insbesondere lateral versetzt und beabstandet, angeordnet sind.Semiconductor structure according to at least one of the preceding claims, characterized in that within a respective inner zone ( 16 ) arranged source zones ( 22 ) and gate electrode zones ( 23 ) spaced apart, in particular laterally offset and spaced, are arranged. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die innerhalb einer Innenzone (16) angeordneten Sourcezonen (22) und Gate-Elektrodenzonen (23) zueinander vertikal versetzt angeordnet sind, wobei die Gate-Elektrodenzonen (23) näher zur zweiten Oberfläche (14) und die Sourcezonen (22) näher zur ersten Oberfläche (15) angeordnet sind.Semiconductor structure according to at least one of the preceding claims, characterized in that the inside of an inner zone ( 16 ) arranged source zones ( 22 ) and gate electrode zones ( 23 ) are arranged vertically offset from each other, wherein the gate electrode zones ( 23 ) closer to the second surface ( 14 ) and the source zones ( 22 ) closer to the first surface ( 15 ) are arranged. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der ersten Oberfläche (15) und der Gate-Elektrodenzone (23) zumindest teilweise eine dritte dielektrische Schicht (30) angeordnet ist.Semiconductor structure according to at least one of the preceding claims, characterized in that between the first surface ( 15 ) and the gate electrode zone ( 23 ) at least partially a third dielectric layer ( 30 ) is arranged. Halbleiterstruktur nach wenigstens einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, dass die Drainkontaktelektrode (32) über eine vierte dielektrische Schicht (28) elektrisch vollständig gegen den Trägerwafer (12) isoliert ist.Semiconductor structure according to at least one of Claims 5 to 11, characterized in that the drain contact electrode ( 32 ) via a fourth dielectric layer ( 28 ) completely electrically against the carrier wafer ( 12 ) is isolated. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest eine der dielektrischen Schichten (13, 18, 28, 30) als STI-Struktur und/oder als Deep-Trench-Struktur ausgebildet ist.Semiconductor structure according to at least one of the preceding claims, characterized in that at least one of the dielectric layers ( 13 . 18 . 28 . 30 ) is designed as an STI structure and / or as a deep trench structure. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest eine der dielektrischen Schichten (13, 18, 28, 30) Siliziumdioxid, Spin-on-Glas, Spin-on-Diamond, Low-K, High-K und/oder Siliziumnitrid enthält.Semiconductor structure according to at least one of preceding claims, characterized in that at least one of the dielectric layers ( 13 . 18 . 28 . 30 ) Contains silicon dioxide, spin on glass, spin on diamond, low K, high K and / or silicon nitride. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der JFET-Transistor als selbstleitender (normally-on) Transistor ausgebildet ist.Semiconductor structure according to at least one of the preceding Claims, characterized in that the JFET transistor as a self-conducting (normally-on) transistor is formed. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der JFET-Transistor als Smart-Power JFET-Transistor ausgebildet ist.Semiconductor structure according to at least one of the preceding Claims, characterized in that the JFET transistor is a smart power JFET transistor is trained. Halbleiterstruktur nach Anspruch 16, dadurch gekennzeichnet, dass in dem Halbleiterkörper (11) mindestens ein erster Halbleiterbereich (17') und mindestens ein zweiter Halbleiterbereich (17'') vorgesehen ist, wobei in dem ersten Halbleiterbereich (17') der als Leistungsschalter ausgebildete JFET-Transistor und in dem zweiten Halbleiterbereich (17'') der Logikteil (33) des Smart-Power JFET-Transistors angeordnet ist.Semiconductor structure according to claim 16, characterized in that in the semiconductor body ( 11 ) at least one first semiconductor region ( 17 ' ) and at least one second semiconductor region ( 17 '' ) is provided, wherein in the first semiconductor region ( 17 ' ) designed as a power switch JFET transistor and in the second semiconductor region ( 17 '' ) the logic part ( 33 ) of the smart power JFET transistor is arranged. Halbleiterstruktur nach Anspruch 17, dadurch gekennzeichnet, dass der Logikteil (33) eine integrierte Ansteuerschaltung (33) zur Ansteuerung des als Leistungsschalter ausgebildeten JFET-Transistors und/oder zumindest eine Schutzschaltung (33) zum Schutz des Smart-Power JFET-Transistors gegen Überspannungen, Überstrom, Temperatur aufweist.Semiconductor structure according to claim 17, characterized in that the logic part ( 33 ) an integrated drive circuit ( 33 ) for driving the circuit breaker designed as a JFET transistor and / or at least one protection circuit ( 33 ) to protect the smart power JFET transistor against overvoltages, overcurrent, temperature. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass mehrere elektrisch miteinander gekoppelte erste Halbleiterbereiche (17') vorgesehen sind und dass mindestens ein zweiter Halbleiterbereich (17'') im Halbleiterkörper (11) vorgesehen ist, wobei in jedem der ersten Halbleiterbereiche (17') mindestens ein JFET-Transistor angeordnet ist, die zusammen zu einer Vollbrücke oder Halbbrücke verschaltet sind, und wobei in dem zweiten Halbleiterbereich (17'') eine Ansteuerschaltung (33) zur Ansteuerung der Vollbrücke bzw. Halbbrücke angeordnet ist.Semiconductor structure according to at least one of the preceding claims, characterized in that a plurality of electrically coupled first semiconductor regions ( 17 ' ) and that at least one second semiconductor region ( 17 '' ) in the semiconductor body ( 11 ) is provided, wherein in each of the first semiconductor regions ( 17 ' ) at least one JFET transistor is arranged, which are connected together to form a full bridge or half bridge, and wherein in the second semiconductor region ( 17 '' ) a drive circuit ( 33 ) is arranged to control the full bridge or half bridge. Halbleiterstruktur nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zumindest eine Ausnehmung (19, 27) einen trichterförmigen Querschnitt aufweist.Semiconductor structure according to at least one of the preceding claims, characterized in that at least one recess ( 19 . 27 ) has a funnel-shaped cross-section.
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