DE102004038754A1

DE102004038754A1 - Decoder und Verfahren zum Durchführen eines Viterbi-Algorithmus

Info

Publication number: DE102004038754A1
Application number: DE102004038754A
Authority: DE
Inventors: Felix Kiefer; Miodrag Temerinac
Original assignee: TDK Micronas GmbH
Current assignee: Entropic Communications LLC
Priority date: 2004-08-09
Filing date: 2004-08-09
Publication date: 2006-02-23
Also published as: EP1626507A1; EP1626507B1; US20060209996A1; US7613989B2; DE502005010406D1

Abstract

Die Erfindung bezieht sich auf einen Viterbi-Decoder (VD) zum Durchführen eines Viterbi-Algorithmus mit einem Eingang zum Eingeben von Empfangsdatenwerten (r(n, k)), einer Berechnungseinrichtung (CO, AV) zum Berechnen benötigter Distanzen (d¶0¶, d¶1¶) für die Empfangswerte und zum Akkumulieren und Vergleichen der Distanzen nach dem Viterbi-Algorithmus und zum Entscheiden von Datenwerten, einem Pfadspeicher (PM) zum Speichern entschiedener Datenwerte (b), einem Bus zwischen der Berechungseinrichtung und dem Pfadspeicher und einem Ausgang zum Ausgeben von zumindest einem Ausgangswert (c(n, k)), wobei die Berechnungseinrichtung (CO, AV) ausgelegt ist, Kontrollsignale (s) abhängig von den Entscheidungen zu Pfaden zugeordnet zu generieren, der Bus (CB) unidirektional ausgebildet ist, die Kontrollsignale zu dem Pfadspeicher (NM, PM) zu führen, die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, mit den zu Pfaden zugeordneten Kontrollsignale im Pfadspeicher (PM) entsprechend Bedingungen des Viterbi-Algorithmus Datenfolgen zu verschieben und der Pfadspeicher (NM, PM, MX) selber zum Ausgeben von zumindest dem einen Ausgangswert (c(n, k)) ausgelegt ist.

Description

Die Erfindung bezieht sich auf einen Decoder zum Durchführen eines Viterbi-Algorithmus mit den oberbegrifflichen Merkmalen des Patentanspruchs 1 bzw. auf ein Verfahren zum Durchführen eines Viterbi-Algorithmus.

Ein Viterbi-Algorithmus ermöglicht in Kommunikationssystemen eine Korrektur von Übertragungsfehlern. Bekannt ist die Anwendung eines Viterbi-Algorithmus auch aus vielen anderen Suchproblemen, beispielsweise im Bereich der Mustererkennung. Nachteilhaft ist bei dem Viterbi-Algorithmus eine sehr komplexe Berechnung, welche sehr große Speicherressourcen erforderlich macht. Dies führt dazu, dass ein Systemtakt eines Decoders zum Durchführen eines Viterbi-Algorithmus entsprechend hoch sein muss. Der Systemtakt, in dem die einzelnen Operationen des Viterbi-Algorithmus durchgeführt werden sollen, muss im Fall des Einsatzes in Kommunikationssystemen mehrfach höher als die Datenrate sein. Diese Anforderung ist insbesondere in Systemen mit sehr hohen Datenraten, z. B. DVB-Systemen (DVB: Digital Video Broadcasting/Digitales Fernsehsignal) kritisch, weil die benötigten Taktfrequenzen den Einsatz einer teuren Technologie erforderlich machen.

Das Prinzip eines Viterbi-Decoders ist beispielsweise aus „G. David Forney, JR., The Viterbi Algorithm, Proc. IEEE, Vol. 61, No. 3, März 1973, pp. 268 – 278" bekannt. Darin verwendete Blöcke zur Berechnung von Distanzen bzw. Gesamtdistanzen (GD) und von Akkumulationen und Vergleichen (AV) sowie eine generische Struktur eines logischen Blocks für einen Viterbi-Decoder werden in Decodern gemäß EP 0 769 853 A1 eingesetzt. Parallelisierungsmöglichkeiten sind bekannt aus "H. Burckhardt and L. C. Barbosa, Contributions to the Application of the Viterbi Algorithm, IEEE Trans. on IT, Vol. 31, No. 5, September 1985, pp. 626 – 634" bekannt.

Alle entsprechenden Viterbi-Decoder bzw. Viterbi-Algorithmen gemäß dem Stand der Technik stellen hohe Anforderungen bezüglichen eines höheren Systemtakts.

Eine Ausführung eines Viterbi-Decoders VD mit einem Parallelisierungsgrad p gemäß dem Stand der Technik ist in 8 dargestellt. Über einen Empfängerbus werden K × N Bits empfangener Daten r(n, k) einem Gesamtdistanz-Block GD zugeführt. In diesem werden Gesamtdistanzen berechnet und entsprechend über einen weiteren Bus 2^K × (N + ld(K)) Bits an eine Berechnungseinrichtung CO mit AV-Blöcken AV zum Akkumulieren und Vergleichen zugeführt. Die Gesamtdistanzen werden in einem Zwischenspeicher LM zwischengespeichert. Über einen Distanzbus DB werden entsprechend 2 × (N + ld(K + 1) × 2^p+1 Bits an einen Distanzspeicher DM übertragen. Dieser Distanzspeicher DM speichert (N + ld(K) + 1) × 2^L–1 Bits. Dabei entspricht L der Länge von Generatorpolynomen, von denen ein Satz mit einer Anzahl K bei der Berechnung zu berücksichtigen ist. Die Empfangswerte bzw. Daten r(n, k) sind mit N Bits aufgelöst. Der Parallelisierungsgrad beträgt p. Von dem Distanzspeicher DM wird eine entsprechende Anzahl von 2 × (N + ld(K + 1) × 2^p+1 Bits zu der Berechnungseinrichtung CO zurückübertragen.

Die Berechnungseinrichtung CO ist außerdem über einen bidirektionalen Pfadbus PB mit einem Pfadspeicher PM verbunden, wobei von dem oder einem weiteren Zwischenspeicher LM der Berechnungseinrichtung CO über diesen Pfadbus PB zu bzw. von dem Pfadspeicher PM in beiden Richtungen 2 × T × 2^p+1 Bits zu übertragen sind. Im Pfadspeicher PM werden T × 2^L–1 Bits gespeichert. Nach der Durchführung entsprechender Berechnungen, insbesondere Akkumulationen und Vergleiche in der Berechnungseinrichtung CO und den AV-Blöcken AV wird eine Minimumsuche in der Berechnungseinrichtung CO durchgeführt und eine als opti mal bestimmte Datenbitfolge c(n, k) wird am Ausgang des Viterbi-Decoders VD bereitgestellt.

Ersichtlich ist bei einem solchen Viterbi-Decoder VD, dass abhängig vom Parallelisierungsgrad (0 < p < L – 2) ein niedrigerer Systemtakt mit mehreren parallelen Blöcken erreicht werden kann. Im Extremfall, wenn der Systemtakt gleich der Datenrate (p = L – 2) ist, müssen alle 2^L–1 AV-Blöcke zum Akkumulieren und Vergleichen parallel realisiert werden. Dabei stellt sich das Buskonzept als der kritischste Begrenzungsfaktor dar. Für die verfügbaren Ausführungen kann gegebenenfalls sogar kein anwendbarer Kompromiss zwischen Systemtakt und den benötigten Busbreiten des Pfadbusses PB und der Distanzbusse DB zusammen gefunden werden.

9 zeigt das Verhältnis von Systemtakt und Busbreite in Abhängigkeit vom Parallelisierungsgrad p im Fall eines solchen Viterbi-Decoders VD für DVB-Systeme. Die typischen Parameter sind L = 7, K = 2 und T = 64 bei Datenraten bis 50 MBit/s. Im Fall einer nicht vorhandenen Parallelisierung (p = 0) mit einer minimalen Busbreite ist ein Systemtakt von 1600 MHz anzusetzen. Soll der Systemtakt gleich der Datenrate sein, d. h. der Parallelisierungsgrad p = 5, wird eine Bandbreite von knapp 9000 Bits für die Busbreite benötigt. Dies ist in der Praxis mit Blick auf die Umsetzung und die dadurch entstehenden Kosten nicht akzeptierbar. Bei einem akzeptierbaren Systemtakt bis zu 100 MHz (p = 4) ist die benötigte Busbreite mit 4500 Bits für eine kommerziell günstige Lösung immer noch sehr groß.

Die Aufgabe der Erfindung besteht darin, einen Viterbi-Decoder bzw. eine Architektur für einen Decoder bzw. ein Verfahren zum Durchführen eines Viterbi-Algorithmus vorzuschlagen, welche den Einsatz einer günstigen Technologie zur Berechnung ermöglichen, wobei insbesondere die Taktfrequenz auch bei hohen Bitraten gleich der Datenrate sein soll.

Diese Aufgabe wird durch einen Decoder zum Durchführen eines Viterbi-Algorithmus mit den Merkmalen des Patentanspruchs 1 bzw. durch ein Verfahren zum Durchführen eines Viterbi-Algorithmus mit den Merkmalen des Patentanspruchs 15 gelöst.

Vorteilhaft ist demgemäss ein Decoder zum Durchführen eines Viterbi-Algorithmus, d.h. insbesondere ein Viterbi-Decoder mit einem Eingang zum Eingeben von Empfangsdatenwerten, einer Berechnungseinrichtung zum Berechnen benötigter Distanzen für die Empfangsdatenwerte und zum Akkumulieren und Vergleichen der Distanzen nach dem Viterbi-Algorithmus und zum Entscheiden von Datenwerten, einem Pfadspeicher zum Speichern entschiedener Datenwerte bzw. Bits, einem Bus zwischen der Berechnungseinrichtung und dem Pfadspeicher und einem Ausgang zum Ausgeben von zumindest einem Ausgangswert, wobei die Berechnungseinrichtung ausgelegt ist, Kontrollsignale abhängig von den Entscheidungen zu Pfaden zugeordnet zu generieren, der Bus ausgebildet ist, die Kontrollsignale zu dem Pfadspeicher zu führen, die Berechnungseinrichtung und/oder der Pfadspeicher ausgelegt sind, mit den zu Pfaden zugeordneten Kontrollsignale im Pfadspeicher entsprechend Bedingungen des Viterbi-Algorithmus Datenfolgen zu verschieben und der Pfadspeicher zum Ausgeben von zumindest dem einen Ausgangswert ausgelegt ist.

Verfahrensgemäß vorteilhaft ist demgemäss ein Verfahren zum Durchführen eines Viterbi-Algorithmus, insbesondere mit einem Decoder nach einem vorstehenden Anspruch, bei dem in einen Eingang Empfangsdatenwerte eingegeben werden, benötigte Distanzen für die Empfangsdatenwerte und zum Akkumulieren und Vergleichen der Distanzen nach dem Viterbi-Algorithmus und zum Entscheiden von Datenwerten in einer eine Berechnungseinrichtung berechnet werden, in einem Pfadspeicher entschiedene Datenwerte gespeichert werden, über einen Bus zwischen der Berechnungseinrichtung und dem Pfadspeicher Datenwerte übertragen werden und über einen Ausgang zumindest ein Ausgangswert ausgegeben wird, wobei Kontrollsignale abhängig von den Ent scheidungen zu Pfaden zugeordnet generiert werden, die Kontrollsignale über den Bus zu dem Pfadspeicher geführt werden, die zu Pfaden zugeordneten Kontrollsignale im Pfadspeicher entsprechend Bedingungen des Viterbi-Algorithmus Datenfolgen verschieben und der Ausgangswert aus dem Pfadspeicher ausgegeben wird.

Vorteilhafte Ausgestaltungen sind Gegenstand von abhängigen Ansprüchen. Den Vorrichtungsmerkmalen sind dabei entsprechende Verfahrensmerkmale zuordbar bzw. umgekehrt.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung ausgelegt ist, die benötigten Distanzen, insbesondere alle benötigten Distanzen für jeden Satz von den Empfangswerten in einem Block auszuwerten und die Distanzen zugeordnet nach dem Viterbi-Algorithmus zu akkumulieren und zu vergleichen, wobei die insbesondere kleinsten ausgewählt und in einem Distanzspeicher abgelegt werden.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung und/oder der Pfadspeicher ausgelegt sind, die Datenfolgen in einem zweiten Teil des Pfadspeichers durch einfache Schieberegister zu verzögern zum Ausgleichen einer benötigten Zeit für eine Minimumsuche unter den gewählten, akkumulierten Distanzen.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung und/oder der Pfadspeicher ausgelegt sind, den Ausgangswert aus dem Pfadspeicher, insbesondere aus einem Schieberegister im Pfadspeicher auszugeben, der dem durch Minimumsuche ausgesuchten Pfad mit der insbesondere minimalen Distanz entspricht.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung ausgelegt ist, eine gefundene minimale Distanz von allen akkumulierten Distanzen im nächsten Decoderzyklus abzuziehen.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem der Pfadspeicher zeilenweise aufgebaut ist zum Aufnehmen von zeilenweisen Pfaden aus den Datenfolgen, die beim Entscheiden zu einem Zustand geführt haben und welche in jedem Decoderzyklus neu verschoben werden sollen, insbesondere zum Aufnehmen von Pfaden m(p, t) mit p = 0,1..., P – 1 mit P als Anzahl der Pfade und mit t = 0,1, ..., T – 1 + D mit T als Decodertiefe und D als Verzögerung.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem der Pfadspeicher zwei Teile hat und ausgebildet ist zum Durchführen der Verschiebung nach dem Viterbi-Algorithmus im ersten Teil mit einer vorgegebenen Länge T und einer insbesondere einfachen Verzögerung mittels Schieberegister mit einer weiteren Länge D im zweiten Teil.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung und/oder der Pfadspeicher ausgelegt sind, den Anfangswert in jedem Pfad ({m(p, 0) für p = 0,1, ..., P – 1}) nach einem festen Muster, der nur von einer Pfadnummer abhängig ist, in jedem Decoderzyklus einzuschreiben.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung und/oder der Pfadspeicher ausgelegt sind, mittels der Kontrollsignale am Eingang des Pfadspeichers die Datenverschiebung hinsichtlich der Pfade m(p, t) im ersten Teil des Pfadspeichers zu steuern, insbesondere gemäß
m(p, t) = m(2p + s(p), t – 1) mit p = 0,1, ..., P/2 – 1 und m(P/2 + p, t) = m(2p + s(P/2 + p), t – 1) mit t = 1,2, ..., T – 1, für s(p) ∊ (0,1, ..., S – 1) für p = 0,1, ..., P – 1, wobei S die Anzahl der möglichen Datenwerte darstellt.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren, bei dem die Berechnungseinrichtung und/oder der Pfadspeicher aus gelegt sind, eine einfache Verschiebung in einem zweitem Teil des Pfadspeichers durchzuführen, insbesondere gemäß
m(p, t) = m(p, t – 1) mit p = 0,1, ..., P – 1, t = T, ..., T + D – 1
und/oder den ausgewählten Pfad (q) mit der minimalen Distanz als den Ausgangswert zu bestimmen, insbesondere gemäß Ausgang = m(q, T + D – 1).

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren mit einem Decoder aus drei Blöcken aus der Berechnungseinrichtung für das Auswerten, das Akkumulieren und das Vergleichen der Distanzen mit Generierung der Kontrollsignale sowie für die Minimumsuche und ein Zwischenspeichern für einen Zeitausgleich, einem Distanzspeicher, und dem Pfadspeicher, wobei ein bidirektionaler Bus zwischen dem Distanzspeicher und der Berechnungseinrichtung angeordnet ist zum Ablesen der akkumulierten Distanz aus dem vorletzten Decoderzyklus und zum Abspeichern von neu berechneten, akkumulierten Distanzen, und ein unidirektionaler Bus zwischen der Berechnungseinrichtung und dem Pfadspeicher angeordnet ist zum Übertragen der Kontrollsignale für die Verschiebung im Speicher und zum Übertragen einer Adresse des Pfades mit der minimalen, akkumulierten Distanz.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren mit einem Decoder, dessen Systemtakt gleich dem Decoderzyklus bzw. der Datenrate ist, wobei die Anzahl der Blöcke für Akkumulation und Vergleich der Bechnungseinrichtung gleich der Anzahl der Zustände, insbesondere Pfade ist, die Busbreite des Busses zum Distanzspeicher für ein gleichzeitiges Ablesen und Abspeichern der Distanzen für alle Pfade dimensioniert ist, und der Bus zum Pfadspeicher alle Kontrollsignale gleichzeitig durchleitet.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren mit einem Decoder, dessen Systemfrequenz als einen Vielfaches X einer Datenrate oder eines Decoderzyklus ist, wobei die Anzahl der Blöcke für Akkumulation und Vergleich in der Berechnungs einrichtung P/X beträgt, wobei P die Anzahl der Pfade oder Zustände darstellt, der Bus zum Distanzspeicher zum Ablesen und Abspeichern von P/X Distanzen ausgelegt ist, und der Bus zum Pfadspeicher zum insbesondere gleichzeitigen Durchleiten von P/X Kontrollsignalen ausgelegt ist.

Vorteilhaft ist insbesondere ein Decoder bzw. Verfahren mit einem Decoder, der ausgelegt ist zum Verarbeiten der Daten als binärer Daten zum Codieren (S = 2) und der Datenwerte, insbesondere Bitfolge, welche mit einem Faltungscodierer einer Länge (L Bit) und einer Coderate (1/K) codiert sind, wobei der Empfangsbereich mit N Bits auf einen Bereich der Ganzzahlen von 0 bis 2N – 2 aufgelöst ist, wobei die Anzahl der möglichen Zustände bzw. Pfade 2L – 1 beträgt, das Verhältnis zwischen der Systemfrequenz und der Datenrate eine Zweierpotenz ist (X = 2x, x = 0,1, ..., L – 2), die Busbreite zum Distanzspeicher zum gleichzeitigen Auslesen und Abspeichern insgesamt 2(N + ld(K) + 2)2x + 1 Bits beträgt und die Busbreite zum Pfadspeicher 2x + 1 Bits für Kontrollsignale und L – 1 Bits für die Adresse des Pfades mit der minimalen, akkumulierten Distanz beträgt.

Diese Lösung ermöglicht die Fertigung auch kommerziell günstiger IC-Lösungen (IC: Integrated Circuit/Integrierte Schaltung). Die vorgeschlagene Architektur beinhaltet die für den Viterbi-Algorithmus angepassten Berechnungseinrichtungen und eine effiziente Lösung für eine Speicherstruktur, die ihre Inhalte nach dem Viterbi-Algorithmus in insbesondere einem einzigen Systemtakt austauschen kann.

Ein Ausführungsbeispiel wird nachfolgend anhand der Zeichnung näher erläutert. Es zeigen:
1 eine bevorzugte Speicherstruktur für einen Viterbi-Decoder;
2 schematisch einen vereinfachten AV-Block zum Akkumulieren und Vergleichen von Daten in einem Viterbi-Decoder;
3 schematisch die Anordnung von einzelnen Komponenten in einem Viterbi-Decoder mit einer Speicherstruktur gemäß 1;
4 das Verhältnis von Systemtakt und Busbreite in Abhängigkeit vom Parallelisierungsgrad für einen solchen Viterbi-Decoder;
5 schematisch einen Block zum Berechnen von Distanzen gemäß dem Stand der Technik;
6 schematisch einen Block zum Akkumulieren und Vergleichen der Distanzen gemäß dem Stand der Technik;
7 eine generische Struktur eines Viterbi-Decoders gemäß dem Stand der Technik;
8 schematisch Komponenten eines Viterbi-Decoders bei einem Parallelisierungsgrad gemäß dem Stand der Technik;
9 schematisch ein Diagramm des Verhältnisses von Systemtakt und Busbreite in Abhängigkeit vom Parallelisierungsgrad eines Viterbi-Decoders gemäß 8;
10 schematisch das Prinzip einer Faltungskodierung; und
11 ein Zustandsdiagramm eines Faltungscodierers für eine solche Faltungscodierung.
1 skizziert eine zweiteilige Speicherstruktur eines Speichers NM zum Einsatz in einem Viterbi-Decoder VD zum Einsatz in Verbindung mit dem Viterbi-Algorithmus bei sehr hohen Da tenraten, wobei mit einer einfachen Technologie durch eine nach dem Viterbi-Algorithmus angepasste Struktur des Pfadspeichers als dem Speicher NM ein einfacher Aufbau ermöglicht wird. Dabei wird zugleich die Abhängigkeit zwischen Systemtakt und Busbreite bei jedem Parallelisierungsgrad abgelöst.
In für sich bekannter Art und Weise wird in dem Viterbi-Decoder VD ein Viterbi-Algorithmus durchgeführt. Der Viterbi-Decoder VD befindet sich in einem Kommunikationssystem in einer empfängerseitigen Einrichtung und ist Bestandteil einer in der Regel umfangreichen Signalverarbeitung, welche Demodulation, Entzerrung usw. umfasst.
Ein bevorzugter Viterbi-Decoder VD mit einer neuen Speicherstruktur gemäß 1 ist in 3 skizziert. Im Vergleich zu dem Viterbi-Decoder aus 8 gemäß dem Stand der Technik unterscheidet sich der bevorzugte Viterbi-Decoder VD insbesondere dadurch, wie die Berechnungseinrichtung CO, welche AV-Blöcke zum Akkumulieren und Vergleichen der Distanzen umfasst, mit der anhand 1 beschriebenen Speichereinrichtung NM verbunden ist. Diese Verbindung wird durch einen unidirektionalen Kontrollbus bzw. Steuerbus CB zum Übertragen von insbesondere 1 × 2^p+1 Bits von der Berechnungseinrichtung CO zur Speichereinrichtung NM aufgebaut.
Der Speicher bzw. die Speichereinrichtung NM setzt sich zusammen aus dem eigentlichen Pfadspeicher PM mit einem Speicherumfang von T × 2^L–1 Bits und einem nachgeschalteten Demultiplexer MX, welcher auch integraler Bestandteil sein kann. Die Berechnungseinrichtung CO umfasst einen Ausgang, aus welchem die Adresse des Zustands mit der bestimmten minimalen Distanz q an den Demultiplexer MX der Speichereinrichtung NM über eine entsprechende Adressleitung ausgegeben wird. Diese Adresse umfasst L – 1 Bits. Vom Demultiplexer bzw. der kombinierten Speichereinrichtung NM wird die entsprechende Datenbitfolge c(n, k) zum Ausgang des Viterbi-Decoders VD geführt.
Letztendlich wird zu jedem codierten Bit c(n, k) der auszugebenden Daten ein Empfangswert r(n, k) zugeordnet. Der Viterbi-Algorithmus soll aus den Empfangswerten r(n, k) eine von einer sendenden Einrichtung gesendete Datenbitfolge {b(n)} mit möglichst wenig Fehlern rekonstruieren. Für den Einsatz des Viterbi-Algorithmus gelten die folgenden Voraussetzungen.
Der Empfangswertebereich ist zwischen zwei nominalen Werten aufgespannt, die den zwei möglichen Werten {W0 und W1} eines codierten Bits (0 oder 1) entsprechen. Im Extremfall, der als "Hard-Decision" bezeichnet wird, beinhaltet der Empfangswertebereich nur die zwei nominalen Werte. Die Effizienz des Decoders verbessert sich bei einer höheren Auflösung des Empfangswertbereiches, was als "Soft-Decision" bezeichnet wird.
Gemäß einem weiteren Aspekt, welche als Voraussetzung anzunehmen ist, ist eine Distanzmetrik durch die Distanzen zwischen Empfangswerten und nominalen Werten definiert durch d0(r) = Distanz{r, W0} und d1(r) = Distanz{r, W1}, (1)wobei d₀ bzw. d₁ Abweichungswerte bzw. Distanzen beschreiben und angenommen wird, dass eine kleinere Distanz von einem nominalen Wert W eine höhere Wahrscheinlichkeit zu diesem Wert andeutet . Die maximale Distanz d₀(W₁) = d₁(W₀) = d_max definiert einem symmetrischen Empfangswertebereich. Auch die Metrik wird vorzugsweise immer so definiert, dass die Summe zweier Distanzen für jeden Empfangswert r(n, k) konstant bleibt, so dass gilt: d₀(r) + d₁ (r) = d_max.
Eine dritte Voraussetzung wird mit Blick auf einen Empfangswertebereich angenommen. Der Empfangswertebereich und die angewendete Metrik sollen die Existenz eines neutralen Wertes W_n garantieren mit d₀(W_n) = d₁(W_n) = d_max/2 . Dieser neutrale Wert wird benötigt, um fehlende Empfangswerte r(n, k) zu ersetzen, welche durch Puncturing ausgelassenen codierten Bits c(n, k) entsprechen.
Eine vierte Voraussetzung betrifft üblicherweise eine Struktur für die Anwendung des Viterbi-Algorithmus. Diese Struktur, beinhaltet für jeden von den 2^L–1 möglichen Zuständen einen Distanzakkumulator {A_q(n), q = 0, ..., 2^L–1} und einen Pfadspeicher PM mit {M_q(n) = {m_q(n, 0), ..., m_q(n, T – 1)}; q = 0, ..., 2^L–1 – 1} der Länge T Bits, in dem alle entschiedenen Bits b bis zu jenem Moment n abgespeichert sind, welche zu dem Zustand geführt haben. Der Parameter T definiert eine Decodierungstiefe, die direkt die Effizienz des Viterbi-Decoders bestimmt.
Der Viterbi-Algorithmus beinhaltet mehrere Schritte für jeden neuen Eingang von K Empfangswerten {r(n, 0), ..., r(n, K – 1)}.
Bei einem ersten Schritt wird eine Gesamtdistanz berechnet. Da ein K-Bitsatz einem Bit aus der Datenbitfolge entspricht, wird eine Gesamtdistanz für den ganzen Bitsatz verwendet:
Mit K Bits {c(0), c(1), ...,c(K – 1)} sind 2^K verschiedene Gesamtdistanzen für einen Satz von K Empfangswerten zu berechnen.
Zweitens werden gemäß einem zweiten Schritt für jeden Zustand zwei konkurrierenden Werte für den Distanzakkumulator berechnet und verglichen, was auch als AC-Operation (AC: Accumulate and Compare/Akkumuliere und Vergleiche) bezeichnet wird:
wobei nach einem üblichen Zustandsdiagramm, welches in 11 skizziert ist, die Werte A_old/b aus den Distanzakkumulatoren von zwei möglichen vorangehenden Zuständen stammen und die Werte d_c/b als Gesamtdistanzen den codierten K Bits entsprechen.
Bei einem dritten Schritt werden gemäß dem Vergleichergebnis s die folgenden Werte zugeordnet und verschoben, und zwar der Distanzakkumulator A_new = A_new/s, der Pfadspeicher M_new:
m_new(n, 0) = b; m_new(n, t) = m_old/s(n, t – 1) mit t = 1, ..., T und der Bitkandidat für den Ausgang b_new = m_old/s(n, T – 1) (4), wobei der Bitkandidat b nach dem Zustandsdiagram einem festvorgegebenen Muster folgt, bei dem die erste Hälfte der Zustände eine "0" und der Rest der Zustände eine "1" zugewiesen bekommt.
Gemäß einem vierten Schritt bestimmt der Zustand mit dem minimalen Distanzakkumulator q das neuentschiedene Bit b am Ausgang gemäß
Idealerweise sollte es ein Bit aus der gesendeten Datenbitfolge b(n – T) sein. Die Verzögerung von T wird durch den Decodierungsprozess verursacht.
Gemäß einem fünften Schritt bleiben damit die Werte in den Distanzakkumulatoren begrenzt, wozu das Minimum Aq(n) von allen neugewonnenen Werten in den Distanzakkumulatoren abgezogen wird gemäß A_new(n) = A_new(n) – A_q(n).
In einem sechsten Schritt werden diese Werte im nächsten Verlauf als alte Werte eingesetzt bzw. als Werte eingesetzt, welche im nächsten Zyklus zu verwenden sind, so dass gilt: Aold(n + 1) = Anew(n) und Mold (n + 1) = Mnew(n). (8)
Als Illustration wird für einen beispielhaften Faltungscode ein am häufigsten angewendetes Verfahren dargestellt. Wenn die Empfangswerte mit N Bits aufgelöst sind, wird der Empfangsbereich Werte {0,1......, 2^N – 2} beinhalten, wobei W₀ = 0, W₁= 2^N – 2 und W_n = 2^N–1 – 1 betragen. Dazu ist eine einfache Metrik angepasst: d0(r) = r und d1(r) = 2N – 2 – r bei r ∊ {0, ..., 2N – 2} => dmax = 2N – 2 und 0 ≤ d0(r), d1(r) ≤ 2N – 2. (9)
Der Wertebereich der Gesamtdistanzen, d. h. nach Gleichung (2) insgesamt 2^K Werte, ist dann auf ld(K) + N begrenzt und der Wertebereich der Distanzakkumulatoren ist um 1 Bit größer.
Der Viterbi-Decoder VD sowohl der bevorzugten Ausführungsform (3) als auch der für sich bekannten Ausführungsform (8) umfasst eine Vielzahl von Einzelkomponenten, welche gleich sind, wie beispielsweise ein Block GD zum Berechnen der Distanzen. Einer oder mehrere weitere Blöcke AV dienen zum Bestimmen einer Akkumulation und zum Vergleichen der Distanzen.
Die Distanzen bzw. Gesamtdistanzen werden insbesondere gemäß den Gleichungen 2 und 7 bestimmt, wozu der Block GD zum Berechnen der Distanzen verwendet wird. Der Block GD zum Berechnen der Distanzen gemäß 5 umfasst zwei Eingängen zum Eingeben der empfangenen Datenwerte r(n, 0) bzw. r(n, 1), wobei diese gegebenenfalls einer Vorverarbeitung unterzogen wurden. Jeder dieser Datenwerte r(n, 0), r(n, 1) wird einem Addierer, d. h. einem ersten bzw. einem dritten Addierer zugeführt. Diesem Addierer wird am anderen Additionseingang der andere dieser beiden Datenwerte r(n, 1) bzw. r(n, 0) zugeführt. Ausgegeben werden Signale bzw. Datenwerte d₀₀ bzw. d₁₀. Die empfangenen Datenwerte r(n, 0), r(n, 1) werden außerdem jeweils einem zugeordneten Subtraktionsglied zugeführt, welches zum Subtrahieren von 2^N – 2 dient. Die Subtraktionsergebnisse werden jeweils einen weiteren, d. h. in der Zeichnung einem zweiten bzw. vierten Addierer zugeführt. Diesen Addierern werden auch die Ergebnisse der Subtraktion des anderen Wertes r(n, 1) zugeführt. Die beiden Additionsergebnisse werden als weitere Daten d₁₁ bzw. d₀₁ ausgegeben.
Die Schritte 2 und 3 des Viterbi-Algorithmus stellen die eigentliche Basisoperation für den Viterbi-Decoder VD dar und werden als AC-Operation (AC: Accumulate + Compare) bezeichnet. Durchgeführt werden diese Schritte in einem oder gemäß der vorliegenden Ausführungsform mehreren parallelen AV-Blöcken AV zur Akkumulation und zum Vergleich der Distanzen.
In 7 ist eine generische Struktur des für sich bekannten Viterbi-Decoders zum Umsetzen der Gleichungen (5) und (6) dargestellt. Sie zeigt eine Symmetrie, welche die verschiedenen Arten der Parallelisierung ermöglicht. Für jede Anzahl der Zustände kann ein kleinster Verarbeitungsschritt identifiziert werden, in dem 2 Zustände in einem Schritt bearbeitet werden sollen. Allerdings verbieten die unterschiedlichen Reihenfolgen der Eingangs- und Ausgangszustände eine Überschreibung der alten Werte, sobald die Neuen berechnet werden.
Eine "In-place" Berechnung ist demzufolge nicht möglich, so dass ein Zwischenspeicher gemäß der Ausführungsform des Standes der Technik an dieser Stelle unvermeidbar ist. Der Zwischenspeicher soll die neuberechneten Werte A_new, M_new bis zum richtigen Moment für eine Überschreibung aufbewahren. Der Ausführung nach liegt die Größe dieses Zwischenspeichers für alle Zustände zwischen Werten von 1/4 und 1.
Bei einem Parallelisierungsgrad p benötigt die Struktur 2 × 2^p AV-Blöcke in einer parallelen Realisierung und die ganze Prozedur mit 6 Schritten muss 2^L–3–p mal für jedes Ausgangsbit durchgeführt werden. Es ergibt sich genau das Verhältnis zwischen Systemtakt und Datenrate. Für L = 7 ergeben sich zum Beispiel zwei Extreme. Mit 64 AV-Blöcken p = 5 ist der Systemtakt gleich der Datenrate und mit nur 2 AV-Blöcken p = 0 muss der Systemtakt 32 mal höher als die Datenrate sein.
Die bekannte generische Struktur des Viterbi-Decoders VD wird gemäß dem vorliegenden bevorzugten Ausführungsbeispiel ohne wesentliche bauliche Unterschiede verallgemeinerbar. Wenn die ursprüngliche Datenfolge statt binären Elementen bzw. Bits Symbole aus einem polyvalenten Alphabet mit N_s Symbolen beinhaltet, dazu eine polyvalente Arithmetik im Faltungscodierer und bei der Berechnung der Distanzen angewendet wird, gibt es N_s ^L–1 mögliche Zustände und mehrere Pfade N_s im Zustandsdiagram, die bei einem Übergang zu jedem Zustand führen. Das erfordert einen Vergleich von N_s Distanzen im AV-Block. Bits mit Symbolen werden auch im Viterbi-Decoder VD ersetzt, wobei die Struktur gemäß 5 – 7 und die Verarbeitungsschritte 1 – 6 des Viterbi-Decoders VD in vorteilhafter Weise unverändert bleiben.
1 stellt eine neue Speicherstruktur mit einem zweiteiligen Aufbau dar. Der dargestellte neue Speicher NM besteht aus einem ersten Teil als Speicherteil unter einer Kontrolle durch zusätzliche Kontrollsignale s. Der zweite Teil besteht aus einem Schieberegister.
Diese neue Speicherstruktur führt die zusätzlichen Kontrollsignale {s(k), k = 0, ..., 2^L–1} in einem matrixweiseorganisierten Pfadspeicher PM für die einzelnen Datenelemente {m(k, t), k = 0, ..., 2^L–1; t = 0, ..., T – 1} ein, welche nach dem Zustandsdiagram und nach dem Vergleichsergebnis alle benötigten Verschiebungen zwischen den einzelnen Pfaden direkt im Speicher ermöglichen. Dadurch wird der entsprechende Pfadbus des Standes der Technik durch einen wesentlich schmaleren Kontrollbus CB als ein Steuerbus zum Übertragen von nur 2^L–1 Bits ersetzt.
In dem ersten Teil des Speichers NM ist eine Verschiebung jedes Bits zwischen den einzelnen Pfaden durch einen von den Kontrollsignalen s(k) gesteuerten Demultiplexer G möglich. Nur die ersten Bits sind in allen Pfaden vorgegeben, wobei in der ersten Hälfte Nullen und in der zweiten Hälfte Einsen vorgege ben werden. Vor allen anderen Bits steht ein Demultiplexer G gemäß den Übergangsregeln nach Gleichung (8). Dabei wird gemäß der bevorzugten Ausführungsform der obere Übergang mit s = 0 und der untere Übergang mit s = 1 gewählt.
Der zweite Teil des Speichers NM besteht nur aus einfachen Schieberegistern und dient dazu, die Verarbeitungsverzögerungen auszugleichen. Die Länge der Schieberegister stimmt vorzugsweise mit der Anzahl der Verzögerungstakte in den AV-Blöcken und bei der Minimumsuche überein.
Diese neue Speicherstruktur ermöglicht die Verwendung eines vereinfachten AV-Blocks gemäß 2. Diesem werden über zwei Eingänge entsprechende Werte A_old/b=0 bzw. A_old/b=1 angelegt . Die Eingänge werden zu Eingängen jeweils eines Addierers geführt. Dem ersten Addierer wird ein Distanzwert d_c/d=0 zur Addition mit dem entsprechenden ersten Eingangswert angelegt. Dem zweiten Addierer wird an den erweiterten Additionseingang ein entsprechender Distanzwert d_c/b=1 zur Addition angelegt. Die Ausgangswerte der beiden Addierer werden einem Vergleicher C zugeführt. An dessen Ausgang wird ein Kontrollsignal s ausgegeben, welches einerseits einem Ausgang des AV-Blocks AV zugeführt und andererseits einem Block AKD zur Auswahl der kleineren der Distanzen zugeführt wird. Dem Block AKD zur Auswahl der kleineren Distanz werden außerdem die addierten Werte der beiden Addierer zugeführt. In dem Block AKD zur Auswahl der kleineren Distanz findet die Berechnung des neuen Wertes, d. h. die Auswahl der gefundenen minimalen Distanz A_new statt. Der AV-Block AV hat daher nur noch zwei Eingänge für Distanzen und zwei Ausgänge, einen für die gefundene minimale Distanz A_new und den anderen für das Kontrollsignal s. Dabei gilt s = 0, wenn A_old/b=0 < A_old/b=1 gilt und sonst s = 1.
Diese neue Speicherstruktur NM gemäß 1 ermöglicht auch eine vereinfachte Ausführung des gesamten Viterbi-Decoders VD, wie dies in 3 gezeigt ist.
Die Anordnung und Funktionsweise der einzelnen Komponenten entspricht dabei im Wesentlichen dem Stand der Technik gemäß 8, auf dessen Beschreibung daher verwiesen wird. Unterschiedlich ist insbesondere der Austausch des bidirektionalen Pfadbusses PB gegen einen unidirektionalen Kontrollbus CB von der Berechnungseinrichtung CO mit dem bzw. den AV-Blöcken AV zur Übertragung von 1 × 2^p+1 Bit zu dem Speicher NM.
Der Speicher NM besteht im Wesentlichen aus dem eigentlichen Pfadspeicher PM und einer Demultiplexeranordnung MX. Der Pfadspeicher dient zum Speichern von T × 2^L–1 Bits. Außerdem führt von der Berechnungseinrichtung CO, insbesondere von deren Block zur Minimumsuche und dessen Ausgang eine Adressleitung AL zu dem Speicher NM. Die Adressleitung AL dient zur Übertragung einer Adresse des Zustands mit der minimalen Distanz q mit einem Datenumfang von L – 1 Bits, um diese der Demultiplexeranordnung MX zuzuführen. Von dem Speicher NM, bzw. gesteuert über dessen Demultiplexeranordnung MX wird die letztendlich bestimmte Datenbitfolge c(n, k) dem Ausgang des Viterbi-Decoders VD zugeführt.
Der breite Pfadbus PB gemäß dem Stand der Technik ist auf diese Art und Weise durch den schmalen Kontrollbus CB ersetzt. Der große Zwischenspeicher gemäß dem Stand der Technik für die Pfade in der Berechnungseinheit ist vorteilhaft durch einen kleinen Zwischenspeicher ersetzt. Dazu kommen noch L – 1 Bits, die als Adresse q des gewählten Pfades zu übertragen sind. Der Demultiplexer bzw. die Demultiplexeranordnung MX wählt für das rekonstruierte Ausgangsbit c(n, k) das letzte Bit in dem Pfad, welcher der minimalen Distanz entspricht. Eine Verzögerung von dem Systemtakt ist im AV-Block vorzugsweise obligatorisch, so dass die alten Distanzen im Distanzspeicher mit den neuberechneten Distanzen rechtzeitig überschrieben werden können. Die Minimumsuche bringt noch eine zusätzliche Verzögerung von D Systemtakten, so dass die Schieberegister am Ende eines jeden Pfades im Pfadspeicher D + 1 Systemtakte lang ausgebildet werden, um das entsprechende Ausgangsbit dem gefundenen Minimum korrekt zuzuordnen. Diese Verzögerungen erfordern auch eine geringe Erweiterung des Wertebereiches für Distanzakkumulatoren um ein Bit.
Dieser Viterbi-Decoder VD bietet eine entspannte Abhängigkeit zwischen dem Systemtakt und den Busbreiten, wie dies in 4 für verschiedene Parallelisierungsgrade p dargestellt ist. Zur Vergleichbarkeit mit 9 wurden die gleichen Parameter wie in 9 verwendet.
Der bevorzugte Viterbi-Decoder VD bietet eine wirtschaftlich umsetzbare Busbreite von knapp 900 Bit sogar dann, wenn der Systemtakt gleich der Datenrate ist, was einem Parallelisierungsgrad p = 5 entspricht. Bei dem DVB-Beispiel beträgt der Systemtakt dann 50 MHz. Bei einem Systemtakt von 100 MHz, d. h. bei einem Parallelisierungsgrad p = 4 sinkt die benötigte Busbreite auf 450 Bit, was 10 mal schmaler als die benötigte Busbreite gemäß Standardspeicherstrukturen ist.
Bei dem Viterbi-Decoder VD werden am Eingang Daten bzw. Datenwerte r(n, k) angelegt, welche über üblicherweise eine Funkschnittstelle eines Kommunikationssystems übertragen wurden. Senderseitig wurden die eigentlich zu versendenden Daten, welche empfängerseitig insbesondere durch den Viterbi-Algorithmus zu rekonstruieren sind, mittels einer Fehlerschutzkodierung verarbeitet. Zum Verständnis der zu verarbeitenden Daten wird nachfolgend die Faltungscodierung einer senderseitig zu übertragenden Bitfolge erläutert.
Eine Datenbitfolge {..., b(n), b(n + 1)...} soll übertragen werden. Für den Einsatz des Viterbi-Algorithmus auf der Empfängerseite wird diese Datenbitfolge senderseitig auf folgende Weise codiert:
In einem ersten Schritt werden die Daten der Datenbitfolge in einen Schiebepuffer eingeschoben. Der Schiebepuffer der Länge L Bit {B (0), B (1)..., B (L – 1)} wird in jedem Schritt nach rechts geschoben {B(m) = B(m – 1), m = 2,3, ..., L – 1)) und mit einem neuen Eingangsbit nachgefüllt {B(0) = b(n)}. Die Länge L definiert einen wichtigen Parameter der Codierung, die sogenannte Constraint Length.
In einem zweiten Schritt werden K Ausgangsbits {c(n, k), k = 0,1, ..., K – 1} gemäß dem Pufferzustand am Ausgang berechnet. Die Berechnung ist mit einem Satz von K Generatorpolynomen der Länge L{G(k, m), k = 0,1, ..., K – 1 und m = 0,1, ..., L – 1} mit binären Koeffizienten 0 oder 1 eindeutig bestimmt gemäß
wobei die angewendeten Additionen in der Summe als Addition mit Modulo 2 (EXOR) zu verstehen sind. Das Verhältnis zwischen der Anzahl der Nutzbits am Eingang und der Anzahl der zu übertragenden Bits am Ausgang ist als zweiter wichtiger Parameter definiert, nämlich als der Coderate R. In diesem Fall ist R = 1/K.
Drittens kann, um andere Coderaten R zu erzielen, nach der oben beschriebenen Codierung ein sogenanntes Puncturing als eine Nachverarbeitung angewendet werden. In diesem Verfahren werden aus P nacheinander folgenden Sätzen von K Bits nach einer vorgegebenen binären P-Matrix {P(a, b), a = 0,1, ..., K – 1 und b = 0,1, ..., P – 1} bestimmte Bits ausgelassen, welche mit P(a, b) = 0 markiert werden. Mit der Anzahl der "1en" in der Matrix P1 lässt sich die Coderate bestimmen zu R = P/P1 zwischen 1/K und 1, wobei maximal alle von den PK Matrixkoeffizienten "1" sind und sich mindestens eine "1" in jeder P-Spalte ergibt.
10 verdeutlicht ein Beispiel, bei dem das Codewort eines Faltungscodes unendlich lang sein kann.
Für eine spätere Betrachtung des Viterbi-Algorithmus ist eine Beschreibung der Codierung mittels eines Zustandsdiagrammes sehr hilfreich. Der Zustand des Codierers ist mit den letzten L – 1 Bits des Puffers Z_{B(1), ..., B(L–1)} eindeutig bestimmt. Im binären Fall gibt es 2^L–1 verschiedene Zustände und aus jedem von ihnen gibt es zwei mögliche Übergänge in einen nächsten Zustand, dies abhängig vom neuen Bit am Eingang b = b(n). Bei jedem Übergang werden K codierte Bits am Ausgang c = {c(0), ..., c(K – 1)} generiert. Die Generatorpolynome sind dabei immer so gewählt, dass in den konkurrierenden zwei Bitsätzen alle K Bits unterschiedlich sind.
Ein Zustandsdiagramm des Faltungscodierers für das beschriebene Beispiel gemäß 10 ist in 11 veranschaulicht. Aus dem Zustandsdiagramm folgt, dass nur bestimmte Übergänge möglich sind, zum Beispiel aus den Zuständen {Z₀₀, Z₀₁} nur zu den Zuständen {Z₀₀, Z₁₀} und aus {Z₁₀, Z₁₁} zu den Zuständen {Z₀₁, Z₁₁}. Diese Betrachtung lässt sich verallgemeinern. Seien alle Zustände mit {Z_k, k = 0, ..., 2L – 1} beziffert, dann gilt die folgende Übergangsregel
wobei c das invertierte Codewort bezeichnet.
Die codierten Daten {p(m)} werden anschließend mittels einer Modulation, z. B. QAM (Quadratur Amplituden Modulation) oder PSK (Phase Shift Keying) durch einen Kanal, insbesondere einen Kanal einer Funkschnittstelle eines Kommunikationssystems übertragen. Durch die Übertragung werden sie verzerrt und durch Rauschen und andere Störungssignale überlagert. Mittels des Viterbi-Algorithmus werden die ursprünglichen Daten rekonstruiert.

Claims

Decoder (VD) zum Durchführen eines Viterbi-Algorithmus mit – einem Eingang zum Eingeben von Empfangsdatenwerten (r(n, k)), – einer Berechnungseinrichtung (CO, AV) zum Berechnen benötigter Distanzen (d₀, d₁) für die Empfangsdatenwerte und zum Akkumulieren und Vergleichen der Distanzen nach dem Viterbi-Algorithmus und zum Entscheiden von Datenwerten, – einem Pfadspeicher (PM) zum Speichern entschiedener Datenwerte (b) ((Bits)), – einem Bus zwischen der Berechnungseinrichtung und dem Pfadspeicher und – einem Ausgang zum Ausgeben von zumindest einem Ausgangswert (c(n, k)), dadurch gekennzeichnet dass – die Berechnungseinrichtung (CO, AV) ausgelegt ist, Kontrollsignale (s) abhängig von den Entscheidungen zu Pfaden zugeordnet zu generieren, – der Bus (CB) ausgebildet ist, die Kontrollsignale zu dem Pfadspeicher (NM, PM) zu führen, – die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, mit den zu Pfaden zugeordneten Kontrollsignale im Pfadspeicher (PM) entsprechend Bedingungen des Viterbi-Algorithmus Datenfolgen zu verschieben und – der Pfadspeicher (NM, PM, MX) zum Ausgeben von zumindest dem einen Ausgangswert (c(n, k)) ausgelegt ist.
Decoder nach Anspruch 1, bei dem die Berechnungseinrichtung (CO, AV) ausgelegt ist, – die benötigten Distanzen, insbesondere alle benötigten Distanzen für jeden Satz von den Empfangswerten in einem Block auszuwerten und – die Distanzen zugeordnet nach dem Viterbi-Algorithmus zu ackumulieren und zu vergleichen, wobei die insbesondere kleinsten ausgewählt und in einem Distanzspeicher abgelegt werden.
Decoder nach Anspruch 1 oder 2, bei dem die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, die Datenfolgen in einem zweiten Teil des Pfadspeichers durch einfache Schieberegister zu verzögern zum Ausgleichen einer benötigten Zeit für eine Minimumsuche unter den gewählten, akkumulierten Distanzen.
Decoder nach einem vorstehenden Anspruch, bei dem die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, den Ausgangswert (c(n, k)) aus dem Pfadspeicher, insbesondere aus einem Schieberegister im Pfadspeicher auszugeben, der dem durch Minimumsuche ausgesuchten Pfad mit der insbesondere minimalen Distanz entspricht.
Decoder nach einem vorstehenden Anspruch, bei dem die Berechnungseinrichtung (CO, AV) ausgelegt ist, eine gefundene minimale Distanz von allen akkumulierten Distanzen im nächsten Decoderzyklus abzuziehen.
Decoder nach einem vorstehenden Anspruch, bei dem der Pfadspeicher (NM, PM, MX) zeilenweise aufgebaut ist zum Aufnehmen von zeilenweisen Pfaden (m(p, t)) aus den Datenfolgen, die beim Entscheiden zu einem Zustand geführt haben und welche in jedem Decoderzyklus neu verschoben werden sollen, – insbesondere zum Aufnehmen von Pfaden m(p, t) mit p = 0,1..., P – 1 mit P als Anzahl der Pfade und mit t = 0,1, ..., T – 1 + D mit T als Decodertiefe und D als Verzögerung.
Decoder nach einem vorstehenden Anspruch, bei dem der Pfadspeicher (NM, PM, MX) zwei Teile hat und ausgebildet ist zum Durchführen – der Verschiebung nach dem Viterbi-Algorithmus im ersten Teil mit einer vorgegebenen Länge (T) und – einer insbesondere einfachen Verzögerung mittels Schieberegister mit einer weiteren Länge (D) im zweiten Teil.
Decoder nach einem vorstehenden Anspruch, bei dem die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, den Anfangswert in jedem Pfad ({m(p, 0) für p = 0,1, ..., P – 1}) nach einem festen Muster, der nur von einer Pfadnummer abhängig ist, in jedem Decoderzyklus einzuschreiben.
Decoder nach einem vorstehenden Anspruch, bei dem die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, mittels der Kontrollsignale (s) am Eingang des Pfadspeichers die Datenverschiebung hinsichtlich der Pfade (m(p, t)) im ersten Teil des Pfadspeichers zu steuern, insbesondere gemäß m(p, t) = m(2p + s(p), t – 1) mit p = 0,1, ..., P/2 – 1 und m(P/2 + p, t) = m(2p + s(P/2 + p), t – 1) mit t = 1,2, ..., T – 1, für s(p) ∊ (0,1, ..., S – 1) für p = 0,1, ..., P – 1, wobei S die Anzahl der möglichen Datenwerte darstellt.
Decoder nach einem vorstehenden Anspruch, bei dem die Berechnungseinrichtung (CO, AV) und/oder der Pfadspeicher (NM, PM, MX) ausgelegt sind, – eine einfache Verschiebung in einem zweitem Teil des Pfadspeichers durchzuführen, insbesondere gemäß m(p, t) = m(p, t – 1) mit p = 0,1, ..., P – 1, t = T, ..., T + D – 1 – und/oder den ausgewählten Pfad (q) mit der minimalen Distanz als den Ausgangswert zu bestimmen, insbesondere gemäß Ausgang = m(q, T + D – 1).
Viterbi-Decoder (VD) mit einem Decoder nach einem vorstehenden Anspruch aus drei Blöcken aus – der Berechnungseinrichtung (CO, AV) für das Auswerten, das Akkumulieren und das Vergleichen der Distanzen mit Generierung der Kontrollsignale sowie für die Minimumsuche und ein Zwischenspeichern für einen Zeitausgleich, – einem Distanzspeicher (DM), und – dem Pfadspeicher, wobei – ein bidirektionaler Bus (DB) zwischen dem Distanzspeicher (DM) und der Berechnungseinrichtung (CO) angeordnet ist zum Ablesen der akkumulierten Distanz aus dem vorletzten Decoderzyklus und zum Abspeichern von neu berechneten, akkumulierten Distanzen, und – ein unidirektionaler Bus zwischen der Berechnungseinrichtung (CO, AV) und dem Pfadspeicher (NM, PM) angeordnet ist zum Übertragen der Kontrollsignale (s) für die Verschiebung im Speicher und zum Übertragen einer Adresse des Pfades mit der minimalen, akkumulierten Distanz.
Viterbi-Decoder (VD) mit einem Decoder nach einem vorstehenden Anspruch, insbesondere nach Anspruch 10, dessen Systemtakt gleich dem Decoderzyklus (Datenrate) ist, wobei – die Anzahl der Blöcke (AV) für Akkumulation und Vergleich der Bechnungseinrichtung (CO, AV) gleich der Anzahl der Zustände, insbesondere Pfade ist, – die Busbreite des Busses (DB) zum Distanzspeicher (DM) für ein gleichzeitiges Ablesen und Abspeichern der Distanzen für alle Pfade dimensioniert ist, und – der Bus (CB) zum Pfadspeicher (NM, PM) alle Kontrollsignale gleichzeitig durchleitet.
Viterbi-Decoder (VD) mit einem Decoder nach einem vorstehenden Anspruch, insbesondere nach Anspruch 10, dessen Systemfrequenz als einen Vielfaches X einer Datenrate oder eines Decoderzyklus ist, wobei – die Anzahl der Blöcke (AV) für Akkumulation und Vergleich in der Berechnungseinrichtung (CO) P/X beträgt, wobei P die Anzahl der Pfade oder Zustände darstellt, – der Bus (DB) zum Distanzspeicher (DM) zum Ablesen und Abspeichern von P/X Distanzen ausgelegt ist, und – der Bus (CB) zum Pfadspeicher (PM) zum insbesondere gleichzeitigen Durchleiten von P/X Kontrollsignalen ausgelegt ist.
Viterbi-Decoder (VD) mit einem Decoder nach einem vorstehenden Anspruch, der ausgelegt ist zum Verarbeiten – der Daten als binärer Daten zum Codieren (S = 2) und – der Datenwerte, insbesondere Bitfolge, welche mit einem Faltungscodierer einer Länge (L Bit) und einer Coderate (1/K) codiert sind, wobei – der Empfangsbereich mit N Bits auf einen Bereich der Ganzzahlen von 0 bis 2^N–2 aufgelöst ist, wobei – die Anzahl der möglichen Zustände bzw. Pfade 2^L–1 beträgt, – das Verhältnis zwischen der Systemfrequenz und der Datenrate eine Zweierpotenz ist (X = 2^x, x = 0,1, ..., L – 2), – die Busbreite zum Distanzspeicher zum gleichzeitigen Auslesen und Abspeichern insgesamt 2(N + ld(K) + 2)2^x+1 Bits beträgt und – die Busbreite zum Pfadspeicher 2^x+1 Bits für Kontrollsignale und L – 1 Bits für die Adresse des Pfades mit der minimalen, ackumulierten Distanz beträgt.
Verfahren zum Durchführen eines Viterbi-Algorithmus, insbesondere mit einem Decoder nach einem vorstehenden Anspruch, bei dem – in einen Eingang Empfangsdatenwerte (r(n, k)) eingegeben werden, – benötigte Distanzen (d₀, d₁) für die Empfangsdatenwerte und zum Akkumulieren und Vergleichen der Distanzen nach dem Viterbi-Algorithmus und zum Entscheiden von Datenwerten in einer eine Berechnungseinrichtung (CO, AV) berechnet werden, – in einem Pfadspeicher (PM) entschiedene Datenwerte (b) gespeichert werden, – über einen Bus zwischen der Berechnungseinrichtung und dem Pfadspeicher Datenwerte übertragen werden und – über einen Ausgang zumindest ein Ausgangswert (c(n, k)) ausgegeben wird, dadurch gekennzeichnet dass – Kontrollsignale (s) abhängig von den Entscheidungen zu Pfaden zugeordnet generiert werden, – die Kontrollsignale über den Bus (CB) zu dem Pfadspeicher (NM, PM) geführt werden, – die zu Pfaden zugeordneten Kontrollsignale im Pfadspeicher (PM) entsprechend Bedingungen des Viterbi-Algorithmus Daten folgen verschieben und – der Ausgangswert (c(n, k)) aus dem Pfadspeicher (NM, PM, MX) ausgegeben wird.
Verfahren nach Anspruch 15, bei dem – die benötigten Distanzen, insbesondere alle benötigten Distanzen für jeden Satz von den Empfangswerten in einem Block ausgewertet werden und – die Distanzen zugeordnet nach dem Viterbi-Algorithmus akkumuliert und verglichen werden, wobei die insbesondere kleinsten Distanzen ausgewählt und in einem Distanzspeicher abgelegt werden.
Verfahren nach Anspruch 15 oder 16, bei dem die Datenfolgen in einem zweiten Teil des Pfadspeichers durch einfache Schieberegister verzögert werden zum Ausgleichen einer benötigten Zeit für eine Minimumsuche unter den gewählten, akkumulierten Distanzen.
Verfahren nach der Ansprüche 15 – 17, bei dem der zumindest eine Ausgangswert (c(n, k)) aus dem Pfadspeicher, insbesondere aus einem Schieberegister im Pfadspeicher ausgegeben wird, der dem durch Minimumsuche ausgesuchten Pfad mit der insbesondere minimalen Distanz entspricht.
Verfahren nach der Ansprüche 15 – 18, bei dem eine gefundene, insbesondere minimale Distanz von allen akkumulierten Distanzen im nächsten Decoderzyklus abgezogen wird.
Verfahren nach der Ansprüche 15 – 19, bei dem im Pfadspeicher (NM, PM, MX) zeilenweise Pfade (m(p, t)) aus den Datenfolgen aufgenommen werden, die beim Entscheiden zu einem Zustand geführt haben und welche in jedem Decoderzyklus neu verschoben werden sollen, – insbesondere Pfade m(p, t) mit p = 0,1 ..., P – 1 mit P als Anzahl der Pfade und mit t = 0,1, ..., T – 1 + D mit T als Decodertiefe und D als Verzögerung.
Verfahren nach der Ansprüche 15 – 20, bei dem der Pfadspeicher (NM, PM, MX) zwei Teile hat und – die Verschiebung nach dem Viterbi-Algorithmus im ersten Teil mit einer vorgegebenen Länge (T) und – eine insbesondere einfache Verzögerung mittels Schieberegistern mit einer weiteren Länge (D) im zweiten Teil durchgeführt wird.
Verfahren nach der Ansprüche 15 – 21, bei dem der Anfangswert in jedem Pfad ({m(p, 0) für p = 0,1, ..., P – 1}) nach einem festen Muster, der nur von einer Pfadnummer abhängig ist, in jedem Decoderzyklus eingeschrieben wird.
Verfahren nach der Ansprüche 15 – 22, bei dem mittels der Kontrollsignale (s) am Eingang des Pfadspeichers die Datenverschiebung hinsichtlich der Pfade (m(p, t)) im ersten Teil des Pfadspeichers gesteuert wird, insbesondere gemäß m(p, t) = m(2p + s(p), t – 1) mit p = 0,1, ..., P/2 – 1 und m(P/2 + p, t) = m(2p + s(P/2 + p), t – 1) mit t = 1,2, ..., T – 1, für s(p) ∊ (0,1, ..., S – 1) für p = 0,1, ..., P – 1, wobei S die Anzahl der möglichen Datenwerte darstellt.
Verfahren nach der Ansprüche 15 – 23, bei dem – eine einfache Verschiebung in einem zweitem Teil des Pfadspeichers durchgeführt wird, insbesondere gemäß m(p, t) = m(p, t – 1) mit p = 0,1, ..., P – 1, t = T, ..., T + D – 1 – und/oder der ausgewählte Pfad (q) mit der minimalen Distanz als der Ausgangswert bestimmt wird, insbesondere gemäß Ausgang = m(q, T + D – 1).
Verfahren nach der Ansprüche 15 – 24, bei dem der Decoder aus drei Blöcken aufgebaut ist, – der Berechnungseinrichtung (CO, AV) für das Auswerten, das Akkumulieren und das Vergleichen der Distanzen mit Generierung der Kontrollsignale sowie für die Minimumsuche und ein Zwischenspeichern für einen Zeitausgleich, – einem Distanzspeicher (DM), und – dem Pfadspeicher, wobei – ein bidirektionaler Bus (DB) zwischen dem Distanzspeicher (DM) und der Berechnungseinrichtung (CO) angeordnet ist zum Ablesen der akkumulierten Distanz aus dem vorletzten Decoderzyklus und zum Abspeichern von neu berechneten, akkumulierten Distanzen, und – ein unidirektionaler Bus zwischen der Berechnungseinrichtung (CO, AV) und dem Pfadspeicher (NM, PM) angeordnet ist zum Übertragen der Kontrollsignale (s) für die Verschiebung im Speicher und zum Übertragen einer Adresse des Pfades mit der minimalen, akkumulierten Distanz.
Verfahren nach der Ansprüche 15 – 24, insbesondere nach An spruch 25, bei dem der Decoder (VD) mit einem Systemtakt gleich dem Decoderzyklus betrieben wird, wobei – die Anzahl der Blöcke (AV) für Akkumulation und Vergleich der Bechnungseinrichtung (CO, AV) gleich der Anzahl der Zustände, insbesondere Pfade ist, – die Busbreite des Busses (DB) zum Distanzspeicher (DM) für ein gleichzeitiges Ablesen und Abspeichern der Distanzen für alle Pfade dimensioniert ist, und – der Bus (CB) zum Pfadspeicher (NM, PM) alle Kontrollsignale gleichzeitig durchleitet.
Verfahren nach der Ansprüche 15 – 24, insbesondere nach An spruch 25, bei dem der Decoder (VD) mit einer Systemfrequenz als einem Vielfachen X einer Datenrate oder eines Decoderzyklus betrieben wird, wobei – die Anzahl der Blöcke (AV) für Akkumulation und Vergleich in der Berechnungseinrichtung (CO) P/X beträgt, wobei P die Anzahl der Pfade oder Zustände darstellt, – der Bus (DB) zum Distanzspeicher (DM) zum Ablesen und Abspeichern von P/X Distanzen ausgelegt ist, und – der Bus (CB) zum Pfadspeicher (PM) zum insbesondere gleichzeitigen Durchleiten von P/X Kontrollsignalen ausgelegt ist.
Verfahren nach der Ansprüche 15 – 27 zum Verarbeiten – der Daten als binärer Daten zum Codieren (S = 2) und – der Datenwerte, insbesondere Bitfolge, welche mit einem Faltungscodierer einer Länge (L Bit) und einer Coderate (1/K) codiert sind, wobei – der Empfangsbereich mit N Bits auf einen Bereich der Ganzzahlen von 0 bis 2^N–2 aufgelöst wird, wobei – die Anzahl der möglichen Zustände bzw. Pfade 2^L–1 beträgt, – das Verhältnis zwischen der Systemfrequenz und der Datenrate eine Zweierpotenz ist (X = 2^x, x = 0,1, ..., L – 2), – die Busbreite zum Distanzspeicher zum gleichzeitigen Auslesen und Abspeichern insgesamt 2(N + ld(K) + 2)2^x+1 Bits beträgt und – die Busbreite zum Pfadspeicher 2^x+1 Bits für Kontrollsignale und L – 1 Bits für die Adresse des Pfades mit der minimalen, ackumulierten Distanz beträgt.