DE10163702A1

DE10163702A1 - Circuit for recovering a clock signal from a digitally coded signal

Info

Publication number: DE10163702A1
Application number: DE2001163702
Authority: DE
Inventors: Herbert Koblmiller
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-12-21
Filing date: 2001-12-21
Publication date: 2003-07-10
Also published as: WO2003056772A1

Abstract

The invention relates to a circuit for recovering a clock signal (B) from a digitally coded signal (A), according to which a meter (4) delivers a meter value that is proportional to a high-level duration of the data signal (A) for which a reference clock pulse (C) is used, whereupon the clock-pulse rate of the reference clock pulse (C) is divided by the meter value. As a result, the recovered clock signal (B) is easily obtained, can be synchronized with the data signal (A) in further developments of the principle and can be used for decoding the data signal. The circuit is particularly suited for rapidly processing Manchester-coded signals.

Description

Die vorliegende Erfindung betrifft eine Schaltung zur Rückgewinnung eines Taktsignals aus einem digital codierten Signal. The present invention relates to a circuit for Recovery of a clock signal from a digitally encoded signal.

Bei der digitalen Nachrichtenübertragung über einen Übertragungskanal werden die digitalen, zu übertragenden Nutzdaten üblicherweise codiert. Diese Codierung wird auch als Kanalcodierung bezeichnet. Ziele einer derartigen Codierung eines digitalen Signals sind beispielsweise gleichstromfreie Signalübertragung, Optimieren der Spektralverteilung des Signals, Verringern von Nebensprechen, Erhöhung des Störabstandes et cetera. With digital message transmission via a The transmission channel is the digital user data to be transmitted usually coded. This coding is also called Channel coding called. Objectives of such an encoding digital signals are DC-free, for example Signal transmission, optimizing the spectral distribution of the Signal, reducing crosstalk, increasing the Signal-to-noise ratio et cetera.

Ein Beispiel für einen Code für Digitalsignale, bei dem es auf bitsynchrone Taktsignale ankommt, ist der Manchester- Code. Der Manchester-Code wird auch Biphase-Code oder Splitphase-Code genannt. Bei dem Manchester-Code wird eine binäre Eins mit einem logischen High-Pegel in einem ersten halben Bitintervall codiert und mit einem logischen Low-Pegel in einem zweiten halben Bitintervall. Die binäre Null wird mit einem Signal von entgegengesetzter Polarität codiert. Die Codierung von logischem High- und logischem Low-Zustand wird folglich im Mittelwert gleichstromfrei ausgeführt. Es ist eine Eigenschaft des Manchester-Codes, daß bei jedem Binärsymbol jeweils zur Symbolmitte ein Zustandswechsel auftritt. Bei einer Folge 0101. . . sind pro Bitintervall zwei Zustandswechsel vorhanden. Ein Manchester-codiertes Signal hat demnach eine High- beziehungsweise Low-Pegeldauer von minimal einer und maximal zwei Taktperioden. An example of a code for digital signals in which bit-synchronous clock signals are important is the Manchester code. The Manchester code is also called biphase code or split phase code. In the Manchester code, a binary one is encoded with a logic high level in a first half bit interval and with a logic low level in a second half bit interval. The binary zero is encoded with a signal of opposite polarity. The coding of the logic high and logic low state is consequently carried out in the mean value without direct current. It is a property of the Manchester code that a change of state occurs in the middle of each binary symbol. In a series 0101 . , , there are two status changes per bit interval. A Manchester-coded signal therefore has a high or low level duration of a minimum of one and a maximum of two clock periods.

Wird ein derart codiertes Signal über einen Kanal übertragen, so ist es auf der Empfangsseite üblicherweise gewünscht, aus dem Datensignal ein Taktsignal rückzugewinnen und mit Hilfe dieses rückgewonnenen Taktsignals das codiert übertragene Signal zu decodieren. If such a coded signal is transmitted over a channel, so it is usually desired on the reception side recover a clock signal from the data signal and with the help this recovered clock signal is the coded transmitted Decode signal.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltung zur Rückgewinnung eines Taktsignals aus einem digital codierten Signal anzugeben, welche für eine schnelle Rückgewinnung des Taktsignals und für Manchester-codierte Signale geeignet ist. The object of the present invention is to provide a circuit for Recovery of a clock signal from a digitally encoded Signal to indicate which for a quick recovery of the Clock signal and for Manchester encoded signals is suitable.

Erfindungsgemäß wird die Aufgabe gelöst durch eine Schaltung zur Rückgewinnung eines Taktsignals aus einem digital codierten Signal, aufweisend:

- einen Datensignaleingang zur Zuführung des digital codierten Signals,
- eine Steuereinheit, die mit dem Datensignaleingang gekoppelt ist und einen Referenztakteingang zur Zuführung eines Referenztakts hat,
- einen Zähler, der an seinem Ausgang einen Zählwert proportional zu einer Pegeldauer des digital codierten Signals bereitstellt, mit einem Eingang, der an die Steuereinheit angeschlossen ist, und
- ein Mittel zur Frequenzteilung, mit einem ersten Eingang, der mit dem Referenztakteingang zur Zuführung des Referenztakts gekoppelt ist, mit einem zweiten Eingang, der mit dem Ausgang des Zählers gekoppelt ist und mit einem Ausgang, an dem das aus dem Quotienten der Taktrate des Referenztakts und dem Zählwert abgeleitete, rückgewonnene Taktsignal bereitgestellt wird.

According to the invention, the object is achieved by a circuit for recovering a clock signal from a digitally coded signal, comprising:

a data signal input for supplying the digitally coded signal,
a control unit which is coupled to the data signal input and has a reference clock input for supplying a reference clock,
a counter which provides at its output a count value proportional to a level duration of the digitally coded signal, with an input which is connected to the control unit, and
- A means for frequency division, with a first input, which is coupled to the reference clock input for feeding the reference clock, with a second input, which is coupled to the output of the counter and with an output, at which the quotient of the clock rate of the reference clock and recovered clock signal derived from the count is provided.

Der Zähler, dem das digital codierte Signal oder ein vom digital codierten Signal abgeleitetes Signal zugeführt wird, gibt an seinem Ausgang ein Signal ab, welches proportional ist zu einer Pegeldauer des digital codierten Signals, beispielsweise zur Dauer des High-Pegels. Als Bezugstakt dient dem Zähler dabei der Referenztakt. Im Mittel zur Frequenzteilung wird dieser Referenztakt geteilt durch den Zählwert, den der Zähler an seinem Ausgang bereitstellt. Am Ausgang des Mittels zur Frequenzteilung steht nun ein Signal bereit, welches eine Taktfrequenz hat, welche der Taktfrequenz der ursprünglich dem digital codierten Signal zugrundeliegenden Taktfrequenz entspricht. The counter to which the digitally encoded signal or one from digitally coded signal derived signal is supplied emits a signal at its output, which is proportional is to a level duration of the digitally encoded signal, for example the duration of the high level. Serves as a reference clock the counter the reference clock. On average for Frequency division, this reference clock is divided by the count value the counter provides at its output. At the exit of the A signal is now available by means of frequency division, which has a clock frequency which is the clock frequency of the originally on which the digitally coded signal is based Clock frequency corresponds.

Die beschriebene Schaltung ist insbesondere zur Decodierung von Manchester-codierten Signalen geeignet und gestattet eine besonders schnelle Rückgewinnung der dem digital codierten Signal zugrundeliegenden Taktfrequenz. Mittels dieser Taktfrequenz ist ein Decodieren der Manchester-codierten Signale möglich. The circuit described is particularly for decoding of Manchester-encoded signals and permits one particularly fast recovery of the digitally coded Signal underlying clock frequency. By means of this Clock frequency is a decoding of the Manchester encoded signals possible.

Gemäß einer vorteilhaften Ausführungsform der vorliegenden Erfindung umfaßt das Mittel zur Frequenzteilung einen programmierbaren Zähler, der mit dem Ausgang des Zählers gekoppelt ist und an dessen Ausgang das rückgewonnene Taktsignal bereitgestellt wird und eine Synchronisiereinrichtung, die an ihren Eingängen mit dem Referenztakteingang und dem Datensignaleingang verbunden ist, die mit dem programmierbaren Zähler gekoppelt ist und die das rückgewonnene Taktsignal auf das digital codierte Signal synchronisiert. According to an advantageous embodiment of the present Invention comprises the means for frequency division programmable counter that matches the output of the counter is coupled and at the output of the recovered clock signal is provided and a synchronizer on their inputs with the reference clock input and the Data signal input is connected to the programmable Counter is coupled and on the recovered clock signal the digitally encoded signal is synchronized.

Die Synchronisiereinrichtung synchronisiert bevorzugt die ansteigende oder abfallende Flanke des Ausgangssignals des programmierbaren Zählers auf die ansteigende beziehungsweise abfallende Flanke des digital codierten Signals. The synchronization device preferably synchronizes the rising or falling edge of the output signal of the programmable counter on the increasing respectively falling edge of the digitally coded signal.

Dabei kann bevorzugt eingestellt werden, nach wievielen Perioden des digital codierten Signals eine neuerliche Synchronisierung des rückgewonnenen Taktsignals mit dem digital codierten Signal erfolgen soll. It can preferably be set after how many Periods of the digitally coded signal a new one Synchronization of the recovered clock signal with the digital coded signal should take place.

Nach einer derartigen Synchronisierung kann mit geringem Aufwand, beispielsweise durch kombinatorische Logik, ein vom digital codierten Signal abgeleitetes, decodiertes Signal rückgewonnen werden. After such a synchronization can be done with little Effort, for example through combinatorial logic, from digitally encoded signal derived, decoded signal be recovered.

Unter der Pegeldauer des digital codierten Signals ist die Zeit zwischen zwei unmittelbar aufeinanderfolgenden Signalflanken des digital codierten Signals verstreichende Zeit verstanden, das heißt die Dauer eines High- oder eines Low- Zustands. Under the level duration of the digitally encoded signal is the Time between two consecutive Signal edges of the digitally coded signal elapse time understood, that is, the duration of a high or a low State.

Gemäß einer bevorzugten Weiterbildung der vorliegenden Schaltung ist

- eine Multipliziereinheit vorgesehen zum Multiplizieren des Zählwerts, die den Ausgang des Zählers mit dem programmierbaren Zähler koppelt,
- zumindest ein Vergleicher vorgesehen, der an den Zähler angekoppelt ist und der den Zählwert jeweils mit vorgegebenen oberen und unteren Schwellwerten vergleicht,
- zumindest eine Umschalteinrichtung vorgesehen, die mit dem zumindest einen Vergleicher zum Umschalten zwischen einem ersten und zweiten oberen Schwellwert und zum Umschalten zwischen einem ersten und zweiten unteren Schwellwert gekoppelt ist, und
- eine Auswerteeinheit vorgesehen, die mit dem Vergleicher gekoppelt ist und an ihrem Ausgang ein Aktiviersignal bereitstellt, wenn der Zählwert innerhalb von dem durch ersten unteren und ersten oberen Schwellwert oder innerhalb von dem durch zweiten unteren und zweiten oberen Schwellwert begrenzten Bereich liegt,
- wobei der Ausgang der Auswerteeinheit mit einem Steuereingang der Synchronisiereinheit zum Zuführen des Aktiviersignals gekoppelt ist.

According to a preferred development of the present circuit

a multiplier unit is provided for multiplying the count value, which couples the output of the counter to the programmable counter,
at least one comparator is provided, which is coupled to the counter and which compares the count value with predetermined upper and lower threshold values,
at least one switching device is provided, which is coupled to the at least one comparator for switching between a first and second upper threshold value and for switching between a first and second lower threshold value, and
an evaluation unit is provided which is coupled to the comparator and provides an activation signal at its output if the count value lies within the range delimited by first lower and first upper threshold values or within the range delimited by second lower and second upper threshold values,
- The output of the evaluation unit being coupled to a control input of the synchronization unit for supplying the activation signal.

Die Multipliziereinrichtung sowie die zumindest eine Umschalteinrichtung bewirken bevorzugt eine ganzzahlige Multiplikation oder Division des Zählwertes beziehungsweise der einstellbaren Schwellwerte. The multiplier and the at least one Switching device preferably effect an integer Multiplication or division of the count value or the adjustable threshold values.

Mit der Auswerteeinheit in der beschriebenen Verschaltung kann in einfacher Weise verifiziert werden, ob ein am Eingang der Schaltung zugeführtes digital codiertes Signal ein Manchester-codiertes Signal ist. Bei einem als Nutzsignal gültig erkannten digital codierten Signal wird mittels des Aktiviersignals die Synchronisiereinheit aktiviert. With the evaluation unit in the connection described can be verified in a simple manner whether one at the entrance digitally coded signal supplied to the circuit Manchester encoded signal is. Valid for a as a useful signal recognized digitally encoded signal is by means of Activation signal activated the synchronization unit.

Dabei kann bevorzugt eine Zeitdauer eingestellt werden, nach der die angestoßene Synchronisierung wieder abgebrochen wird. A period of time can preferably be set after the interrupted synchronization is canceled again.

Das beschriebene Prinzip ermöglicht eine besonders schnelle Erkennung, ob am Datensignaleingang ein digital codiertes Signal vorliegt in Kombination mit einer Rückgewinnung des dem digital codierten Signal zugrundeliegenden Taktsignals, welche wiederum gemeinsam in besonders schneller Weise das Decodieren des digital codierten Signals ermöglichen. The principle described enables a particularly fast one Detection of whether there is a digitally coded input signal Signal is present in combination with a recovery of the digitally coded signal underlying clock signal, which in turn, in a particularly quick manner Allow decoding of the digitally encoded signal.

Gemäß einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung hat die Multipliziereinrichtung einen Steuereingang, der mit der Steuereinheit verbunden ist zur Verdoppelung des Zählwerts in Abhängigkeit von einem Umschaltbefehl. According to a further preferred embodiment of the In the present invention, the multiplier has one Control input, which is connected to the control unit Doubling of the count depending on one Switching instruction.

Bei Manchester-codierten Signalen entspricht die High- Pegeldauer je nach codiertem Signal der einfachen oder maximal der doppelten Taktperiode. Demnach können mit dem einfachen Verdoppeln des Zählwertes zum einen unabhängig von der Nutzsignalfolge Vergleiche mit oberen und unteren Schwellwerten durchgeführt werden und zum anderen kann ebenfalls unabhängig von der Nutzsignalfolge das Taktsignal rückgewonnen werden. For Manchester encoded signals, the high Level duration depending on the coded signal of the simple or maximum of twice the clock period. Accordingly, with the simply doubling the count value on the one hand regardless of the Useful signal sequence comparisons with upper and lower Threshold values can be carried out and secondly also Regardless of the useful signal sequence, the clock signal is recovered become.

Gemäß einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist zum Vergleich des Zählwertes mit oberen und unteren Schwellwerten je ein Vergleicher vorgesehen. Hierdurch kann der Vergleich mit oberer und unterer Schwelle zeitgleich und besonders schnell erfolgen. According to a further preferred embodiment of the The present invention is for comparing the count with upper ones A comparator is provided for each of the lower and lower threshold values. This allows the comparison with the upper and lower threshold take place at the same time and particularly quickly.

Gemäß einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung ist zur Kopplung von erstem und zweitem Vergleicher mit oberem und unterem Schwellwert je eine Umschalteinrichtung vorgesehen, die eine Verdoppelung der Schwellwerte bewirkt, derart, daß der zweite obere gleich dem doppelten ersten oberen Schwellwert und der zweite untere gleich dem doppelten ersten unteren Schwellwert ist. According to a further preferred embodiment of the The present invention is for coupling the first and second Comparators with upper and lower threshold values one each Switching device is provided, which doubles the Thresholds causes such that the second upper one is twice first upper threshold and the second lower threshold equal to that is double the first lower threshold.

Die beschriebene Umschalteinrichtung zur Verdoppelung kann bei beispielsweise binärer Codierung der Schwellwerte in einfacher Weise in einem Schieberegister durch einfaches Verschieben des codierten Schwellwertes um eine Stelle erfolgen. The described switching device for doubling can with, for example, binary coding of the threshold values in simple way in a shift register by simple Shift the coded threshold value by one place.

Anstelle eines Schieberegisters kann bei binärer Codierung auch ein Schalter vorgesehen sein, der die Multiplikation mit dem Faktor 2 bewirkt. Instead of a shift register with binary coding a switch can also be provided for multiplication by by a factor of 2.

Mittels eines einfachen Exklusiv-ODER Logik-Gatters kann gemäß einer weiteren, bevorzugten Weiterbildung der Erfindung das digital codierte Signal decodiert werden. Dabei wird dem Exklusiv-Oder-Gatter an einem Eingang das digital codierte Signal zugeführt und an einem weiteren Eingang das rückgewonnene Taktsignal, welches bereits mit dem digital codierten Signal phasensynchronisiert ist. Using a simple exclusive OR logic gate according to a further preferred development of the invention the digitally encoded signal can be decoded. The Exclusive-OR gate at an input that is digitally coded Signal supplied and the at another input recovered clock signal, which is already encoded with the digital Signal is phase locked.

Weitere Einzelheiten und vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche. Further details and advantageous embodiments of the Invention are the subject of the dependent claims.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnungen näher erläutert. Es zeigen: The invention is described below using an exemplary embodiment explained in more detail with reference to the drawings. Show it:

Fig. 1 eine beispielhafte Realisierung der Schaltung gemäß vorliegendem Prinzip anhand eines Blockschaltbildes, Fig. 1 shows an exemplary realization of the circuit according to the present principle, on the basis of a block diagram,

Fig. 2 die Zeitverläufe des digital codierten Signals und des rückgewonnenen Taktsignals gemäß Schaltbild von Fig. 1, und Fig. 2 shows the timing of the digitally encoded signal and the recovered clock signal according to the circuit diagram of Fig. 1, and

Fig. 3 die Zeitverläufe gemäß Fig. 2 ergänzt um das decodierte Signal. FIG. 3 shows the time profiles according to FIG. 2 supplemented by the decoded signal.

Fig. 1 zeigt anhand eines vereinfachten Blockschaltbildes eine Schaltung zur Rückgewinnung eines Taktsignals B aus einem digital codierten Signal A, mit einem Datensignaleingang 1 zum Zuführen des codierten Signals A, der mit einem Eingang einer Steuereinheit 2 verbunden ist. Der Steuereinheit 2 ist weiterhin an einem Referenztakteingang 3 ein Referenztaktsignal C zuführbar. An einen Ausgang der Steuereinheit 2 ist ein Zähler 4 angeschlossen, der als Aufwärtszähler ausgebildet ist. An den Ausgang des Zählers 4 ist je ein Vergleicher 5, 6 angeschlossen. Die Vergleicher 5, 6 sind an je einem weiteren Eingang mit je einer Umschalteinrichtung 9, 10 verbunden, welche wiederum an je eine Speichereinrichtung zum Ablegen eines oberen und eines unteren Schwellwerts 7, 8 gekoppelt sind. Ausgangsseitig sind die Vergleichseinrichtungen 5, 6 mit einer Auswerteeinheit 11 verbunden. An den Ausgang des Zählers 4 ist weiterhin ein Mittel zur Frequenzteilung 12 angeschlossen, welches einen Multiplizierer 13, einen programmierbaren Zähler 14 sowie eine Synchronisiereinheit 15 umfaßt. Die Umschalteinrichtung 13 hat einen Dateneingang, der mit dem Ausgang des Zählers 4 verbunden ist. Weiterhin weist die Multipliziereinrichtung 13, ebenso wie die Umschalteinrichtungen 9, 10 einen Steuereingang auf, der zur Übertragung eines Umschaltbefehls mit der Auswerteeinheit 2 verbunden ist. Ausgangsseitig an den Multiplizierer 13 ist der programmierbare Zähler 14 angeschlossen. Der programmierbare Zähler 14 hat einen Takteingang, der mit dem Referenztakteingang 3 der Auswerteeinheit 2 zur Zuführung des Referenztakts C verbunden ist. Der programmierbare Zähler 14 ist mit einem Dateneingang an den Ausgang des Multiplizierers 13 angeschlossen. Die Synchronisiereinrichtung 15 weist einen Takteingang auf, der ebenfalls mit dem Referenztakteingang 3 der Auswerteeinheit zur Übermittlung des Referenztakts C verbunden ist und einen weiteren Eingang, der mit dem Datensignaleingang 1 der Schaltung verbunden ist. Schließlich weist die Synchronisiereinrichtung 15 einen Aktiviereingang auf, der mit einem Ausgang der Auswerteeinheit 11 zur Übermittlung eines Aktiviersignals gekoppelt ist. Die Synchronisiereinrichtung ist mit dem programmierbaren Zähler 14 zu dessen Ansteuerung verbunden. Am Ausgang des programmierbaren Zählers 14 ist das rückgewonnene Taktsignal B bereitgestellt. Der Ausgang des programmierbaren Zählers 14 ist mit einem Eingang eines Exklusiv-ODER-Gatters 16 verbunden, welches einen weiteren Eingang hat, der mit dem Datensignaleingang 1 der Schaltung verbunden ist. Am Ausgang des Exklusiv-Oder-Gatters 16 wird ein vom digital codierten Signal A abgeleitetes, decodiertes Signal bereitgestellt. Fig. 1 shows by way of a simplified block diagram of a circuit for recovering a clock signal B from a digitally coded signal A, having a data signal input 1 for supplying the encoded signal A, which is connected to an input of a control unit 2. The control unit 2 is further fed to a reference clock input 3 a reference clock signal C. A counter 4 , which is designed as an up counter, is connected to an output of the control unit 2 . A comparator 5 , 6 is connected to the output of the counter 4 . The comparators 5 , 6 are each connected to a further input with a switching device 9 , 10 , which in turn is coupled to a storage device for storing an upper and a lower threshold value 7 , 8 . On the output side, the comparison devices 5 , 6 are connected to an evaluation unit 11 . A means for frequency division 12 is further connected to the output of the counter 4 , which comprises a multiplier 13 , a programmable counter 14 and a synchronization unit 15 . The switching device 13 has a data input which is connected to the output of the counter 4 . Furthermore, the multiplier 13 , like the switchover devices 9 , 10, has a control input which is connected to the evaluation unit 2 for transmitting a switchover command. The programmable counter 14 is connected on the output side to the multiplier 13 . The programmable counter 14 has a clock input which is connected to the reference clock input 3 of the evaluation unit 2 for supplying the reference clock C. The programmable counter 14 is connected to the output of the multiplier 13 with a data input. The synchronization device 15 has a clock input, which is likewise connected to the reference clock input 3 of the evaluation unit for transmitting the reference clock C, and a further input, which is connected to the data signal input 1 of the circuit. Finally, the synchronization device 15 has an activation input, which is coupled to an output of the evaluation unit 11 for transmitting an activation signal. The synchronization device is connected to the programmable counter 14 in order to control it. The recovered clock signal B is provided at the output of the programmable counter 14 . The output of the programmable counter 14 is connected to an input of an exclusive-OR gate 16 , which has a further input which is connected to the data signal input 1 of the circuit. At the output of the exclusive-OR gate 16 , a decoded signal derived from the digitally coded signal A is provided.

Die Funktionsweise der Schaltung gemäß Fig. 1 soll unter Zuhilfenahme der Signalverläufe gemäß Fig. 2 und 3 erläutert werden. The mode of operation of the circuit according to FIG. 1 will be explained with the aid of the signal curves according to FIGS. 2 and 3.

Fig. 2 zeigt den Verlauf des digital codierten Manchester- Signals A über einer Zeitachse t anhand eines Beispiels für eine codierte Bitfolge 0010. Man erkennt, daß eine logische Null mit einer ansteigenden Taktflanke codiert wird, während die logische Eins mit einer abfallenden Taktflanke, jeweils nach der halben für ein Bit zur Verfügung stehenden Zeit, codiert wird. Der High-Pegel kann bei einem derartigen, Manchester-codierten Signal A, wie erkennbar, entweder eine einfache oder eine doppelte Periodendauer T, 2T lang sein. Mit der Schaltung zur Rückgewinnung eines Taktsignals aus einem digital codierten Signal gemäß Fig. 1 wird zunächst verifiziert, daß das am Datensignaleingang 1 anliegende Signal ein Manchester-codiertes Signal ist. Hierfür stellt der Zähler 4 an seinem Ausgang einen Zählwert bereit, der proportional zu einem High-Pegel, d. h. zur Zeit zwischen ansteigender und darauffolgender abfallender Signalflanke, ist. Mittels der Vergleicher 5, 6, der Umschalteinrichtungen 9, 10 sowie der Schwellwertspeicher 7, 8 wird überprüft, ob dieser Zählwert innerhalb vorgebbarer Schranken liegt. In einem ersten Vergleichsschritt werden die oberen und unteren Schwellwerte T2, T1 unverändert an die Vergleichseinrichtungen 5, 6 übermittelt. Der Komparator 5 vergleicht nun den Zählwert, beispielsweise die High-Pegeldauer T, mit der oberen Schranke T2, während die Vergleichseinrichtung 6 den Zählwert mit der unteren Schwelle T1 vergleicht. Ist der Zählwert kleiner als der obere und zugleich größer als der untere Schwellwert, so stellt die ausgangsseitig an den Vergleichseinrichtungen 5, 6 angeschlossene Auswerteeinheit 11 ein Aktiviersignal bereit. In einem nachfolgenden Vergleichsschritt werden von der Steuereinheit 2 die Umschalteinrichtungen 9, 10 aktiviert, welche nunmehr den oberen und unteren Schwellwert T2, T1 den Vergleichseinrichtungen 5, 6 jeweils verdoppelt zuführen. In diesem zweiten Vergleichsschritt wird nunmehr der Zählwert mit den verdoppelten Schranken 2T2, 2T1 verglichen. Liegt der Zählwert innerhalb dieser Schranken, so stellt die Auswerteeinheit 11 ebenfalls das Aktiviersignal bereit. Insgesamt stellt die Auswerteeinheit 11 das Aktiviersignal bereit, wenn der Zählwert entweder innerhalb der einfachen oberen und unteren Schwellwerte T2, T1 liegt oder wenn der Zählwert innerhalb der verdoppelten oberen und unteren Schwellwerte 2T2, 2T1 liegt. Hierdurch kann sicher erkannt werden, ob am Datensignaleingang 1 ein Manchester-codiertes Signal eingespeist wird. Fig. 2 shows the course of the Manchester coded digital signal A on a time axis t with reference to an example of an encoded bit sequence 0010th It can be seen that a logic zero is coded with a rising clock edge, while the logic one is coded with a falling clock edge, in each case after half the time available for a bit. The high level in such a Manchester-coded signal A, as can be seen, can be either a single or a double period T, 2T long. The circuit for recovering a clock signal from a digitally coded signal according to FIG. 1 first verifies that the signal present at data signal input 1 is a Manchester-coded signal. For this purpose, the counter 4 provides a count value at its output which is proportional to a high level, ie to the time between the rising and subsequent falling signal edge. The comparators 5 , 6 , the switching devices 9 , 10 and the threshold value memories 7 , 8 are used to check whether this count value lies within predefinable limits. In a first comparison step, the upper and lower threshold values T2, T1 are transmitted unchanged to the comparison devices 5 , 6 . The comparator 5 now compares the count value, for example the high level duration T, with the upper limit T2, while the comparison device 6 compares the count value with the lower threshold T1. If the count value is smaller than the upper and at the same time larger than the lower threshold value, the evaluation unit 11 connected on the output side to the comparison devices 5 , 6 provides an activation signal. In a subsequent comparison step, the control unit 2 activates the switching devices 9 , 10 , which now supply the upper and lower threshold values T2, T1 to the comparison devices 5 , 6 in duplicate. In this second comparison step, the count value is now compared with the doubled barriers 2 T2, 2 T1. If the count is within these limits, the evaluation unit 11 also provides the activation signal. Overall, the evaluation unit 11 provides the activation signal when the count is either within the simple upper and lower threshold values T2, T1 or when the count is within the doubled upper and lower threshold values 2 T2, 2 T1. In this way, it can be reliably recognized whether a Manchester-coded signal is being input at data signal input 1 .

Zusätzlich wird bei der Schaltung gemäß Fig. 1 das ebenfalls in Fig. 2 anhand eines Signalverlaufs über der Zeit dargestellte Taktsignal B rückgewonnen, welches dem digital codierten Signal A zugrundeliegt. Hierfür wird, wie bereits anhand der Umschalteinrichtungen 9, 10 beschrieben, dem programmierbaren Zähler 14 der von Zähler 4 bereitgestellte Zählwert in einem ersten Schritt unverändert und in einem zweiten Schritt verdoppelt zugeführt. Der programmierbare Zähler 14 wird mittels der Synchronisiereinrichtung 15 synchronisiert. Die Synchronisiereinrichtung 15 wird dabei mittels des von der Auswerteeinheit 11 bereitgestellten Aktiviersignals aktiviert und synchronisiert in diesem Fall das vom programmierbaren Zähler 14 bereitgestellte Taktsignal mit den Signalflanken des digital codierten Signals A. Sowohl die Synchronisiereinrichtung 15, als auch der programmierbare Zähler 14 und die Steuereinheit 2 benötigen für ihre Funktion einen Referenztakt C, im vorliegenden Fall wird ein Quarzreferenztakt verwendet. Nach zehn Taktperioden dieses Referenztaktes C ist der Zählwert ausgangsseitig am Zähler 4 bereitgestellt und die Synchronisierung des Bezugstaktes erfolgt. Nach der Summe aus zehn Referenztaktperioden und einer Periodendauer des rückgewonnenen Signals B steht am Ausgang der Schaltung das rückgewonnene, synchronisierte Taktsignal B bereit und kann bereits nach einer derart kurzen Zeit im Exklusiv-ODER-Gatter 16 zum Decodieren des eigentlichen Nutzsignals verwendet werden. In addition, in the circuit according to FIG. 1, the clock signal B, which is also shown in FIG. 2 on the basis of a signal curve over time, and on which the digitally coded signal A is based, is recovered. For this purpose, as already described with reference to the switching devices 9 , 10 , the programmable counter 14 is supplied with the count value provided by counter 4 unchanged in a first step and doubled in a second step. The programmable counter 14 is synchronized by means of the synchronization device 15 . The synchronizing device 15 is activated by means of the activation signal provided by the evaluation unit 11 and in this case synchronizes the clock signal provided by the programmable counter 14 with the signal edges of the digitally coded signal A. Both the synchronizing device 15 and the programmable counter 14 and the control unit 2 require a reference clock C for their function, in the present case a quartz reference clock is used. After ten clock periods of this reference clock C, the count value is provided on the output side at counter 4 and the reference clock is synchronized. After the sum of ten reference clock periods and a period of the recovered signal B, the recovered, synchronized clock signal B is available at the output of the circuit and can be used after such a short time in the exclusive-OR gate 16 to decode the actual useful signal.

Fig. 3 zeigt das digital codierte Signal A, das rückgewonnene Taktsignal B, beide wie in Fig. 2 bereits erläutert, sowie zusätzlich das decodierte, durch Exklusiv-ODER- Verknüpfung der beiden Eingangs-Signale A, B gewonnene Signal. FIG. 3 shows the digitally coded signal A, the recovered clock signal B, both as already explained in FIG. 2, and additionally the decoded signal obtained by exclusive ORing the two input signals A, B.

Insgesamt ist mit der vorliegenden Schaltung eine besonders einfache und besonders schnelle Rückgewinnung eines Manchester-codierten Signals möglich. Bezugszeichenliste 1 Datensignaleingang
2 Steuereinheit
3 Takteingang
4 Zähler
5 erster Vergleicher
6 zweiter Vergleicher
7 oberer Schwellwertspeicher
8 unterer Schwellwertspeicher
9 Umschalteinrichtung
10 Umschalteinrichtung
11 Auswerteeinheit
12 Mittel zur Frequenzteilung
13 Multiplizierer
14 programmierbarer Zähler
15 Synchronisiereinrichtung
16 Exklusiv-ODER-Gatter
A digital codiertes Signal
B rückgewonnenes Taktsignal
C Referenztakt
Overall, a particularly simple and particularly fast recovery of a Manchester-coded signal is possible with the present circuit. Reference symbol list 1 data signal input
2 control unit
3 clock input
4 counters
5 first comparator
6 second comparator
7 upper threshold value memory
8 lower threshold value memory
9 switching device
10 switching device
11 evaluation unit
12 means for frequency division
13 multipliers
14 programmable counters
15 synchronization device
16 exclusive OR gates
A digitally encoded signal
B recovered clock signal
C reference clock

Claims

1. A circuit for recovering a clock signal (B) from a digitally coded signal (A), comprising
a data signal input ( 1 ) for supplying the digitally coded signal (A),
a control unit ( 2 ) which is coupled to the data signal input ( 1 ) and has a reference clock input ( 3 ) for supplying a reference clock (C),
a counter ( 4 ) which provides at its output a count value derived from a level duration (T, 2 T) of the digitally coded signal (A), with an input which is connected to the control unit ( 2 ), and
means for frequency division ( 12 ), having a first input which is coupled to the reference clock input ( 3 ) for supplying the reference clock (C), having a second input which is coupled to the output of the counter ( 4 ), and having a Output at which the recovered clock signal (B) derived from the quotient of the clock rate of the reference clock (C) and the count value is provided.

2. Circuit according to claim 1, characterized in that
the means for frequency division ( 12 ) comprises a programmable counter ( 14 ) which is coupled to the output of the counter ( 4 ) and at whose output the recovered clock signal (B) is provided, and that
the means for frequency division ( 12 ) has a synchronizing device ( 15 ) which is connected at its inputs to the reference clock input ( 3 ) and the data signal input ( 1 ), which is coupled to the programmable counter ( 14 ) and which has the recovered clock signal (B ) synchronized to the digitally coded signal (A).

3. Circuit according to claim 1 or 2, characterized in that
a multiplier ( 13 ) is provided for multiplying the count value, which couples the output of the counter ( 4 ) to the programmable counter ( 13 ),
at least one comparator ( 5 ) is provided, which is coupled to the counter ( 4 ) and which compares the count value with predetermined upper and lower threshold values,
at least one switching device ( 9 ) is provided, which is coupled to the at least one comparator ( 5 ) for switching between a first and second upper threshold value (T2, 2T2) and for switching between a first and second lower threshold value (T1, 2T1), and
an evaluation unit ( 11 ) is provided which is coupled to the comparator ( 5 ) and provides an activation signal at its output if the count value falls within the threshold values defined by the first lower and first upper thresholds (T1, T2) or within the threshold defined by the second lower threshold and the second upper threshold ( 2 T1, 2 T2) limited range,
the output of the evaluation unit being coupled to a control input of the synchronization unit for supplying the activation signal.

4. A circuit according to claim 3, characterized in that the multiplier ( 13 ) has a control input which is connected to the control unit ( 2 ) for doubling the count as a function of a changeover command.

5. A circuit according to claim 3 or 4, characterized in that
a first comparator ( 5 ) is provided, with a first input which is coupled to the output of the counter ( 4 ) and with a second input to which one of the upper threshold values (T2, 2T2) can be fed, and that
A second comparator ( 6 ) is provided, with a first input which is coupled to the output of the counter ( 4 ) and with a second input to which one of the lower threshold values (T1, 2T1) can be fed.

6. Circuit according to claim 5, characterized in that for the coupling of the first and second comparators ( 5 , 6 ) with an upper or lower threshold value (T2, T1) a switching device ( 9 , 10 ) is provided which doubles the threshold values ( T1, T2) has the effect that the second upper ( 2 T2) is twice the first upper (T2) threshold and the second lower ( 2 T1) is twice the first lower threshold (T1).

7. Circuit according to one of claims 1 to 6, characterized in that the switching device ( 9 ) is coupled to the control unit ( 2 ) for transmitting a switching command.

8. Circuit according to one of claims 1 to 7, characterized in that a digital memory ( 7 , 8 ) is provided for storing the upper and lower threshold value (T2, T1).

9. Circuit according to one of claims 1 to 8, characterized in that the digitally encoded signal (A) is a Manchester encoded Signal is.

10. Circuit according to one of claims 1 to 9, characterized in that the evaluation unit ( 11 ) comprises a logical OR operation for linking the comparison results before and after the switchover.

11. Circuit according to one of claims 1 to 10, characterized in that an exclusive-OR gate ( 16 ) is provided with two inputs connected to the data signal input ( 1 ) and to the output of the frequency division means ( 12 ) are, a decoded signal derived from the digitally coded signal being provided at the output of the exclusive OR gate ( 16 ).