DE10150174A1 - Schnittstellenschaltung von einer statischen zu einer dynamischen Logik - Google Patents

Abstract

Eine Schnittstelle von einer statischen Logik zu einer dynamischen Logik, die ein monotones Ausgangssignal erzeugt. Eine Inverse eines Dynamiklogik-Auswertungstakts wird dem Takteingang eines transparenten Latch mit Takt- und Aktivierungseingängen zugeführt. Eine verzögerte Version der Inversen des Auswertungstakts wird durch ein Verzögerungselement erzeugt. Die verzögerte Inverse des Auswertungstakts wird dem Aktivierungseingang des Latch zugeführt. Das Eingangssignal in den Latch stammt von einer statischen Logik, und das Ausgangssignal des Latch wird der dynamischen Logik zugeführt. Das Endergebnis ist ein Latch, der offen ist, bis der Auswertungstakt die dynamische Logik aufweist, sich neu einzustellen, und der geschlossen bleibt, bis eine Verzögerungselementverzögerungszeit nach dem Auswertungstakt die dynamische Logik aufweist, sich neu einzustellen.

Description

Die vorliegende Erfindung bezieht sich allgemein auf inte­ grierte CMOS-Schaltungen, und insbesondere auf CMOS- Schaltungstechniken für ein Bilden einer Schnittstelle von einer statischen einseitigen Logik zu einer differentiellen dynamischen Logik.

Statische Logikgatter wurden und werden verwendet, um Lo­ gikschaltungen zum Durchführen mathematischer Operationen aufzubauen. Statische Logikgatter sind diejenigen, die kon­ tinuierlich Logikoperationen durchführen können, solange eine elektrische Leistung verfügbar ist. Mit anderen Worten brauchen statische Logikgatter keine elektrische Vorladung oder Auffrischung, um Logikoperationen ordnungsgemäß durch­ zuführen. Statische Logikgatter sind jedoch einzeln uner­ wünscht langsam, und wenn sie zusammengekettet sind, um ei­ ne Logikfunktion kollektiv durchzuführen, sind sie sogar noch langsamer.

Dynamische Logikgatter werden bei dem Entwurf von Logik­ schaltungen verwendet, die eine hohe Leistungsfähigkeit und eine bescheidene Größe erfordern. Dynamische Logikgatter sind diejenigen, die eine periodische elektrische Vorla­ dung, oder Auffrischung, erfordern, wie z. B. bei einem dy­ namischen Direktzugriffsspeicher (DRAM), um seine beabsich­ tigte Logikfunktion aufrechtzuerhalten und ordnungsgemäß durchzuführen. Nachdem eine elektrische Vorladung, die ei­ nem dynamischen Logikgatter zugeführt wurde, durch das dy­ namische Logikgatter entladen wurde, kann das dynamische Logikgatter keine weitere Logikfunktion mehr durchführen, bis es anschließend vorgeladen wird. Dementsprechend weist eine dynamische Logik in der Regel mindestens zwei Taktpha­ sen auf. Eine Taktphase wird als Vorladungsphase bezeich­ net. Während der Vorladungsphase wird den dynamischen Lo­ gikgattern eine elektrische Vorladung zugeführt. Eine zwei­ te Taktphase wird als Auswertungsphase bezeichnet. Während der Auswertungsphase können die elektrischen Vorladungen der dynamischen Logikgatter in Abhängigkeit von den Ein­ gangssignalen in die dynamischen Logikgatter entladen wer­ den.

Es ist oft wünschenswert, statische und dynamische Logik­ schaltungen an derselben integrierten Schaltung zu mischen. Dies ermöglicht es dem Entwerfer, in Abhängigkeit von einer Vielzahl von Faktoren, einschließlich Geschwindigkeit, Lei­ stungsabführung, Einfachheit, Kosten und leichte Handha­ bung, den geeigneten Logiktyp zu wählen.

Ungünstigerweise besteht ein typisches Erfordernis einer dynamischen Logik darin, daß die Eingaben in ein dynami­ sches Logikgatter entweder während der gesamten Auswer­ tungsphase stabil bleiben, oder daß die Eingaben monoton sind. Das bedeutet, daß lediglich ein Übergang von einem vorbestimmten Logikpegel zu dem anderen vonstatten gehen kann, ohne Probleme zu verursachen. In der Regel ist der erlaubte Übergang ein einzelner Niedrig-Zu-Hoch-Übergang. Jedoch kann eine statische Logik während eines Taktzyklus mehrere Male in beiden Richtungen einen Übergang vollzie­ hen. Deshalb sollten durch die statische Logik getriebene Signale nicht als Eingangssignale in die dynamische Logik verwendet werden. Dies stellt ein Problem für integrierte Schaltungen dar, bei denen man statische und dynamische Lo­ gikschaltungen mischen möchte.

Dementsprechend besteht in der Technik ein Bedarf an einer Schaltung, die eine Schnittstelle von einer statischen Lo­ gik zu einer dynamischen Logik bildet. Es ist wünschens­ wert, daß eine solche Schaltung Takte verwendet, die sowohl für die statischen als auch die dynamischen Schaltungen standardmäßig sind. Dies erleichtert die Ausgestaltung. Desgleichen sollte, um die Ausgestaltung zu erleichtern, eine solche Schaltung standardmäßige Schaltungselemente verwenden.

Es ist die Aufgabe der vorliegenden Erfindung, eine Schnittstelle von einer statischen Logik zu einer dynami­ schen Logik, ein Verfahren zum Bilden einer Schnittstelle zwischen einer statischen Logik und einer dynamischen Logik und eine Schnittstelle zum Erzeugen eines monotonen Signals zur Verwendung durch eine dynamische Logik von einem stati­ schen Logiksignal zu schaffen, die verbesserte Charakteri­ stika aufweisen.

Diese Aufgabe wird durch eine Schnittstelle von einer sta­ tischen Logik zu einer dynamischen Logik gemäß Anspruch 1 oder 9, ein Verfahren zum Bilden einer Schnittstelle zwi­ schen einer statischen Logik und einer dynamischen Logik gemäß Anspruch 5 oder eine Schnittstelle gemäß Anspruch 13 gelöst.

Bei einem bevorzugten Ausführungsbeispiel führt die Erfin­ dung ein statisches Logiksignal einer dynamischen Logik­ schnittstelle zu, die ein monotones Ausgangssignal erzeugt. Die Erfindung ist schnell, da sie keine "tote" Gatterverzö­ gerung, während der keine nützliche Logikfunktion durchge­ führt wird, in die Auswertungsphase der dynamische Logik einbringt. Die Erfindung erfordert nicht die Erzeugung spe­ zieller Takte, die Einstellungs- und Haltezeitprobleme er­ zeugen können. Schließlich kann die Erfindung unter Verwen­ dung von standardmäßigen Bausteinen integrierter CMOS- Schaltungen aufgebaut werden, was die Ausgestaltung und Im­ plementierung vereinfacht.

Ein Ausführungsbeispiel der Erfindung verwendet standardmä­ ßige Taktsignale, ein Verzögerungselement, das so einfach sein kann wie eine Reihe von Invertern, und einen aktivier­ ten Latch (Zwischenspeicher), um eine Schnittstelle von ei­ ner statischen Logik zu einer dynamischen Logik zu bilden. Die Inverse des Dynamiklogik-Auswertungstakts wird dem Takteingang eines transparenten Latch mit Takt- und Akti­ vierungseingängen zugeführt. Eine verzögerte Version dieses Taktes wird durch das Verzögerungselement erzeugt. Diese verzögerte Inverse des Dynamiklogik-Auswertungstakts wird dem Aktivierungseingang des Latch zugeführt. Das Eingangs­ signal in den Latch stammt von einer statischen Logik, und das Ausgangssignal des Latch wird der dynamischen Lögik zu­ geführt. Das Endergebnis ist ein Latch, der offen ist, bis der Auswertungstakt die dynamische Logik anweist, sich neu einzustellen oder vorzuladen, und der geschlossen bleibt, bis eine Verzögerungselement-Verzögerungszeit nach dem Aus­ wertungstakt die dynamische Logik anweist, sich neu einzu­ stellen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegende Zeich­ nung näher erläutert. Es zeigt:

Fig. 1 eine schematische Veranschaulichung einer Schnittstelle von einer statischen Logik zu einer dynamischen Logik, die ein monotones Ausgangssi­ gnal erzeugt.

Fig. 1 ist eine schematische Veranschaulichung einer Schnittstelle von einer statischen Logik zu einer dynami­ schen Logik, die ein monotones Ausgangssignal erzeugt. In Fig. 1 ist IN das Eingangssignal von einer statischen Lo­ gik. OUT ist das Ausgangssignal, das mit einer dynamischen Logik verbunden sein kann. CK ist der Dynamiklogik- Auswertungstakt. Bei dem in Fig. 1 gezeigten Ausführungs­ beispiel ist CK, wenn es hoch ist, die Dynamiklogik- Auswertungsphase. CK wird in ein Verzögerungselement 104 eingegeben. Das Ausgangssignal des Verzögerungselements ist eine verzögerte Version von CK, die als CKD bezeichnet wird. Das Verzögerungselement 104 kann so einfach sein wie eine gerade Anzahl von Invertern. CK ist ferner, mit dem Takteingang eines transparenten Latch 102 verbunden, und CKD ist mit einem Aktivierungseingang des transparenten Speichers 102 verbunden.

Das Nettoergebnis des Zuführens des Takteingangs bzw. des Aktivierungseingangs des transparenten Speichers 102 zu CK bzw. CKD ist eine Schnittstelle von einer statischen zu ei­ ner dynamischen Logik, die offen ist, bis die Inverse des Dynamiklogik-Auswertungstakts ansteigt. Diese Schnittstelle von einer statischen zu einer dynamischen Logik bleibt fer­ ner geschlossen, bis eine Verzögerungselementverzögerung nach dem Dynamiklogik-Auswertungstakt fällt. Diese Eigen­ schaften tragen dazu bei, Haltezeitprobleme zu verhindern, wobei sie Zeitgebungsvorteile in einer leicht aufzubauenden Lösung bei niedrigen Implementierungskosten liefern.

In Fig. 1 ist das statische Logiksignal IN mit der Source eines n-Kanal-MOSFET (NFET) 138 und der Source eines p-Kanal-MOSFET (PFET) 134 verbunden. Der Drain des NFET 138 ist mit der Source des NFET 136 verbunden. Der Drain des NFET 136 ist mit dem Knoten IN1 verbunden. IN1 ist ein Latchknoten für den transparenten Latch 102, dahingehend, daß eine durch andere Transistoren 124, 126, 132, 130 und 128 gelieferte Rückkopplung bewirkt, daß der Wert an IN1 beibehalten wird, auch wenn die Durchlaufgatter 138, 136 und 134 alle aus sind.

Der Drain des PFET 134 ist ebenfalls mit IN1 verbunden. IN1 ist mit dem Eingang eines Inverters verbunden, der aus NFET 122 und PFET 120 besteht. Der Ausgang dieses Inverters ist OUT. Diese Anordnung ermöglicht es dem statischen Logiksi­ gnal IN, sich durch die Durchlaufgattertransistoren 138, 136 und 134 zu IN1 und daraufhin zu OUT mit lediglich einer Invertergatterverzögerung plus einer gewissen Verzögerung von den Durchlaufgattertransistoren fortzusetzen. Dement­ sprechend, wenn die Durchlaufgattertransistoren 138, 136 und 134 an sind, werden Änderungen des Signals IN schnell an den Ausgang, OUT, geleitet.

In Fig. 1 ist zudem der Aktivierungseingang des transparen­ ten Latch 102, der mit CKD verbunden ist, mit dem Gate des NFET 138, dem Gate des NFET 146 und dem Gate des PFET 140 verbunden. Der Takteingang des transparenten Speichers 102, der mit CK verbunden ist, ist mit dem Gate des NFET 136, dem Gate des NFET 144 und dem Gate des PFET 142 verbunden. Die Source des NFET 146 ist mit der Negativversorgungsspan­ nung verbunden. Der Drain des NFET 146 ist mit der Source des NFET 144 verbunden. Der Drain des NFET 144 ist dem Kno­ ten NPCK verbunden. Der Knoten NPCK ist mit dem Drain der PFETs 140 und 142 verbunden. NPCK ist ferner mit dem Gate des PFET 134 und dem Gate des NFET 130 verbunden.

Wie oben erwähnt ist, sind NFET 122 und PFET 120 verbunden, um einen Inverter zu bilden. Dementsprechend ist der Knoten IN1 mit dem Gate des NFET 122 und dem Gate des NFET 120 verbunden. Der Drain des NFET 122 und der Drain des NFET 120 sind mit dem Knoten OUT verbunden. Die Source des NFET 122 ist mit der Negativversorgungsspannung verbunden. Die Source des PFET 120 ist mit Positivversorgungsspannung ver­ bunden.

Der Knoten IN1 ist ferner mit einem Inverter verbunden, der mit dem NFET 126 und dem PFET 124 aufgebaut ist. Dement­ sprechend ist der Knoten IN1 mit dem Gate des NFET 126 und dem Gate des PFET 124 verbunden. Der Drain des NFET 126 und der Drain des PFET 124 sind mit dem Knoten FB verbunden. Die Source des NFET 126 ist mit der Negativversorgungsspan­ nung verbunden. Die Source des PFET 124 ist mit der Posi­ tivversorgungsspannung verbunden.

Der Knoten FB ist mit dem Gate des PFET 132 und dem Gate des NFET 128 verbunden. Die Source des NFET 128 ist mit der Negativversorgungsspannung verbunden. Der Drain des NFET 128 ist mit der Source des NFET 130 verbunden. Der Drain des NFET 130 ist mit dem Knoten IN1 verbunden. Der Drain des PFET 132 ist ebenfalls mit dem Knoten IN1 verbunden.

Aus dem Vorstehenden geht klar hervor, daß die durch die Erfindung geschaffene Schnittstelle von einer statischen zu einer dynamischen Logik zahlreiche Vorteile bietet. Sie kann aus Elementen aufgebaut sein, die für viele Ausgestal­ tungen von integrierten Schaltungen üblich sind. Sie ver­ wendet ein standardmäßiges Taktsignal als einen Eingangs­ takt. Schließlich tragen die diversen Verzögerungen von ih­ ren Eingängen zu ihrem Ausgang dazu bei, Haltezeitprobleme zu verhindern, während sie Zeitgebungsvorteile liefern.

Claims (16)

1. Schnittstelle von einer statischen Logik zu einer dy­ namischen Logik, die folgende Merkmale aufweist:
eine Verzögerung (104), die einen Verzögerungseingang und einen Verzögerungsausgang aufweist; und
einen Latch (102), der einen Takteingang, einen Akti­ vierungseingang, einen Dateneingang für eine Verbin­ dung mit einer statischen Logik, und einen Datenaus­ gang für eine Verbindung mit einer dynamischen Logik aufweist, und bei dem der Verzögerungseingang und der Takteingang mit einer Inversen eines Dynamiklogik- Auswertungstakts verbunden sind, und der Verzögerungs­ ausgang mit dem Aktivierungseingang verbunden ist.

2. Schnittstelle von einer statischen Logik zu einer dy­ namischen Logik gemäß Anspruch 1, bei der die Verzöge­ rung aus einer Mehrzahl von Invertern besteht.

3. Schnittstelle von einer statischen Logik zu einer dy­ namischen Logik gemäß Anspruch 1 oder 2, bei der der Latch (102) ein transparenter Latch ist.

4. Schnittstelle von einer statischen Logik zu einer dy­ namischen Logik gemäß einem der Ansprüche 1 bis 3, bei der die Verzögerung aus einer Mehrzahl von Invertern besteht, und der Latch (102) ein transparenter Latch ist.

5. Verfahren zum Bilden einer Schnittstelle zwischen ei­ ner statischen Logik und einer dynamischen Logik, das folgende Schritte aufweist:
Zuführen eines statischen Logiksignals zu einem Daten­ eingang eines Latch (102), der ein Ausgangssignal auf­ weist;
Zuführen des Ausgangssignals zu einer dynamischen Lo­ gik;
Takten des Latch (102) mit einer Inversen eines Dyna­ miklogik-Auswertungstakts: und
Aktivieren des Latch (102) mit einer verzögerten Ver­ sion der Inversen des Dynamiklogik-Auswertungstakts.

6. Verfahren gemäß Anspruch 5, bei dem der Latch (102) ein transparenter Latch ist.

7. Verfahren gemäß Anspruch 5 oder 6, bei dem die verzö­ gerte Version der Inversen des Dynamiklogik- Auswertungstakts durch Zuführen der Inversen des Dyna­ miklogik-Auswertungstakts zu einem Verzögerungselement (104) erzeugt wird.

8. Verfahren gemäß Anspruch 7, bei dem das Verzögerungs­ element (104) aus einer Mehrzahl von Invertern be­ steht.

9. Schnittstelle von einer statischen Logik zu einer dy­ namischen Logik, die folgende Merkmale aufweist:
einen Takt, der die Inverse eines zweiten Taktes ist, der bewirkt, daß eine dynamische Logik ausgewertet wird;
ein Verzögerungselement (104), das einen verzögerten Takt erzeugt; und
einen Latch (102), der einen Takteingang, welcher den Takt empfängt, einen Aktivierungseingang, der den ver­ zögerten Takt empfängt, einen Dateneingang, der zu der statischen Logik eine Schnittstelle bildet, und einen Ausgang, der zu der dynamischen Logik eine Schnitt­ stelle bildet, aufweist.

10. Schnittstelle gemäß Anspruch 9, wobei der Latch (102) folgende Merkmale aufweist:
ein erstes Durchlaufgatter, das ein Ausgangssignal des ersten Durchlaufgatters aufweist, wobei das erste Durchlaufgatter das Dateneingangssignal empfängt und durch den verzögerten Takt gesteuert wird; und
ein zweites Durchlaufgatter, das ein Ausgangssignal des zweiten Durchlaufgatters aufweist, das einen Latchknoten des Latch (102) steuert, wobei das zweite Durchlaufgatter das Ausgangssignal des ersten Durch­ laufgatters empfängt und durch den Takt gesteuert wird.

11. Schnittstelle gemäß Anspruch 10, bei der der Latch (102) den Latchknoten des Latch invertiert, um das Ausgangssignal zu erzeugen.

12. Schnittstelle gemäß Anspruch 11, bei der das Verzöge­ rungselement (104) eine Mehrzahl von Invertern auf­ weist.

13. Schnittstelle zum Erzeugen eines monotonen Signals zur Verwendung durch eine dynamische Logik von einem sta­ tischen Logiksignal, wobei die Schnittstelle folgende Merkmale aufweist:
ein Verzögerungselement (104); und
einen Latch (102) mit einem Aktivierungseingang, einem Takteingang, einem Dateneingang und einem Ausgang, der das monotone Signal erzeugt, wobei der Takteingang mit einem Verzögerungselementeingang verbunden ist, und der Aktivierungseingang mit einem Verzögerungselement­ ausgang verbunden ist.

14. Schnittstelle gemäß Anspruch 13, bei der der Latch (102) offen ist, bis der Takteingang fällt, und der Latch geschlossen bleibt, bis eine Verzögerungsele­ mentverzögerung nach dem Takteingang steigt.

15. Schnittstelle gemäß Anspruch 14, bei der der Taktein­ gang mit einer Inversen eines Dynamiklogik- Auswertungstakts gekoppelt ist.

16. Schnittstelle gemäß Anspruch 15, bei der das Verzöge­ rungselement (104) aus mindestens einem Inverter be­ steht.