DE10059773B4 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE10059773B4
DE10059773B4 DE10059773A DE10059773A DE10059773B4 DE 10059773 B4 DE10059773 B4 DE 10059773B4 DE 10059773 A DE10059773 A DE 10059773A DE 10059773 A DE10059773 A DE 10059773A DE 10059773 B4 DE10059773 B4 DE 10059773B4
Authority
DE
Germany
Prior art keywords
pad
corner
semiconductor device
section
electrode layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10059773A
Other languages
English (en)
Other versions
DE10059773A1 (de
Inventor
Shigeru Harada
Takeru Matsuoka
Hiroki Takewaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE10059773A1 publication Critical patent/DE10059773A1/de
Application granted granted Critical
Publication of DE10059773B4 publication Critical patent/DE10059773B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05546Dual damascene structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05555Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48799Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01007Nitrogen [N]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04955th Group
    • H01L2924/04953TaN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Abstract

Halbleitervorrichtung, die
eine Pad-Elektrode (101) mit einem im wesentlichen aus einem leitenden Elektrodenmaterial hergestellten Pad-Abschnitt und einem Unterlagefilm (100a), der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, umfaßt, wobei
ein Material des Unterlagefilms (100a) härter als das Elektrodenmaterial ist, während wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt,
eine Draufsichtsform der Pad-Elektrode (101) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält,
die Pad-Elektrode (101) einen unteren vorstehenden Abschnitt (150) umfaßt, der von ihr nach unten vorsteht und eine Querschnittsfläche besitzt, die kleiner als die der Pad-Elektrode (101) ist, und
eine Draufsichtsform des unteren vorstehenden Abschnitts (150) aus einer Gruppe ausgewählt ist, die einen...

Description

  • Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Verfahren zu deren Herstellung und insbesondere eine Halbleitervorrichtung mit einer Struktur einer Pad-Elektrode, die als Elektrode zum Anschließen eines Halbleiterelements auf einem Halbleitersubstrat an einen externen Anschlußpunkt verwendet wird, sowie ein Verfahren zu deren Herstellung.
  • Um in einer Halbleitervorrichtung die Verdrahtungsverzögerung (die Verzögerung des Verdrahtungswiderstands) zu verringern und die zulässige Stromdichte der Verdrahtung zu erhöhen, so daß ein schneller Betrieb und eine hohe Leistung der Vorrichtung realisiert werden können, wird eine Verdrahtung verwendet, die als Hauptbestandteil statt Aluminium (Al) Kupfer (Cu) einsetzt, das einen niedrigeren Widerstand und eine höhere Zuverlässigkeit besitzt.
  • Eine Pad-Elektrode wird bei einer Metallverdrahtung im allgemeinen gleichzeitig mit dem Ausbilden der Verdrahtung in der obersten Schicht ausgebildet, wobei ein Draht mittels eines Drahtkontaktierungsverfahrens oder alternativ mittels eines Flip-Chip-Anbringungsverfahrens direkt an die Pad-Elektrode kontaktiert wird, um ihn mit einem externen Anschlußpunkt zu verbinden, wobei nach dem Ausbilden einer Anschlußelektrode wie etwa einer Puffer-Elektrode die Verbindung von der Pad-Elektrode über die Verbindungselektrode zu einem externen Anschlußpunkt hergestellt wird. Da sich Kupfer bei Verwendung als Verdrahtungsmaterial beim Trockenätzen schlecht an die Mikrofabrikation anpassen läßt, wird bei der Ausbildung einer Verdrahtung hauptsächlich eine Technik der vergrabenen Verdrahtung (Damaszener-Technik) verwendet, die einen chemischmechanischen Polierprozeß (CMP-Prozeß) anwendet. Folglich wird eine Kontaktierungs-Pad-Elektrode im allgemeinen ebenfalls mit dem Verfahren der vergrabenen Verdrahtung ausgebildet.
  • Die 122A und 122B zeigen ein Beispiel einer Abschnittsstruktur einer Halbleitervorrichtung mit einer solchen Kupferverdrahtung.
  • Wie in 122B gezeigt ist, sind auf einem Halbleitersubstrat 1 zum Konstruieren eines MOS-Transistors (Metall-Oxid-Halbleiter-Transistors) 6 ein Elementisolations-Isolierfilm 2, ein Gate-Isolierfilm 3, eine Gate-Elektrode 4 und eine Störstellendiffusionsschicht 5 ausgebildet. Auf dem MOS-Transistor 6 ist ein unterer Isolierfilm 7 ausgebildet, in dem wiederum ein Kontaktloch 8 ausgebildet ist, das den unteren Isolierfilm 7 von einer ersten Metallverdrahtungsschicht (W-Verdrahtungsschicht) 10 mit einem ersten Verdrahtungsgraben 9 aus nach unten durchdringt. Auf dem unteren Isolierfilm 7 ist weiter ein erster Zwischenschicht-Isolierfilm 11 ausgebildet, in dem wiederum ein erstes Durchgangsloch 12 ausgebildet ist, das den ersten Zwischenschicht-Isolierfilm 11 von einer zweiten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 mit einer zweiten Grabenverdrahtung 13 aus nach unten durchdringt. Auf dem ersten Zwischenschicht-Isolierfilm 11 ist ein zweiter Zwischenschicht-Isolierfilm 15 ausgebildet, in dem ferner wiederum ein zweites Durchgangsloch 16 in der Weise ausgebildet ist, daß es den zweiten Zwischenschicht-Isolierfilm 15 von einer dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 18 mit einem dritten Verdrahtungsgraben 17 aus nach unten durchdringt. Ein Teil der dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 18 dient als Pad-Elektrode 19. Während auf dem zweiten Zwischenschicht-Isolierfilm 15 ein Schutzisolierfilm 20 und ein Pufferdeckfilm 21 ausgebildet sind, die den zweiten Zwischenschicht-Isolierfilm 15 bedecken, liegt die Pad-Elektrode 19 in einer Pad-Elektrodenöffnung 22 auf einer der Elektrode 19 entsprechenden Seite frei.
  • Mit bezug auf die 123 bis 132 wird nun ein Herstellungsverfahren für eine in den 122A und 122B gezeigte Halbleitervorrichtung beschrieben.
  • In diesem Beispiel besitzt eine Verdrahtungsschicht eine Dreischicht-Metallverdrahtungsstruktur, bei der eine Wolfram-Verdrahtung (W-Verdrahtung) und zwei Kupferschichten gestapelt sind, wobei eine Pad-Elektrode mit einer Kupferverdrahtung in der obersten Schicht ausgebildet wird. Es wird angemerkt, daß in diesem Fall beispielsweise ein duales Damaszener-Verfahren genanntes Verfahren verwendet wird, in dem jede Metallverdrahtungsschicht ein Verbindungsloch und einen Verdrahtungsgraben besitzt, die im voraus ausgebildet werden, wobei nach Füllen des Lochs oder des Grabens mit einem Metallfilm unnötige Teile des Metallfilms durch einen chemischmechanischen Polierprozeß (CMP-Prozeß) entfernt werden.
  • Wie in 123 gezeigt ist, wird auf einem Halbleitersubstrat 1 ein Halbleiterelement 6 wie etwa ein MOS-Transistor hergestellt, das einen Elementisolations-Isolierfilm 2, einen Gate-Isolierfilm 3, eine Gate-Elektrode 4 und eine Störstellendiffusionsschicht 5 enthält. Daraufhin wird auf der Oberfläche des Halbleiterelements 6 durch aufeinanderfolgendes Stapeln von in den unteren Isolierfilm 7 aufzunehmenden Filmen, d. h. einem Siliciumoxidfilm (SiO), einem aus einem Siliciumoxidfilm oder dergleichen mit Störstellen wie etwa Phosphor (P) oder Bor (B) hergestellten Isolierfilm 7a, einem Siliciumnitridfilm (SiN) 7b als bei der Verdrahtungsgraben-Verarbeitung verwendete Ätzsperrschicht und einem Isolierfilm 7c wie etwa einem Siliciumoxidfilm (SiO), der untere Isolierfilm mit einer Dreischichtstruktur ausgebildet, um darin mit einem Verfahren wie etwa einem Thermo-CVD-Verfahren (Verfahren des chemischen Dampfniederschlags), einem Plasma-CVD-Verfahren oder dergleichen einen Verdrahtungsgraben auszubilden.
  • Wie in 124 gezeigt ist, werden in dem unteren Isolierfilm 7 an einer gewünschten Stelle mit Photolithographie und einer Ätztechnik ein Kontaktloch 8 und ein erster Verdrahtungsgraben 9 ausgebildet. Da eine Ätzselektivität für den Siliciumoxidfilm 7c höher als für das Siliciumnitrid (SiN) 7b ist, wirkt der Siliciumnitridfilm (SiN) 7b beim Verarbeiten des ersten Verdrahtungsgrabens 9 gleichzeitig als Sperrfilm.
  • Wie in 125 gezeigt ist, werden auf der gesamten Oberfläche ein Barrierenmetallfilm 10a und ein Wolframfilm (W-Film) 10b in der Weise abgeschieden, daß das Kontaktloch 8 und der erste Verdrahtungsgraben 9 mit den Filmen 10a und 10b gefüllt werden. Um einen guten Ohmschen Kontakt mit der Störstellendiffusionsschicht 5 des Halbleiterelements 6 zu erhalten, wird als Barrierenmetallfilm 10a z. B. eine gestapelte Schicht mit einem Titanfilm (Ti-Film) mit einer Dicke von 5 bis 50 nm und mit einem Titannitridfilm (TiN-Film) mit einer Dicke von 10 bis 100 nm verwendet, wobei die gestapelte Schicht durch ein PVD-Verfahren (Verfahren des physikalischen Dampfniederschlags) oder durch ein CVD-Verfahren abgeschieden wird. Andererseits wird der Wolframfilm (W-Film) 10b durch ein Thermo-CVD-Verfahren mit einer Reduktionsrektion zwischen Wolframhexafluorid (WF6) und Wasserstoff (H2) abgeschieden.
  • Wie in 126 gezeigt ist, werden der Wolframfilm 10b und der Barrierenmetallfilm (TiN/Ti-Film) 10a außer in dem Kontaktloch 8 und in dem ersten Verdrahtungsgraben 9 z. B. mit einem chemisch-mechanischen Polierprozeß (CMP-Prozeß) mit einem Aluminiumoxid-Poliermittel mit Wasserstoffperoxid (H2O2) als Basis entfernt, um eine erste vergrabene Metallverdrahtungsschicht (W-Verdrahtungsschicht) 10 auszubilden. Die Dicke der Wolframverdrahtungsschicht 10 liegt im allgemeinen im Bereich von ca. 100 bis 300 nm.
  • Wie in 127 gezeigt ist, wird auf der ersten Metallverdrahtungsschicht (W-Schicht) 10 durch aufeinanderfolgendes Stapeln von in den ersten Zwischenschicht-Isolierfilm 11 aufzunehmenden Filmen, d. h. einem Isolierfilm 11a wie etwa einem Siliciumoxidfilm (SiO-Film), einem Siliciumnitridfilm (SiN-Film) 11b und einem Isolierfilm 11c wie etwa einem Siliciumoxidfilm (SiO-Film), mit einem Plasma-CVD-Verfahren oder dergleichen ein erster Zwischenschicht-Isolierfilm 11 mit einer Dreischichtstruktur ausgebildet. Außerdem werden eine Photolithographie und eine Ätztechnik verwendet, um in dem ersten Zwischenschicht-Isolierfilm 11 an einer gewünschten Stelle ein erstes Durchgangsloch 12 und einen zweiten Verdrahtungsgraben 13 auszubilden.
  • Wie in 128 gezeigt ist, werden auf der gesamten Oberfläche ein Unterlagefilm 14a und die Kupferfilme (Cu-Filme) 14b und 14c in der Weise abgeschieden, daß das erste Durchgangsloch 12 und der zweite Verdrahtungsgraben 13 mit den Filmen 14a, 14b und 14c gefüllt werden. Der Unterlagefilm 14a bewirkt, daß Kupfer (Cu) in einen zu den Kupferfilmen (Cu-Fil men) 14b und 14c benachbarten Siliciumoxidfilm oder dergleichen diffundiert, und wird im allgemeinen mit einem PVD-Verfahren oder mit einem CVD-Verfahren durch Stapeln eines Tantalfilms (Ta-Films), eines Tantalnitridfilms (TaN-Films), eines gestapelten Films aus Tantal und Tantalnitrid (TaN/Ta), eines Titannitridfilms (TiN-Films) oder eines gestapelten Films aus Titan und Titannitrid (TiN/Ti) mit einer Dicke ungefähr im Bereich von 10 bis 100 nm ausgebildet. Daraufhin wird auf der gesamten Oberfläche mit einem PVD-Verfahren oder mit einem CVD-Verfahren ein Kupferkeimfilm 14b als Unterlagefilm zum Elektroplattieren abgeschieden, wobei danach mit einem Elektroplattierverfahren z. B. mit einer Plattierlösung mit Kupfersulfat als Hauptbestandteil ein elektroplattierter Cu-Film 14c mit einer Dicke von ungefähr 500 bis 1000 nm ausgebildet wird.
  • Wie in 129 gezeigt ist, werden die Kupferfilme (Cu-Filme) 14c und 14b und der Unterlagefilm 14a außer in dem ersten Durchgangsloch 12 und in dem zweiten Verdrahtungsgraben 13 durch einen chemisch-mechanischen Polierprozeß (CMP-Prozeß) z. B. mit einem Aluminiumoxid-Poliermittel mit Wasserstoffperoxid (H2O2) als Basis entfernt, um eine zweite vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 auszubilden. Die Dicke einer Kupferverdrahtungsschicht liegt im allgemeinen in der Größenordnung von 300 bis 500 nm, wobei sie jedoch von der Art der Anwendung abhängt.
  • Wie in 130 gezeigt ist, wird auf der zweiten Metallverdrahtungsschicht 14 mit einem Plasma CVD-Verfahren oder dergleichen durch aufeinanderfolgendes Stapeln von in den zweiten Zwischenschicht-Isolierfilm 15 aufzunehmenden Filmen, d. h. einem Siliciumnitrid 15a als Kupferdiffusions-Präventivfilm, einem Isolierfilm 15b wie etwa einem Siliciumoxidfilm, einem Siliciumnitridfilm 15c und einem Isolierfilm 15d wie etwa einem Siliciumoxidfilm, ein zweiter Zwischenschicht- Isolierfilm 15 mit einer Vierschichtstruktur ausgebildet. In dem zweiten Zwischenschicht-Isolierfilm 15 werden an einer gewünschten Stelle mit Photolithographie oder mit einer Ätztechnik ein zweites Durchgangsloch 16 und ein dritter Verdrahtungsgraben 17 ausgebildet. Auf der gesamten Oberfläche werden ein Unterlagefilm 18a und ein Kupferkeimfilm 18b und ein kupferplattierter Film 18c mit einer Dicke in der Größenordnung von 1,5 bis 3,0 μm in der Weise abgeschieden, daß das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 mit einem ähnlichen wie dem obenbeschriebenen Verfahren mit den Filmen 18a, 18b und 18c gefüllt werden, wobei danach die Kupferfilme 18c und 18b und der Unterlagefilm 18a außer in dem zweiten Durchgangsloch 16 und in dem dritten Verdrahtungsgraben mit einem chemisch-mechanischen Polierprozeß entfernt werden, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 18 auszubilden. Es wird angemerkt, daß hierbei in einer Metallverdrahtungsschicht als der obersten Schicht gleichzeitig eine Pad-Elektrode 19 zum Verbinden mit einem externen Anschlußpunkt ausgebildet wird. In Betracht der Drahtkontaktierbarkeit wird als die Metallverdrahtungsschicht als oberste Schicht eine Metallverdrahtung (Cu-Verdrahtung) mit einem verhältnismäßig dicken Film in der Größenordnung von 0,8 bis 1,5 μm verwendet.
  • Wie in 131 gezeigt ist, wird auf der dritten Metallverdrahtung (Cu-Verdrahtung) 18 ein dichter Siliciumnitridfilm (SiN-Film) 20a als Kupferdiffusions-Präventivschicht (Cu-Diffusions-Präventivschicht) 20a abgeschieden und danach ein Schutzisolierfilm 20b wie etwa ein Siliciumnitridfilm (SiN), ein Siliciumoxidfilm (SiO), ein Siliciumoxinitridfilm (SiON) oder ein Film mit einer Stapelstruktur davon mit einer Dicke in der Größenordnung von 1,0 μm gestapelt. Es wird angemerkt, daß, da ein als der Schutzisolierfilm 20b verwendeter Siliciumnitridfilm zum Verringern einer Filmbelastung verwendet wird, um ein Biegen des Halbleitersubstrats zu verringern und das Auferlegen einer übermäßigen Belastung an eine Metallverdrahtung zu verhindern, eine Filmdichte kleiner als die des als die Kupferdiffusions-Präventivschicht verwendeten Siliciumnitridfilms (SiN) 20a ist. Daraufhin wird auf den Schutzisolierfilm 20b ein etwa Polyimid enthaltender Pufferdeckfilm 21 mit einer Dicke je nach Notwendigkeit in der Größenordnung von 5 bis 10 μm als zweiter Schutzisolierfilm ausgebildet, wobei in den Filmen an einer gewünschten Stelle eine Öffnung 22 für die Pad-Elektrode 19 ausgebildet wird, um mittels eines Drahtkontaktierungsverfahrens oder dergleichen einen Anschluß an einen (nicht gezeigten) externen Anschlußpunkt auszubilden.
  • Das Halbleitersubstrat 1 wird in Chips unterteilt, wobei die Rückseite jede Chips mit Harz oder mit Lötmittel (nicht gezeigt) an einem Leiterrahmen oder an einem Haltesubstrat angeklebt ist. wird in 132 gezeigt ist, wird an einen freiliegenden Teil einer Kupferverdrahtungsschicht in der Pad-Elektrodenöffnung 22 mit einem Ultraschallwellen- oder Thermokompressionsverfahren ein Golddraht (Au-Draht) oder Kupferdraht (Cu-Draht) 23 kontaktiert, um an einer Verbindungsgrenzfläche zwischen der Pad-Elektrode 19 und dem Kontaktierungsdraht 23 (im Fall einer Cu-Pad-Elektrode und eine Au-Drahts) eine intermetallische Verbundschicht oder alternativ (im Fall einer Cu-Pad-Elektrode und eines Cu-Drahts) 24 einen Interdiffusionsfilm auszubilden. In der abschließenden Phase wird die gesamte Struktur in einem Gießharz 25 vergossen, womit die Halbleitervorrichtung fertiggestellt ist.
  • Falls eine Pad-Elektrode in der mit dem obenbeschriebenen Verfahren hergestellten vergrabenen Verdrahtungsstruktur ausgebildet wird, befindet sich an der Unterseite und an den Seitenwänden der Pad-Elektrode 61 jedoch ein harter Unterlagefilm 61a, der stark an einem die Pad-Elektrode 61 umgebenden Isolierfilm klebt, womit, wie in den 134 und 135 gezeigt ist, ein Problem dahingehend auftritt, daß eine beim Ausführen des Drahtkontaktierens wirkende Last oder Druckkraft direkt an den umgebenden Isolierfilm übertragen werden, was dazu führt, daß sich in dem Isolierfilm leicht Risse bilden.
  • Falls eine Pad-Elektrode 51, wie in 133 gezeigt ist, mit einem Verfahren ausgebildet wird, in dem z. B. mit einem Trockenätzverfahren strukturiert wird, befindet sich an den Seitenwänden der Pad-Elektrode 51 kein harter Unterlagefilm 51a, während eine Dicke eines Schutzisolierfilms 52, der die Seitenwände der Pad-Elektrode 51 bedeckt, ebenfalls verhältnismäßig klein ist. Außerdem ist eine mechanische Elastizität eines etwa aus Polyimid hergestellten Pufferdeckfilms 53 auf dem Schutzisolierfilm 52 hoch. Somit wird die Pad-Elektrode 51, wenn ein Draht 55 an sie kontaktiert wird, in Querrichtung geringfügig verformt, wodurch sie gegenüber einer Last 56 oder einer Druckkraft 57 selbst dann eine Pufferwirkung ausübt, wenn die Kraft und die Last tatsächlich ausgeübt werden, so daß in einem Zwischenschicht-Isolierfilm 50 und in einem Schutz-Isolierfilm 52 keine Rißbildung auftritt.
  • Andererseits befindet sich im Fall einer wie in 134 gezeigten Pad-Elektrode 61, die mit einem Verfahren der vergrabenen Verdrahtung wie etwa dem Damaszener-Verfahren ausgebildet wird, sowohl auf der Unterseite, als auch auf den Seitenwänden der Pad-Elektrode 61 ein harter Unterlagefilm 61a, der stark an einem Zwischenschicht-Isolierfilm 60 klebt, der das gesamte umgebende Gebiet der Pad-Elektrode 61 bedeckt. Wenn somit beim Kontaktieren eines Drahts 65 an die Pad-Elektrode 61 auf diese eine Last 66 oder eine Druckkraft 67 ausgeübt wird, wird die Last oder die Druckkraft somit direkt an den umgebenden Zwischenschicht-Isolierfilm 60 übertragen. In diesem Fall entsteht ein Problem dahingehend, daß eine Belastung (eine Druckkraft) insbesondere an einer Ecke 68 der Pad-Elek trode 61 konzentriert ist, wobei in dem Zwischenschicht-Isolierfilm 60 ein Riß 69 auftritt, der seinerseits zu einer Trennung oder einer Verringerung der Stärke eines Kontaktierungsdrahts 65 führt oder alternativ eine Schwierigkeit wie etwa einen Verlust an Zuverlässigkeit erzeugt.
  • Selbst in einem Fall, in dem an einer Pad-Elektrode eine Verbindungselektrode wie etwa eine Pufferelektrode vorgesehen ist, werden über die Pufferelektrode beim Kontaktieren mit einem externen Anschlußpunkt eine Last oder eine Druckkraft ausgeübt, wobei somit wiederum ein Problem dahingehend entsteht, daß in einem Zwischenschicht-Isolierfilm in ähnlicher Weise wie in dem obenbeschriebenen Fall Risse erzeugt werden.
  • Aus der EP 0 913 863 A2 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Kontaktfleck („bonding pad") bekannt, wobei der Kontaktfleck über ein Kontaktloch mit einer Verdrahtungsschicht aus Kupfer verbunden ist.
  • Aus der EP 0 825 646 A2 ist eine Halbleitervorrichtung mit einem Kontaktfleck bekannt, der eine gitterartige Struktur besitzt, um Kontaktierungsfehler beim Bonden zu verhindern.
  • Aus der DE 40 19 848 A1 ist eine Halbleitereinrichtung mit einem Kontaktfleck bekannt, wobei die beim Bonden auf den Kontaktfleck ausgeübte Kraft durch eine Unterstützungsschicht abgefedert wird.
  • Aus der US 5,986,343 ist eine Kontaktfleck-Trägerstruktur bekannt, welche die beim Bonden auftretenden Kräfte abschwächt.
  • Aus der US 5,702,979 ist ein Verfahren zum Bilden eines Kontaktflecks bekannt, der zum Ankontaktieren eines aktiven Bereichs dient.
  • Aus der JP 03-153048 A ist ein Kontaktfleck in Form eines Polygons bekannt.
  • Aus der EP 0 541 405 A1 ist ein Kontaktfleck mit abgerundeten Ecken bekannt.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung mit einer Pad-Elektrode zu schaffen, bei der beim Kontaktieren eines äußeren Anschlußpunkts an die Pad-Elektrode selbst dann, wenn auf die Pad-Elektrode über eine Pufferelektrode eine Last oder eine Druckkraft ausgeübt wird, in einem umgebenden Isolierfilm kaum Risse erzeugt werden, und die somit die obenerwähnten Nachteile nicht besitzt.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach einem der Ansprüche 1, 4 oder 7.
  • Bei einer Halbleitervorrichtung nach Anspruch 1 wird zu der Pad-Elektrode der untere vorstehende Abschnitt hinzugefügt, wodurch eine effektive Dicke der Pad-Elektrode größer ist, so daß eine beim Ausführen des Drahtkontaktierens erzeugte Druckkraft abgeschwächt werden kann. Da der untere vorstehende Abschnitt in der Draufsicht außerdem die obenbeschriebene Form besitzt, wird außerdem die Belastungskonzentration an einer Ecke des unteren vorstehenden Abschnitts abgeschwächt. Dementsprechend kann ein Drahtkontaktieren in stabiler Weise unter einer Bedingung ausgeführt werden, die eine zum Verbinden mit einem externen Anschlußpunkt erforderliche Stärke sicherstellt.
  • Bei einer Halbleitervorrichtung nach Anspruch 4 besitzt die Pad-Elektrode eine Zweischichtstruktur, die die Hauptelektrodenschicht und die obere Elektrodenschicht umfaßt, wodurch eine effektive Dicke der Pad-Elektrode größer ist, so daß eine beim Ausführen des Drahtkontaktierens erzeugte Druckkraft abgeschwächt werden kann. Da außerdem die Hauptelektrodenschicht und die obere Elektrodenschicht in der Draufsicht beide die obenbeschriebene Form besitzen, wird eine Belastungskonzentration an ihren Ecken ebenfalls abgeschwächt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Bei einer Halbleitervorrichtung nach Anspruch 7 ist eine effektive Dicke der Pad-Elektrode größer, so daß eine beim Drahtkontaktieren erzeugte Druckkraft abgeschwächt werden kann. Außerdem wird die Belastungskonzentration an den Ecken der unteren Elektrodenschicht und des Verbindungslochs, an denen leicht eine Belastungskonzentration auftritt, im Vergleich zu einem Viereck mit einer spitzen Ecke stark verringert. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Nach einer Weiterbildung der Erfindung ist eine effektive Dicke der Pad-Elektrode größer, so daß eine Belastungskonzentration an einer Ecke des unteren vorstehenden Abschnitts beim Ausführen des Drahtkontaktierens abgeschwächt werden kann. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Ein nochmals weiterer Aspekt der Erfindung ist gerichtet auf eine Halbleitervorrichtung mit einer Pad-Elektrode mit einem Pad-Abschnitt, der im wesentlichen aus einem leitenden Elektrodenmaterial hergestellt ist, und einem Unterlagefilm, der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, wobei ein Material des Unterlagefilms härter als das Elektrodenmaterial ist und wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt, wobei die Pad-Elektrode eine Belastungspuffer-Isolationszwischenwand enthält, die den Pad-Abschnitt in einem Eckgebiet teilt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt die Belastungspuffer-Isolationszwischenwand eine kleine elastische Deformation, wodurch eine Belastung an einer Ecke der Pad-Elektrode, an der leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn beim Ausführen des Drahtkontaktierens eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält der untere vorstehende Abschnitt vorzugsweise eine Belastungspuffer-Isolationszwischenwand, die den Pad-Abschnitt in einem Eckgebiet teilt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt die Belastungspuffer-Isolationszwischenwand eine kleine elastische Deformation, wodurch eine Belastung an einer Ecke des unteren vorstehenden Abschnitts, an der leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn beim Ausführen des Drahtkontaktierens eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält die Hauptelektrodenschicht vorzugsweise eine Belastungspuffer-Isolationszwischenwand, die den Pad-Abschnitt in seinem Eckgebiet teilt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt die Belastungspuffer-Isolationszwischenwand eine kleine elastische Deformation, wodurch eine Belastung an einer Ecke der Hauptelektrodenschicht, an der leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn beim Ausführen des Drahtkontaktierens eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält wenigstens die untere Elektrodenschicht oder das Verbindungsloch vorzugsweise eine Belastungspuffer-Isolationszwischenwand, die den Pad-Abschnitt in seinem Eckgebiet teilt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt die Belastungspuffer-Isolationszwischenwand eine kleine elastische Deformation, wodurch eine Belastung an den Ecken der unteren Elektrodenschicht und des Verbindungslochs, an denen besonders leicht eine Belastungskonzentration auftritt, gepuffert wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecken der unteren Elektrodenschicht und des Verbindungslochs nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecken der unteren Elektrodenschicht und des Verbindungslochs verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält der untere vorstehende Abschnitt vorzugsweise eine Belastungspuffer-Isolationszwischenwand, die den Pad-Abschnitt in seinem Eckgebiet teilt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt die Belastungspuffer-Isolationszwischenwand eine kleine elastische Deformation, wodurch eine Belastung an einer Ecke des unteren vorstehenden Abschnitts der unteren Elektrodenschicht gepuffert wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts verhindert werden.
  • Ein nochmals weiterer Aspekt der Erfindung ist gerichtet auf eine Halbleitervorrichtung mit einer Pad-Elektrode mit einem Pad-Abschnitt, der im wesentlichen aus einem leitenden Elektrodenmaterial hergestellt ist, und einem Unterlagefilm, der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, wobei
    ein Material des Unterlagefilms härter als das Elektrodenmaterial ist und wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt, wobei die Pad-Elektrode einen vorstehenden Belastungspufferabschnitt enthält, der an einer Ecke der Pad-Elektrode vorsteht.
  • Bei Annahme der obenbeschriebenen Struktur empfängt der vorstehende Belastungspufferabschnitt eine kleine elastische Deformation, wodurch eine Belastung (Druckkraft) an einer Ecke der Pad-Elektrode, an der besonders leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn auf die Elektrode beim Drahtkontaktieren oder derglei chen eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode verhindert werden.
  • In einem wie obenbeschriebenen Aspekt der Erfindung enthält der untere vorstehende Abschnitt an einer Ecke vorzugsweise einen vorstehenden Belastungspufferabschnitt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt der vorstehende Belastungspufferabschnitt eine kleine elastische Deformation, wodurch eine Belastung (Druckkraft) an einer Ecke des unteren vorstehenden Abschnitts, an der besonders leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn auf die Elektrode beim Ausführen des Drahtkontaktierens eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält die Hauptelektrodenschicht an einer Ecke vorzugsweise einen vorstehenden Belastungspufferabschnitt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt der vorstehende Belastungspufferabschnitt eine kleine elastische Deformation, wodurch eine Belastung (Druckkraft) an einer Ecke der Hauptelektrodenschicht, an der besonders leicht eine Belastungskonstruktion auftritt, selbst dann gepuffert wird, wenn beim Drahtkontaktieren auf die Pad-Elektrode eine Bela stung oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des Hauptelektrodenschicht verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält vorzugsweise wenigstens entweder die untere Elektrodenschicht oder das Verbindungsloch an einer Ecke einen vorstehenden Belastungspufferabschnitt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt der vorstehende Belastungspufferabschnitt eine kleine elastische Deformation, wodurch eine Belastung (Druckkraft) an den Ecken der unteren Elektrodenschicht und des Verbindungslochs, wo besonders leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn beim Drahtkontaktieren auf die Pad-Elektrode eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecken der unteren Elektrodenschicht und des Verbindungslochs nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecken der Hauptelektrodenschicht und des Verbindungslochs verhindert werden.
  • In einem obenbeschriebenen Aspekt der Erfindung enthält der untere vorstehende Abschnitt an einer Ecke vorzugsweise einen vorstehenden Belastungspufferabschnitt.
  • Bei Annahme der obenbeschriebenen Struktur empfängt der vorstehende Belastungspufferabschnitt eine kleine elastische Deformation, wodurch eine Belastung (Druckkraft) an einer Ecke des unteren vorstehenden Abschnitts der unteren Elektrodenschicht, wo besonders leicht eine Belastungskonzentration auftritt, selbst dann gepuffert wird, wenn beim Drahtkontaktieren auf die Pad-Elektrode eine Last oder eine Druckkraft ausgeübt wird, was zur Folge hat, daß in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts der unteren Elektrodenschicht nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts der unteren Elektrodenschicht verhindert werden.
  • Ein auf ein Herstellungsverfahren für eine Halbleitervorrichtung gerichteter Aspekt der Erfindung umfaßt folgende Schritte: einen Schritt zum Ausbilden einer Aussparung, deren Form in der Draufsicht aus einer Gruppe ausgewählt wird, die einen annähernden Kreis, eine annähernde Ellipse, ein annäherndes Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein annäherndes Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält; einen Schritt zum Ausbilden eines Unterlagefilms, der wenigstens einen Teil einer Innenoberfläche der Aussparung bedeckt; und einen Schritt zum Ausbilden eines Pad-Abschnitts, in dem die durch den Isolierfilm bedeckte Aussparung mit einem leitenden Elektrodenmaterial gefüllt wird, wobei der Schritt zum Ausbilden einer Aussparung folgende Schritte umfaßt: einen Schritt zum Ausbilden einer ersten Aussparung; und einen Schritt zum Ausbilden einer zweiten Aussparung, die tiefer als die erste Aussparung ist, in einem Teil der ersten Aussparung.
  • Da bei Annahme des obenbeschriebenen Verfahrens der Pad-Abschnitt mit der obenerwähnten Draufsichtsform und mit dem unteren vorstehenden Abschnitt ausgebildet wird, kann eine Halbleitervorrichtung erhalten werden, bei der das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden kann.
  • Ein weiterer, auf ein Herstellungsverfahren für eine Halbleitervorrichtung gerichteter Aspekt der Erfindung umfaßt: einen Schritt zum Ausbilden einer Aussparung, deren Form in der Draufsicht aus einer Gruppe ausgewählt wird, die einen annähernden Kreis, eine annähernde Ellipse, ein annäherndes Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein annäherndes Polygon mit wenigstens einer abgeschrägt oder abgerundeten Ecke enthält; einen Schritt zum Ausbilden eines Unterlagefilms, der wenigstens einen Teil einer Innenoberfläche der Aussparung bedeckt; und einen Schritt zum Ausbilden eines Pad-Abschnitts, in dem die mit dem Isolierfilm bedeckte Aussparung mit einem leitenden Elektrodenmaterial gefüllt wird, wobei der Schritt zum Ausbilden einer Aussparung folgende Schritte umfaßt: einen Schritt zum Ausbilden eines Hauptteils der Aussparung, in dem ein Körper des Pad-Abschnitts ausgebildet wird; und einen Schritt zum Ausbilden einer isolierenden Zwischenwand, in dem in einem Eckgebiet des Hauptteils der Aussparung eine isolierende Belastungspuffer-Isolationszwischenwand ausgebildet wird.
  • Da bei Annahme des obenbeschriebenen Verfahrens der Pad-Abschnitt mit der obenerwähnten Draufsichtsform und mit der Belastungspuffer-Isolationszwischenwand ausgebildet wird, kann eine Halbleitervorrichtung erhalten werden, bei der das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden kann.
  • Ein nochmals weiterer Aspekt der Erfindung ist auf ein Herstellungsverfahren für eine Halbleitervorrichtung gerichtet, das folgende Schritte umfaßt: einen Schritt zum Ausbilden einer Aussparung, deren Form in der Draufsicht aus einer Gruppe ausgewählt wird, die einen annähernden Kreis, eine annähernde Ellipse, ein annäherndes Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein annäherndes Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke umfaßt; einen Schritt zum Ausbilden eines Unterlagefilms, der wenigstens einen Teil einer Innenoberfläche der Aussparung bedeckt; und einen Schritt zum Ausbilden eines Pad-Abschnitts zum Füllen der von dem Isolierfilm bedeckten Aussparung mit einem leitenden Elektrodenmaterial, wobei der Schritt zum Ausbilden einer Aussparung folgende Schritte umfaßt: einen Schritt zum Ausbilden eines Hauptteils der Aussparung, in dem ein Körper des Pad-Abschnitts ausgebildet wird; und einen Schritt zum Ausbilden einer Pufferaussparung, in dem ein vorstehender Belastungspufferabschnitt ausgebildet wird, der an einer Ecke des Hauptteils der Aussparung vorsteht.
  • Da bei Annahme des obenbeschriebenen Verfahrens der Pad-Abschnitt mit der obenerwähnten Draufsichtsform und mit dem vorstehenden Belastungspufferabschnitt ausgebildet wird, kann eine Halbleitervorrichtung erhalten werden, bei der das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden kann.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:
  • 1A, B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung;
  • 2, 3 Schnittansichten eines ersten und eines zweiten Schritts eines Herstellungsverfahrens für eine Halbleitervorrichtung aus den 1A und 1B;
  • 4 eine Schnittansicht der Art der Übertragung einer Druckkraft auf eine Halbleitervorrich tung aus 1A und 1B;
  • 5 eine Draufsicht der Art der Übertragung einer Druckkraft auf eine Halbleitervorrichtung aus den 1A und 1B;
  • 6A, B vergrößerte Teilansichten der Art der Übertragung einer Druckkraft auf eine Halbleitervorrichtung aus den 1A und 1B;
  • 7 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung aus den 1A und 18;
  • 8-10 Drauf sichten eines Hauptteils eines ersten bis dritten weiteren Beispiels der Halbleitervorrichtung aus den 1A und 1B;
  • 11A, B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung in einer ersten Ausführungsform der Erfindung;
  • 12, 13 Schnittansichten eines ersten und eines zweiten Schritts des Herstellungsverfahrens für eine Halbleitervorrichtung in der ersten Ausführungsform der Erfindung;
  • 14 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der ersten Ausführungsform der Erfindung;
  • 15-18 Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels einer Halbleitervorrichtung in der ersten Ausführungsform der Erfindung;
  • 19A, B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung in einer zweiten Ausführungsform der Erfindung;
  • 20, 21 Schnittansichten eines ersten und eines zweiten Schritts des Herstellungsverfahrens für eine Halbleitervorrichtung in der zweiten Ausführungsform der Erfindung;
  • 22 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der zweiten Ausführungsform der Erfindung;
  • 23-26 Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der zweiten Ausführungsform der Erfindung;
  • 27A, B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung in einer dritten Ausführungsform der Erfindung;
  • 28-30 Schnittansichten eines ersten bis dritten Schritts des Herstellungsverfahrens für eine Halbleitervorrichtung in der dritten Ausführungsform der Erfindung;
  • 31 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der dritten Ausführungsform der Erfindung;
  • 32-35 Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der dritten Ausführungsform der Erfindung;
  • 36A, B eine Draufsicht und eine Schnittansicht einer Halbleitervorrichtung in einer vierten Ausführungsform der Erfindung;
  • 37-39 Schnittansichten eines ersten bis dritten Schritts des Herstellungsverfahrens für eine Halbleitervorrichtung in der vierten Ausführungsform der Erfindung;
  • 40 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der vierten Ausführungsform der Erfindung;
  • 41-44 Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der vierten Ausführungsform der Erfindung;
  • 45A eine Draufsicht einer Halbleitervorrichtung;
  • 45B eine Schnittansicht längs der Linie XLVB-XLVB in 45A in Richtung der Pfeile gesehen;
  • 45C eine Schnittansicht der Halbleitervorrichtung aus 45A;
  • 46 eine Schnittansicht der Art der Übertragung einer Druckkraft auf eine Halbleitervorrichtung aus 45A
  • 47 eine Draufsicht der Art der Übertragung einer Druckkraft auf die Halbleitervorrichtungaus 45A;
  • 48 eine Schnittansicht eines Hauptteils der Halbleitervorrichtung aus 45A längs der Linie XLVIII-XLVIII in 49 in Richtung der Pfeile gesehen;
  • 49-52A Draufsichten eines Hauptteils einer ersten bis vierten Abwandlung der Halbleitervorrichtung aus 45A;
  • 52B eine Schnittansicht längs der Linie LIIB-LIIB in 52A in Richtung der Pfeile gesehen;
  • 53A eine Draufsicht eines Hauptteils einer fünften weiteren Abwandlung der Halbleitervorrichtung aus 45A;
  • 53B eine Schnittansicht längs der Linie LIIIB-LIIIB in 53A in Richtung der Pfeile gesehen;
  • 54A eine Draufsicht einer Halbleitervorrichtung in einer fünften Ausführungsform der Erfindung;
  • 54B eine Schnittansicht längs der Linie XLVB-XLVB in 54A in Richtung der Pfeile gesehen;
  • 54C eine Schnittansicht der Halbleitervorrichtung aus 54A;
  • 55 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der fünften Ausführungsform der Erfindung längs der Linie XLVIII-XLVIII in 49 in Richtung der Pfeile gesehen;
  • 56-59A Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der fünften Ausführungsform der Erfindung;
  • 59B eine Schnittansicht längs der Linie LIXB-LIXB in 59A in Richtung der Pfeile gesehen;
  • 60A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der fünften Ausführungsform der Erfindung;
  • 60B eine Schnittansicht längs der Linie LXB-LXB in 60A in Richtung der Pfeile gesehen;
  • 61A eine Draufsicht einer Halbleitervorrichtung in einer sechsten Ausführungsform der Erfindung;
  • 61B eine Schnittansicht längs der Linie LXIB-LXIB in 61A in Richtung der Pfeile gesehen;
  • 61C eine Schnittansicht der Halbleitervorrichtung aus 61A;
  • 62 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der sechsten Ausfüh rungsform der Erfindung längs der Linie LXII-LXII in 63 in Richtung der Pfeile gesehen;
  • 63-66A Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der sechsten Ausführungsform der Erfindung;
  • 66B eine Schnittansicht längs der Linie LXVIB-LXVIB in 66A in Richtung der Pfeile gesehen;
  • 67A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der sechsten Ausführungsform der Erfindung;
  • 67B eine Schnittansicht längs der Linie LXVIIB-LXVIIB in 67A in Richtung der Pfeile gesehen;
  • 68A eine Draufsicht einer Halbleitervorrichtung in einer siebten Ausführungsform der Erfindung;
  • 68B eine Schnittansicht längs der Linie LXIIIB-LXIIIB in 68A in Richtung der Pfeile gesehen;
  • 68C eine Schnittansicht der Halbleitervorrichtung aus 68A;
  • 69 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der siebten Ausführungsform der Erfindung längs der Linie LXIX-LXIX in 70 in Richtung der Pfeile gese hen;
  • 70-73A Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der siebten Ausführungsform der Erfindung;
  • 73B eine Schnittansicht längs der Linie LXXIIIB-LXXIIIB in 73A in Richtung der Pfeile gesehen;
  • 74A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der siebten Ausführungsform der Erfindung;
  • 74B eine Schnittansicht längs der Linie LXXIVB-LXXIVB in 74A in Richtung der Pfeile gesehen;
  • 75A eine Draufsicht eines Hauptteils eines sechsten weiteren Beispiels der Halbleitervorrichtung in der siebten Ausführungsform der Erfindung;
  • 75B eine Schnittansicht längs der Linie LXXVB-LXXVB in 75A in Richtung der Pfeile gesehen;
  • 76A eine Draufsicht eines Hauptteils eines siebenten weiteren Beispiels der Halbleitervorrichtung in der siebten Ausführungsform der Erfindung;
  • 76B eine Schnittansicht längs der Linie LXXVIB-LXXVIB in 76A in Richtung der Pfeile ge sehen;
  • 77A eine Draufsicht einer Halbleitervorrichtung in einer achten Ausführungsform der Erfindung;
  • 77B eine Schnittansicht längs der Linie LXXVIIB-LXXVIIB in 77A in Richtung der Pfeile gesehen;
  • 77C eine Schnittansicht der Halbleitervorrichtung aus 77A;
  • 78 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der achten Ausführungsform der Erfindung längs der Linie LXXVIII-LXXVIII in 79 in Richtung der Pfeile gesehen;
  • 79-82A Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der achten Ausführungsform der Erfindung;
  • 82B eine Schnittansicht längs der Linie LXXXIIB-LXXXIIB in 82A in Richtung der Pfeile gesehen;
  • 83A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der achten Ausführungsform der Erfindung;
  • 83B eine Schnittansicht längs der Linie LXXXIIIB-LXXXIIIB in 83A in Richtung der Pfeile gesehen;
  • 84A eine Draufsicht eines Hauptteils eines sechsten weiteren Beispiels der Halbleitervorrichtung in der achten Ausführungsform der Erfindung;
  • 84B eine Schnittansicht längs der Linie LXXXIVB-LXXXIVB in 84A in Richtung der Pfeile gesehen;
  • 85A eine Draufsicht eines Hauptteils eines siebenten weiteren Beispiels der Halbleitervorrichtung in der achten Ausführungsform der Erfindung;
  • 85B eine Schnittansicht längs der Linie LXXXVB-LXXXVB in 85A in Richtung der Pfeile gesehen;
  • 86A eine Draufsicht einer Halbleitervorrichtung in einer neunten Ausführungsform der Erfindung;
  • 86B eine Schnittansicht längs der Linie LXXXVIB-LXXXVIB in 86A in Richtung der Pfeile gesehen;
  • 86C eine Schnittansicht der Halbleitervorrichtung aus 86A;
  • 87 eine Schnittansicht einer Art der Übertragung einer Druckkraft auf eine Halbleitervorrichtung in der neunten Ausführungsform der Erfindung;
  • 88 eine Draufsicht der Art der Übertragung einer Druckkraft auf eine Halbleitervorrichtung in der neunten Ausführungsform der Erfindung;
  • 89 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der neunten Ausführungsform der Erfindung längs der Linie LXXXIX-LXXXIX in 90 in Richtung der Pfeile gesehen;
  • 90-93A Drauf sichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der neunten Ausführungsform der Erfindung;
  • 93B eine Schnittansicht längs der Linie XCIIIB-XCIIIB in 93A in Richtung der Pfeile gesehen;
  • 94A eine Draufsicht einer Halbleitervorrichtung in einer zehnten Ausführungsform der Erfindung;
  • 94B eine Schnittansicht längs der Linie XCIVB-XCIVB in 94A in Richtung der Pfeile gesehen;
  • 94C eine Schnittansicht der Halbleitervorrichtung aus 94A;
  • 95 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der zehnten Ausführungsform der Erfindung längs der Linie XCV-XCV in 96 in Richtung der Pfeile gesehen;
  • 96-99A Draufsichten eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervor richtung in der zehnten Ausführungsform der Erfindung;
  • 99B eine Schnittansicht längs der Linie XCIXB-XCIXB in 99A in Richtung der Pfeile gesehen;
  • 100 eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der zehnten Ausführungsform der Erfindung;
  • 101A eine Draufsicht einer Halbleitervorrichtung in einer elften Ausführungsform der Erfindung;
  • 101B eine Schnittansicht längs der Linie CIB-CIB in 101A in Richtung der Pfeile gesehen;
  • 101C eine Schnittansicht der Halbleitervorrichtung aus 101A;
  • 102 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der elften Ausführungsform der Erfindung längs der Linie CII-CII in 103 in Richtung der Pfeile gesehen;
  • 103-105A Draufsichten eines Hauptteils eines ersten bis dritten weiteren Beispiels der Halbleitervorrichtung in der elften Ausführungsform der Erfindung;
  • 105B eine Schnittansicht längs der Linie CVB-CVB in 105A in Richtung der Pfeile gesehen;
  • 106A eine Draufsicht eines Hauptteils eines vierten weiteren Beispiels der Halbleitervorrichtung in der elften Ausführungsform der Erfindung;
  • 106B eine Schnittansicht längs der Linie CVIB-CVIB in 106A in Richtung der Pfeile gesehen;
  • 107A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der elften Ausführungsform der Erfindung;
  • 107B eine Schnittansicht längs der Linie CVIIB-CVIIB in 107A in Richtung der Pfeile gesehen;
  • 108A eine Draufsicht einer Halbleitervorrichtung in einer zwölften Ausführungsform der Erfindung;
  • 108B eine Schnittansicht längs der Linie CVIIIB-CVIIIB in 108A in Richtung der Pfeile gesehen;
  • 108C eine Schnittansicht der Halbleitervorrichtung aus 108A;
  • 109 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der zwölften Ausführungsform der Erfindung längs der Linie CIX-CIX in 110 in Richtung der Pfeile gesehen;
  • 110-112A Draufsichten eines Hauptteils eines ersten bis dritten weiteren Beispiels der Halbleitervor richtung in der zwölften Ausführungsform der Erfindung;
  • 112B eine Schnittansicht längs der Linie CXIIB-CXIIB in 112A in Richtung der Pfeile gesehen;
  • 113A eine Draufsicht eines Hauptteils eines vierten weiteren Beispiels der Halbleitervorrichtung in der zwölften Ausführungsform der Erfindung;
  • 113B eine Schnittansicht längs der Linie CXIIIB-CXIIIB in 113A in Richtung der Pfeile gesehen;
  • 114A eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der zwölften Ausführungsform der Erfindung;
  • 114B eine Schnittansicht längs der Linie CXIVB-CXIVB in 114A in Richtung der Pfeile gesehen;
  • 115A eine Draufsicht einer Halbleitervorrichtung in einer dreizehnten Ausführungsform der Erfindung;
  • 115B eine Schnittansicht längs der Linie CXVB-CXVB in 115A in Richtung der Pfeile gesehen;
  • 115C eine Schnittansicht der Halbleitervorrichtung aus 115A;
  • 116 eine Schnittansicht eines Hauptteils einer Halbleitervorrichtung in der dreizehnten Ausführungsform der Erfindung längs der Linie CXVI-CXVI in 117 in Richtung der Pfeile gesehen;
  • 117-120A eine Draufsicht eines Hauptteils eines ersten bis vierten weiteren Beispiels der Halbleitervorrichtung in der dreizehnten Ausführungsform der Erfindung;
  • 120B eine Schnittansicht längs der Linie CXXB-CXXB in 120A in Richtung der Pfeile gesehen;
  • 121 eine Draufsicht eines Hauptteils eines fünften weiteren Beispiels der Halbleitervorrichtung in der dreizehnten Ausführungsform der Erfindung;
  • 122A, B die bereits erwähnte Draufsicht bzw. Schnittansicht einer Halbleitervorrichtung;
  • 123-132 die bereits erwähnten Schnittansichten eines ersten bis zehnten Schritts des Herstellungsverfahrens für die Halbleitervorrichtung nach 122A, B;
  • 133, 134 die bereits erwähnten Schnittansichten der Art der Übertragung von Stoßkräften auf die Halbleitervorrichtung nach 122A, B; und
  • 135 die bereits erwähnte Draufsicht einer Art der Übertragung einer Druckkraft auf die Halbleitervorrichtung nach 122A, B.
  • Die Erfindung soll das Auftreten einer Rißbildung in einem Isolierfilm um eine Ecke und an einer Ecke einer Pad-Elektrode, die mit einem Verfahren einer vergrabenen Verdrahtung als Verfahren zum Ausbilden einer Kupferverdrahtung oder dergleichen ausgebildet wurde, selbst dann erschweren, wenn auf die Pad-Elektrode in einem Schritt des Verbindens mit einem externen Anschlußpunkt mit einer Drahtkontaktierung oder dergleichen eine Last oder eine Druckkraft ausgeübt wird.
  • In den 1A und 1B sind Abschnittsstrukturen einer Halbleitervorrichtung gezeigt, die nicht Teil der Erfindung sind, aber dem besseren Verständnis der Erfindung dienen.
  • Wie in 1B gezeigt ist, sind auf einem Halbleitersubstrat 1 zur Konstruktion eines MOS-Transistors 6 ein Elementisolations-Isolierfilm 2, ein Gate-Isolierfilm 3, eine Gate-Elektrode 4 und eine Störstellendiffusionsschicht 5 ausgebildet. Auf dem MOS-Transistor 6 ist ein unterer Isolierfilm 7 ausgebildet, während in dem unteren Isolierfilm ein Kontaktloch 8 in der Weise ausgebildet ist, daß es den unteren Isolierfilm 7 von einer ersten Metallverdrahtungsschicht (W-Verbindungsschicht) 10 mit einem ersten Verdrahtungsgraben 9 aus nach unten durchdringt. Ferner ist in dem unteren Isolierfilm 7 ein erster Zwischenschicht-Isolierfilm 11 ausgebildet, in dem wiederum ein erstes Durchgangsloch 12 in der Weise ausgebildet ist, daß es den ersten Zwischenschicht-Isolierfilm 11 von einer zweiten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 mit einem zweiten Verdrahtungsgraben 13 aus nach unten durchdringt. Auf dem ersten Zwischenschicht-Isolierfilm 11 ist ein zweiter Zwischenschicht-Isolierfilm 15 ausgebildet, in dem wiederum ein zweites Durchgangsloch 16 in der Weise ausgebildet ist, daß es den zweiten Zwischenschicht-Isolierfilm 15 von einer dritten Metallverdrahtungsschicht (Cu-Verbindungsschicht) 18 mit einem dritten Verdrahtungsgra ben 17 aus nach unten durchdringt. Ein Teil der dritten Metallverdrahtungsschicht (Cu-Verbindungsschicht) 100 dient als Pad-Elektrode 101. Obgleich auf dem zweiten Zwischenschicht-Isolierfilm 15 ein Schutzisolierfilm 102 und ein Pufferdeckfilm 103 ausgebildet sind, die den zweiten Zwischenschicht-Isolierfilm 15 bedecken, liegt die Pad-Elektrode 101 in einer Pad-Elektrodenöffnung 104, die in den Filmen 102 und 103 an einer der Pad-Elektrode 101 entsprechenden Stelle ausgebildet ist, frei.
  • In den 2 und 3 ist ein Herstellungsverfahren für die in den 1A und 1B dargestellte Halbleitervorrichtung gezeigt. Nachdem die in 129 gezeigte Struktur mit der in der Einleitung beschriebenen Technik hergestellt worden ist, wird auf der zweiten Metallverdrahtung (Cu-Verdrahtung) 14, wie in 2 gezeigt ist, mit einer Plasma-CVD oder einem ähnlichen Verfahren ein zweiter Zwischenschicht-Isolierfilm 15 aus einer Vierschichtstruktur gestapelt, die einen Siliciumnitridfilm (SiN) 15a als Kupferdiffusions-Präventivschicht, einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm (SiO-Film), einen Siliciumnitridfilm (SiN) 15c und einen Isolierfilm 15d wie etwa einen Siliciumoxidfilm (SiO) umfaßt.
  • In dem zweiten Zwischenschicht-Isolierfilm 15 werden an einer gewünschten Stelle mit Photolithographie und einer Ätztechnik eine Aussparung als das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 ausgebildet. Gleichzeitig wird auch an einer Stelle, an der eine Pad-Elektrode bereitgestellt werden soll, eine Aussparung ausgebildet, wobei eine Draufsichtsform der letzteren Aussparung nicht als Viereck, sondern als Polygon mit einem Innenwinkel größer als 90 Grad, z. B. als ein in 1A gezeigtes Achteck, ausgewählt wird.
  • Auf der gesamten Oberfläche werden ein Unterlagefilm 100a, ein Kupferkeimfilm 100b und ein kupferplattierter Film 100c mit einer Dicke ungefähr im Bereich von 1,5 bis 3,0 μm in der Weise abgeschieden, daß das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 mit den Filmen 100a, 100b und 100c gefüllt werden. Danach werden die Kupferfilme 18c und 18b und der Unterlagefilm 18a außer in dem zweiten Durchgangsloch 16 und dem dritten Verdrahtungsgraben 17 mit einem chemisch-mechanischen Polierprozeß entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und eine Pad-Elektrode 101 auszubilden.
  • Es wird angemerkt, daß im allgemeinen als die oberste Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) eine Metallverdrahtung mit einer verhältnismäßig großen Dicke ungefähr im Bereich von 0,8 bis 1,5 μm verwendet wird, wobei in Betracht gezogen wird, daß die Drahtkontaktierung auf die oberste Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) aufgebracht wird.
  • Wie in 3 gezeigt ist, wird auf die dritte Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 ein dichter Siliciumnitridfilm 102a als Kupferdiffusions-Präventivschicht abgeschieden. Danach wird weiter ein etwa aus einem Siliciumnitridfilm, einem Siliciumoxidfilm, einem Siliciumoxinitridfilm oder einem Stapelstrukturfilm davon hergestellter Schutzisolierfilm 102b mit einer Dicke in der Größenordnung von 1,0 μm gestapelt. Daraufhin wird ein etwa aus Polyimid hergestellter Pufferdeckfilm 103 mit einer Dicke je nach Notwendigkeit ungefähr im Bereich von 5 bis 10 μm als ein zweiter Schutzisolierfilm ausgebildet, woraufhin in den Filmen 102a, 102b und 103 an einer der Pad-Elektrode 101 entsprechenden Stelle eine Öffnung 104 zum Verbinden mit einem (nicht gezeigten) externen Anschlußpunkt mittels eines Drahtkontaktierungsverfahrens oder dergleichen ausgebildet wird.
  • Da gemäß der Halbleitervor-richtung aus den 1A und 1B, wie oben beschrieben wurde und in den 4 und 5 gezeigt ist, eine Form der Pad-Elektrode 101 als regelmäßiges Achteck ausgewählt wird, wird eine Belastungskonzentration an einer Ecke 108 der Pad-Elektrode 101, wie in 6A gezeigt ist, im Vergleich zum Fall eines Vierecks (siehe 6B) selbst dann stark verringert, wenn beim Kontaktieren eines Drahts 105 auf die Pad-Elektrode 101 eine Last 106 oder eine Druckkraft 107 ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Da das Kontaktieren in einem Zustand ausgeführt werden kann, in dem eine Stärke der Verbindung mit dem externen Anschlußpunkt ausreichend sichergestellt ist, kann die Verbindung somit leicht und stabil ausgeführt werden, was zu einer hochwertigen Halbleitervorrichtung bei niedrigen Kosten führt. Außerdem ist in diesem Fall ein effektives Verfahren, wenn eine Pad-Elektrode verkleinert wird, obgleich die Pad-Elektrode einen verhältnismäßig hohen zulässigen Einstellwert für die beim Ausführen des Kontaktierens empfangene Last oder Druckkraft erfordert.
  • Obgleich in 1A der Fall beschrieben ist, in dem die Pad-Elektrode 101 die Form eines regelmäßigen Achtecks hat, führt die Pad-Elektrode 101 in Form eines Polygons, in dem ein Innenwinkel einer ausgewählten Ecke größer als 90 Grad ist, zu einer ähnlichen Wirkung.
  • Ferner können in einer Pad-Elektrode 101 mit einer Abschnittsstruktur, wie sie in 7 gezeigt ist, verschiedene Formen einer Draufsicht, d. h. eine kreisförmige Pad-Elektrode, wie sie in 8 gezeigt ist, oder eine elliptische Pad-Elektrode sowie Polygone, in denen ausgewählte Ecken wie in den 9 und 10 gezeigt abgerundet oder abgeschrägt sind, angenommen werden. Außerdem können Formen gewählt wer den, wie sie durch teilweise oder kombinierte Annahme der obenbeschriebenen Formen erhalten werden.
  • Obgleich oben der Fall beschrieben ist, in dem ein Hauptbestandteil einer Metallelektrode, d. h. einer Kontaktierungs-Pad-Elektrode, Kupfer ist, wird eine ähnliche Wirkung selbst im Fall einer Metallelektrode aus anderen Metallen erzielt, die durch ein ähnliches Verfahren einer vergrabenen Verdrahtung ausgebildet wird. Zum Beispiel kann die Lehre als Abwandlung oder Modifizierung des oben beschriebenen Falls auf eine aus Aluminium oder aus einer aluminiumhaltigen Legierung hergestellte Metallelektrode und auf eine Metallelektrode, die eines der Edelmetalle wie etwa Gold, Silber oder Platin enthält, angewendet werden.
  • Erste Ausführungsform
  • Während in dem oben beschriebenen Fall eine Pad-Elektrode in einer Metall-Verdrahtungsschicht (Cu-Verdrahtungsschicht) als der obersten Schicht mit einer gleichförmigen Dicke ausgebildet wird, wird eine ähnliche Wirkung in einem Fall erzielt, in dem zum Mildern einer auf die Elektrode beim Ausführen des Kontaktierens ausgeübten Last oder Druckkraft eine Dicke der Pad-Elektrode teilweise größer ist, während eine Draufsichtsform eines dickeren Teils wie in der Halbleitervorrichtung aus den 1A und 1B aus einer Gruppe ausgewählt wird, die einen Kreis, eine Ellipse, ein Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, oder alternativ durch teilweises oder kombiniertes Anwenden der obenbeschriebenen Formen erhalten wird. In den 11A und 11B ist die Struktur einer Halbleitervorrichtung gemäß einer solchen, von dem obenbeschriebenen Fall verschiedenen Ausführungsform der Erfindung gezeigt.
  • Wie in 11B gezeigt ist, umfaßt eine Pad-Elektrode 101 einen unteren vorstehenden Abschnitt 150, während der andere Teil der Struktur ähnlich zu dem in 1B gezeigten ist.
  • Ferner ist in den 12 und 13 ein Herstellungsverfahren für die in den 11A und 11B gezeigte Struktur gezeigt. Nachdem wie in 12 gezeigt auf der zweiten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 die in 129 gezeigte Struktur ausgebildet worden ist, wird mit einem Plasma-CVD-Verfahren oder mit einem ähnlichen Verfahren ein zweiter Zwischenschicht-Isolierfilm 15 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm 15a als Kupferdiffusions-Präventivschicht, einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm, einen Siliciumnitridfilm 15c und einen Isolierfilm 15d wie etwa einen Siliciumoxidfilm umfaßt.
  • In dem zweiten Isolierfilm 15 werden an einer gewünschten Stelle mit Photolithographie und einer Ätztechnik ein zweites Durchgangsloch 16 und ein dritter Verdrahtungsgraben 17 ausgebildet. Zu diesem Zeitpunkt wird gleichzeitig mit dem Ausbilden des zweiten Durchgangslochs eine Aussparung 150 in einem Teil eines Pad-Elektroden-Ausbildungsgebiets ausgebildet, wobei eine Draufsichtsform einer Aussparung 150 als Polygon mit einem Innenwinkel größer als 90 Grad, z. B. als ein in 11A gezeigtes regelmäßiges Achteck, ausgewählt wird. Außerdem wird in einem Gebiet, das die Pad-Elektrode einnimmt, ein Graben ausgebildet, dessen Form als Polygon mit einem Innenwinkel größer als 90 Grad, z. B. wie im Fall der der Halbleitervorrichtung aus den 1A und 1B als regelmäßiges Achteck, ausgewählt wird.
  • Mit einem ähnlichen wie dem obenbeschriebenen Verfahren wer den auf der gesamten Oberfläche ein Unterlagefilm 100a, ein Kupferkeimfilm 100b und ein kupferplattierter Film 100c in der Weise abgeschieden, daß das zweite Durchgangsloch 16, der dritte Verdrahtungsgraben 17 (einschließlich dem in einem Pad-Ausbildungsabschnitt) und die Aussparung 150 des Pad-Elektroden-Ausbildungsgebiets mit den Filmen 100a, 100b und 100c gefüllt werden. Anschließend werden die Kupferfilme 18c und 18b und der Unterlagefilm 18a außer denen in dem zweiten Durchgangsloch 16, in dem dritten Verdrahtungsgraben 17 und in der Pad-Elektrode mit einem chemisch-mechanischen Polierprozeß (CMP-Prozeß) entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und eine Pad-Elektrode 101 auszubilden.
  • Es wird angemerkt, daß unter Berücksichtigung der Drahtkontaktierbarkeit als die oberste Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) im allgemeinen eine Metallverdrahtung (Cu-Verdrahtung) mit einer verhältnismäßig großen Dicke ungefähr im Bereich von 0,8 bis 1,5 μm verwendet wird.
  • Wie in 13 gezeigt ist, wird auf der dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 ein dichter Siliciumnitridfilm 102a als Kupferdiffusions-Präventivschicht abgeschieden. Anschließend werden ferner ein etwa aus einem Siliciumnitridfilm hergestellter Schutzisolierfilm 102b, ein Siliciumoxidfilm, ein Siliciumoxinitridfilm oder eine Stapelstruktur davon mit einer Dicke in der Größenordnung von 1,0 μm gestapelt. Daraufhin wird auf dem Schutzisolierfilm 102b ein etwa Polyimid enthaltender Pufferdeckfilm 103 mit einer Dicke je nach Notwendigkeit ungefähr im Bereich von 5 bis 10 μm als zweiter Schutzisolierfilm ausgebildet, worauf an der gewünschten Stelle in der Pad-Elektrode 101 eine Öffnung 104 zum Verbinden mit einem (nicht gezeigten) externen Anschlußpunkt mittels eines Drahtkontaktierungsverfahrens oder dergleichen ausgebildet wird.
  • Da die Pad-Elektrode 101 wie oben beschrieben gemäß der in den 11A und 11B gezeigten Ausführungsform der Erfindung als eine Struktur ausgewählt wird, in der ein unterer vorstehender Abschnitt 150 einteilig als Teil der Pad-Elektrode 101 enthalten ist, so daß eine effektive Dicke größer ist, wobei als Form einer Schnittansicht des unteren vorstehenden Abschnitts 150 ein regelmäßiges Achteck angenommen wird, kann eine auf die Pad-Elektrode 101 ausgeübte Last oder Druckkraft durch Erhöhen der effektiven Dicke der Pad-Elektrode entsprechend der Erhöhung abgeschwächt werden, wobei eine Belastungskonzentration an einer Ecke des unteren vorstehenden Abschnitts 150, an der leicht eine Belastungskonzentration auftritt, im Vergleich zum Fall eines Vierecks selbst wenn die Last oder die Druckkraft beim Kontaktieren eines Drahts tatsächlich auftritt, stark verringert werden kann. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden. Da das Kontaktieren in einem Zustand ausgeführt werden kann, in dem eine Stärke der Verbindung mit dem externen Anschlußpunkt ausreichend sichergestellt ist, kann die Verbindung folglich stabil und leicht ausgeführt werden, was dazu führt, daß eine hochwertige Halbleitervorrichtung bei niedrigen Kosten erhalten wird.
  • Außerdem ist die Ausführungsform der Erfindung ein effektives Verfahren, wenn die Pad-Elektrode verkleinert wird, obgleich die Pad-Elektrode einen verhältnismäßig hohen zulässigen Einstellwert einer beim Ausführen des Kontaktierens empfangenen Last oder Druckkraft erfordert.
  • Obgleich in 11 der Fall gezeigt ist, in dem eine Querschnittsform des unteren vorstehenden Abschnitts 150 ein regelmäßiges Achteck ist, kann es eine Vielzahl möglicher Formen geben, d. h. ein Polygon mit einem Innenwinkel einer aus gewählten Ecke größer als 90 Grad, eine wie in den 14 und 15 gezeigte kreisförmige Pad-Elektrode oder eine elliptische Pad-Elektrode und eine Form, in der eine ausgewählte Ecke, wie in den 16 und 17 gezeigt ist, abgerundet oder abgeschrägt ist, mit denen eine ähnliche Wirkung erzielt wird. Außerdem kann eine Pad-Elektrode 101 einer anderen Form, z. B. eines Vierecks, angenommen werden, wobei der untere vorstehende Abschnitt jedoch die obenbeschriebene in 18 gezeigte Form besitzt. Außerdem kann die Form des unteren vorstehenden Abschnitts durch teilweise oder kombinierte Annahme der obenbeschriebenen Formen erhalten werden, wobei eine ähnliche Wirkung erzielt wird.
  • Zweite Ausführungsform
  • Eine ähnliche Wirkung wird ebenfalls in einer Pad-Elektrode mit der folgenden Struktur und mit den folgenden Formen der Bestandteile erzielt: Eine Pad-Elektrode wird aus einer ersten Metallelektrode und aus einer darin ausgebildeten zweiten Metallelektrode konstruiert, wobei die Draufsichtsform der ersten Metallelektrode aus einer Gruppe ausgewählt wird, die einen Kreis, eine Ellipse, ein Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, oder alternativ durch teilweises oder kombiniertes Anwenden der obenbeschriebenen Formen erhalten wird.
  • In den 19A und 19B ist die Struktur der Halbleitervorrichtung in dieser Ausführungsform gezeigt.
  • Wie in 19B gezeigt ist, steht eine obere Elektrodenschicht 201 mit der Oberseite einer Hauptelektrodenschicht 101 in Kontakt. Die obere Elektrodenschicht 201 liegt in einer Pad-Elektrodenöffnung 204 frei. Die anderen Teile der Struktur sind ähnlich zu den in 1B gezeigten.
  • Ferner ist in den 20 und 21 das Herstellungsverfahren für die in den 19A und 19B gezeigte Struktur gezeigt. Bis zu einem Schritt, in dem die in 2 gezeigte Struktur hergestellt ist, ist das Verfahren das gleiche wie das für die Halbleitervorrichtung aus den 1A und 1B. Obgleich ein Verdrahtungsgraben in einem Teil ausgebildet wird, in dem die Pad-Elektrode vorgesehen ist, hat der Verdrahtungsgraben der Pad-Elektrode beim Ausbilden des in 2 gezeigten dritten Verdrahtungsgrabens 17 ähnlich wie in der Halbleitervorrichtung aus den 1A und 1B eine Form mit einem Innenwinkel größer als 90 Grad, z. B. die Form eines regelmäßigen Achtecks. Anschließend werden in einem ähnlichen Verfahren wie oben beschrieben eine dritte Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und die erste Pad-Elektrode 101 ausgebildet.
  • Wie in 20 gezeigt ist, werden eine vierte Metallverdrahtungsschicht 200 und eine zweite Pad-Elektrode 201 in der Weise ausgebildet, daß sie auf der dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und auf der ersten Pad-Elektrode 101 übereinandergeschichtet sind. Als vierte Metallverdrahtungsschicht kann z. B. eine Verdrahtung verwendet werden, die Aluminium als Bestandteil enthält. Um das Auftreten einer Wechselwirkung zwischen der Kupferverdrahtungsschicht und dem Aluminium darauf zu verhindern, wird auf der gesamten Oberfläche mit einem PVD-Verfahren oder mit einem CVD-Verfahren ein Unterlagefilm 200a abgeschieden, der einen Titannitridfilm, einen gestapelten Film aus Titan und Titannitrid, einen Tantalfilm, einen Tantalnitridfilm, einen gestapelten Film aus Tantal und Tantalnitrid oder dergleichen enthält. Auf dem Unterlagefilm 200a werden aufeinanderfolgend ein Aluminiumlegierungsfilm 200b wie etwa ein Al-Cu-Film und ein Antireflexionsfilm 200c wie etwa ein Titannitridfilm oder ein Siliciumoxinitridfilm abgeschieden, worauf eine Photolithographie und eine Ätztechnik zum Ausbilden einer vierten Metallverdrahtungsschicht 200 und der zweiten Pad-Elektrode 201 folgt. Da die zweite Pad-Elektrode von der ersten Pad-Elektrode beabstandet ist, kann eine Dicke der Aluminiumverdrahtungsschicht 200 und der Pad-Elektrode 201 ungefähr im Bereich von 0,3 bis 1,0 μm liegen.
  • Es wird angemerkt, daß die vierte Metallverdrahtungsschicht (Al-Verdrahtungsschicht) 200 und die zweite Pad-Elektrode 201, um das Auftreten einer Beschädigung einer Oberfläche der Kupferverdrahtung und deren Oxidation zu verhindern, in dem Schritt zum Ausbilden der Aluminiumverdrahtung zweckmäßig in der Weise ausgebildet werden, daß sie die gesamte dritte Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und die erste Pad-Elektrode 101 als darunterliegende Schicht vollständig bedecken.
  • Wie in 21 gezeigt ist, wird auf der vierten Metallverdrahtungsschicht (Al-Verdrahtungsschicht) 200 und auf der zweiten Pad-Elektrode 201 ein dichter Siliciumnitridfilm 202a als Kupferdiffusions-Präventivfilm abgeschieden. Danach wird ein Schutzisolierfilm 202b wie etwa ein Siliciumnitridfilm, ein Siliciumoxidfilm, ein Siliciumoxinitridfilm oder ein aus diesen gestapelter Film mit einer Dicke von ungefähr 1,0 μm abgeschieden. Außerdem wird auf dem Schutzisolierfilm 202b eine etwa Polyimid enthaltende Pufferdeckschicht 203 als zweite Schutzisolierschicht mit einer Dicke je nach Notwendigkeit in der Größenordnung im Bereich von 5 bis 10 μm ausgebildet, wobei an der gewünschten Stelle in der Pad-Elektrode 201 eine Öffnung 204 zum Verbinden mit einem (nicht gezeigten) externen Anschlußpunkt mittels eines Drahtkontaktierungsverfahrens oder dergleichen ausgebildet wird.
  • Da die Pad-Elektrode, wie in den 19A und 19B gezeigt ist und oben beschrieben wurde, gemäß dieser Ausführungsform der Erfindung eine Struktur besitzt, in der die mit einer vergra benen Verdrahtungsschicht ausgebildete erste Pad-Elektrode 101 und die mit dem Ätzverfahren ausgebildete zweite Pad-Elektrode 201 übereinandergeschichtet sind, wobei die erste Pad-Elektrode 101 die Form eines regelmäßigen Achtecks hat, kann eine auf die Pad-Elektroden ausgeübte Last oder Druckkraft durch Erhöhen der effektiven Dicke in einer der Größe der Erhöhung entsprechenden Weise selbst dann abgeschwächt werden, wenn die Last oder die Druckkraft tatsächlich auftreten, während außerdem die Belastungskonzentration an einer Ecke der ersten Pad-Elektrode 101, an der leicht eine Belastungskonzentration auftritt, im Vergleich mit dem Fall einer viereckigen Form ebenfalls stark verringert wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Da das Kontaktieren somit in einem Zustand ausgeführt werden kann, in dem eine Stärke der Verbindung mit dem externen Anschlußpunkt ausreichend sichergestellt ist, kann die Verbindung stabil und leicht hergestellt werden, was dazu führt, daß eine hochwertige Halbleitervorrichtung bei niedrigen Kosten erhalten wird. Außerdem ist die Ausführungsform der Erfindung ein wirksames Verfahren, wenn eine Pad-Elektrode verkleinert wird, obgleich die Pad-Elektrode einen verhältnismäßig hohen zulässigen Einstellwert einer beim Ausführen des Kontaktierens empfangenen Last oder Druckkraft erfordert. Da eine Metallverdrahtungsschicht in der Weise als oberste Schicht konstruiert wird, daß die dritte Metallverdrahtungsschicht 100 und die vierte Metallverdrahtung 200 übereinandergeschichtet sind, ist die effektive Dicke somit größer, wodurch außerdem ein niedrigerer spezifischer Widerstand realisiert wird, was dazu führt, daß die Verdrahtungsverzögerung oder der Rauschabstand wirksam verringert werden können.
  • Obgleich in den 19A und 19B der Fall beschrieben ist, in dem die erste Pad-Elektrode und die zweite Pad-Elektrode übereinandergeschichtet sind, wobei die erste Pad-Elektrode 101 die Form eines regelmäßigen Achtecks hat, wird eine ähnliche Wirkung selbst bei einem Polygon erzielt, in dem ein Innenwinkel einer ausgewählten Ecke größer als 90 Grad ist.
  • Es gibt viele Möglichkeiten, die Formen einer Pad-Elektrode zu ändern: Es können eine wie in den 22 und 23 gezeigte kreisförmige Pad-Elektrode oder eine elliptische Pad-Elektrode oder eine Form, in der eine ausgewählte Ecke wie in den 24 und 25 gezeigt abgerundet oder abgeschrägt ist, angenommen werden. Wie in 26 gezeigt ist, ist außerdem nur die erste Pad-Elektrode 101 wie oben beschrieben geformt, während die zweite Pad-Elektrode 201 und die Pad-Elektrodenöffnung anders, z. B. viereckig, geformt sein können. Außerdem kann die Form der ersten Pad-Elektrode durch teilweises oder kombiniertes Anwenden der obenbeschriebenen Formen erhalten werden.
  • Dritte Ausführungsform
  • Die folgende Struktur und Form einer Pad-Elektrode erzielen eine ähnliche Wirkung: Eine Pad-Elektrode besitzt eine Struktur, in der eine erste Metallelektrode und eine zweite Metallelektrode mit einem dazwischenliegenden Verbindungsloch mit einer großen Querschnittsfläche übereinandergeschichtet sind, wobei eine Draufsichtsform eines Hauptteils des Verbindungslochs aus einer Gruppe ausgewählt werden kann, die einen Kreis, eine Ellipse, ein Polygon mit einem Innenwinkel wenigstens einer Ecke größer als 90 Grad und ein Polygon mit wenigstens einer abgerundeten oder abgeschrägten Ecke enthält, oder durch teilweise oder kombinierte Annahme der obenbeschriebenen Formen erhalten wird. Es wird angemerkt, daß der Begriff "ein Verbindungsloch mit einer großen Querschnittsfläche" ein Verbindungsloch bezeichnet, das einen Außenumfang besitzt, der so geformt ist, daß er in der Draufsicht entlang und in der inneren Umgebung des Außenumfangs der Hauptelektrodenschicht verläuft. In den 27A und 27B ist die Struktur einer solchen Halbleitervorrichtung gemäß dieser von der obenbeschriebenen Ausführungsformen verschiedenen Ausführungsform der Erfindung unterscheidet.
  • Wie in 27B gezeigt ist, enthält die Pad-Elektrode unter der Hauptelektrodenschicht 101 eine untere Elektrodenschicht 250. Die Hauptelektrodenschicht 101 liegt in einer Pad-Elektrodenöffnung 204 frei. Die Hauptelektrodenschicht 101 und die untere Elektrodenschicht 250 sind durch das dazwischenliegende Verbindungsloch 251 verbunden. Wie in 27A gezeigt ist, ist das Verbindungsloch 251 ein sogenanntes Verbindungsloch mit einer großen Querschnittsfläche, d. h. ein Verbindungsloch mit einem Außenumfang, der so geformt ist, daß er in der Draufsicht entlang und in der inneren Umgebung des Außenumfangs der Hauptelektrodenschicht 101 verläuft. Die anderen Teile der Struktur sind ähnlich zu den in 11B gezeigten.
  • In den 28 bis 30 ist ein Herstellungsverfahren für die in den 27A und 27B gezeigte Struktur gezeigt.
  • Wie in 28 gezeigt ist, ist das Herstellungsverfahren bis zu dem Schritt, in dem die erste Metallverdrahtungsschicht (W-Verdrahtungsschicht) 10 ausgebildet wird, das gleiche wie das Herstellungsverfahren (123 bis 126) für die in den bereits erwähnten 122A und 122B gezeigte Halbleitervorrichtung.
  • Auf die erste Metallverdrahtung (W-Verdrahtung) 10 wird mit einem Plasma-CVD-Verfahren oder dergleichen ein erster Zwischenschicht-Isolierfilm 11 gestapelt, der eine Dreischichtstruktur aus einem Isolierfilm 11a wie etwa einem Siliciumoxidfilm, einem Siliciumnitridfilm 11b und einem Isolierfilm 11c wie etwa einem Siliciumoxidfilm enthält.
  • Daraufhin werden in dem ersten Zwischenschicht-Isolierfilm 11 an einer gewünschten Stelle an seiner Oberfläche mit Photolithographie und einer Ätztechnik ein erstes Durchgangsloch 12 und ein zweiter Verdrahtungsgraben 13 ausgebildet. Obgleich ein Verdrahtungsgraben an einer Stelle ausgebildet wird, an der die erste Pad-Elektrode gleichzeitig mit dem Ausbilden des zweiten Verdrahtungsgrabens 13 ausgebildet wird, wird die Form des Verdrahtungsgrabens der ersten Pad-Elektrode als Polygon, in dem ein Innenwinkel einer Ecke größer als 90 Grad ist, z. B. als regelmäßiges Achteck, gewählt.
  • Anschließend werden auf der gesamten Oberfläche ein Unterlagefilm 14a und ein Kupferfilm 14b und 14c in der Weise abgeschieden, daß das erste Durchgangsloch 12 und der zweite Verdrahtungsgraben 13 (mit einem Abschnitt, in dem die untere Elektrodenschicht ausgebildet wird) mit den Filmen 14a, 14b und 14c gefüllt werden, während die Kupferfilme 14c und 14b und der Unterlagefilm 14a außer in dem ersten Durchgangsloch 12 und in dem zweiten Verdrahtungsgraben 13 mit einem chemisch-mechanischen Polierprozeß entfernt werden, um die zweite vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 und die untere Elektrodenschicht auszubilden.
  • Wie in 29 gezeigt ist, wird auf die zweite Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 mit einem Plasma-CVD-Verfahren oder dergleichen ein zweiter Zwischenschicht-Isolierfilm 15 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm 15a, einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm, einen Siliciumnitridfilm 15c und einen Isolierfilm 15d wie etwa einem Siliciumoxidfilm umfaßt. In dem zweiten Zwischenschicht-Isolierfilm 15 werden an einer gewünschten Stelle an seiner Oberfläche mit Photolithographie und mit einer Ätztechnik ein zwei tes Durchgangsloch 16 und ein dritter Verdrahtungsgraben 17 ausgebildet. Zum gleichen Zeitpunkt wird gleichzeitig mit dem Ausbilden des zweiten Durchgangslochs auf der unteren Elektrodenschicht ein Verbindungsloch 251 ausgebildet, wobei eine Draufsichtsform des Verbindungslochs als Polygon mit einem Innenwinkel einer Ecke größer als 90 Grad, z. B. als regelmäßiges Achteck, ausgewählt wird.
  • Obgleich beim Ausbilden des dritten Verdrahtungsgrabens auch in einem Teil, in dem die Hauptelektrodenschicht vorgesehen ist, ein Verdrahtungsgraben ausgebildet wird, besitzt der Verdrahtungsgraben der Hauptelektrode ferner ebenfalls die Form eines Polygons mit einem Innenwinkel größer als 90 Grad, z. B. eines regelmäßigen Achtecks.
  • Auf der gesamten Oberfläche werden ein Unterlagefilm 100a und die Kupferfilme 100b und 100c in der Weise abgeschieden, daß das zweite Durchgangsloch 16, der dritte Verdrahtungsgraben 17, das Verbindungsloch 251 auf der unteren Elektrodenschicht und die Hauptelektrodenschicht 101 mit einem ähnlichen Verfahren wie oben beschrieben mit den Filmen 100a, 100b und 100c gefüllt werden. Anschließend werden unnötige Teile der abgeschiedenen Filme 100a, 100b und 100c mit einem chemischmechanischen Polierprozeß entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und die Hauptelektrodenschicht 101 auszubilden.
  • Wie in 30 gezeigt ist, wird auf der dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und auf der zweiten Pad-Elektrode 101 ein dichter Siliciumnitridfilm 202a als Kupferdiffusions-Präventivschicht abgeschieden, wobei anschließend ein Schutzisolierfilm 202b wie etwa ein Siliciumnitridfilm, ein Siliciumoxidfilm, ein Siliciumoxinitridfilm oder ein Stapelstrukturfilm davon mit einer Dicke in der Größenordnung von 1,0 μm gestapelt werden. Daraufhin wird auf dem Schutzisolierfilm 202b eine etwa aus Polyimid hergestellte Pufferdeckschicht 203 als zweiter Schutzisolierfilm mit einer Dicke je nach Notwendigkeit ungefähr im Bereich von 5 bis 10 μm ausgebildet, wobei ferner an der gewünschten Stelle in der Hauptelektrodenschicht 101 eine Öffnung 204 zum Verbinden mit einem (nicht gezeigten) externen Anschlußpunkt mittels eines Drahtkontaktierungsverfahrens oder mittels eines ähnlichen Verfahrens ausgebildet wird.
  • Da die Pad-Elektrode gemäß der Ausführungsform der Erfindung wie in den 27A und 27B gezeigt eine Struktur besitzt, in der die als vergrabene Metallverdrahtungsschicht ausgebildete untere Elektrodenschicht 250 und die Hauptelektrodenschicht 101 mit einem dazwischenliegenden großflächigen Verbindungsloch 251 übereinandergeschichtet sind, wobei wenigstens entweder das dazwischenliegende großflächige Verbindungsloch 251 oder das Verbindungsloch 250 die Form eines regelmäßigen Achtecks hat, kann eine auf die Pad-Elektrode ausgeübte Last oder Druckkraft durch Erhöhen einer effektiven Dicke der Pad-Elektrode entsprechend der Größe der Zunahme, wenn die Last oder die Druckkraft beim Verbinden mit dem externen Anschlußpunkt mit einer Drahtkontaktierung tatsächlich auftreten, abgeschwächt werden, wobei außerdem eine Belastungskonzentration an den Ecken der unteren Elektrodenschicht 250 und des Verbindungslochs 251, an denen leicht eine Belastungskonzentration auftritt, im Vergleich zum Fall einer Pad-Elektrode in Form eines Vierecks stark verringert wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Da das Kontaktieren in einem Zustand ausgeführt werden kann, in dem eine Stärke der Verbindung mit dem externen Anschlußpunkt ausreichend sichergestellt ist, kann die Verbindung somit stabil und leicht hergestellt werden, was dazu führt, daß eine hochwertige Halbleitervorrichtung bei niedrigen Ko sten erhalten wird.
  • Außerdem ist die Ausführungsform der Erfindung ein wirksames Verfahren, wenn eine Pad-Elektrode verkleinert wird, obgleich die Pad-Elektrode einen verhältnismäßig hohen zulässigen Einstellwert einer Last oder Druckkraft erfordert, die ausgeübt wird, wenn das Kontaktieren ausgeführt wird.
  • Da eine Metallverdrahtungsschicht als die oberste Schicht in der Weise konstruiert wird, daß die dritte Metallverdrahtungsschicht 100 und die vierte Metallverdrahtung 200 übereinandergeschichtet werden, ist außerdem die effektive Dicke größer, wodurch ein niedrigerer spezifischer Widerstand realisiert wird, was zur Folge hat, daß die Verdrahtungsverzögerung oder der Rauschabstand wirksam verringert werden können.
  • Obgleich unter Betrachtung der Zuverlässigkeit der Verbindung mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen als oberste Schicht im allgemeinen eine Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) mit einer verhältnismäßig großen Dicke in der Größenordnung im Bereich von 0,8 bis 1,5 μm verwendet wird, kann die Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) als die oberste Schicht dünner sein, so daß sie für eine Mikrofabrikation geeigneter ist, da eine effektive Dicke der Pad-Elektrode durch Verwendung der Pad-Elektrode aus einer Schichtstruktur mit einem dazwischenliegenden Verbindungsloch mit einer großen Querschnittsfläche, wie sie in der Ausführungsform verwendet ist, größer ist.
  • Obgleich in den 27A und 27B der Fall beschrieben ist, in dem die untere Elektrodenschicht und die Hauptelektrodenschicht mit einem dazwischenliegenden großflächigen Verbindungsloch übereinandergeschichtet sind, wobei die untere Elektrodenschicht 250 die Form eines regelmäßigen Achtecks hat, wird eine ähnliche Wirkung auch im Fall eines Polygons erzielt, in dem ein Innenwinkel einer ausgewählten Ecke größer als 90 Grad ist.
  • Außerdem können verschiedene Formen einer Pad-Elektrode, d. h. eine Pad-Elektrode mit dem in 31 gezeigten Querschnitt, bei der eine Draufsicht der unteren Elektrodenschicht 250 wie in 32 gezeigt die Form eines Kreises oder einer Ellipse hat, und eine Pad-Elektrode, bei der die Hauptelektrodenschicht, das großflächige Verbindungsloch und die untere Elektrode, wie in den 33 und 34 gezeigt ist, jeweils die Form eines Polygons mit einer abgerundeten oder abgeschrägten interessierenden Ecke haben, möglich sein. Wie in 35 gezeigt ist, kann außerdem eine Pad-Elektrode angenommen werden, in der nur die untere Elektrodenschicht 250 die obenbeschriebene Form hat, während das Verbindungsloch 251, die Hauptelektrodenschicht 101 und die Pad-Elektrodenöffnung 204 jeweils eine andere Form, z. B. die eines Vierecks, haben. Außerdem ist die Form der unteren Elektrodenschicht 250 nicht auf die obenbeschriebenen Abwandlungen beschränkt, sondern es kann auch eine durch teilweise oder kombinierte Verbindung der obenbeschriebenen Formen erhaltene Abwandlung angenommen werden.
  • Vierte Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Pad-Elektrode mit der folgenden Struktur und mit den folgenden Formen der Bestandteile erzielt: Eine Pad-Elektrode besitzt eine Struktur, in der eine untere Elektrodenschicht und eine Hauptelektrodenschicht mit einem dazwischenliegenden großflächigen Verbindungsloch übereinandergeschichtet sind, wobei eine Dicke der unteren Elektrodenschicht teilweise größer ist, so daß sie einen unteren vorstehenden Abschnitt bildet. Eine Draufsichtsform des unteren vorstehenden Abschnitts wird aus einer Gruppe ausgewählt, die einen Kreis, eine Ellipse, ein Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, oder alternativ durch teilweises oder kombiniertes Anwenden der obenbeschriebenen Formen erhalten. In 36 ist die Struktur einer Halbleitervorrichtung gemäß einer solchen Ausführungsform gezeigt, die sich von der oben beschriebenen Ausführungsform der Erfindung unterscheidet.
  • Wie in 36B gezeigt ist, enthält eine Pad-Elektrode unter der unteren Elektrode 250 einen unteren vorstehenden Abschnitt 240. Die anderen Teile sind ähnlich zu den in der dritten Ausführungsform gezeigten.
  • In den 37 bis 39 ist ein Herstellungsverfahren für die in den 36A und 36B gezeigte Struktur gezeigt.
  • Wie in 37 gezeigt ist, ist das Herstellungsverfahren bis zu einem Schritt, in dem die erste Metallverdrahtungsschicht (W-Verdrahtungsschicht) 10 ausgebildet wird, das gleiche wie das bereits erwähnte Herstellungsverfahren (123 bis 124) für die in den 122A und 122B gezeigte Halbleitervorrichtung.
  • Auf der ersten Metallverdrahtung (W-Verdrahtung) 10 wird mit einem Plasma-CVD-Verfahren oder dergleichen ein erster Zwischenschicht-Isolierfilm 230 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm 230a, einen Isolierfilm 230b wie etwa einen Siliciumoxidfilm, einen Siliciumnitridfilm 230c und einen Isolierfilm 230d wie etwa einem Siliciumoxidfilm umfaßt. Daraufhin werden in dem ersten Zwischenschicht-Isolierfilm 11 an der gewünschten Stelle mit Photolithographie und mit einer Ätztechnik auf dessen Oberfläche ein erstes Durchgangsloch 12 und ein zweiter Verdrahtungsgraben 13 ausgebildet.
  • Während gleichzeitig mit dem Ausbilden des ersten Verbindungslochs 12 in einem Teil eines Gebiets zur Ausbildung der unteren Elektrodenschicht eine Aussparung 240 ausgebildet wird, wird als Form der Aussparung 240 ein Polygon mit einem Innenwinkel größer als 90 Grad, z. B. ein regelmäßiges Achteck, ausgewählt.
  • Es wird angemerkt, daß der Siliciumnitridfilm 230a verhindern soll, daß die Aussparung 240 des Gebiets zur Ausbildung der unteren Elektrodenschicht beim Ausbilden des ersten Durchgangslochs 12 übermäßig geätzt wird, wobei der Siliciumnitridfilm 230a nach Ausführen des Trockenätzens mit diesem als Sperrschicht schwach geätzt wird, wodurch die Aussparung 240 gut steuerbar verarbeitet werden kann.
  • Während beim Ausbilden des zweiten Verdrahtungsgrabens 13 in einem Gebiet, in dem die untere Elektrode vorgesehen ist, ein Verdrahtungsgraben ausgebildet wird, wird eine Form des letzteren Verdrahtungsgrabens außerdem als Polygon mit einem Innenwinkel größer als 90 Grad, z. B. als regelmäßiges Achteck, ausgewählt.
  • Anschließend werden auf der gesamten Oberfläche ein Unterlagefilm 14a und die Kupferfilme 14b und 14c in der Weise abgeschieden, daß das erste Durchgangsloch 12, der zweite Verdrahtungsgraben 13 und das Gebiet zum Ausbilden der unteren Elektrodenschicht mit den Filmen 14a, 14b und 14c gefüllt werden, wobei unnötige Teile der Kupferfilme 14c und 14b und des Unterlagefilms 14a mit einem chemisch-mechanischen Verfahren oder dergleichen entfernt werden, um eine zweite vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 und eine untere Elektrodenschicht 250 mit einem Abschnitt 240 auszubilden, der Teil der unteren Elektrodenschicht ist, deren Dicke teilweise größer als die der restlichen Schicht ist.
  • Wie in 38 gezeigt ist, wird auf die zweite vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14 und auf die untere Elektrodenschicht 250 mit einem Plasma-CVD-Verfahren oder dergleichen ein zweiter Zwischenschicht-Isolierfilm 15 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm 15a, einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm, einen Siliciumnitridfilm 15c und einen Isolierfilm 15d wie etwa einen Siliciumoxidfilm umfaßt. Daraufhin werden an der gewünschten Stelle in dem zweiten Zwischenschicht-Isolierfilm 15 mit Photolithographie und mit einer Ätztechnik an seiner Oberfläche ein zweites Durchgangsloch 16 und ein dritter Verdrahtungsgraben 17 ausgebildet.
  • Zum gleichen Zeitpunkt wird gleichzeitig mit dem Ausbilden des zweiten Durchgangslochs auf der unteren Elektrodenschicht auch ein Verbindungsloch 251 ausgebildet, wobei als Draufsichtsform des Verbindungslochs ein Polygon mit einem Innenwinkel größer als 90 Grad, z. B. ein regelmäßiges Achteck, ausgewählt wird.
  • Während außerdem während des Ausbildens des dritten Verdrahtungsgrabens auch ein Verdrahtungsgraben in einem Teil ausgebildet wird, in dem die Hauptelektrodenschicht vorgesehen ist, hat der Verdrahtungsgraben der Hauptelektrodenschicht ebenfalls die Form eines Polygons mit einem Innenwinkel größer als 90 Grad, z. B. eines Achtecks.
  • Mit einem ähnlichen Verfahren wie dem obenbeschriebenen werden auf der gesamten Oberfläche ein Unterlagefilm 100a und die Kupferfilme 100b und 100c in der Weise abgeschieden, daß das zweite Durchgangsloch 16, der dritte Verdrahtungsgraben 17 und das Verbindungsloch 251 auf dem Abschnitt 101 zum Ausbilden der ersten Pad-Elektrode und der zweiten Pad-Elektrode mit den Filmen 100a, 100b und 100c gefüllt werden. Anschließend werden unnötige Teile der abgeschiedenen Filme 100a, 100b und 100c durch einen chemisch-mechanischen Polierprozeß entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und die Hauptelektrodenschicht 101 auszubilden.
  • Wie in 39 gezeigt ist, wird auf der dritten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100 und auf der Hauptelektrodenschicht 101 ein dichter Siliciumnitridfilm 202a als Kupferdiffusions-Präventivschicht abgeschieden, während darauf anschließend ein Schutzisolierfilm 202b wie etwa ein Siliciumnitridfilm, ein Siliciumoxidfilm, ein Siliciumoxinitridfilm oder ein Stapelstrukturfilm davon mit einer Dicke in der Größenordnung von 1,0 μm gestapelt wird. Daraufhin wird auf dem Schutzisolierfilm 202b eine etwa aus Polyimid hergestellte Pufferdeckschicht 203 als zweiter Schutzisolierfilm mit einer Dicke je nach Notwendigkeit ungefähr in dem Bereich von 5 bis 10 μm ausgebildet, während außerdem an der gewünschten Stelle in der Pad-Elektrode 101 eine Öffnung 204 zum Verbinden mit einem (nicht gezeigten) externen Anschlußpunkt mittels eines Drahtkontaktierungsverfahrens oder dergleichen ausgebildet wird.
  • Da die Pad-Elektrode wie oben beschrieben gemäß dieser Ausführungsform der Erfindung eine in den 36A und 36B gezeigte Struktur besitzt, in der die untere Elektrodenschicht 250 und die Hauptelektrodenschicht 101, die beide in jeweiligen vergrabenen Metallverdrahtungsschichten ausgebildet sind, mit einem dazwischenliegenden großflächigen Isolierfilmloch 251 aufeinandergeschichtet sind, ist eine Dicke der unteren Elektrodenschicht 250 nach unten teilweise größer, um den unteren vorstehenden Abschnitt 240 zu bilden, der die Draufsichtform eines regelmäßigen Achtecks hat; somit kann eine auf die Pad-Elektrode ausgeübte Last oder Druckkraft durch Erhöhen einer effektiven Dicke der Pad-Elektrode in einer der Größe der Erhöhung entsprechenden Weise selbst dann abgeschwächt werden, wenn die Last oder die Druckkraft beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder einem ähnlichen Verfahren tatsächlich ausgeübt wird, wobei außerdem die Belastungskonzentration an der Ecke des unteren vorstehenden Abschnitts 240 der unteren Elektrodenschicht, an der leicht eine Belastungskonzentration auftritt, im Vergleich zum Fall eines viereckigen unteren vorstehenden Abschnitts stark verringert werden kann. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm verhindert werden.
  • Folglich kann das Kontaktieren in einem Zustand ausgeführt werden, in dem eine Stärke der Verbindung mit dem externen Anschlußpunkt ausreichend sichergestellt ist, wobei die Verbindung stabil und leicht ausgeführt werden kann, was dazu führt, daß eine hochwertige Halbleitervorrichtung bei niedrigen Kosten erhalten wird.
  • Ferner ist die Ausführungsform der Erfindung ein wirksames Verfahren, wenn eine Pad-Elektrode verkleinert wird, obgleich die Pad-Elektrode einen verhältnismäßig hohen zulässigen Einstellwert einer beim Ausführen des Kontaktieren empfangenen Last oder Druckkraft erfordert.
  • Obgleich unter Berücksichtigung der Zuverlässigkeit der Verbindung mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen als oberste Schicht im allgemeinen eine Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) mit einer verhältnismäßig großen Dicke in der Größenordnung im Bereich von 0,8 bis 1,5 μm verwendet wird, kann die Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) als die oberste Schicht, da eine effektive Dicke der Pad-Elektrode unter Verwendung der Pad-Elektrode mit einer Schichtstruktur mit einem dazwischenliegenden großflächigen Durchgangsloch größer ist, in dieser Ausführungsform dünner sein, so daß sie für die Mikrofabrikation geeigneter ist.
  • Obgleich in den 36A und 36B der Fall beschrieben ist, in dem die untere Elektrodenschicht und die Hauptelektrodenschicht mit einem dazwischenliegenden großflächigen Durchgangsloch übereinandergeschichtet sind, wobei der untere vorstehende Abschnitt 240 der unteren Elektrodenschicht die Form eines regelmäßigen Achtecks hat, kann eine ähnliche Wirkung auch im Fall eines Polygons erzielt werden, in dem ein Innenwinkel einer ausgewählten Ecke größer als 90 Grad ist.
  • Außerdem können verschiedene Formen eines unteren vorstehenden Abschnitts der unteren Elektrode, d. h. ein unterer vorstehender Abschnitt 240, dessen Querschnittsansicht in 40 gezeigt ist, und dessen Draufsicht, wie in 41 gezeigt ist, die Form eines Kreises oder einer Ellipse hat, und wie in den 42 und 43 gezeigt ist, ein unterer vorstehender Abschnitt 240 mit einer ausgewählten Ecke, die abgerundet oder abgeschrägt ist, möglich sein.
  • Wie in 44 gezeigt ist, kann außerdem eine Pad-Elektrode angenommen werden, in der nur der untere vorstehende Abschnitt 240 der unteren Elektrodenschicht die obenbeschriebene Form hat, während die untere Elektrodenschicht 250, das Verbindungsloch 251, die Hauptelektrodenschicht 101 und die Pad-Elektrodenöffnung 204 jeweils eine andere Form, z. B. die eines Vierecks, haben.
  • Außerdem ist eine Form des unteren vorstehenden Abschnitts 240 der unteren Elektrodenschicht nicht auf die obenbeschriebenen Abänderungen beschränkt, sondern kann durch teilweises oder kombiniertes Anwenden der obenbeschriebenen Formen erhalten werden.
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, während an einer Ecke der Pad-Elektrode eine Belastungspuffer-Isolationszwischenwand vorgesehen ist.
  • In den 45A bis 45C ist die Struktur einer Halbleitervorrichtung gezeigt, die nicht Teil der Erfindung ist, aber dem besseren Verständnis der Erfindung dient.
  • Wie in 45A gezeigt ist, ist in einem Eckgebiet einer Pad-Elektrode eine Belastungspuffer-Isolationszwischenwand 301 in der Weise vorgesehen, daß ein Eckteil als eine Puffermetallschicht (Cu-Schicht) 300 geteilt und abgetrennt ist. Die anderen Teile der Struktur sind ähnlich zu den in 1 gezeigten.
  • Ein Herstellungsverfahren für die in den 45A bis 45C gezeigte Halbleitervorrichtung ist ähnlich zu dem Herstellungsverfahren für eine in den 1A und 1B gezeigte Halbleitervorrichtung.
  • Das heißt, nachdem auf der zweiten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14, wie in 2 gezeigt ist, anhand der in der Einleitung erwähnten Technik die in 129 gezeigte Struktur ausgebildet worden ist, wird mit einem Plasma-CVD-Verfahren oder dergleichen ein zweiter Zwischenschicht-Isolierfilm 15 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm (SiN) 15a als Kupferdiffusions-Präventivschicht (Cu-Diffusions-Präventivschicht), einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm (SiO), einen Siliciumnitridfilm (SiN) 15c und einen Isolierfilm 15d wie etwa einen Siliciumoxidfilm (SiO) umfaßt.
  • In dem zweiten Zwischenschicht-Isolierfilm 15 werden an einer gewünschten Stelle auf seiner Oberfläche mit Photolithographie und einer Ätztechnik eine Aussparung als ein zweites Durchgangsloch 16 und ein dritter Verdrahtungsgraben 17 ausgebildet. Zum gleichen Zeitpunkt wird gleichzeitig an einer Stelle, an der die Pad-Elektrode vorgesehen ist, eine Aussparung ausgebildet und in einem Eckgebiet der Pad-Elektroden-Aussparung eine Isolationszwischenwand-Aussparung zum Ausbilden einer Belastungspuffer-Isolationszwischenwand ausgebildet. Die Isolationszwischenwand-Aussparung soll eine Belastungspuffer-Metallschicht 300 nach 48 bilden, deren Draufsichtform wie die der beispielhaft in den 45A, 49 bis 51, 52A und 53A gezeigten Belastungspuffer-Metallschichten 300 ist.
  • Auf der gesamten Oberfläche werden ein Unterlagefilm 100a, ein Kupferkeimfilm 100b und ein kupferplattierter Film 100c in der Weise abgeschieden, daß das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 mit einem ähnlichen wie dem obenbeschriebenen Verfahren mit den Filmen 100a, 100b und 100c mit einer Dicke ungefähr im Bereich von 1,5 bis 3 μm gefüllt werden. Anschließend werden die unnötigen Teile der Kupferfilme 100c und 100b und des Unterlagefilms 100a mit einer chemisch-mechanischen Polierverarbeitung entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100, eine Pad-Elektrode 101 und eine Belastungspuffer-Metallschicht 300 auszubilden.
  • Die Verfahrensschritte nach dem letzten Schritt sind in dem obenbeschriebenen Verfahren die gleichen wie in dem für die in den 1A und 1B gezeigte Halbleitervorrichtung.
  • Gemäß der in den 46 und 47 gezeigten Halbleitervorrichtung ist die Belastungspuffer-Metallschicht 300 an einer Ecke der Pad-Elektrode angeordnet, wobei die Belastungspuffer-Isolationszwischenwand 301 zwischen der Pad-Elektrode 101 und der Belastungspuffer-Metallschicht 300 liegt. Wenn bei Annahme einer solchen Struktur beim Anschließen an einen externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf die Pad-Elektrode 101 eine Last 304 oder eine Druckkraft 305 ausgeübt wird, wird eine Belastung an einer Ecke der Pad-Elektrode, an der leicht eine besondere Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation der Belastungspuffer-Isolationszwischenwand 301 in der Weise gepuffert, daß auf den Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode nur eine kleine Belastung (Druckkraft) 306 wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode 101 verhindert werden.
  • Obgleich die Belastungspuffer-Isolationszwischenwand 301 in den 45A bis 45C durch Bereitstellen der Belastungspuffer-Metallschicht (Cu-Schicht) 300 von der Form eines Dreiecks an einer Ecke der Pad-Elektrode 101 ausgebildet wird, erzielen Isolationszwischenwände mit einer anderen Form eine ähnliche Wirkung. Es können mehrere Belastungspuffer-Zwischenwände ausgebildet werden.
  • Zum Beispiel erzielt der folgende Fall eine stärkere Wirkung: Durch Vorsehen mehrerer Belastungspuffer-Metallschichten 300 an den Ecken der Pad-Elektrode 101 werden, wie in der Schnittansicht nach 48 und in den Draufsichten nach den 49 bis 52B gezeigt ist, mehrere Belastungspuffer-Isolationszwischenwände 301 ausgebildet. Außerdem können Abänderungen in bezug auf die Struktur und Form möglich sein: Wie in den 53A und 53B gezeigt ist, kann eine Dicke der Belastungspuffer-Metallschicht 300 an der Ecke der Pad-Elektrode 101 in der Weise geändert werden, daß sie sich von der anderer Teile der Pad-Elektrode unterscheidet.
  • Fünfte Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine Dicke einer Metallelektrode nach unten teilweise größer als ihr Rest ist, während an einer Ecke der Metallelektrode eine Belastungspuffer-Isolationszwischenwand vorgesehen ist.
  • In den 54A bis 54C ist eine Struktur der Halbleitervorrichtung in dieser Ausführungsform der Erfindung gezeigt. Ein Pad-Abschnitt enthält einen unteren vorstehenden Abschnitt 150. Der untere vorstehende Abschnitt 150 enthält eine Belastungspuffer-Isolationszwischenwand 311, durch die ein Eckteil von ihm in seinem Eckgebiet als Belastungspuffer-Metallschicht 310 abgetrennt ist.
  • Wie in den 54A bis 54C gezeigt ist, ist die Struktur gemäß dieser Ausführungsform so beschaffen, daß die Belastungspuffer-Metallschicht (Cu-Schicht) 310 an einer Ecke des unteren vorstehenden Abschnitts der Pad-Elektrode ausgebildet ist, wobei die Belastungspuffer-Isolationszwischenwand 311 zwischen dem unteren vorstehenden Abschnitt 150 der Pad-Elektrode und der Belastungspuffer-Metallschicht (Cu-Schicht) 310 liegt.
  • Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf den unteren vorstehenden Abschnitt 150 der Pad-Elektrode eine Last oder eine Druckkraft ausgeübt wird, wird die Belastung an einer Ecke des unteren vorstehenden Abschnitts, an der leicht eine besondere Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation der Belastungspuffer-Isolationszwischenwand 311 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts nur eine kleine Belastung (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke eines dickeren Abschnitts 150 der Pad-Elektrode verhindert werden.
  • Obgleich die Belastungspuffer-Isolationszwischenwand 311 in den 54A bis 54C durch Vorsehen der dreieckförmigen Belastungspuffer-Metallschicht 310 an einer Ecke des dickeren Abschnitts 150 der Pad-Elektrode ausgebildet wird, kann eine ähnliche Wirkung ebenfalls mit einer anders geformten Isolationszwischenwand erzielt werden. Es können mehrere Belastungspuffer-Isolationszwischenwände ausgebildet werden.
  • Wie in den 55 bis 57 gezeigt ist, können als Form einer an einer Ecke des dickeren Abschnitts 150 der Pad-Elektrode angeordneten Belastungspuffer-Metallschicht (Cu-Schicht) 310 beispielsweise ein Viereck, ein Viertelkreis und dergleichen angenommen werden.
  • Wie in den 58, 59A und 59B gezeigt ist, kann mit mehreren Belastungspuffer-Isolationszwischenwänden 311 zusammen mit mehreren Belastungspuffer-Metallschichten (Cu-Schichten) 310 an den Ecken eines dickeren Abschnitts 150 der Pad-Elektrode eine stärkere Wirkung erzielt werden.
  • Es kann eine weitere Abwandlung möglich sein: Wie in den 60A und 60B gezeigt ist, sind eine Belastungspuffer-Metallschicht (Cu-Schicht) 310 an einer Ecke des unteren vorstehenden Abschnitts 150 und eine Belastungspuffer-Metallschicht an einer Ecke der Pad-Elektrode 101 als der obere Abschnitt übereinandergeschichtet, womit, wie in 60B gezeigt ist, eine bis an die Oberfläche der Pad-Elektrode verlaufende Gesamtisolationszwischenwand-Schicht 301 und 311 ausgebildet wird.
  • Sechste Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine Hauptelektrodenschicht 101 und eine auf dieser ausgebildete obere Elektrodenschicht 201. enthalten sind, wobei an einer Ecke der Hauptelektrodenschicht 101, wie in den 61A bis 61C gezeigt ist, eine Belastungspuffer-Isolationszwischenwand 321 vorgesehen ist. Mit Ausnahme dessen, daß sich an einer Ecke der Hauptelektrode 101 die Belastungspuffer-Isolationszwischenwand 321 befindet, ist die Struktur ähnlich zu der in der zweiten Ausführungsform (siehe 19A und 19B).
  • Wie in den 61A bis 61C gezeigt ist, liegt die Belastungspuffer-Isolationszwischenwand 321 gemäß dieser Ausführungsform zwischen der Hauptelektrodenschicht 101 und der Belastungspuffer-Metallschicht 320 an der Ecke der Hauptelektrodenschicht 101.
  • Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf die Pad-Elektrode eine Last oder eine Druckkraft ausgeübt wird, wird eine Belastung an einer Ecke der Hauptelektrodenschicht 101, an der eine Belastungskonzentration besonders leicht auftritt, durch eine geringfügige elastische Deformation der Belastungspuffer-Isolationszwischenwand 321 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht 101 nur eine kleine Belastung (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht 101 verhindert werden.
  • Obgleich die Belastungspuffer-Isolationszwischenwand 321 in den 61A bis 61C durch Vorsehen der Belastungspuffer-Metallschicht 320 von der Form eines Dreiecks an einer Ecke der Hauptelektrodenschicht 101 ausgebildet wird, wird eine ähnliche Wirkung ebenfalls mit einer anders geformten Isolationszwischenwand erzielt. Es können mehrere Belastungspuffer-Isolationszwischenwände ausgebildet werden.
  • Wie in einer Schnittansicht nach 62 und in den Draufsichten nach den 63 und 64 gezeigt ist, können als Form einer Belastungspuffer-Metallschicht 320 an einer Ecke der Hauptelektrodenschicht 101 z. B. ein Viereck, ein Viertelkreis und dergleichen angenommen werden.
  • Eine stärkere Wirkung kann mit mehreren Belastungspuffer-Isolationszwischenwänden 321 dadurch erzielt werden, daß, wie in den 65, 66A und 66B gezeigt, mehrere Belastungspuffer-Metallschichten (Cu-Schichten) 320 an den Ecken der Hauptelektrodenschicht 101 vorgesehen werden. Es kann eine weitere Abwandlung möglich sein: Wie in den 67A und 67B gezeigt ist, wird eine Dicke der Belastungspuffer-Metallschicht 320 an einer Ecke der Hauptelektrodenschicht 101 nach unten in der Weise geändert, daß sie sich von einer Tiefe des Rests der Hauptelektrodenschicht 101 unterscheidet.
  • Siebte Ausführungsform
  • Eine ähnliche Wirkung wird ebenfalls in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine untere Elektrodenschicht und eine Hauptelektrodenschicht mit einem dazwischenliegenden großflächigen Verbindungsloch übereinandergeschichtet sind, wobei an den Ecken der unteren Elektrodenschicht und des Verbindungslochs Belastungspuffer-Isolationszwischenwände vorgesehen sind. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 68A bis 68C gezeigt.
  • Mit Ausnahme dessen, daß wenigstens an einer der Ecken der unteren Elektrodenschicht und des Verbindungslochs die Belastungspuffer-Isolationszwischenwand vorgesehen ist, ist die Struktur ähnlich zu der Struktur in der dritten Ausführungsform (siehe 27A und 27B).
  • Wie in den 68A bis 68C gezeigt ist, ist gemäß dieser Ausführungsform an einer Ecke einer unteren Elektrodenschicht 250 eine Belastungspuffer-Metallschicht 330 angeordnet, wobei die Belastungspuffer-Isolationszwischenwand 331 zwischen der unteren Elektrodenschicht 250 und der Belastungspuffer-Metallschicht 330 liegt.
  • Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf die Pad-Elektrode eine Last oder eine Druckkraft ausgeübt wird, wird ein Druck an einer Ecke der unteren Elektrodenschicht 250, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation der Belastungspuffer-Isolationszwischenwand 331 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke der unteren Elektrodenschicht 250 nur eine kleine Belastung (Druckkraft) ausgeübt wird. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der unteren Elektrodenschicht 250 verhindert werden.
  • Obgleich die Belastungspuffer-Isolationszwischenwand 331 in den 68A bis 68C durch die an einer Ecke der unteren Elektrodenschicht 250 vorgesehene Belastungspuffer-Metallschicht 330 dreieckförmig ausgebildet ist, wird mit einer anders geformten Isolationszwischenwand eine ähnliche Wirkung erzielt. Es können mehrere Belastungspuffer-Isolationszwischenwände ausgebildet werden.
  • Wie z. B. in einer Schnittansicht nach 69 und in einer Draufsicht nach den 70 und 71 gezeigt ist, können als Form einer Belastungspuffer-Metallschicht 330 an einer Ecke der unteren Elektrodenschicht 250 beispielsweise ein Viereck, ein Viertelkreis und dergleichen angenommen werden. Eine stärkere Wirkung kann mit mehreren Belastungspuffer-Isolationszwischenwänden 331 durch Vorsehen mehrerer Belastungspuffer-Metallschichten 330 an den Ecken der unteren Elektrodenschicht 250, wie sie in den 72, 73A und 73B gezeigt sind, erzielt werden. Außerdem kann eine weitere Abwandlung möglich sein: Wie in den 74A und 74B sowie 75A und 75B gezeigt ist, ist nicht nur an einer Ecke der unteren Elektrodenschicht 250 eine Belastungspuffer-Metallschicht 330 vorgesehen, sondern sind auch an den Ecken des Verbindungslochs 251 und der Hauptelektrodenschicht 101 die zu der Belastungspuffer-Metallschicht 330 ähnlichen Belastungspuffer-Metallschichten 320 und 300 vorgesehen, die einteilig übereinandergeschichtet sind, so daß sie die Belastungspuffer-Isolationszwischenwände 331, 321 und 301 bilden.
  • Es ist eine nochmals weitere Abwandlung möglich: Wie in den 76A und 76B gezeigt ist, ist eine Belastungspuffer-Metallschicht 320 nur an einer Ecke eines großflächigen Verbindungslochs 251 vorgesehen, während eine Belastungspuffer-Isolationszwischenwand 321 nur zwischen dem Verbindungsloch 251 und der Belastungspuffer-Metallschicht 320 vorgesehen ist.
  • Achte Ausführungsform
  • Eine ähnliche Wirkung wird ebenfalls in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine untere Elektrodenschicht und eine Hauptelektrodenschicht übereinandergeschichtet sind, wobei eine Dicke der unteren Elektrodenschicht teilweise größer ist, so daß sie einen unteren vorstehenden Abschnitt bildet, während an der Ecke des unteren vorstehenden Abschnitts eine Belastungspuffer-Isolationszwischenwand vorgesehen ist. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 77A bis 77C gezeigt.
  • Mit Ausnahme dessen, daß an einer Ecke des unteren vorstehenden Abschnitts die Belastungspuffer-Isolationszwischenwand vorgesehen ist, ist die Struktur ähnlich zu der der vierten Ausführungsform (siehe 36A und 36B).
  • Entsprechend dieser in den 77A bis 77C gezeigten Ausführungsform ist an einer Ecke eines unteren vorstehenden Abschnitts 240 einer unteren Elektrodenschicht 250 eine Belastungspuffer-Metallschicht 340 angeordnet, wobei zwischen dem unteren vorstehenden Abschnitt 240 und der Belastungspuffer-Metallschicht 340 die Belastungspuffer-Isolationszwischenwand 341 liegt. Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf eine Hauptelektrodenschicht 101 eine Last oder eine Druckkraft ausgeübt wird, wird eine Belastung an einer Ecke des unteren vorstehenden Abschnitts 240, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation der Belastungspuffer-Isolationszwischenwand 341 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 240 nur eine kleine Belastung (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 240 verhindert werden.
  • Obgleich in den 77A bis 77C die Belastungspuffer-Isola tionszwischenwand 341 an einer Ecke des unteren vorstehenden Abschnitts durch die vorgesehene Belastungspuffer-Metallschicht 340 dreieckförmig ausgebildet ist, wird eine ähnliche Wirkung ebenfalls mit einer anders geformten Isolationszwischenwand erzielt. Es können mehrere Belastungspuffer-Isolationszwischenwände ausgebildet werden.
  • Als Form einer an einer Ecke des Dickfilmabschnitts 240 der ersten Pad-Elektrode angeordneten Belastungspuffer-Metallschicht 340 kann beispielsweise, wie in den Schnittansichten nach 78 bis 80 gezeigt ist, ein Viereck, ein Viertelkreis und dergleichen angenommen werden. Wie in den 81 und 82 gezeigt ist, kann eine stärkere Wirkung mit mehreren Belastungspuffer-Isolationszwischenwänden 341 durch Vorsehen mehrerer Belastungspuffer-Metallschichten 340 an den Ecken des Dickfilmabschnitts 240 der ersten Pad-Elektrode erzielt werden. Es kann eine weitere Abwandlung möglich sein: Wie in den 83A und 83B, 84A und 84B sowie 85A und 85B gezeigt ist, ist nicht nur eine Belastungspuffer-Metallschicht 340 an einer Ecke des unteren vorstehenden Abschnitts 240 vorgesehen, sondern sind ebenfalls an den Ecken der unteren Elektrodenschicht 250, des Verbindungslochs 251 und der Hauptelektrodenschicht 101 die zu der Belastungspuffer-Metallschicht 340 ähnlichen Belastungspuffer-Metallschichten 330, 320 und 300 in der Weise vorgesehen, daß sie einteilig übereinandergeschichtet sind, so daß sie die Belastungspuffer-Isolationszwischenwände 341, 331, 321 und 301 bilden.
  • Neunte Ausführungsform
  • Eine ähnliche Wirkung wird ebenfalls in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil von ihr aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, während an einer Ecke von ihr ein vorstehender Belastungspufferabschnitt vorgesehen ist. Die Struktur der Halbleitervor richtung in dieser Ausführungsform ist in den 86A bis 86C gezeigt.
  • Mit Ausnahme dessen, daß an einer Ecke der Pad-Elektrode 101 der vorstehende Belastungspufferabschnitt 400 vorgesehen ist, ist die Struktur ähnlich zu der in den 1A und 1B gezeigten Struktur.
  • Ein Herstellungsverfahren für die in den 86A bis 86C gezeigte Halbleitervorrichtung ist ähnlich zu dem für die in den 1A und 1B gezeigte Halbleiter-vorrichtung.
  • Das heißt, nachdem auf einer zweiten Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 14, wie in 2 gezeigt ist, anhand des in der Einleitung erwähnten Verfahrens die in 129 gezeigte Struktur hergestellt worden ist, wird mit einem Plasma-CVD-Verfahren oder mit einem ähnlichen Verfahren ein Zwischenschicht-Isolierfilm 15 gestapelt, der eine Vierschichtstruktur enthält, die einen Siliciumnitridfilm (SiN) 15a als Kupferdiffusions-Präventivschicht (Cu-Diffusions-Präventivschicht), einen Isolierfilm 15b wie etwa einen Siliciumoxidfilm (SiO), einen Siliciumnitridfilm (SiN) 15c und einen Isolierfilm 15d wie etwa einen Siliciumoxidfilm (SiO) umfaßt.
  • In dem Zwischenschicht-Isolierfilm 15 wird an einer gewünschten Stelle darauf mit Photolithographie und einer Ätztechnik eine Aussparung als das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 ausgebildet. Zu diesem Zeitpunkt wird auch an einer Stelle, an der eine Pad-Elektrode vorgesehen ist, eine Aussparung ausgebildet und an einer Ecke der Aussparung eine Pufferaussparung zum Ausbilden eines Belastungspuffervorsprungs ausgebildet. Die Pufferaussparung verwendet, um den vorstehenden Belastungspufferabschnitt 400 nach den 86A und 86B und 89 auszubilden, der eine Draufsicht wie die beispielhaft in den 90 bis 92 und 93A gezeigten vorstehenden Belastungspufferabschnitte 400, 401 und 402 besitzt.
  • Auf der gesamten Oberfläche werden mit einem ähnlichen Verfahren wie oben beschrieben ein Unterlagefilm 100a, ein Kupferkeimfilm 100b und ein kupferplattierter Film 100c mit einer Dicke ungefähr im Bereich von 1,5 bis 3,0 μm in der Weise abgeschieden, daß das zweite Durchgangsloch 16 und der dritte Verdrahtungsgraben 17 mit den Filmen 100a, 100b und 100c gefüllt werden. Anschließend werden unnötige Teile der Kupferfilme 110c und 100b und des Unterlagefilms 100a mit einem chemisch-mechanischen Polierprozeß entfernt, um eine dritte vergrabene Metallverdrahtungsschicht (Cu-Verdrahtungsschicht) 100, eine Pad-Elektrode 101 und die vorstehenden Belastungspufferabschnitte 400, 401 und 402 auszubilden.
  • Die in dem obenbeschriebenen Verfahren auf den letzten Schritt folgenden Verfahrensschritte sind die gleichen, wie sie für die in den 1A und 1B gezeigte Halbleitervorrichtung beschrieben wurden.
  • Wie in den 86A bis 86C gezeigt ist, wird gemäß dieser Ausführungsform an einer Ecke der Pad-Elektrode 101 ein vorstehender Belastungspufferabschnitt 400 angeordnet. Wenn bei Annahme einer solchen Struktur auf eine Pad-Elektrode 101 beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen eine Last 304 oder eine Druckkraft 305 ausgeübt wird, wird eine Belastung (Druckkraft) an einer Ecke der Pad-Elektrode 101, an der besonders leicht eine Belastungskonzentration auftritt, wie in den 87 und 88 gezeigt ist, durch eine geringfügige elastische Deformation des gezeigten vorstehenden Belastungspufferabschnitts 400 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode 101 nur eine kleine Belastung (Druckkraft) 306 wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Pad-Elektrode 101 verhindert werden.
  • Obgleich der vorstehende Belastungspufferabschnitt 400 an einer Ecke der Pad-Elektrode 101 in den 86A bis 86C viereckförmig ausgebildet ist, wird mit einem anders geformten vorstehenden Belastungspufferabschnitt ebenfalls eine ähnliche Wirkung erzielt. Es können mehrere kombinierte vorstehende Belastungspufferabschnitte ausgebildet sein.
  • Wie in den 89 bis 91 gezeigt ist, können als Form eines vorstehenden Belastungspufferabschnitts 400 an einer Ecke der Pad-Elektrode 101 z. B. andere Muster wie etwa Teile eines Kreises und einer Ellipse und ein Teil eines Polygons angenommen werden. Wie in 92 gezeigt ist, kann die Wirkung mit mehreren kombinierten vorstehenden Belastungspufferabschnitten 401 und 402 an den Ecken der Pad-Elektrode 101 erzielt werden. Es kann eine weitere Abwandlung möglich sein, die eine noch bessere Belastungspufferwirkung erzielt: Wie in den 93A und 93B gezeigt ist, sind die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt 400 entfernt.
  • Zehnte Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil von ihr aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei die Dicke der Pad-Elektroden-Schicht nach unten teilweise größer ist, so daß sie einen unteren vorstehenden Abschnitt bildet, wobei an der Ecke des unteren vorstehenden Abschnitts ein vorstehender Belastungspufferabschnitt vorgesehen ist. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 94A bis 94C gezeigt.
  • Wie in den 94A bis 94C gezeigt ist, ist gemäß dieser Ausführungsform an einer Ecke eines unteren vorstehenden Abschnitts 150 ein vorstehender Belastungspufferabschnitt 410 angeordnet. Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf eine Pad-Elektrode 101 eine Last oder eine Druckkraft ausgeübt wird, wird eine Belastung (Druckkraft) an einer Ecke des unteren vorstehenden Abschnitts 150, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation des vorstehenden Belastungspufferabschnitts gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 150 nur eine kleine Last (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 150 verhindert werden.
  • Obgleich der vorstehende Belastungspufferabschnitt 410 in den 94A bis 94C an einer Ecke des unteren vorstehenden Abschnitts 150 viereckförmig ausgebildet ist, wird eine ähnliche Wirkung ebenfalls mit einem anders geformten vorstehenden Belastungspufferabschnitt erzielt. Es können mehrere kombinierte vorstehende Belastungspufferabschnitte in ausgebildet sein.
  • Wie in den Schnittansichten nach den 95 bis 97 gezeigt ist, können als Form des vorstehenden Belastungspufferabschnitts 410 an einer Ecke des unteren vorstehenden Abschnitts 150 beispielsweise andere Muster wie etwa Teile eines Kreises oder einer Ellipse, ein Teil eines Polygons und dergleichen angenommen werden. Es kann eine weitere Struktur angenommen werden: Wie in 98 gezeigt ist, sind an den Ecken des unteren vorstehenden Abschnitts 150 mehrere kombinierte vorstehende Belastungspufferabschnitte 421 und 412 angeordnet. Um eine stärkere Belastungspufferwirkung zu er zielen, kann eine Struktur angenommen werden, in der die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt 410, wie in den 99A und 99B gezeigt ist, entfernt sind. Durch Kombination mehrerer Gegenmaßnahmen kann eine weitere Modifikation möglich sein: Wie in Fig. 100 gezeigt ist, sind an den Ecken sowohl des unteren vorstehenden Abschnitts 150 als auch der Pad-Elektrode 101 die vorstehenden Belastungspufferabschnitte 410 und 400 vorgesehen, während außerdem die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt entfernt sind.
  • Elfte Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil von ihr aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine darauf ausgebildete Hauptelektrodenschicht und untere Elektrodenschicht enthalten sind, wobei an einer Ecke der Hauptelektrodenschicht ein vorstehender Belastungspufferabschnitt vorgesehen ist. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 101A bis 101C gezeigt. Mit Ausnahme dessen, daß an einer Ecke der Hauptelektrodenschicht der vorstehende Belastungspufferabschnitt angeordnet ist, ist die Struktur ähnlich zu der in der zweiten Ausführungsform (siehe die 19A und 19B).
  • Wie in den 101A bis 101C gezeigt ist, ist gemäß dieser Ausführungsform an einer Ecke einer Hauptelektrodenschicht 101 der vorstehende Belastungspufferabschnitt 420 angeordnet. Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf eine untere Elektrodenschicht 201 eine Last oder eine Druckkraft ausgeübt wird, wird eine Belastung (Druckkraft) an einer Ecke der Hauptelektrodenschicht 101, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation des vorstehenden Belastungspufferabschnitts 120 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht 101 nur eine kleine Belastung (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der Hauptelektrodenschicht 101 verhindert werden.
  • Obgleich der vorstehende Belastungspufferabschnitt 420 an einer Ecke der Hauptelektrodenschicht 101 in den 101A bis 101C viereckförmig ausgebildet ist, wird mit einem anders geformten vorstehenden Belastungspufferabschnitt eine ähnliche Wirkung erzielt. Es können mehrere kombinierte vorstehende Belastungspufferabschnitte ausgebildet werden.
  • Wie in den 102 bis 104 gezeigt ist, können als Form eines vorstehenden Belastungspufferabschnitts 420 an einer Ecke der Hauptelektrodenschicht 101 andere Muster wie etwa Teile eines Kreises und einer Ellipse, ein Teil eines Polygons und dergleichen angenommen werden. Es kann eine weitere Struktur angenommen werden: Wie in den 105A und 105B gezeigt ist, sind an den Ecken der Hauptelektrodenschicht 101 mehrere kombinierte vorstehende Belastungspufferabschnitte 421 und 412 angeordnet. Um eine stärkere Belastungspufferwirkung zu erzielen, kann eine Struktur angenommen werden, in der die Schutzisolierfilme 202 und 203 auf dem vorstehenden Belastungspufferabschnitt 420, wie in den 106A und 106B gezeigt ist, entfernt sind. Durch Kombination mehrerer Gegenmaßnahmen kann eine weitere Abwandlung möglich sein: Wie in den 107A und 107B gezeigt ist, sind vorstehende Belastungspufferabschnitte 420 und 430 an den Ecken sowohl der Hauptelektrodenschicht 101 als auch der oberen Elektrodenschicht 201 vorgesehen, während außerdem die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt 430 entfernt sind.
  • Zwölfte Ausführungsform
  • Eine ähnliche Wirkung wird auch in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil von ihr aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine untere Elektrodenschicht und eine Hauptelektrodenschicht mit einem dazwischenliegenden Verbindungsloch übereinandergeschichtet sind, wobei an einer Ecke der unteren Elektrodenschicht ein vorstehender Belastungspufferabschnitt vorgesehen ist. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 108A bis 108C gezeigt. Mit Ausnahme dessen, daß an einer Ecke der unteren Elektrodenschicht der vorstehende Belastungspufferabschnitt angeordnet ist, ist die Struktur ähnlich zu der in der dritten Ausführungsform (siehe die 27A und 27B).
  • Gemäß dieser in den 108A bis 108C gezeigten Ausführungsform ist an einer Ecke einer unteren Elektrodenschicht 250 ein vorstehender Belastungspufferabschnitt 440 angeordnet.
  • Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf eine Hauptelektrodenschicht 101 eine Last oder eine Druckkraft ausgeübt wird, wird eine Belastung (Druckkraft) an einer Ecke der unteren Elektrodenschicht 250, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation des vorstehenden Belastungspufferabschnitts 440 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke der unteren Elektrodenschicht 250 nur eine kleine Belastung (eine kleine Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke der unteren Elektrodenschicht 250 verhindert werden.
  • Obgleich der vorstehende Belastungspufferabschnitt 440 an einer Ecke der unteren Elektrodenschicht 250 in den 108A bis 108C viereckförmig ausgebildet ist, wird eine ähnliche Wirkung ebenfalls mit einem anders geformten vorstehenden Belastungspufferabschnitt erzielt. Es können mehrere kombinierte vorstehende Belastungspufferabschnitte ausgebildet werden.
  • Wie in den 109 bis 111 gezeigt ist, können als Form eines vorstehenden Belastungspufferabschnitts 440 an einer Ecke der unteren Elektrodenschicht 250 z. B. andere Muster wie etwa Teile eines Kreises und einer Ellipse, ein Teil eines Polygons und dergleichen angenommen werden. Es kann eine weitere Struktur angenommen werden: Wie in den 112A und 112B gezeigt ist, sind an den Ecken der unteren Elektrodenschicht 250 mehrere kombinierte vorstehende Belastungspufferabschnitte 441 und 442 angeordnet. Um eine stärkere Belastungspufferwirkung zu erzielen, kann eine Struktur angenommen werden, in der, wie in den 113A und 113B gezeigt ist, der vorstehende Belastungspufferabschnitt 440 an einer Ecke der unteren Elektrodenschicht und ein vorstehender Belastungspufferabschnitt 443 an einer Ecke eines Verbindungslochs 251 übereinandergeschichtet sind, während außerdem die Schutzisolierfilme 102 und 103 darauf entfernt sind.
  • Durch Kombination mehrerer Gegenmaßnahmen ist eine weitere Abwandlung möglich: Wie in den 114A und 114B gezeigt ist, sind die vorstehenden Belastungspufferabschnitte 440, 430 und 400 an den Ecken der gesamten unteren Elektrodenschicht 250, des Verbindungslochs 251 bzw. der Hauptelektrodenschicht 101 vorgesehen, während außerdem die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt 400 entfernt sind.
  • Dreizehnte Ausführungsform
  • Eine ähnliche Wirkung wird ebenfalls in einer Struktur einer Pad-Elektrode erzielt, in der wenigstens ein Teil davon aus einer vergrabenen Metallverdrahtungsschicht hergestellt ist, wobei eine untere Elektrodenschicht und eine Hauptelektrodenschicht mit einem dazwischenliegenden Verbindungsloch übereinandergeschichtet sind, wobei eine Dicke der unteren Elektrodenschicht nach unten teilweise größer ist, so daß sie einen unteren vorstehenden Abschnitt bildet, wobei an einer Ecke des unteren vorstehenden Abschnitts ein vorstehender Belastungspufferabschnitt vorgesehen ist. Die Struktur der Halbleitervorrichtung in dieser Ausführungsform ist in den 115A bis 115C gezeigt.
  • Mit Ausnahme dessen, daß an einer Ecke des unteren vorstehenden Abschnitts der vorstehende Belastungspufferabschnitt angeordnet ist, ist die Struktur ähnlich zu der in der vierten Ausführungsform (siehe die 36A und 36B).
  • Wie in den 115A bis 115C gezeigt ist, ist gemäß dieser Ausführungsform an einer Ecke eines unteren vorstehenden Abschnitts 240 der unteren Elektrodenschicht ein vorstehender Belastungspufferabschnitt 450 angeordnet.
  • Wenn bei Annahme einer solchen Struktur beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf eine Hauptelektrodenschicht 101 eine Last oder eine Druckkraft ausgeübt wird, wird die Belastung (Druckkraft) an einer Ecke des unteren vorstehenden Abschnitts 240, an der besonders leicht eine Belastungskonzentration auftritt, durch eine geringfügige elastische Deformation des vorstehenden Belastungspufferabschnitts 450 gepuffert, so daß auf den Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 240 nur eine kleine Belastung (Druckkraft) wirkt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um die Ecke des unteren vorstehenden Abschnitts 240 verhindert werden.
  • Obgleich der vorstehende Belastungspufferabschnitt 450 in den 115A bis 115C an einer Ecke des unteren vorstehenden Abschnitts 240 viereckförmig ausgebildet ist, kann eine ähnliche Wirkung ebenfalls mit einem anders geformten vorstehenden Belastungspufferabschnitt erzielt werden. Es können mehrere kombinierte vorstehende Belastungspufferabschnitte ausgebildet sein.
  • Wie in den 116 bis 118 gezeigt ist, können als Form eines vorstehenden Belastungspufferabschnitts 450 an einer Ecke des unteren vorstehenden Abschnitts 240 z. B. andere Muster wie etwa Teile eines Kreises oder einer Ellipse, ein Teil eines Polygons und dergleichen angenommen werden.
  • Es kann eine weitere Struktur angenommen werden: Wie in 119 gezeigt ist, sind an den Ecken des unteren vorstehenden Abschnitts 240 mehrere kombinierte vorstehende Belastungspufferabschnitte 451 und 452 angeordnet. Um eine stärkere Belastungspufferwirkung zu erzielen, kann eine Struktur angenommen werden, in der, wie in den 120A und 120B gezeigt ist, ein vorstehender Belastungspufferabschnitt 450 an einer Ecke des unteren vorstehenden Abschnitts 240, ein vorstehender Belastungspufferabschnitt 453 an einer Ecke der unteren Elektrodenschicht 250 und ein vorstehender Belastungspufferabschnitt 454 an einer Ecke eines Verbindungslochs 251 übereinandergeschichtet sind, wobei außerdem die Schutzisolierfilme 102 und 103 darauf entfernt sind.
  • Durch Kombination mehrerer Gegenmaßnahmen kann eine weitere Abwandlung möglich sein: Wie in 121 gezeigt ist, sind vorstehende Belastungspufferabschnitte 450, 453, 454 und 400 an den Ecken sowohl des unteren vorstehenden Abschnitts 240 als auch der unteren Elektrodenschicht 250, des Verbindungslochs 251 und der Hauptelektrodenschicht 101 vorgesehen, während außerdem die Schutzisolierfilme 102 und 103 auf dem vorstehenden Belastungspufferabschnitt 400 entfernt sind.
  • Da eine Pad-Elektrode gemäß der Erfindung eine vorgeschriebene Draufsichtsform besitzt und einen unteren vorstehenden Abschnitt, eine Belastungspuffer-Isolationszwischenwand, einen vorstehenden Belastungspufferabschnitt und dergleichen in einer geeigneten Verbindung enthält, wird eine Belastungskonzentration um eine Ecke der Pad-Elektrode, wenn beim Verbinden mit einem externen Anschlußpunkt mittels Drahtkontaktieren oder dergleichen auf die Pad-Elektrode eine Last oder Druckkraft ausgeübt wird, abgeschwächt. Dementsprechend kann das Auftreten einer Rißbildung in dem Zwischenschicht-Isolierfilm um eine Ecke der Pad-Elektrode verhindert werden. Da bei Annahme einer solchen Struktur eine beim Drahtkontaktieren zulässige Last und Druckkraft steigt, kann das Drahtkontaktieren in der Weise ausgeführt werden, daß eine ausreichende Verbindungsstärke erzielt wird, wodurch eine sehr zuverlässige Halbleitervorrichtung realisiert werden kann.

Claims (12)

  1. Halbleitervorrichtung, die eine Pad-Elektrode (101) mit einem im wesentlichen aus einem leitenden Elektrodenmaterial hergestellten Pad-Abschnitt und einem Unterlagefilm (100a), der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, umfaßt, wobei ein Material des Unterlagefilms (100a) härter als das Elektrodenmaterial ist, während wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt, eine Draufsichtsform der Pad-Elektrode (101) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, die Pad-Elektrode (101) einen unteren vorstehenden Abschnitt (150) umfaßt, der von ihr nach unten vorsteht und eine Querschnittsfläche besitzt, die kleiner als die der Pad-Elektrode (101) ist, und eine Draufsichtsform des unteren vorstehenden Abschnitts (150) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der untere vorstehende Abschnitt (150) eine Belastungspuffer-Isolationszwischenwand (311) umfaßt, durch die in der Draufsicht ein Eckabschnitt (310) des unteren vorstehenden Abschnitts abgetrennt ist.
  3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der untere vorstehende Abschnitt (150) in der Draufsicht von der exakten Form eines Polygons dahingehend abweicht, dass an wenigstens einer Ecke des Polygons ein Belastungspufferabschnitt (400) von der exakten Form des Polygons hervorsteht.
  4. Halbleitervorrichtung, die eine Pad-Elektrode (101) mit einem im wesentlichen aus einem leitenden Elektrodenmaterial hergestellten Pad-Abschnitt und einem Unterlagefilm (100a), der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, umfaßt, wobei ein Material des Unterlagefilms (100a) härter als das Elektrodenmaterial ist, während wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt, eine Draufsichtsform der Pad-Elektrode (101) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine unge fähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, die Pad-Elektrode (101) eine aus dem Elektrodenmaterial hergestellte Hauptelektrodenschicht und eine obere Elektrodenschicht (201), die mit einer oberen Oberfläche der Hauptelektrodenschicht in Kontakt steht, enthält, und eine Draufsichtsform der oberen Elektrodenschicht (201) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält.
  5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Hauptelektrodenschicht (100) eine Belastungspuffer-Isolationszwischenwand (321) umfaßt, durch die in der Draufsicht ein Eckabschnitt (320) von der Hauptelektrodenschicht (100) abgetrennt ist.
  6. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Hauptelektrodenschicht (100) in der Draufsicht von der exakten Form eines Polygons dahingehend abweicht, dass an wenigstens einer Ecke des Polygons ein Belastungspufferabschnitt (420) hervorsteht.
  7. Halbleitervorrichtung, die eine Pad-Elektrode (101) mit einem im wesentlichen aus einem leitenden Elektrodenmaterial hergestellten Pad-Abschnitt und einem Unterlagefilm (100a), der wenigstens an einer Unterseite und an einer Seitenwand des Pad-Abschnitts wenigstens einen Teil des Pad-Abschnitts bedeckt, umfaßt, wobei ein Material des Unterlagefilms (100a) härter als das Elektrodenmaterial ist, während wenigstens ein Teil einer oberen Oberfläche des Pad-Abschnitts zum Verbinden mit einem Draht freiliegt, eine Draufsichtsform der Pad-Elektrode (101) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält, die Pad-Elektrode (101) eine aus dem Elektrodenmaterial hergestellte Hauptelektrodenschicht und eine untere Elektrodenschicht (250), die an einer Unterseite der Hauptelektrodenschicht über ein dazwischenliegendes Verbindungsloch (251) mit der Hauptelektrodenschicht verbunden ist, umfaßt, wobei das Verbindungsloch einen Außenumfang besitzt, der so geformt ist, daß er in der Draufsicht entlang und in der inneren Umgebung des Außenumfangs der Hauptelektrodenschicht verläuft, und eine Draufsichtsform wenigstens entweder der unteren Elektrodenschicht (250) oder des Verbindungslochs (251) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält.
  8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß wenigstens entweder die untere Elektrodenschicht (250) oder das Verbindungsloch (251) eine Belastungspuffer-Isolationszwischenwand (321, 331) umfaßt, durch die in der Draufsicht wenigstens ein Eckabschnitt (330) der unteren Elektrodenschicht (250) oder ein Eckabschnitt (320) des Verbindungslochs (2 51) abgetrennt ist.
  9. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß wenigstens entweder die untere Elektrodenschicht (250) oder das Verbindungsloch (251) in der Draufsicht von der exakten Form eines Polygons dahingehend abweicht, dass an wenigstens einer Ecke ein Belastungspufferabschnitt (440) hervorsteht.
  10. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die untere Elektrodenschicht (250) einen unteren vorstehenden Abschnitt (240) umfaßt, der von der unteren Elektrodenschicht (250) nach unten vorsteht und dessen Querschnittsfläche kleiner als die der unteren Elektrodenschicht (250) ist, wobei eine Draufsichtsform des unteren vorstehenden Abschnitts (240) aus einer Gruppe ausgewählt ist, die einen ungefähren Kreis, eine ungefähre Ellipse, ein ungefähres Polygon mit wenigstens einem Innenwinkel größer als 90 Grad und ein ungefähres Polygon mit wenigstens einer abgeschrägten oder abgerundeten Ecke enthält.
  11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der untere vorstehende Abschnitt (240) eine Belastungspuffer-Isolationszwischenwand (341) umfaßt, durch die in der Draufsicht ein Eckabschnitt (340) des unteren vorstehenden Abschnitts (240) abgetrennt ist.
  12. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der untere vorstehende Abschnitt (240) in der Draufsicht von der exakten Form eines Polygons dahingehend abweicht, dass an wenigstens einer Ecke des Polygons ein Belastungspufferabschnitt (450) hervorsteht.
DE10059773A 2000-06-07 2000-12-01 Halbleitervorrichtung Expired - Lifetime DE10059773B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000170332A JP4979154B2 (ja) 2000-06-07 2000-06-07 半導体装置
JP2000-170332 2000-06-07

Publications (2)

Publication Number Publication Date
DE10059773A1 DE10059773A1 (de) 2001-12-20
DE10059773B4 true DE10059773B4 (de) 2004-04-29

Family

ID=18673066

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10059773A Expired - Lifetime DE10059773B4 (de) 2000-06-07 2000-12-01 Halbleitervorrichtung

Country Status (6)

Country Link
US (1) US6417575B2 (de)
JP (1) JP4979154B2 (de)
KR (1) KR100412179B1 (de)
CN (3) CN101853830B (de)
DE (1) DE10059773B4 (de)
HK (1) HK1041558A1 (de)

Families Citing this family (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
US6465895B1 (en) * 2001-04-05 2002-10-15 Samsung Electronics Co., Ltd. Bonding pad structures for semiconductor devices and fabrication methods thereof
JP2003051501A (ja) * 2001-05-30 2003-02-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4801296B2 (ja) * 2001-09-07 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3790469B2 (ja) * 2001-12-21 2006-06-28 富士通株式会社 半導体装置
US6987323B2 (en) * 2002-02-05 2006-01-17 Oki Electric Industry Co., Ltd. Chip-size semiconductor package
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US6894360B2 (en) * 2002-07-30 2005-05-17 Agilent Technologies, Inc. Electrostatic discharge protection of thin-film resonators
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
JP4005873B2 (ja) * 2002-08-15 2007-11-14 株式会社東芝 半導体装置
US7692315B2 (en) * 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP2004165559A (ja) * 2002-11-15 2004-06-10 Toshiba Corp 半導体装置
US6972209B2 (en) * 2002-11-27 2005-12-06 International Business Machines Corporation Stacked via-stud with improved reliability in copper metallurgy
US6969909B2 (en) 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
JP2004221098A (ja) * 2003-01-09 2004-08-05 Renesas Technology Corp 半導体装置およびその製造方法
US20040245636A1 (en) * 2003-06-06 2004-12-09 International Business Machines Corporation Full removal of dual damascene metal level
JP2005019493A (ja) * 2003-06-24 2005-01-20 Renesas Technology Corp 半導体装置
TWI227556B (en) * 2003-07-15 2005-02-01 Advanced Semiconductor Eng Chip structure
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
JP2005116562A (ja) * 2003-10-02 2005-04-28 Renesas Technology Corp 半導体装置
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
KR100563817B1 (ko) * 2003-12-30 2006-03-28 동부아남반도체 주식회사 반도체 소자의 구리 배선 형성 방법
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
CN100460942C (zh) * 2004-06-02 2009-02-11 中芯国际集成电路制造(上海)有限公司 硅上液晶器件及其制造方法
WO2005119780A1 (ja) * 2004-06-04 2005-12-15 Fujitsu Limited 半導体装置及びその製造方法
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7071575B2 (en) * 2004-11-10 2006-07-04 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP4674522B2 (ja) * 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
US7274108B2 (en) * 2004-11-15 2007-09-25 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20060180198A1 (en) * 2005-02-16 2006-08-17 Sharp Kabushiki Kaisha Solar cell, solar cell string and method of manufacturing solar cell string
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
EP1909333A4 (de) * 2005-07-28 2012-02-15 Kyocera Corp Solarzellenmodul
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
JP4671814B2 (ja) * 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
JP5148825B2 (ja) 2005-10-14 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US20080105297A1 (en) * 2005-11-28 2008-05-08 Mitsubishi Electric Corporation Solar Cell
WO2007066400A1 (ja) * 2005-12-08 2007-06-14 Fujitsu Limited 半導体装置
JP5055768B2 (ja) 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070238304A1 (en) * 2006-04-11 2007-10-11 Jui-Hung Wu Method of etching passivation layer
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
JP4290747B2 (ja) * 2006-06-23 2009-07-08 シャープ株式会社 光電変換素子およびインターコネクタ付き光電変換素子
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR101259535B1 (ko) * 2006-09-27 2013-05-06 타이코에이엠피(유) 커넥터
JP5301108B2 (ja) * 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7948094B2 (en) * 2007-10-22 2011-05-24 Rohm Co., Ltd. Semiconductor device
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
JP5294611B2 (ja) * 2007-11-14 2013-09-18 スパンション エルエルシー 半導体装置及びその製造方法
JP4926918B2 (ja) * 2007-11-14 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20090321861A1 (en) * 2008-06-26 2009-12-31 Micron Technology, Inc. Microelectronic imagers with stacked lens assemblies and processes for wafer-level packaging of microelectronic imagers
US20100052174A1 (en) * 2008-08-27 2010-03-04 Agere Systems Inc. Copper pad for copper wire bonding
US20100072615A1 (en) * 2008-09-24 2010-03-25 Maxim Integrated Products, Inc. High-Electrical-Current Wafer Level Packaging, High-Electrical-Current WLP Electronic Devices, and Methods of Manufacture Thereof
JP5537016B2 (ja) * 2008-10-27 2014-07-02 株式会社東芝 半導体装置および半導体装置の製造方法
JP5582727B2 (ja) * 2009-01-19 2014-09-03 株式会社東芝 半導体装置の製造方法及び半導体装置
US8072071B2 (en) * 2009-02-19 2011-12-06 Infineon Technologies Ag Semiconductor device including conductive element
JP5297859B2 (ja) * 2009-03-27 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5452064B2 (ja) * 2009-04-16 2014-03-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101645720B1 (ko) * 2009-09-15 2016-08-05 삼성전자주식회사 패턴 구조물 및 이의 형성 방법.
JP5159820B2 (ja) 2009-12-26 2013-03-13 日本電波工業株式会社 水晶振動子
ES2661770T3 (es) * 2010-02-25 2018-04-03 Saint-Augustin Canada Electric Inc. Conjunto de células solares
JP5610905B2 (ja) * 2010-08-02 2014-10-22 パナソニック株式会社 半導体装置
JP5485132B2 (ja) * 2010-12-28 2014-05-07 パナソニック株式会社 半導体装置
JP4932944B2 (ja) * 2011-02-04 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103503157A (zh) * 2011-04-26 2014-01-08 松下电器产业株式会社 太阳能电池单元、接合结构体、及太阳能电池单元的制造方法
CN103000569A (zh) * 2011-09-15 2013-03-27 中芯国际集成电路制造(上海)有限公司 一种金属衬垫制作方法
JP5760923B2 (ja) * 2011-10-04 2015-08-12 ソニー株式会社 固体撮像装置の製造方法
TWI577001B (zh) * 2011-10-04 2017-04-01 Sony Corp 固體攝像裝置、固體攝像裝置之製造方法及電子機器
US8785244B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
US8785248B2 (en) 2011-10-10 2014-07-22 Maxim Integrated Products, Inc. Wafer level packaging using a lead-frame
JP5909980B2 (ja) * 2011-10-12 2016-04-27 三菱電機株式会社 半導体装置及びその製造方法
US9305856B2 (en) 2012-02-10 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure AMD method of forming same
JP5950638B2 (ja) 2012-03-12 2016-07-13 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6074984B2 (ja) * 2012-09-28 2017-02-08 ローム株式会社 半導体装置
JP6221074B2 (ja) * 2013-03-22 2017-11-01 パナソニックIpマネジメント株式会社 半導体装置
KR20150135255A (ko) * 2013-03-25 2015-12-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US9117804B2 (en) * 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2015135839A (ja) * 2014-01-16 2015-07-27 オリンパス株式会社 半導体装置、固体撮像装置、および撮像装置
JP6424610B2 (ja) * 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
JP5822000B2 (ja) * 2014-06-27 2015-11-24 富士通株式会社 半導体装置
JP2016046454A (ja) * 2014-08-26 2016-04-04 太陽誘電株式会社 薄膜電子部品
JP5994887B2 (ja) * 2015-04-06 2016-09-21 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
US9595473B2 (en) * 2015-06-01 2017-03-14 International Business Machines Corporation Critical dimension shrink through selective metal growth on metal hardmask sidewalls
KR102326120B1 (ko) * 2015-06-29 2021-11-15 삼성전자주식회사 배선 구조물 및 그 형성 방법, 및 상기 배선 구조물을 갖는 반도체 장치
US9418934B1 (en) * 2015-06-30 2016-08-16 International Business Machines Corporation Structure and fabrication method for electromigration immortal nanoscale interconnects
JP6577899B2 (ja) * 2016-03-31 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9941216B2 (en) * 2016-05-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive pattern and integrated fan-out package having the same
KR102550454B1 (ko) * 2016-08-16 2023-06-30 인텔 코포레이션 스트레스 감소를 위한 라운드형 금속 트레이스 모서리
JP2017034265A (ja) * 2016-09-15 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2019040924A (ja) * 2017-08-22 2019-03-14 新光電気工業株式会社 配線基板及びその製造方法と電子装置
KR102081138B1 (ko) * 2017-09-29 2020-02-25 삼성전자주식회사 팬-아웃 반도체 패키지
US11705414B2 (en) * 2017-10-05 2023-07-18 Texas Instruments Incorporated Structure and method for semiconductor packaging
CN107845622B (zh) * 2017-12-04 2022-04-08 长鑫存储技术有限公司 具有硅穿孔的芯片堆叠体及其制造方法
JP2019152625A (ja) * 2018-03-06 2019-09-12 株式会社デンソー 電子装置
JP7052444B2 (ja) * 2018-03-15 2022-04-12 住友大阪セメント株式会社 光変調器、及び光伝送装置
US10658315B2 (en) 2018-03-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer metallic structure and method
US10818505B2 (en) 2018-08-15 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning process and semiconductor structure formed using thereof
CN109801925B (zh) * 2019-01-17 2021-08-24 京东方科技集团股份有限公司 一种微led显示面板及其制备方法
US10763203B1 (en) * 2019-02-08 2020-09-01 Nxp B.V. Conductive trace design for smart card
CN117858513A (zh) 2019-05-31 2024-04-09 联华电子股份有限公司 磁阻式随机存取存储器
US11127674B2 (en) 2019-10-16 2021-09-21 Globalfoundries U.S. Inc. Back end of the line metal structure and method
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4019848A1 (de) * 1989-10-17 1991-04-25 Mitsubishi Electric Corp Halbleitereinrichtung mit einer eine pufferschicht aufweisenden anschlussflaeche
JPH03153048A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
EP0541405A1 (de) * 1991-11-07 1993-05-12 Samsung Electronics Co. Ltd. Kontaktfläche für Halbleiterbauelement
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
EP0825646A2 (de) * 1996-08-21 1998-02-25 Kabushiki Kaisha Toshiba Halbleiteranordnung und Herstellungsverfahren dafür
EP0913863A2 (de) * 1997-10-31 1999-05-06 Nec Corporation Verfahren zur Herstellung einer Halbleiterstruktur mit Kupferleitbahnen
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60183439U (ja) * 1984-05-16 1985-12-05 日本電気株式会社 集積回路
JPS63148646A (ja) * 1986-12-12 1988-06-21 Toshiba Corp 半導体装置
JPS63186448A (ja) * 1987-01-28 1988-08-02 Mitsubishi Electric Corp 半導体装置
JPH02285649A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JPH05226405A (ja) * 1992-02-14 1993-09-03 Toshiba Corp 半導体装置
JPH06260586A (ja) * 1993-03-09 1994-09-16 Hitachi Ltd 半導体装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
JPH0964050A (ja) * 1995-08-29 1997-03-07 Hitachi Ltd 半導体素子およびその製造方法
US5939790A (en) * 1996-04-09 1999-08-17 Altera Corporation Integrated circuit pad structures
US5892281A (en) * 1996-06-10 1999-04-06 Micron Technology, Inc. Tantalum-aluminum-nitrogen material for semiconductor devices
JPH1098039A (ja) * 1996-09-20 1998-04-14 Sony Corp 半導体装置の製造方法
JPH10199925A (ja) * 1997-01-06 1998-07-31 Sony Corp 半導体装置及びその製造方法
JPH11297751A (ja) * 1998-04-16 1999-10-29 Citizen Watch Co Ltd 半導体装置
US6232662B1 (en) * 1998-07-14 2001-05-15 Texas Instruments Incorporated System and method for bonding over active integrated circuits
JP2000068269A (ja) * 1998-08-24 2000-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2943805B1 (ja) * 1998-09-17 1999-08-30 日本電気株式会社 半導体装置及びその製造方法
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
JP3659112B2 (ja) * 2000-02-03 2005-06-15 セイコーエプソン株式会社 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4019848A1 (de) * 1989-10-17 1991-04-25 Mitsubishi Electric Corp Halbleitereinrichtung mit einer eine pufferschicht aufweisenden anschlussflaeche
JPH03153048A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
EP0541405A1 (de) * 1991-11-07 1993-05-12 Samsung Electronics Co. Ltd. Kontaktfläche für Halbleiterbauelement
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
EP0825646A2 (de) * 1996-08-21 1998-02-25 Kabushiki Kaisha Toshiba Halbleiteranordnung und Herstellungsverfahren dafür
EP0913863A2 (de) * 1997-10-31 1999-05-06 Nec Corporation Verfahren zur Herstellung einer Halbleiterstruktur mit Kupferleitbahnen
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits

Also Published As

Publication number Publication date
CN1331223C (zh) 2007-08-08
CN101853830B (zh) 2012-06-06
CN101083240A (zh) 2007-12-05
JP2001351920A (ja) 2001-12-21
CN1327266A (zh) 2001-12-19
HK1041558A1 (zh) 2002-07-12
CN101853830A (zh) 2010-10-06
US20020005583A1 (en) 2002-01-17
KR100412179B1 (ko) 2003-12-24
JP4979154B2 (ja) 2012-07-18
US6417575B2 (en) 2002-07-09
DE10059773A1 (de) 2001-12-20
CN100557794C (zh) 2009-11-04
KR20010110634A (ko) 2001-12-13

Similar Documents

Publication Publication Date Title
DE10059773B4 (de) Halbleitervorrichtung
DE112010003936B4 (de) Halbleitereinheit mit einem Kupferanschluss
DE19945820A1 (de) Halbleitervorrichtung
DE102008021568B3 (de) Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
DE102008016431B4 (de) Metalldeckschicht mit erhöhtem Elektrodenpotential für kupferbasierte Metallgebiete in Halbleiterbauelementen sowie Verfahren zu ihrer Herstellung
DE102006052202B3 (de) Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements
EP1654760A1 (de) Integrierte anschlussanordnung und herstellungsverfahren
DE112005001578T5 (de) Bond-Pad-Struktur zur Kupfer-Metallisierung mit verbesserter Zuverlässigkeit, und Verfahren zum Herstellen dieser Struktur
DE10224775A1 (de) Halbleitervorrichtung
DE10351875A1 (de) Integriertes Schaltkreisbauelement und Halbleiterbauelement mit MIM-Kondensator
DE102011002769B4 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
DE102014221620B4 (de) Halbleitervorrichtung
DE102006051491A1 (de) Metallisierungsschichtstapel mit einer Aluminiumabschlussmetallschicht
DE102010045055B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer Durchkontaktierung
DE4239457C2 (de) Halbleiterwaferstruktur und Herstellungsverfahren dafür
DE10219116A1 (de) Integrierte Schaltungsanordnung mit Verbindungslagen sowie zugehörige Herstellungsverfahren
DE60132707T2 (de) Niedrigtemperaturverfahren zur Unterdrückung von Hügeln in Verbindungsleitungen von integrierten Schaltkreisen
DE112019003036B4 (de) Aluminiumkompatibler dünnfilmwiderstand (tfr) und herstellungsverfahren
DE102008044964B4 (de) Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
DE102006043133B4 (de) Anschlusspad zu einem Kontaktieren eines Bauelements und Verfahren zu dessen Herstellung
DE102007009912B4 (de) Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema
DE102011050953A1 (de) Leiterbahnen und Anschlussflächen und Verfahren zu deren Herstellung
DE102019118681B4 (de) Leistungs-Metallisierungsstruktur für Halbleitervorrichtungen
DE69935401T2 (de) Herstellungsverfahren für ein Zwischenmetalldielektrikum aus Luft in einer integrierten Schaltung
DE102005035771B4 (de) Technik zur Herstellung einer Kontaktschicht auf Kupferbasis ohne ein Endmetall

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: PRUEFER & PARTNER GBR, DE

R081 Change of applicant/patentee

Owner name: RENESAS ELECTRONICS CORPORATION, KAWASAKI-SHI, JP

Free format text: FORMER OWNER: MITSUBISHI DENKI K.K., TOKYO, JP

Effective date: 20140915

Owner name: RENESAS ELECTRONICS CORPORATION, JP

Free format text: FORMER OWNER: MITSUBISHI DENKI K.K., TOKYO, JP

Effective date: 20140915

R082 Change of representative

Representative=s name: PRUEFER & PARTNER MBB PATENTANWAELTE RECHTSANW, DE

Effective date: 20140915

Representative=s name: PRUEFER & PARTNER GBR, DE

Effective date: 20140915

R081 Change of applicant/patentee

Owner name: RENESAS ELECTRONICS CORPORATION, JP

Free format text: FORMER OWNER: RENESAS ELECTRONICS CORPORATION, KAWASAKI-SHI, KANAGAWA, JP

R082 Change of representative

Representative=s name: PRUEFER & PARTNER MBB PATENTANWAELTE RECHTSANW, DE

R071 Expiry of right