DE10009345C1 - Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung - Google Patents
Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren HerstellungInfo
- Publication number
- DE10009345C1 DE10009345C1 DE10009345A DE10009345A DE10009345C1 DE 10009345 C1 DE10009345 C1 DE 10009345C1 DE 10009345 A DE10009345 A DE 10009345A DE 10009345 A DE10009345 A DE 10009345A DE 10009345 C1 DE10009345 C1 DE 10009345C1
- Authority
- DE
- Germany
- Prior art keywords
- trench
- region
- field effect
- effect transistor
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 210000000746 body region Anatomy 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000009413 insulation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000035876 healing Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 abstract description 4
- 238000001465 metallisation Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000010871 livestock manure Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Abstract
Die Erfindung betrifft eine Feldeffekt-Transistoranordnung, bei der zur Erhöhung der Latch-up-Festigkeit das Sourcegebiet (6) in selbstjustierter Weise sich entlang eines Grabens (2) bis unter das hochdotierte Basisgebiet (8) erstreckt.
Description
Die vorliegende Erfindung betrifft eine Feldeffekt-Transi
storanordnung mit einer grabenförmigen Gate-Elektrode mit
- - einem Halbleitersubstrat eines ersten Leitungstyps,
- - mindestens einem Graben, der sich von einer ersten Oberflä che des Halbleitersubstrates aus in das Halbleitersubstrat erstreckt,
- - einer Isolationsschicht, die die Wände des mindestens einen Grabens bedeckt,
- - einem Leitungsmaterial, das den Graben ausfüllt und eine Gate-Elektrode bildet,
- - einem Sourcegebiet des ersten Leitungstyps, das entlang des Grabens angeordnet ist und sich von der ersten Oberfläche des Halbleitersubstrates aus in das Halbleitersubstrat er streckt,
- - einem Bodygebiet eines zweiten Leitungstyps, welcher zum ersten Leitungstyp entgegengesetzt ist, wobei sich das Bo dygebiet unter das Sourcegebiet erstreckt und an dem Graben angrenzt,
- - einem Draingebiet des ersten Leitungstyps, das an das Body gebiet angrenzt, und
- - mindestens einem hochdotierten Gebiet des zweiten Leitungs typs im Bodygebiet, das mindestens teilweise unter dem Sourcegebiet angeordnet ist und dabei an das Sourcegebiet angrenzt, wie aus der Druckschrift WO 00/382 44 A1 entnommen werden kann.
Außerdem betrifft die Erfindung ein Verfahren zum Herstellen
einer solchen Feldeffekt-Transistoranordnung.
Eine Feldeffekt-Transistoranordnung der eingangs genannten
Art, bei der zusätzlich das hochdotierte Gebiet des zweiten
Leitungstyps zumindest teilweise an den Graben angrenzt, ist
aus der Druckschrift WO 00/382 44 A1 be
kannt.
Bereits oben und auch im folgenden sollen unter einer "Feld
effekt-Transistoranordnung" beispielsweise MOSFET-Transisto
ren und IGBT-Transistoren (IGBT = Bipolartransistor mit iso
liertem Gate) verstanden werden.
Speziell an IGBTs werden für einen Einsatz in Modulen bei
Traktions- oder Umrichteranwendungen sehr hohe Anforderungen
hinsichtlich ihrer Überstrom-Abschaltfähigkeit und Latch-up-
Festigkeit gestellt. Die Fähigkeit von IGBTs Überströme ab
schalten zu können, wird im allgemeinen durch das Zünden ei
ner parasitären Thyristorstruktur im IGBT begrenzt.
Derzeit übliche IGBT-Technologien wenden bevorzugt die
Trenchtechnik zur Realisierung einzelner IGBT-Zellen an. Dies
gilt auch für die in obiger Internationaler Patentanmeldung
PCT/DE98/03747 beschriebene Feldeffekt-Transistoranordnung.
Der Trench - oder Graben - ermöglicht eine Anhebung der La
dungsträgerdichte an der Vorderseite, also im Bereich von
Source, was die Durchlaßeigenschaften der Transistoranordnung
wesentlich verbessert.
Ausgehend von dem aus der obigen Internationalen Patentanmel
dung PCT/DE98/03747 bekannten Stand der Technik ist es Aufga
be der vorliegenden Erfindung, eine Feldeffekt-Transistoran
ordnung zu schaffen, die sich durch eine hohe Latch-up-
Festigkeit auszeichnet und die außerdem weitgehend durch eine
einfache, selbstjustierte technologische Prozeßabfolge her
stellbar ist.
Diese Aufgabe wird bei einer Feldeffekt-Transistoranordnung
der eingangs genannten Art erfindungsgemäß dadurch gelöst,
daß das Sourcegebiet sich von der ersten Oberfläche des Halb
leitersubstrates entlang des Grabens bis unter das hochdo
tierte Gebiet des zweiten Leitungstyps im Bodygebiet er
streckt.
Da sich das Sourcegebiet von der ersten Oberfläche des Halb
leitersubstrates aus entlang des Grabens bis unter das hoch
dotierte Gebiet des zweiten Leitungstyps im Bodygebiet er
streckt, hat das Sourcegebiet ein "gewinkeltes" Profil. Dabei
ist die Schichtdicke des Sourcegebietes entlang des Grabens
kleiner als etwa 500 nm. Derart flache Dotierungsgebiete kön
nen durch oberflächennahe Ionenimplantation erzeugt werden.
Besteht das Halbleitersubstrat - wie üblich - aus Silizium,
so kann beispielsweise bis zu einer Tiefe von unter 100 nm
ionenimplantiert werden, woran sich eine Temperaturbehandlung
zur Ausheilung des Kristallgitters anschließt, bei der dann
die oben erwähnte Schichtdicke von bis zu 500 nm erreicht
wird.
Infolge des gewinkelten Dotierungsprofiles hat das hochdo
tierte Gebiet des zweiten Leitungstyps eine Unterkante, die
tiefer als die Unterkante des Sourcegebietes im Bereich ab
seits von der Wand des Grabens liegt. Dabei ist die Dotie
rungskonzentration in diesem hochdotierten Gebiet des zweiten
Leitungstyps erheblich höher als im Bodygebiet des zweiten
Leitungstyps, jedoch nicht so hoch, daß das Sourcegebiet an
der Oberfläche und an der Wand des Grabens umdotiert wird.
Auch zeichnet sich die erfindungsgemäße Feldeffekt-Transi
storanordnung durch einen sehr geringen Abstand unter etwa
500 nm zwischen dem hochdotierten Gebiet des zweiten Lei
tungstyps und dem entlang der Seitenwand des Grabens verlau
fenden MOS-Kanal im Bodygebiet aus. Dieser geringe Abstand
stellt sich, wie weiter unten noch näher erläutert werden
wird, durch eine selbstjustierte Prozeßführung ein.
Die Herstellung der erfindungsgemäßen Feldeffekt-Transistor
anordnung und insbesondere des Sourcegebietes mit dem gewin
kelten Dotierungsprofil kann auf verschiedene Weise erfolgen.
Besonders vorteilhaft ist aber, wenn zunächst das den Graben
füllende Leitungsmaterial auf der an das Bodygebiet angren
zenden Seite rückgeätzt und sodann eine Source-Implantation
unter einem schrägen Einfallswinkel vorgenommen wird. Bei
dieser Teilrückätzung des den Graben füllenden Leitungsmate
rials, bei dem es sich insbesondere um dotiertes polykristal
lines Silizium handeln kann, sollte darauf geachtet werden,
daß ein Öffnungswinkel zwischen der Vorderkante des verblei
benden Leitungsmaterials an der an das Bodygebiet angrenzen
den Seite und der Vorderkante des nicht rückgeätzten Lei
tungsmaterials in bezug auf die Senkrechte zur Oberfläche des
Halbleitersubstrates größer als etwa 30° ist.
Nach einer derartigen Teilrückätzung des den Graben füllenden
Leitungsmaterials wird in bevorzugter Weise die Source-
Implantation unter dem schrägen Einfallswinkel vorgenommen,
wodurch an der Oberfläche des Halbleitersubstrates und an der
Seitenwand des Grabens das bereits erwähnte gewinkelte Dotie
rungsprofil für das Sourcegebiet entsteht. Anstelle einer
solchen Source-Implantation unter einem schrägen Einfallswin
kel kann aber auch die Dotierung des Sourcegebietes durch ei
nen Ofenbelegungsprozeß erfolgen, mit dem ebenfalls das ge
wünschte gewinkelte Dotierungsprofil erreicht wird.
Das hochdotierte Gebiet des zweiten Leitungstyps wird in be
vorzugter Weise ebenfalls durch Ionenimplantation herge
stellt. Dabei liegt die Unterkante dieses hochdotierten Ge
bietes des zweiten Leitungstyps tiefer als die Unterkante des
Sourcegebietes in einem Bereich abseits von der Wand des Gra
bens, wie dies bereits oben erwähnt wurde.
Der erste Leitungstyps ist in bevorzugter Weise der n-Lei
tungstyp, so daß der zweite Leitungstyps der p-Leitungstyps
ist. Selbstverständlich können die angegebenen Leitungstypen
aber auch umgekehrt sein.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Schnittdarstellung eines IGBTs als einem
Ausführungsbeispiel der erfindungsgemäßen
Feldeffekt-Transistoranordnung,
Fig. 2 bis 5 Schnittdarstellungen zur Erläuterung eines
ersten Ausführungsbeispiels des erfindungsge
mäßen Verfahrens,
Fig. 6 bis 9 Schnittdarstellungen zur Erläuterung eines
weiteren Ausführungsbeispiels des erfindungs
gemäßen Verfahrens und
Fig. 10 bis 13 Schnittdarstellungen zur Erläuterung eines
dritten Ausführungsbeispiels des erfindungs
gemäßen Verfahrens.
Fig. 1 zeigt in einer schematischen Schnittdarstellung ein
Ausführungsbeispiel eines IGBTs nach der Erfindung.
In einem n--leitenden Substratgebiet 1 aus Silizium, das eine
n--leitende Basis des IGBTs bildet, befinden sich Gräben 2,
die beispielsweise durch Ätzen in das Substratgebiet 1 einge
bracht sind. Die Wände dieser Gräben 2 sind mit einer Isola
tionsschicht 4 aus beispielsweise Siliziumdioxid belegt, wel
ches sich auch auf einer ersten Oberfläche 3 des Substratge
bietes 1 erstreckt. In den Oberflächenbereich zwischen den
Gräben 2 ist eine p-leitende Basis eingebracht, die ein Body
gebiet 7 der Feldeffekt-Transistoranordnung darstellt.
Im Oberflächenbereich zwischen den Gräben 2 sind noch ein p+-
leitendes hochdotiertes Gebiet 8 sowie an dessen Rand, an
grenzend an die Isolationsschicht 4, ein n+-leitendes Source
gebiet 6 vorgesehen, das ein gewinkeltes Dotierungsprofil be
sitzt und sich von der ersten Oberfläche 3 aus entlang des
Grabens 2 bis unter das p+-leitende Gebiet 8 im Bodygebiet 7
erstreckt.
Die Gräben 2 sind auf der Isolationsschicht 4 mit einem Lei
tungsmaterial 5 gefüllt, bei dem es sich in bevorzugter Weise
um dotiertes polykristallines Silizium handelt.
Das Leitungsmaterials 5 ist teilweise rückgeätzt, wodurch die
Seitenwand des Grabens 2 bis zu einer Tiefe t (200 nm < t <
1000 nm) freigelegt wird. Der dadurch gebildete Öffnungswin
kel α sollte - speziell bei den Ausführungsbeispielen der
Fig. 2 bis 9 - größer als 30° sein.
Die n--leitende Basis, die aus dem Substratgebiet 1 besteht,
bildet auch ein n--leitendes Draingebiet 10, das auf einem p-
leitenden Emitter 11 angeordnet ist, auf den auf der der
Oberfläche 3 gegenüberliegenden zweiten Oberfläche 12 eine
Rückseitenmetallisierung 13 aus beispielsweise Aluminium auf
gebracht ist.
Auf der ersten Oberfläche 3 befinden sich noch eine Isolier
schicht 14 aus beispielsweise Borphosphorsilikatglas, in die
ein Fenster eingebracht ist, durch das eine Vorderseitenme
tallisierung 15 aus beispielsweise Aluminium in dem Fenster
der Isolierschicht 14 als Grabenkontakt zum Anschluß des
Sourcegebietes 6 und des hochdotierten Gebietes 8 dient.
Im folgenden werden anhand der Fig. 2 bis 13 noch drei Aus
führungsbeispiele für ein Verfahren zum Herstellen der erfin
dungsgemäßen Feldeffekt-Transistoranordnung erläutert.
In dem ersten Ausführungsbeispiel, das in den Fig. 2 bis 5
gezeigt ist, wird eine sogenannte "verkippte Source-Implan
tation" vorgenommen.
Zunächst wird, wie in Fig. 2 dargestellt ist, das Leitungs
material 5 durch definierte Überätzung teilweise entfernt, so
daß die Kante des Leitermaterials 5 ("Polykante") in einer
Tiefe t von 0,2 µm bis 1,0 µm gelegen ist und ein Öffnungs
winkel α entsteht. Sodann wird das hochdotierte Gebiet 8
durch Ionenimplantation von Bor unter einem Einfallswinkel
von 0° zur Normalen auf der Oberfläche 3 vorgenommen, wie
dies durch Pfeile 16 ("Implantation von p+-leitendem Gebiet
8") veranschaulicht ist. Die Dosis dieser Ionenimplantation
wird dabei so gewählt, daß bei einer späteren Source-Implan
tation zur Erzeugung des Sourcegebietes 6 das p+-leitende
hochdotierte Gebiet in Oberflächennähe umdotiert wird.
Es schließt sich sodann ein isotropes Dünnen der Isolations
schicht 4 auf eine Restdicke von 10 nm bis 40 nm an, um so
die Schichtdicke des Gateoxids zu reduzieren und das Source
gebiet implantieren zu können (vgl. Fig. 3).
Anschließend wird unter einer Verkippung von 30 bis 45° zur
Normalen der Oberfläche 3 eine Ionenimplantation mit vorzugs
weise Arsen und/oder Phosphor vorgenommen, um das Sourcege
biet 6 zu erzeugen (vgl. Fig. 4). Diese Implantation erfolgt
in Draufsicht von Fig. 4 von allen vier Seiten eines Rechtec
kes oder Quadrates ("Quad-Mode"), so daß die vier Seiten ei
ner in Aufsicht quadratischen oder rechteckförmigen Trench
zelle implantiert werden. Die Implantation unter der Verkip
pung von 30 bis 45° für das Sourcegebiet 6 ist in Fig. 4
durch Pfeile 17 veranschaulicht.
Nach einem Ausheilen bzw. einer Diffusion für das hochdotier
te Gebiet 8 und das Sourcegebiet 6 derart, daß das hochdo
tierte Gebiet 8 nicht tiefer als das Sourcegebiet 6 an der
Wand des Grabens 2 diffundiert, wird schließlich noch die
Vorderseitenmetallisierung 15 aufgetragen.
Es sei angemerkt, daß bei diesem Ausführungsbeispiel die
Schritte bis zur Erzeugung der in Fig. 2 gezeigten Struktur
und die Schritte, die nach Fertigung der Struktur von Fig. 5
noch vorzunehmen sind, jeweils in üblicher Art ablaufen, so
daß diese Schritte hier nicht näher erläutert werden müssen.
Das Ausführungsbeispiel der Fig. 2 bis 5 erlaubt eine selbst
justierte Herstellung des Sourcegebietes 6 durch die verkipp
te Implantation (vgl. Pfeile 17). Bei diesem Ausführungsbei
spiel wie auch bei den folgenden Ausführungsbeispielen liegt
die Schichtdicke d (vgl. Fig. 1) des Sourcegebietes 6 längs
der Wand des Grabens 2 im Bereich unterhalb 500 nm, so daß
der Abstand zwischen dem hochdotierten Gebiet 8 und dem MOS-
Kanal an der Seitenwand des Grabens 2 äußerst gering ist, wo
bei sich dieser Abstand durch die selbstjustierte Prozeßfüh
rung über den Verkippungswinkel der Implantation und die
Energie der Implantation (vgl. Pfeile 17 in Fig. 4) ohne wei
teres einstellen läßt.
Die Fig. 6 bis 9 zeigen ein zweites Ausführungsbeispiel für
das erfindungsgemäße Verfahren, bei dem eine "verkippte Sour
ce-Implantation mit zweiter Recess-Ätzung" vorgenommen wird.
Ähnlich wie in dem ersten Ausführungsbeispiel der Fig. 2 bis
5 wird zunächst das Leitungsmaterial 5, also polykristallines
Silizium, mit definierter Überätzung geätzt, so daß die Poly
kante in einer Tiefe t1, die kleiner als 0,2 µm ist, liegt.
Es folgt sodann eine Implantation von Bor unter einem Ein
fallswinkel von 0° zur Erzeugung des hochdotierten Gebietes
8, wobei die Dotierungsdosis wieder derart gewählt ist, daß
die spätere Source-Implantation das hochdotierte Gebiet 8 in
Oberflächennähe umdotiert. Damit wird die in Fig. 6 gezeigte
Struktur erhalten.
Es schließt sich sodann eine zweite Recess-Ätzung des Lei
tungsmaterials 5 an, so daß die Polykante im Graben 2 in ei
ner Tiefe t2 von 0,2 bis 1,0 µm gelegen ist (vgl. Fig. 7).
Der Öffnungswinkel α ist dabei wie im ersten Ausführungsbei
spiel größer als etwa 30°.
Die folgenden Verfahrensschritte sind ähnlich wie beim Aus
führungsbeispiel der Fig. 2 bis 5: das Gateoxid, also die
Isolationsschicht 4, wird im freiliegenden Bereich isotrop
auf eine Restdicke von 10 nm bis 40 nm gedünnt, was durch Ät
zen geschehen kann. Anschließend wird sodann das Sourcegebiet
6 implantiert, was unter einer Verkippung von 30 bis 45° von
allen Seiten geschieht (vgl. Fig. 8), so daß die vier Seiten
der in Draufsicht quadratischen oder rechteckförmigen Trench
zelle implantiert werden.
Es folgen ein übliches Ausheilen/Diffusion für das hochdo
tierte Gebiet 8 sowie das Sourcegebiet 6 derart, daß das
hochdotierte Gebiet 8 nicht tiefer als das Sourcegebiet 6 an
der Wand des Grabens 2 diffundiert.
Schließlich wird noch - wie beim Ausführungsbeispiel der Fig.
2 bis 5 - die Vorderseitenmetallisierung 15 aus beispielswei
se Aluminium aufgetragen, um so schließlich die in Fig. 9 ge
zeigte Struktur zu erhalten.
Wie beim Ausführungsbeispiel der Fig. 2 bis 5 sind auch beim
Ausführungsbeispiel der Fig. 6 bis 9 die Schritte zum Erhal
ten der Struktur von Fig. 6 bzw. die Schritte, die noch an
der in Fig. 9 gezeigten Struktur vorgenommen werden, von üb
licher Art.
Schließlich zeigen die Fig. 10 bis 13 ein weiteres Ausfüh
rungsbeispiel für das erfindungsgemäße Verfahren.
Zunächst wird, wie in den Ausführungsbeispielen der Fig. 2
bis 5 bzw. der Fig. 6 bis 9 ein Ätzen des Leitungsmaterials,
also der dotierten polykristallinen Siliziumschicht im Graben
2, mit definierter Überätzung so vorgenommen, daß die Poly
kante in einer Tiefe t von etwa 0,4 bis 1,0 µm liegt (vgl.
Fig. 10).
Es schließt sich ein isotropes Ätzen der Isolationsschicht 4,
also des Gateoxids, bis auf das Bodygebiet 7 (vgl. Fig. 11)
oder eine geringe Restdicke an, so daß sodann das Sourcege
biet 6 durch einen Belegungsprozeß eindiffundiert werden
kann. Für diesen Belegungsprozeß werden vorzugsweise Arsen
und/oder Phosphor herangezogen, welche bis in eine Tiefe von
etwa 100 nm bis maximal 400 nm eindiffundiert werden. Damit
wird die in Fig. 12 gezeigte Struktur mit dem Sourcegebiet 6
erhalten.
Es folgt eine Oxidation von Streuoxid auf der Oberfläche des
Sourcegebietes 6. Anschließend wird das hochdotierte Gebiet 8
durch Ionenimplantation von Bor unter einem Einfallswinkel
von 0° zur Normalen zur Oberfläche 3 (vgl. Pfeile 16 in Fig.
13) vorgenommen, wobei die Implantationsdosis derart gewählt
ist, daß das Sourcegebiet 6 in Oberflächennähe nicht umdo
tiert wird.
Es folgen noch die üblichen Ausheil- und Diffusionsschritte
der Ausführungsbeispiele der Fig. 2 bis 5 bzw. 6 bis 9 für
das hochdotierte Gebiet 8 bzw. das Sourcegebiet 6 derart, daß
das hochdotierte Gebiet 8 nicht tiefer als das Sourcegebiet 6
an der Wand des Grabens 2 diffundiert.
1
Halbleitersubstrat
2
Graben
3
erste Oberfläche des Halbleitersubstrats
4
Isolationsschicht
5
Leitungsmaterial
6
Sourcegebiet
7
Bodygebiet
8
hochdotiertes Gebiet
10
Draingebiet
11
p-leitender Emitter
12
zweite Oberfläche des Halbleitersubstrats
13
Rückseitenmetallisierung
14
Isolierschicht aus Borphosphorsilikatglas
15
Vorderseitenmetallisierung
16
Pfeile für Implantation des Gebietes
8
17
Pfeile für Implantation des Sourcegebietes
6
t, t1, t2 Tiefe der Überätzung des Leitungsmaterials
5
in
Graben
2
d Dicke des Sourcegebietes
6
längs Wand des
Grabens
2
α Öffnungswinkel der Überätzung
Claims (14)
1. Feldeffekt-Transistoranordnung mit einer grabenförmigen
Gate-Elektrode mit
- - einem Halbleitersubstrat (1) eines ersten Leitungstyps,
- - mindestens einem Graben (2), der sich von der ersten Oberfläche (3) des Halbleitersubstrats (1) aus in das Halbleitersubstrat (1) erstreckt,
- - einer Isolationsschicht (4), die die Wände des minde stens einen Grabens (2) bedeckt,
- - einem Leitungsmaterial (5), das den Graben (2) ausfüllt und eine Gate-Elektrode bildet,
- - einem Sourcegebiet (6) des ersten Leitungstyps, das entlang des Grabens (2) angeordnet ist und sich von der ersten Oberfläche (3) des Halbleitersubstrats (1) aus in das Halbleitersubstrat (1) erstreckt,
- - einem Bodygebiet (7) eines zweiten Leitungstyps, wel cher zum ersten Leitungstyp entgegengesetzt ist, wobei sich das Bodygebiet (7) unter das Sourcegebiet (6) er streckt und an den Graben (2) angrenzt,
- - einem Draingebiet (10) des ersten Leitungstyps, das an das Bodygebiet (7) angrenzt, und
- - mindestens einem hochdotierten Gebiet (8) des zweiten Leitungstyps im Bodygebiet (7), das zumindest teilweise unter dem Sourcegebiet (6) angeordnet ist und dabei an das Sourcegebiet (6) angrenzt,
- - dadurch gekennzeichnet, daß
- - das Sourcegebiet (6) sich von der ersten Oberfläche (3) des Halbleitersubstrats (1) entlang des Grabens (2) bis unter das hochdotierte Gebiet (8) des zweiten Leitungs typs im Bodygebiet (7) erstreckt.
2. Feldeffekt-Transistoranordnung nach Anspruch 1,
dadurch gekennzeichnet, daß
die Schichtdicke (d) des Sourcegebietes (6) längs des
Grabens (2) 500 nm oder weniger beträgt.
3. Feldeffekt-Transistoranordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
die Kante des Leitungsmaterials an der an das Bodygebiet
(7) angrenzenden Seitenwand des Grabens um 200 nm bis
1000 nm rückgeätzt ist.
4. Feldeffekt-Transistoranordnung nach Anspruch 3,
dadurch gekennzeichnet, daß
der Öffnungswinkel (α) der Rückätzung des Leitungsmateri
als (5) größer als etwa 30° ist.
5. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1
bis 4,
dadurch gekennzeichnet, daß
das hochdotierte Gebiet (8) des zweiten Leitungstyps
durch Ionenimplantation und anschließendes Ausheilen/Dif
fusion gebildet ist.
6. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1
bis 5,
dadurch gekennzeichnet, daß
das Sourcegebiet (6) durch Ionenimplantation und an
schließendes Ausheilen/Diffusion gebildet ist.
7. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1
bis 5,
dadurch gekennzeichnet, daß
das Sourcegebiet (6) durch Belegung gebildet ist.
8. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1
bis 7,
dadurch gekennzeichnet, daß
sie einen IGBT hoher Latch-up-Festigkeit bildet.
9. Verfahren zum Herstellen des Feldeffekt-Transistors nach
einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
das den Graben (2) füllende Leitungsmaterial (5) auf der
an das Bodygebiet (7) angrenzenden Seite rückgeätzt wird
und daß eine Source-Implantation unter schrägem Einfalls
winkel vorgenommen wird.
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet, daß
der schräge Einfallswinkel auf 30 bis 45° eingestellt
wird.
11. Verfahren nach Anspruch 9 oder 10,
dadurch gekennzeichnet, daß
das Rückätzen so vorgenommen wird, daß die Kante des Lei
tungsmaterials (5) in einer Tiefe (t, t1) von 0,2 µm bis
1,0 µm liegt.
12. Verfahren nach einem der Ansprüche 9 bis 11,
dadurch gekennzeichnet, daß
das Leitungsmaterial (5) teilweise in zwei Schritten ge
ätzt wird (vgl. Fig. 6 bis 9).
13. Verfahren zum Herstellen des Feldeffekt-Transistors nach
einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß
das Sourcegebiet (6) durch einen Ofenbelegungsprozeß her
gestellt wird.
14. Verfahren nach einem der Ansprüche 9 bis 13,
dadurch gekennzeichnet, daß
das hochdotierte Gebiet (8) des zweiten Leitungstyps
durch Ionenimplantation hergestellt wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10009345A DE10009345C1 (de) | 2000-02-28 | 2000-02-28 | Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung |
PCT/DE2001/000617 WO2001065606A2 (de) | 2000-02-28 | 2001-02-14 | Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung |
US10/229,980 US20030060014A1 (en) | 2000-02-28 | 2002-08-28 | Field effect transistor configuration with high latch-up resistance, and method for its production |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10009345A DE10009345C1 (de) | 2000-02-28 | 2000-02-28 | Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10009345C1 true DE10009345C1 (de) | 2001-07-19 |
Family
ID=7632700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10009345A Expired - Fee Related DE10009345C1 (de) | 2000-02-28 | 2000-02-28 | Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung |
Country Status (3)
Country | Link |
---|---|
US (1) | US20030060014A1 (de) |
DE (1) | DE10009345C1 (de) |
WO (1) | WO2001065606A2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008045488B4 (de) * | 2007-09-28 | 2014-12-04 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung desselben |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100729923B1 (ko) * | 2005-03-31 | 2007-06-18 | 주식회사 하이닉스반도체 | 스텝 sti 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 |
JP2010147219A (ja) * | 2008-12-18 | 2010-07-01 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
DE102015118616B3 (de) * | 2015-10-30 | 2017-04-13 | Infineon Technologies Austria Ag | Latchup-fester Transistor |
CN109873032A (zh) * | 2017-12-05 | 2019-06-11 | 株洲中车时代电气股份有限公司 | 一种沟槽栅igbt器件及其制造方法 |
CN111540783B (zh) * | 2020-01-16 | 2023-09-26 | 重庆康佳光电科技有限公司 | 一种金属-氧化物半导体场效应晶体管及其制备方法 |
EP4258360A1 (de) * | 2022-04-04 | 2023-10-11 | Hitachi Energy Switzerland AG | Herstellungsverfahren für ein halbleiterbauelement und halbleiterbauelement |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0633611A1 (de) * | 1993-07-05 | 1995-01-11 | Philips Electronics Uk Limited | Bipolartransistor mit isoliertem Gate |
EP0755076A2 (de) * | 1995-07-21 | 1997-01-22 | Mitsubishi Denki Kabushiki Kaisha | Vertikale MOS-Halbleiteranordnung mit versenktem Gate und Herstellungsverfahren |
WO1997007548A1 (en) * | 1995-08-21 | 1997-02-27 | Siliconix Incorporated | Low voltage short channel trench dmos transistor |
DE19742181A1 (de) * | 1996-09-30 | 1998-04-02 | Denso Corp | Herstellungsverfahren für eine Halbleitervorrichtung |
DE19750827A1 (de) * | 1997-11-17 | 1999-05-20 | Asea Brown Boveri | Leistungshalbleiterbauelement mit Emitterinjektionssteuerung |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01185976A (ja) * | 1988-01-20 | 1989-07-25 | Mitsubishi Electric Corp | パワーmos−fet |
JPH01198076A (ja) * | 1988-02-02 | 1989-08-09 | Mitsubishi Electric Corp | 半導体装置 |
JPH0493083A (ja) * | 1990-08-08 | 1992-03-25 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
GB9512089D0 (en) * | 1995-06-14 | 1995-08-09 | Evans Jonathan L | Semiconductor device fabrication |
US5895951A (en) * | 1996-04-05 | 1999-04-20 | Megamos Corporation | MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches |
WO2000038244A1 (de) * | 1998-12-18 | 2000-06-29 | Infineon Technologies Ag | Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet |
-
2000
- 2000-02-28 DE DE10009345A patent/DE10009345C1/de not_active Expired - Fee Related
-
2001
- 2001-02-14 WO PCT/DE2001/000617 patent/WO2001065606A2/de active Application Filing
-
2002
- 2002-08-28 US US10/229,980 patent/US20030060014A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0633611A1 (de) * | 1993-07-05 | 1995-01-11 | Philips Electronics Uk Limited | Bipolartransistor mit isoliertem Gate |
EP0755076A2 (de) * | 1995-07-21 | 1997-01-22 | Mitsubishi Denki Kabushiki Kaisha | Vertikale MOS-Halbleiteranordnung mit versenktem Gate und Herstellungsverfahren |
WO1997007548A1 (en) * | 1995-08-21 | 1997-02-27 | Siliconix Incorporated | Low voltage short channel trench dmos transistor |
DE19742181A1 (de) * | 1996-09-30 | 1998-04-02 | Denso Corp | Herstellungsverfahren für eine Halbleitervorrichtung |
DE19750827A1 (de) * | 1997-11-17 | 1999-05-20 | Asea Brown Boveri | Leistungshalbleiterbauelement mit Emitterinjektionssteuerung |
Non-Patent Citations (2)
Title |
---|
CHANG, H.R. et al.: "Insulated gate bipolar tran- sistor (IGBT) with a trench gate structure" in "IEDM 87", 1987, pp. 674-677 * |
HUANG, Q. and AMARATUNGA, G.A.J.: "Analysis of double trench insulated gate bipolar transistor" in "Solid-State Electronics" 38 (1995) 4, pp. 829-838 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008045488B4 (de) * | 2007-09-28 | 2014-12-04 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zur Herstellung desselben |
Also Published As
Publication number | Publication date |
---|---|
WO2001065606A3 (de) | 2002-02-14 |
US20030060014A1 (en) | 2003-03-27 |
WO2001065606A2 (de) | 2001-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60035144T2 (de) | MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren | |
DE69735349T2 (de) | Graben-dmos-transistor mit leichtdotierter wanne | |
DE69535441T2 (de) | Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl | |
DE10393853B4 (de) | Verfahren zur Herstellung einesTrench-MIS-Bauteiles mit einem implantierten Drain-Drift-Bereich und einem dicken Bodenoxid und Trench-MIS-Bauteil | |
DE10052149B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements | |
DE10216633B4 (de) | Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung | |
DE4011276C2 (de) | Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung | |
DE102005008495B4 (de) | Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip | |
DE19747159B4 (de) | Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung | |
DE19539541A1 (de) | Lateraler Trench-MISFET und Verfahren zu seiner Herstellung | |
DE19935442C1 (de) | Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors | |
DE19535140A1 (de) | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung | |
DE60219300T2 (de) | Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung | |
DE102009002813B4 (de) | Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte | |
DE10220359A1 (de) | Siliziumkarbidhalbleitervorrichtung und Herstellungsverfahren | |
DE10220810A1 (de) | Halbleiterbauteil | |
DE102008018865A1 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
EP1181712B1 (de) | Niederohmiges vdmos-halbleiterbauelement | |
WO2000038244A1 (de) | Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet | |
DE102014118328A1 (de) | Ein Verfahren zum Bilden eines Halbleiterbauelements | |
DE102018130927A1 (de) | Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor | |
DE19720215B4 (de) | Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation | |
DE10214175B4 (de) | Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung | |
EP0029900A2 (de) | Als bipolarer Transistor in einem Halbleitersubstrat ausgebildetes selbstjustiertes Schaltungs- oder Bauelement und Verfahren zur Herstellung | |
DE19641838A1 (de) | Abschlußstruktur für Halbleiterbauteile sowie Verfahren zur Herstellung derartiger Abschlußstrukturen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of patent without earlier publication of application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |