CN88100886A

CN88100886A - 大规模半导体逻辑器件

Info

Publication number: CN88100886A
Application number: CN88100886.9A
Authority: CN
Inventors: 山际明; 岡部年宏
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-02-23
Filing date: 1988-02-15
Publication date: 1988-09-07
Also published as: CN1009520B; US4812684A; JPS63205720A; JPH083773B2; KR880010573A; KR900008023B1

Abstract

多相位时钟信号从时钟信号输入针通过至少三级缓冲电路传送到分散在芯片上的大量负载电路。第一级缓冲电路设置在输入针附近，而第二级缓冲电路设置在芯片的中心部分。在接连的两级缓冲电路之间进行等长度布线，并且对应于各相位的某级缓冲电路中的每一个连接相同数目的后级缓冲电路、以便提供相同的电阻和电容。还在末级缓冲电路与对应的负载电路之间进行等长度布线，并且每个末级缓冲电路连接相同数目的负载电路。这样，在各时钟信号通路中形成相等的时间延迟。

Description

本发明总的来说，涉及大规模半导体逻辑器件，而更准确地说，它涉及一种时钟信号电路，该电路适用于供高速数字处理装置里使用的大规模半导体逻辑器件。

具有多达100，000个门电路的大规模半导体逻辑器件一般在一块大面积芯片包含许多诸如触发器、存储器、寄存器、文件等的时序逻辑电路与加到这些电路上的、具有不同相位的许多时钟信号同步工作。因为当从时钟信号源一端观察时，这些时序电路起负载的作用，所以下文将它们称为负载电路。随着逻辑器件的大型化，用于为排列在芯片上的各负载电路提供时钟信号的许多线路变得愈加复杂了。

如果在输入到逻辑器件的时刻和到达各负载电路的时刻之间，上述各多相位时钟信号在它们的相位关系方面不重合的话，那么，所得到的逻辑器件就不能正确地工作。因此，对于大规模半导体电路而言，能够以尽可能小的失真把多相位时钟信号输送到各负载电路是很重要的。

Fujitsu limited于1978年12月14日在日本提交的日本专利申请55-80131号（JP-A-55-80131）公开了用于产生高速时钟脉冲以及用于借助斩波器，通过波形变换而调整它们的相位的方法，并且还提出用于以相等的延迟时间输送该时钟脉冲的等长度布线法。

但是，随着芯片上电路集成度的增加，要使各个时钟信号线路中各自的延迟时间均匀是越来越困难了。仅仅借助等长度布线法也难于减小所述失真。与一定的时钟信号线路连接的负载电路个数的不同将形成不同的负载电容、因此也将形成不同的延迟时间。

本发明的目的是要提供一种能够以相同的延迟时间向许多负载电路输送多相位时钟信号的大规模半导体逻辑电路。

在本发明中，从各时钟信号输入针、通过至少三级缓冲电路向分散在一块芯片上的大量负载电路输送多相位时钟信号。第一级缓冲电路设置在输入针附近，而第二级缓冲电路设置在所述芯片的中心部分。在连接的两级缓冲电路之间进行等长度布线，并且使对应各个相位的某级缓冲电路中的每一个电路连接相同数目的后一级缓冲电路，以便提供相同的电阻和相同的电容。还在各末级缓冲电路和相应的各负载电路之间进行等长度布线，并且把相同数目的负载电路连接到每一个末级缓冲电路。这样，就在从各输入针到各负载电路的、处在各个相位下的时钟信号通路上形成相同的延迟时间。

图1是表示根据本发明的一个实施例的图解布局图;

图2是表示缓冲电路的一个实施例的电路图;

图3A和图3B表示用于说明所述缓冲电路中其它可能的连接方法的图;

图4是表示图1中所示的第一级缓冲电路的一个实施例的逻辑电路图;

图5是表示图1中所示的第二级缓冲电路的一个实施例的逻辑电路图;

图6是表示图1中所示的第三级缓冲电路的一个实施例的逻辑电路图;

图7是表示图1中第二级缓冲电路的统一布局的图;以及

图8是表示根据本发明的另一实施例的图解布局图。

在说明本发明的各实施例之前，将首先说明本发明的基本技术构思。

可以通过其数目相当于时钟信号的相位数目的一些接线把时钟信号从第一级缓冲电路输送到第二级缓冲电路，并且因为第二极缓冲电路位于芯片的中心部分，所以容易预先进行这种布线，以便提供便相等的延迟时间。设计芯片时，在确定逻辑信号电路（而不是时钟信号电路）的位置之后再确定末级缓冲电路及各负载电路的位置。因此，末级缓冲电路和各负载电路不规则地排列在芯片的各个部分。在这样的条件下，利用任何缓冲电路/负载电路在相同相位的时钟信号下具有通用性这一特点来实现末级缓冲电路与前级缓冲电路或位于该末级缓冲电路前后的各负载电路之间的等延迟之间布线。此外，为了使得对于所有时钟信号相位来说，在后一级电路中的输入电容是相同的，利用一些虚假电路使得对于所有所述时钟信号相位来说，该后一级的电路数目是相同的。

下面将参考各附图说明本发明的各实施例。如从图1可见，在芯片6上形成了一个大规模半导体逻辑电路。在芯片6的周边排列着各信号输入/输出焊接点。各输出焊接点未示出。尤其是，多相位时钟信号的各输入焊接点（输入针）5集中排列在所述周边的中心部分，以便不会在所述输入时钟信号中形成任何相位关系的变化。输入针5的这种布局能够将各输入针和第一级缓冲电路之间的接线长度减至最小，同时还能在时钟信号的各个相位下使所述各长度相等。具有不同相位T₀、T₁、……T_n的时钟信号被加到对应的各输入针5。在图1的情况下，多相位（N+1）时钟信号被加到各焊接点5。第一级缓冲电路1（其数目对应于该时钟信号的相位数目）设置在焊接点5的附近。所有各缓冲电路使用相同的器件。

第二级缓冲电路2被大体上设置在芯片6的中心部分。在第一级1和第二级2之间进行等长度、等电容布线，以免在具有相应相位的时钟信号中形成任何相位关系变化。将第一级缓冲电路1中的、对应于时钟信号的各相位的每个电路连接到n₁个相同的第二级缓冲电路2。即，应当指出，为所述时钟信号的任何相位提供了相同数目的第二级缓冲电路，以便为每个相位提供相同的电容。必要时就使用虚假缓冲电路。

图2表示由CMOS反相器电路构成的缓冲电路的实施例。一般说来，P-MOS晶体管和N-MOS晶体管具有不同的时间常数，因为前者具有比后者大的导通电阻。因此，在由CMO晶体管构成缓冲电路的情况下，希望通过把P-MOS晶体管的尺度做得比N-MOS晶体管的大（从而降低P-MOS晶体管的导通电阻）来使两种晶体管的上升和下降时间常数基本上相等。在图2的实施例中，在上侧设置两个P-MOS晶体管，以便使其总的导通电阻等于该N-MOS晶体管的导通电阻。可以把图2中所示的缓冲电路用作任何缓冲级的缓冲电路。通过把第二级缓冲电路2设置在芯片6的中心部分，可以容易地把连接到下一级缓冲电路的接线做成等长度的形式。

第2级缓冲电路的每一个输出端被连接到n₂个相同的第三级缓冲电路3。即，在任何相位条件下提供相同数目的第三级缓冲电路，以便提供由第三级缓冲电路形成的相同的电容（从第二级缓冲电路的各输出端看到的）。第三级缓冲电路3的每一个输出端被连接到n₃个相同的负载电路4。即，在任何相位条件下提供相同数目的负载电路4。如果在设计逻辑电路时做不到这一点，就附加一些虚假电路。

时钟信号从第二级缓冲电路2传输到第三级缓冲电路3、再由第三级缓冲电路3传输到负载电路4是如同下述那样进行的。首先，根据芯片上所有逻辑连接信息的项目确定所有电路在该芯片上位置。然后，通过使用已知的计算机辅助设计技术把逻辑连接信息输入到计算机中，从而自动地确定各逻辑门和时钟信号电路以及其中的接线的布局。在这种时钟信号电路中，考虑到该时钟信号电路中的等长度布线或等电容布线，最好是不进行各第三级缓脉电路和各负载电路中的相对于逻辑信号的其他接线的布局。这样，各第三级缓冲电路3和各负载电路4就被无规则地排列在该芯片的整个表面上。因此，如果在这种布局的情况下使用最初的逻辑连接信息来把第二级各缓冲电路连接到第三级缓冲电路、以及把第三级各缓冲电路连接到各负载电路，那么，就不能实现它们的等长度布线。下面应当指出，属于第三级的所有各缓冲电路都是相同的，并且相同相位的各时钟信号也是相同的，因此，可以在各第三级缓冲电路之间以及在各负载电路之间进行调换。因此，可以把该时钟信号电路中的最初的连接关系变成允许等长度布线的连接关系。图3A表示该时钟信号电路的布局以及其根据原始逻辑连接信息所确定的布线。图3B表示通过改变第二级各缓冲电路2和第三级缓冲电路3之间的连接关系而得到的等长度布线。更准确地说，在图3A中，从第二级缓冲电路2到4个第三级缓冲电路3a至3d的接线是这样进行的：将缓冲电路3a、3d连接到线路2a、而将缓冲电路3b、3c连接到线路2b。在表示等长度布线的图3B中，将缓冲电路3a、3b连接到线路2a、而将缓冲电路3c、3d连接到线路2b。虽然图3A和3B在它们的布线的连接关系方面是不同的，但是，同样把时钟信号输送到各个第三级缓冲电路中。还可以在第三级各缓冲电路3和各负载电路4之间进行这种布线的连接关系的改变。

图4、5和6分别表示实际使用的、属于第一、第二和第三级缓冲电路的逻辑电路。为把芯片输入电平变换到芯片内部电平以及逐渐提高该缓冲电路的驱动能力起见，图4中所示的第一级缓冲电路由三级倒相器构成。图5中所示的第二级缓冲电路以及图6中所示的第三级缓冲电路由具有用于停止时钟信号的与门10的结构构成。尤其是，示于图6中的第三级缓冲电路还适合于提供另一种Ts相位时钟信号，该Ts信号可用于在Tn相位时钟信号停止时进行扫描操作。

图7表示集中在芯片中心部分的各时钟缓冲电路的总布局。如图7中所示，属于各不同时钟相位的各时钟缓冲电路被集中成各组以避免电源和地线中的噪声（当许多缓冲电路同时工作时将出现这种噪声）以及避免产生布线徙动。换句话说，属于相同相位的各缓冲电路使用各不同的电源线V_DD和地线。

虽然，在上述实施例中时钟缓冲电路由三级构成，但是根据大规模半导体逻辑电路的规模，它们可以由四级或更多级构成。图8表示本发明的另一实施例，其中，各时钟缓冲电路由四级构成。与图1的实施例中的一样，第一级各缓冲电路21设置在芯片6的周缘，而第二级各缓冲电路22设置在该芯片的中心部分。第三级各缓冲电路23设置在把芯片6分成4部分所得到的区域6a至6d的每一区域的大致中心部分。用与同图1所示实施例中的第三级缓冲电路和负载电路一样的方式安排第四级缓冲电路24（它是末级时钟缓冲电路）和负载电路（未示出）。不用说，在各缓冲电路之间以及在各缓冲电路和各负载电路之间进行等长度布线和等电容布线。还可以用与图7一样的方式，把该时钟缓冲电路设置成五级或更多级。

根据本发明，利用靠近芯片中心部分（此处设置着后继的缓冲电路）的输入缓冲电路而对分布在芯片所有部分的各负载电路进行布线，并且在同一时钟相位中重新产生时钟信号连接关系之后，对从上述后继缓冲电路之后的其他后继缓冲电路以及分布在芯片所有部分的各负载电路进行等电容布线，因此，布线路径的长度基本上是相等的。这样，就能够使时钟信号中相位关系的变化非常小。其次，如果单独的等电容布线不能消除上升和下降响应之间的某些变化的话，那么，将产生时钟脉冲宽度方面的某些变化。通过把用于缓冲电路中的晶体管调整到它们的最佳尺寸，可以避免这种变化。此外，通过把属于各不同时钟相位的各时钟缓冲电路集中在各自的组中，可以消除由于许多处于相同相位中的缓冲电路同时工作而引起的噪声以及布线徙动。

Claims

1、一种设置在一块芯片上的、由许多具有不同相位的时钟信号操作的大规模半导体逻辑器件，其特征在于：

(A)用于接收所述许多时钟信号的许多输入端子，

(B)许多由至少三级电路串联构成的缓冲电路，这些电路连接到所述许多输入端子中的每一个，在这些电路中，第一级缓冲电路设置在所述各输入端子附近并与它们连接，而第二级缓冲电路设置在芯片的中心部分并且与所述第一级缓冲电路连接，以及

(C)通过所述许多缓冲电路接收所述许多时钟信号的许多负载电路，所述许多负载电路连接到所述许多缓冲电路的末级缓冲电路；在所述第二级各缓冲电路和所述末级各缓冲电路之间，进行属于两个接连级的各缓冲电路之间的布线、使得它们之间的通路长度基本上相等并且某一级缓冲电路中的每一个连接到相同数目的下一级缓冲电路；以及在末级各缓冲电路和各负裁电路之间进行布线、使得它们之间的通路长度基本上相等并且末级各缓冲电路中的每一个与相同数目的负载电路连接。

2、根据权利要求1的大规模半导体逻辑器件，其特征在于：所述许多缓冲电路由四级串联构成，所述末级缓冲电路是第四级缓冲电路，以及第三级各缓冲电路被设置在把以第二级缓冲电路为中心的芯片分成4部分所得到的4个区域中的每一个的中心部分。

3、根据权利要求1的大规模半导体逻辑器件，其特征在于：在所述许多缓冲电路中，至少所述许多末级缓冲电路中的每一个是C-MOS逻辑器件，所述C-MOS逻辑器件包括N-MOS晶体管部分和具有比N-MOS晶体管部分大的尺寸的P-MOS晶体管部分，以便使该C-MOS逻辑器件的上升和下降响应基本上相等。

4、根据权利要求1至3中的任一项的大规模半导体逻辑器件，其特征在于：把接收不同相位的时钟信号的缓冲电路相邻地排列成各组以及通过不同的电源线给属于各不同组的缓冲电路供电。