CN85109307A

CN85109307A - 计算机存贮器管理系统

Info

Publication number: CN85109307A
Application number: CN198585109307A
Authority: CN
Inventors: 博莱斯拉夫·西科拉
Original assignee: Mitel Corp
Current assignee: Microsemi Semiconductor ULC
Priority date: 1985-05-28
Filing date: 1985-12-26
Publication date: 1986-11-26
Also published as: IT8522962A0; GB2175716A; GB2175716B; FR2582829A1; DE3607092A1; IT1185741B; JPS61273649A; GB8526597D0; CA1234224A; US4860252A

Abstract

计算机存贮器管理系统是用来检测联接在计算机系统中含有多个存贮器模块的预先确定的存贮体上是否存在着存贮器芯片，接收和重新变换地址信号，而在响应时，随即启动预先确定的存贮体。一个可编程的逻辑阵列为启动存贮器模块上的预先确定的存贮体而发启动信号，以响应接收来自一个主控制器的地址和控制信号。这重新变换处理是在加电过程中完成的，因此，在以后的存贮器访问过程中就无需等待状态。该系统是自适应和廉价的。

Description

本发明通常与计算机系统有关，特别是与存贮器管理系统有关。这管理系统是用来检测一个计算机系统中是否存在存贮器电路，在响应时重新变换存贮器地址的。

计算机系统通常由一个或多个存贮器模块组成，每个模块由多个存贮体组成，而每个存贮体上连接着存贮电路，例如“动态随机访问存贮器”（DRAMS）。一个主控制器（例如一个CPu）一般生成地址信号，用以访问存贮器电路的预先确定的存贮器单元。例如，一个地址信号通常由存贮模块接收并在其中译码，使之启动一个预定的存贮体，并访问一个由地址信号所指定的DRAM存贮器单元。

在一个固定的（不可扩展的）存贮空间的简单的计算机系统中，通常在一个已生成的地址信号和DRAM存贮单元之间存在一个一一对应的关系。

可以期望的是存贮体的数目是可以扩展的，这为实现软件的修改或存贮大量的数据等功能，提供大量的存贮器电路。在过去，为了进行存贮器的扩展，通常需要对昂贵的存贮器模块地址译码电路进行重新设计和重新布线。

为了克服昂贵的重新设计和重新布线这一缺点，存贮器管理系统先前的技巧是利用了多个硬件地址多路转换器和一个包括了在应用程序执行过程中用来进行地址重新变换的子程序操作系统。这个重新变换处理被看作是“联机的”，这个经过重新变换的地址信号用来对实际的DRAM存贮单元进行访问。前面提到的重新变换子程序和附加的硬件是复杂的，而且人们发现该子程序的执行是消耗时间的。典型地，为了完成地址重新变换需要一个或多个主控制器处于等待状态，这是因为有多条存贮器切换访问指令插在程序编码中。这样做，实际上既降低了应用程序的运行速度，又增加了存贮器访问出错的可能性。

该重新变换子程序是专用的，或是不能自适应的。因为若进一步对存贮器进行扩展（或减少），需要对程序的各种参数进行修改，这通常也需要替换存放操作系统的软盘或只读存贮器（ROM）。

根据目前的发明，一个廉价的、自适应的存贮管理系统提供了用来检测在一个计算机系统中的多个存贮器模块上，预先确定的存贮体上是否连接着存贮器电路，在一个初始化过程中，主控制器产生重新变换地址信号，接着，产生一个启动信号，紧接着启动预定的存贮器。

根据一个择优方案，该启动信号电路由可编程的逻辑电路组成，该逻辑电路为启动一个预定的存贮体而产生前面讲到的那种启动信号。在每个程序的访问过程中没有任何处于等待状态方式中的那种时间消耗。

一个典型的计算机系统可以有二个存贮器模块，即主存模块和扩展的存贮模块，每个模块容纳高达2.5兆字节的存贮（每个模块使用5个512K字节的存贮体），主存模块与扩展模块的存贮器地址必须是紧连的。因此，扩展存贮模块的第一个存贮单元地址应该是280000（十六进制）。然而，如果主存模块没有达到最大限度（2.5MB）而实际上仅有1MB的DRAM芯片连接在那里（即5个存贮体中只有两个是可填充的）那么，在主存贮模块中，最后一个有效的存贮单元地址应是OFFFFF（十六进制）且下接相邻的地址应该是100000（十六进制）。

根据目前的发明，在主存模块中应该仅检测出1兆字节的存贮器，并且，预置的控制信号被传递给启动信号电路。如果主控制器产生一个100000（十六进制）地址信号，那么在扩展模块上，启动信号电路把从280000（十六进制）开始的存贮器地址重新变换到一个100000（十六进制）的地址上，同时，主存模块上的启动信号电路闭锁从100000（十六进制）以后的存贮器地址空间，因而使得对扩展存贮模块上的第一个单元的访问而不会在主存贮模块上的单元地址100000上进行。而，主存贮模块的第二个存贮体是与扩展存贮模块的第一个存贮体相邻接的。

该系统是廉价的，存贮器检测处理最好是在第一个存贮器访问前执行（即在加电时），如前述的技巧-“联机”技术一样，在以后的存贮器访问过程中，不需要等待状态。

如果主存贮器模块的后续体是被填充的（即第三，第四或第五个体等等），在初始化阶段或加电时，该存贮器管理系统测试被扩展的存贮体是否存在，并且重新变换扩展存贮模块的第一个存贮单元地址，使得与已扩充的主存贮模块的最后一个有效地址相邻接。因此，该系统是自适应的，并且克服了先前技巧中的缺点-需要通过对软盘或只读存贮器的替换或大量的重新设计和重新布线，来修改操作系统程序。

通常，本发明是用于连接多个存贮器模块的一个计算机存贮器管理系统，每个存贮器模块有一组存贮体，并预先确定哪些存贮体上有一个或多个存贮器电路连接在上面。本发明由以下几部分组成：用于生成地址信号的电路;用于接收第一批地址信号，作为响应检测连接在预定的存贮体上的存贮器电路是否存在的电路技术;用于连接和重新变换下一批地址信号，作为响应而邻接地启动预定的存贮体这样的电路技术。在对上述存贮模块进行寻找时，接到前述的多个存贮器模块上的存贮器电路的数量变化是自动进行补偿的。

更具特色的是：本发明是一个用于连接多个存贮器的计算机存贮器管理系统，每个存贮器有多个存贮体，并已预定它们有一个或多个存贮器电路连到那里。本发明由以下电路组成：一个生成地址信号的电路，用于接收已预定的第一批地址信号，并作为响应与启动一组存贮体中后继的一些存贮体而生成的启动信号的电路;一个用于检测连接到预定的上述已成功启动了的一个存贮体上的存贮电路的存在与否，并且作为响应而生成一个或多个控制信号的电路;用于接收该控制信号和下一个地址信号，作为响应，重新变换已接收的后继地址信号并邻接地启动预定存贮体的电路。

本发明也是一个计算机存贮器管理的方法，它用于连接一个或多个存贮模块，各个存贮模块有多个存贮体，其中预先确定的一组上连接有一个或多个存贮电路。本方法包括生成地址和控制信号等步骤，接收第一组地址和控制信号，作为响应，检测连接到预定存贮体上的存贮器电路，而接收第二组地址和控制信号，并邻接地启动相应的一组预定存贮体以作为对接收的第二组地址和控制信号的响应，然后检测存贮器电路是否存在。

如要对本发明更好的了解，可参考下列相应图解和随后的详细说明。

图1是依据现发明的一个存贮器管理系统的框图。

图2是依据现发明的一个择优方案的启动信号生成电路的示意图。

参看图1，一个主存贮模块1和一个扩展存贮模块2都是由多个存贮体3₀，B₁，B₂……B_N所组成。每个存贮模块通常由一个或多个DRAM芯片（例如，64K或256K的DRAM芯片）所组成。存贮体的各动态随机访问存贮器的数据端接到数据总线3上，存贮体上的地址输入端连接到一个连在主控制器5上的地址总线4的Al～Ai地址线上，主控制器类似于微处理器。

第一级和第二级启动信号生成电路6A和6B的启动输出端分别连到主存贮模块1和扩展存贮模块2各自相应的存贮体B₀，B₁，B₂……B_N的输入端上。启动信号电路上的第一级多个地址输入端被连接到地址总线4的地址Ai～Aj上，并且，第二级多个输入端被连到一个连在主控制器5上的控制总线7上。此外，在地址总线4和控制总线7信号分别控制下，一个从主控制器5输出的RSTVEC信号被连到启动信号电路6A的另一个输入端上，并通过锁存器8接到启动信号电路6B的另一个输入端上。

在运行时，为了使用启动信号电路6A，主控制器5在地址总线4和控制总线7以及它自己的输出端RSTVEC上生成预定地址信号和控制信号。作为响应，电路6A在软件控制下连续地启动主存贮模块1的存贮体B₀，B₁，B₂……B_N，，并且主控制器5检测连接在那里的存贮器芯片是否存在。

例如，存贮器B₀由启动信号电路6A来启动，并且主控制器5在数据总线3上生成一个数据信号，存贮在存贮体B₀的一个预先确定的存贮单元中，然后，主控制器5读出这个存贮单元中的数据信号，如果存贮体B₀上有DRAM芯片连接，则主控制器5读的是先前存贮在其中的数据信号。然而，如果存贮体B₀上没有DRAM芯片连接，则主控制器5就会由于访问了不存在DRAM芯片而读到一个缺席信号，如FF（十六进制），在检测DRAM芯片的过程中，存贮体B₀保持已启动状态，启动存贮体B₁，反复对DRAM芯片作检测处理。

对空存贮体（即没有连接DRAM芯片的存贮体）检测时，主控制器5闭锁这个空存贮体，并在启动信号电路中存放预定的控制信号，表明具有DRAM芯片的主存贮模块上的存贮体B₀，B₁，B₂……B_N的号码。这样，扩展存贮模块2的第一个有效地址被重新变换，以便与主存贮模块1的最后一个有效地址相邻接。对图2将在下面更详细地说明。

因此，在主控制器5执行一个程序的过程中，存贮器地址由电路6A和6B进行重新变换，以致分别地启动主存贮模块1和扩展存贮模块2的邻接存贮器单元。

RSTVEC信号是一个复位信号，当系统恢复时允许对ROM（只读存贮器）进行向量存取，它闭锁所有的存贮模块。为了解决在重新变换处理中对数据总线的竞争，经过锁存器8，有选择地启动各主、扩展存贮模块。

参看图2，这里给出了启动信号6A或6B的简图，根据本发明的择优方案，存贮模块1和2都是由表示为B₀～B₄的5个存贮体组成，一个可编程的阵列逻辑（PAL）9的ADDRESS输入端与地址总线4的地址线A₁₇～A₂₂相连接，地址线A₁₇～A₂₂又与图1中的地址线A_i～A_j相对应。图1的数据总线3的数据线D₀～D₄被分别连接到数据寄存器10的相应的数据输入端1D～5D上。寄存器10的复位输入端连到控制总线7的控制线RESET上。寄存器10的输出端1Q，2Q，3Q，4Q和5Q连到可编程的阵列逻辑PAL9的控制输入端CTRL上，并且相应地产生控制信号A、B、C、D和X。这些将在下面更详细地论述。用RSTVEC表示的PAL9的另一个控制输入端按上面讨论如图1所示的那样，是与主控制器5的RSTVEC输出端相连接的，在启动信号电路6B中，PAL9的输入端RSTVEC连接到与主控器5的输出端RSTVEC相连接的锁存器8的输出端。

PAL9的输出端RCAS0，RCAS1，RCAS2，RCAS3和RCAS4被相应地连接到“与非门”11，12，13，14和15的第一组输入端上，并且相应地接到“非门”16、17、18、19和20上。“与非门”11～15的第二组输入端和“与非门”21的输出端相接。

“与非门”21的第一个输入端与“非门”22的一个输出端相连，“非门”22的输入端与连在控制器5的控制总线7的控制线REFRESH相连接。“与非门”21的第二个输入端与串联的“非门”23和24的输出端相连，“非门”24的输入端连到主控制器5的地址线A23上。并且，“非门”24的输出端连到“非门”23的输入端上。

“与非门”11～15的输出端相应地连到“与非门”25～29的第一组输入端上，并且，非门16～20的输出端相应地连到“与非门”30～34的第一组输入端上，“与非门”25～34的输出端相应地连到电阻器35～44的输入端上。

输出电阻器35～39相应地连到行地址选择输出端RASO～RAS4上，同时，输出电阻器40～44相应地连到列地址选择点CAS0～CAS4上。行、列地址输出端RAS0～RAS4与CAS0～CAS4连到主存贮模块1的存贮体B0～B4的相应的行和列启动输入端上。

从主控制器5来的一个地址选择输出端AS接到“非门”45上，而“非门”45的输出端接到“与非门”25～29的第二组输入端和延时线46的一个输入端（IN）上。延迟线46的一个输出端（OUT）连到“与非门”30～34的第二组输入端上。

在运行时，首先检测主存贮模块1的存贮体B0～B4的相邻存贮空间（见图1），PAL9为响应接收到其地址和控制输出（ADDRESS和CTAL）端上的预定信号，而在RCAS0～RCAS4的预定输出端上生成有源低信号。象大家所熟悉的编程一样，这结果是根据本表1和表2中列出的方程式得来的。

根据择优方案，正如上面所讨论的存贮模块1和2（图1）都是由5个包含64K或256K字节的DRAM芯片的存贮体B0～B4组成的，如果主存贮模块1是由64K的芯片组成，它可容纳达640K字节的数据。如果主存模块是由256K的芯片组成，它可容纳达2.5兆字节的数据，同样地，扩展存贮模块2也将由64K或256K芯片组成，但二者不同时使用。

用在RCAS0～RCAS4输出端上生成有源低启动信号和启动预定存贮体的PAL方程式（逻辑表达式）在表1和表2中给出：

择优方案的操作将在图1、2以及表2中说明，并且已考虑到把256K芯片都分配在主存贮器模块1的B₀和B₁存贮体上，以及扩展存贮器模块2的B₀存贮体上。

根据择优方案，3号数据总线是一个16位的数据总线，而DRAM芯片都是一位组件。为了产生16位的数据信号，每一存贮体上配置16个DRAM芯片。因此，按照上述情况布置，每一存贮体安装一个512K字节的存贮器，从而主存贮模块1的存贮容量为1M字节扩展存贮器的模块2的存贮容量为512K字节，整个系统存贮容量达1.5M字节。

在响应系统复位式加电时，执行一个初始化程序。此时，主控制器5在地址总线4的A₃-A₂₃地址线上（图1），以及在控制总线7的 RSTVEC输出端和 RESET线上产生逻辑低信号，使得寄存器10的1Q-5Q输出端和PAL9的ADDRESS，CRTL和 RSTVEC输入端具有逻辑低信号，并且逻辑低信号 RSTVEC按照已知的方式被锁存在由地址总线4和控制总线7控制的锁存器8中。此时，一个逻辑高信号在 RSTVEC输出端产生并被施加给启动信号电路6A。因此，PAL9的 RCASO输出变高，使主存贮器模块1的存贮体B0上512K字节存贮区被启动。

由于 RSTVEC被锁存器8锁存在低逻辑电平，启动信号电路6B仍然处于闭锁（图1），故扩展存贮模块2的B₀-B₅存贮体没有一个被启动，从而避免了在3号数据总线上的竞争（图1）。

为了确定DRAM芯片是否和存贮体B₀相连接，在上面所说的已启动的512K字节中，选择一个预先确定的存贮单元（细节下述）并且通过3号数据总线把5号控制器中的一个十六进制数据写入此单元中，当一个DRAM芯片被连接到已启动的存贮体B₀时，这个数据信号被5号主控制器读出。但是，倘若无一芯片与这个已启动的存贮体B₀连接，5号控制器从那里接收到一个缺席信号FF（十六进制）。

为了确定存贮器的容量（即存贮体B₀-B₄已连接芯片的个数），每个存贮体按上述方法逐次的被启动和检查。

例如，为了启动存贮体B₁，5号控制器产生一个逻辑高信号，施于寄存器10的1D输入端，并把信号存在那里。一个逻辑高信号（A）从寄存器10被输送到PAL9中控制输入端（CTRL）中的一个对应端。因此，当X、B、C和D处于逻辑低电平而A处在逻辑高电平，PAL9的（ RCAS1）输出变为逻辑低电平，以响应由5号主控制器在A₂₂-A₁₉地址线上产生的地址信号0001（见表2）。

从 RCAS1输出的逻辑低信号被加到与非门12的第一输入端。与非门21的输出通常处在逻辑高电平，但是，当响应一个有源低 REFRESH信号时就变为逻辑低电平。此 REFRESH低信号是由地址线A₂₃接收到的逻辑高信号并通过与它相连接的反相器22反相而产生的。所以，与非门12的输出从通常逻辑低电平变为逻辑高电平，以响应PAL9的 RCAS1输出端变为逻辑低电平，或者是在与非门21的输出端变为逻辑低电平（即在刷新DRAM期间。其进一步细节在下面讨论）。

从与非门12输出的逻辑高信号被加到与非门26的第一个输入端。与非门26的第二个输入端接收一个逻辑高信号。此信号是响应于主控制器5产生的一个有源低地址选择信号 As，由反相器45接收反相为信号后加到与非门26。与非门26输出端在其输入端接收到上面所说的逻辑高电平时，变为逻辑低电平，从而产生了一个行存贮选择信号 RAS1，用来启动在B₁存贮体上存贮器的所有行。

有源低 RCAS1信号输出被与非门17反相并加到与非门31的第一输入端。反相后的 As信号通过延迟线46大约被延迟了80毫微秒，然后加到与非门31的第二个输入端。因此，与非门31的输出变为逻辑低电平，从而在 RAS1信号产生大约80毫微秒后，产生一个列存贮选择信号 CAS1，用来启动存贮体B₁上存贮器的每一列，进而全部启动B₁存贮体。

在用上面已说过的方式将8位列地址信号锁存前，在行选择输出 RAS1和列选择输出 CAS1之间安排了大约80毫微秒的时间延迟，这是为了锁存8位行地址信号提供足够的时间，而地址信号的锁存是为了多路传输各DRAM电路的地址输入信号（即是用一个预先确定好数量的电容负载与DRAM芯片相联系）。

为了检测DRAM存贮芯片是否连接在B₁存贮体上，当存贮体B₁接到到 RAS1和 CAS1信号被启动时，主控制器5按上述讨论的，往存贮体B₁中那个预先确定的存贮单元写入，然后再读出上面所说的数据信号。

按照上述讨论，根据现在的情况，主存贮模块的B₀和B₁存贮体上已连接有DRAM芯片。从当前的情况，由主控制器5来检测DRAM芯片的存在，接着检查存贮体B₂。

为了检查存贮体B₂，逻辑低C、D和X信号被用作PAL9的CTRL输入，并且逻辑高A和B信号也加到那上面，使得 RCAS2输出产生一个有源低逻辑信号，作为接收到由A₂₂-A₁₉地址线产生的地址信号0010（十六进制）的响应（表2和图2）。为了启动存贮体B₂，与非门27和32的 RAS2和 CAS2输出分别变为逻辑低。主控制器5向存贮体B₂中的一个预先确定的单元写入并试图读出一个数据信号。但是，由于没有DRAM芯片连接在那里，读出的只是预先确定的缺席信号FF（十六进制）。故，主控制器5仅仅对存贮块B₀和B₁检测DRAM芯片的存在，并且产生一个有着逻辑高D。信号和逻辑低D₁-D₃信号的一级控制信号存入寄存器10。从而，寄存器10产生一个控制信号加到PAL9的CTRL输入端，其中A控制信号处在逻辑高电平，B、C和D信号处在逻辑低电平。因此，只有主存贮模块1的B₀和B₁存贮体被启动来响应接收再从主控制器5来的地址信号。

然后，主控制器5产生一个二级控制信号存放在启动信号电路6B中，为使在地址线A₁₇-A₂₂上接收的地址信号被重新变换以便使主存贮模块1上的最后一个可用的存贮单元和扩展存贮模块2上的第一个存贮单元相邻接。

从上面的讨论看出，启动信号产生电路6A和6B具有相同的设计（如图2所示）。但是，电路6A中，PAL9的 RSTVEC输入端是直接连接在主控制器5的 RSTVEC输出端，而电路6B中PAL9的 RSTVEC输入端是连接在锁存器8的输出端并且锁存器8的一个输入端和主控制器5的 RSTVEC输出端相连接。为了能容纳64K或256KDRAM芯片，电路6A或6B的任一PAL9可以按表1或表2的公式来编程。

主控制器5把上述的二级控制信号装入启动信号电路6B的寄存器10中。根据二级控制信号，X和C信号处在逻辑高电平，并被施加到PAL9的控制入端（CTRL）。A、B和D信号处在逻辑低电平，并且也被加到那里。此时主控制器切换锁存器8，使得对部件6B的 RSTVEC变为逻辑高电平。启动电路6B的PAL9的 RCASO输出端以响应由A₂₂-A₁₉地址线产生的地址信号0010（十六进制）而变成一个有源逻辑低电平，导致了PAL公式中的第三个“或”运算项为真（表2）。

关于表2可看到：随着主存贮模块1的B₀存贮体被启动，地址线A₂₂，A₂₁、A₂₀和A₁₉的值全为0;随着存贮模块1的B₁存贮体的启动，A₂₂，A₂₁，A₂₀和A₁₉的值分别为0，0，0和1;随着扩展存贮模块2的存贮体B₀的启动，A₂₂，A₂₁，A₂₀和A₁₉的值分别为0，0，1和0。因此，可看到扩展模块2的存贮器起始地址和主存贮模块1的最后一个地址单元是邻接的。

为了确定DRAM芯片是否连接在扩展存贮模块2的B₀存贮体上，主控制器5在B₀中的一个预先确定的存贮单元中写、读数据。

下一步，扩展存贮模块2的B₁存贮体被启动以响应启动电路6B中PAL9的 RCAS1输出端变为有源逻辑低信号。 RCAS1输出变为有源低电平以响应被加到PAL9的A₂₂，A₂₁，A₂₀和A₁₉输入端上一个0011的值，导致了表2中的 RCAS1公式的第三个“或”运算项为真。B₁存贮体被写入信号用来确定DRAM芯片是否被连接在其上。而从B₁体中读出值为FF，表明没有DRAM芯片连接在B₁存贮体上。

如上面讨论，DRAM芯片在响应主控制器5产生的 REFRESH信号时，周期地被刷新。与非门11-15的每一个输出端变为逻辑高电平以响应 REFRESH信号的产生和地址总线4中A₂₃地址线上的逻辑高信号（图1）。与非门25-29的输出端变为逻辑低电平以响应与非门11-15的输出端变为逻辑高电平和响应对逻辑低 As信号经过非门45而变为逻辑高信号的接收。因此，与非门25-29的 RASO-- RAS4行地址输出端同时变为逻辑低电平，以造成2.5M字节存贮器的刷新（或在64K芯片中使用640K字节）。

在一个成功的样机中，主存贮器模块1可容纳6个存贮器，这个数决定于是用64K还是256K字节DRAN芯片。为了能够再定位初始地址以便邻接主存贮模块1的最后有效存贮单元，表3列出了在主存贮模块1上与各种存贮体相一致的A，B和C信号的逻辑电平，它们可用于启动信号电路6B的PAL9的控制输入（CTRL）。

表3

C B A 存贮体积（字节数）

0 1 1 512K

0 0 1 640K

1 0 0 1M

1 0 1 1.5M

1 1 0 2M

1 1 1 2.5M

为了恰当地利用本发明，DRAM芯片必须连接在主存贮模块的邻近的存贮体。例如，如果主存贮模块1的B₀，B₁和B₃存贮体都连接DRAM芯片，而B₂存贮体却没连接芯片，则本发明就不能恰当地起作用。特别是，主控制器5就只检测连接到B₀和B₁存贮体上的芯片存在。

变动或更换设置可以由非常熟悉本发明的本技术领域的人来设计。例如，主存贮模块1和扩展存贮模块2可由多于或少于五个的存贮体或更多数量的存贮模块来组成，相应的启动信号电路也能够被使用，并且，被连接在这上面的存贮器芯片可以分别大于或小于64K或256K字节，同时表1和表2给出了PAL方程作合适的改变。

另外，虽然这儿描述的只是参考采用DRAM芯片，其它存贮电路，比如磁泡存贮器或静态随机存贮存贮器等都可使用，但要对启动信号产生电路6A和6B作适当的修改。

此外，虽然PAL电路在这里被优先选来实现本发明的启动信号电路，其它可编程逻辑电路也可使用。例如，可编程逻辑阵列，等等。

对设计上的其它设置或变更可由理解本发明的人来设计。所有在发明范围内和所涉及的都在后面所附的权利要求中确定。

Claims

1、一个用于连接第一个存贮模块1和第二个存贮模块2的计算机存贮管理系统包括一个用于产生地址和控制信号的主控制器5，以及连接在该主控制器和第一个，第二个存贮模块1和模块2上的相应的可编程逻辑电路6A和6B，每一个存贮模块有一组存贮体B₀，B₁，……B_n，每个存贮模块可预先确定这些存贮体中有哪几个连接了一个或多个存贮电路，

本计算机管理系统的特征在于，上述的主控制器5检测存贮电路的存在，此电路连接上述的第一个存贮模块1的预先确定的存贮体B₀，B₁，B₂，……B_n并产生上述的第一个和第二个控制信号以作为响应，上述的可编程逻辑电路6A和6B分别接收到对应的第一个和第二个控制信号和上述产生的地址信号中预先确定的那些信号，并作为响应产生启动信号来触发启动上述第一个模块1和第二个模块2的预先确定的存贮体B₀，B₁，B₂，……B_n，使得当寻址该模块时，连接在上述第一个和第二个存贮模块上的存贮电路数量上的变化可自动补偿。

2、根据权利要求1所确定的计算机存贮管理系统，其特征在于加入用于周期地产生刷新信号的刷新控制电路21，22，23和24。

3、根据权利要求2所确定的计算机存贮管理系统，其特征在于，上述的可编程逻辑电路6A和6B中的任何一个都是一个可编程阵列逻辑电路9。

4、根据权利要求3所确定的计算机存贮管理系统，其特征在于，一级和二级的行和列编码电路的附加性能，每一编码电路包括：

（a）一个连接在上述主控制器5的反相器45，用来接收从主控制器来的存贮器选择控制信号;

（b）一个连接在上述反相器45上的延迟电路46用于延迟收到的存贮器选择控制信号;

（c）第一与非门组11-15的输入端连接在上述的刷新控制电路和上述可编程阵列逻辑电路9的一个对应的预先确定的输出端;

（d）一组非门16-20的输入端连接在上述可编程阵列逻辑电路9的一个对应的输出端，用来接收和反相上述的启动信号;

（e）第二与非门组25-29的第一输入端组连接在上述第一与非门组11-15的输出端，第二输入端组与上述的反相器45连接，用来产生行选择信号以响应接收上述的存贮器选择信号和生成刷新或启动信号。

（f）第三与非门组30-34的第一输入端组与上述的非门组16-20的输出端相连接，第二输入端组与上述延迟电路46的输出相连接，用来产生列选择信号，以响应接收延迟的上述存贮器选择信号和反相的启动信号，借助于这些行、列选择信号的产生，可启动上述存贮体中对应的行和列。

5、根据权利要求1、2、3或4所确定的计算机存贮器管理系统其特征在于，上述的可编程逻辑电路6A和6B都是一个可编程逻辑阵列。

6、一种用于一个或多个存贮器模块的一种计算机存贮器管理方法，该存贮器模块有一组存贮体B₀，B₁，B₂，……Bn，预先确定这些存贮体中的哪几个有一个或多个存贮电路与其连接，该管理方法的特征在于下列步骤：

（a）产生地址信号和控制信号;

（b）接收上述的第一组信号用响应存贮体的信号来检测是否存在连接在预先确定存贮体的存贮电路;

（c）接收上述的第二组信号并邻接启动相应的那些预先确定存贮体，以响应接收的第二组信号以及检测上述存贮电路，因此，连接在存贮模块上的存贮电路数目的变化，在对上述模块寻址时被自动补偿。

7、根据权利要求6所确定的方法中，其特征在于，对检测存贮电路存在的步骤可进而由下述几步骤组成：

（a）产生一个或多个数据信号存贮在上述的存贮体里;

（b）从上述预先确定的存贮体中检索存贮的数据信号，从上述的其它存贮体中检索缺席信号，从而进一步产生用于表明上述被检测的存贮电路存在的控制信号。

8、根据权利要求6所确定的适用于主存贮模块1和扩展存贮模块2的一种计算机存贮管理方法，每个存贮模块都有一组存贮体，并预先确定这组存贮体中的哪几个连接有一个或多个存贮电路，该管理方法的特征在于进而具有下列步骤：

（a）产生第一个地址信号加给连接在上述主存贮模块1上的第一可编程逻辑电路6A，并作为响应依次启动主存贮模块1的存贮体B₀，B₁，B₂，……Bn;

（b）检测上述主存贮模块1的被启动的存贮体中，那些预先确定的存贮体上是否连接有存贮电路;

（c）生成和存贮第一和第二个控制信号，表示存贮电路连接在上述主存贮模块1中预先确定的存贮体上;

（d）把上述的第一个控制信号加给第一可编程逻辑电路6A;

（e）把上述的第二控制信号加给连接在该扩展存贮模块2上的第二个可编程逻辑电路6B;

（f）进一步产生地址信号加给上述的第一个和第二个可编程逻辑电路6A和6B，并邻接地启动上述主存贮模块1和扩展存贮模块2中那些预先确定的存贮体以作为响应，因此，连接在上述主和扩展存贮模块上的存贮电路的数目变化在对这些模块寻址时自动补偿。