CN1967847A - 半导体器件 - Google Patents

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stress
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服藤宪司
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Matsushita Electric Industrial Co Ltd
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Abstract

本发明揭示一种半导体器件，通过在半导体芯片本身设置对沟道区施加应力的结构，同时在封装制造工序中，在Si芯片1的电路面一侧安装低热膨胀率膜2，从而能够实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。

Description

半导体器件
技术领域
本发明涉及通过提高沟道的载流子迁移率来实现高速动作的半导体器件。
背景技术
在Si系列MOSFET的急速微细化的进程中，对于MOSFET，为了实现高速动作及低功耗，必须提高沟道的载流子迁移率等的电特性。根据『高木 信一「采用Si/SiGe异质结结构的MOS器件技术」应用物理 第72卷 第3号(2003)』及『J-S Lim et al.IEEE Electron Devices Lett.Vol.25 No.11 2004.』，作为为此的MOSFET沟道结构的候选，提出几个选择方案。一种方案是，如图14所示，使用在Si晶体上形成的、具有晶格常数大于Si晶体50而晶格弛豫的SiGe层51作为基板，使用在该SiGe基板上外延生长的应变Si52作为沟道。为了将SiGe进行晶格弛豫，多数情况下是在SiGe层51的正下方配置使Ge的浓度从0％增加到所希望的浓度的倾斜型SiGe缓冲层53。再有，如图15所示，在倾斜型SiGe缓冲层53与Si基板之间，配置埋入绝缘层55的情况也很多。另外一种方案是，如图23的左侧部分所示，在MOSFET(在说明书中记作为MOSFET，但也可以是MISFET)的源极区(S)、栅极(G)、及漏极区(D)的正上方，蒸镀例如产生张力的SiN膜等第一种内部应力膜60，通过这样使Si沟道区的Si产生应变。再有另一种方案是，如图16所示，使用SiGe层151作为沟道。前两种方案是针对nMOSFET及pMOSFET使用的，另外第3种方案是针对pMOSFET使用的。在这些当中，前两种方案作为应变Si，近年来正集中精力进行研究。在物理上说明是由于Si的能带结构变化，能带衰减消除，再有有效质量如变化。在现象学上，由于施加在沟道区的应力向量的三个分量、以及称为压电参数的常数的线性结合，而表现为沟道的载流子迁移率相对于施加应力的变化。
以栅极长为100nm的MOSFET为对象，用压电参数，进行器件仿真，求出了应力与迁移率变化的关系。图17至图19是将这些结果汇总的线图。横轴表示施加在沟道区的、以MPa为单位表现的应力的各分量大小，纵轴以％表示迁移率的变化量。应力的正值表示是拉伸应力，另外负值表示是压缩应力。在这些图中，用黑圆圈及实线表现的是对nMOSFET的结果，另外，用黑三角及虚线表现的是对pMOSFET的结果。图17表示相对于Si基板的主面即(001)面上的、栅极长度方向(X方向)的应力Sx的变化关系，图18表示相对于Si基板的主面即(001)面上的、垂直于栅极长度方向的方向(Y方向)即栅极宽度方向的应力Sy的变化关系，然后图19表示相对于与Si基板的主面垂直的方向(Z方向)的应力Sz的变化关系。
如果将图17至图19的结果加以归纳，可知若对MOSFET的沟道区施加Si基板的主面即(001)面上的、图20所示的箭头方向的应力，则载流子迁移率增加。即，对于nMOSFET及pMOSFET，它的方向互相不同。
对于nMOSFET，若对沟道区在Si基板的主面上沿着从源极(S)向着漏极(D)的栅极长度方向(X方向：在该情况下为[110]方向)施加拉伸应力，则迁移率增加，若施加压缩应力，则迁移率减少。另外，根据图17，相对于施加的拉伸应力Sx，迁移率的变化呈实质上线性增加。同样，若在Si基板的主面上沿着垂直于栅极长度方向的方向(Y方向：在该情况下为[-110]方向)施加拉伸应力，则迁移率增加，若施加压缩应力，则迁移率减少。在图20中虽没有表示，但若除了Si基板的主面上的X方向及Y方向的应力，再沿压缩的方向施加与Si基板的主面垂直的方向(Z方向)的应力，则根据图19，沿迁移率增加的方向变化，若沿拉伸的方向施加Z方向的应力，则沿迁移率减少的方向变化。
另一方面，对于pMOSFET，若对沟道区在Si基板的主面上沿着从源极(S)向着漏极(D)的栅极长度方向(X方向：在该情况下为[110]方向)施加压缩应力，则迁移率增加，若施加拉伸应力，则迁移率减少。另外，根据图17，相对于施加的压缩应力Sx，迁移率的变化呈实质上线性增加。同样，若在Si基板的主面上沿着垂直于栅极长度方向的方向(Y方向：在该情况下为[-110]方向)施加拉伸应力，则迁移率增加，若施加压缩应力，则迁移率减少。在图20中虽没有表示，但若除了Si基板的主面上的X方向及Y方向的应力，再沿拉伸的方向施加与Si基板的主面垂直的方向(Z方向)的应力，则根据图19，沿迁移率增加的方向变化，若沿压缩的方向施加Z方向的应力，则沿迁移率减少的方向变化。但是，在pMOSFET的情况下，迁移率相对于Z方向(垂直方向)的应力产生的变化比nMOSFET要小很多。
重复说一遍，对于nMOSFET及pMOSFET，使迁移率增加的应力方向各不相同。应用上述的事实，在以往技术中，作为使芯片内的MOSFET的迁移率增加、增大电流驱动力用的手段，例如有下述所示的半导体器件。
在作为专利文献1的特开平9-321307号公报所述的半导体器件中，如图21所示，插入设置埋入绝缘层73(在这种情况下是SiO2层)，具有利用该埋入绝缘层上下区分的作为施加应变半导体层的SiGe层72、以及在SiGe层72上形成的作为沟道层的应变硅层74，埋入绝缘层73的形成使得SiGe层72的膜厚变薄，而且在应变硅层74形成前，在SiGe层72及埋入绝缘层73形成时，为了减少SiGe层72内发生的位错等缺陷，对SiGe层72进行热处理。
在作为专利文献2的特开2003-78116号公报所述的半导体器件中，如图22所示，利用层叠法，制成在埋入绝缘层121上具有第一SiGe层114的层叠结构体，然后，在第一SiGe层114上，形成锗浓度比它要高的第二SiGe层141，在其上形成硅层142。硅层142与衬底的第二SiGe层141的晶格常数不同，从而成为应变硅层。
图23所示为专利文献3所述的以往实施例的半导体器件图。在作为专利文献3的特开2005-5633号公报所述的半导体器件中，具有在nMISFET的源极-漏极区上形成的由硅氮化膜构成的第一种内部应力膜60、以及在pMISFET的源极-漏极区上形成的由TEOS膜构成的第二种内部应力膜61。利用第一种内部应力膜60，在nMISFET的沟道区中，沿电子的移动方向产生拉伸应力，电子的迁移率提高。利用第二种内部应力膜60，在pMISFET的沟道区中，沿空穴的移动方向产生压缩应力，空穴的迁移率提高。
在Si系列MOSFET的急速微细化的进程中，对于MOSFET，为了实现高速动作及低功耗，必须提高沟道的载流子迁移率等电特性。为此，如在背景技术中说明的那样，在半导体芯片制造工艺中，在结构上设法对沟道区施加适当的应力，致力于使沟道的载流子迁移率增加。但是存在的问题是，即使好不容易使半导体芯片内的应力发生结构为最佳，但在该芯片封装时，由于在该封装制造过程中的受热过程，因层叠的材料之间的热膨胀系数、杨氏模量、或泊松比等的差异，而产生半导体芯片翘曲等形状变化，并对Si芯片产生与之相应的压缩应力，其结果，在半导体芯片制造工艺中形成的最佳应力大小及其空间分布被破坏，对沟道区不能提供所希望的应力大小及其空间分布。
本发明鉴于上述问题，其目的在于实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。
发明内容
为了达到上述目的，本发明的半导体器件，包含置于Si芯片的电路面上的n型及p型MOSFET；以及安装在前述Si芯片的前述电路面一侧的整个面或部分区域的具有热膨胀系数低于Si的低热膨胀率膜，在将安装了前述低热膨胀率膜的前述Si芯片安装在基板或框架上后，通过树脂密封来进行封装。
另外，前述Si芯片与基板或框架进行倒装片连接。
另外，对前述n型MOSFET及前述p型MOSFET的沟道区施加应力。
另外，利用施加在前述沟道区的应力而在前述n型MOSFET及前述p型MOSFET的沟道区产生的应力的各分量、以及利用前述低热膨胀率膜而产生的在前述n型MOSFET及前述p型MOSFET的沟道区产生的应力的每个沟道的合成量，对于前述n型MOSFET，沿前述沟道区的栅极长度方向及垂直于它的栅极宽度方向成为拉伸应力，另外，对于前述p型MOSFET，对前述栅极长度方向成为压缩应力，沿垂直于前述栅极长度方向的栅极宽度方向成为拉伸应力。
另外，前述低热膨胀率膜沿前述p型MOSFET的栅极宽度方向从芯片的一端到另一端进行覆盖，沿前述p型MOSFET的栅极长度方向以芯片的中心为中心仅覆盖规定的宽度。
另外，Si芯片的电路面是{100}面，前述栅极长度方向是<011>方向。
另外，前述低热膨胀率膜的材料是SiO2、SiOC、SiN、SiC、或SiCN。
另外，前述低热膨胀率膜是在达到封装制造工序中的实质上最高温度时安装的。
另外，前述n型MOSFET具有沿前述栅极长度方向及垂直于它的栅极宽度方向产生拉伸应力的第1应力发生结构，前述p型MOSFET具有沿垂直于前述栅极长度方向的栅极宽度方向产生拉伸应力、沿前述栅极长度方向产生压缩应力的第2应力发生结构。
另外，使用作为前述第1应力发生结构在晶格弛豫的SiGe晶体上生长的应变Si作为沟道区，在前述p型MOSFET的源极及漏极区的两侧，沿栅极宽度方向配置使用作为前述第2应力发生结构在晶格弛豫的SiGe晶体上生长的应变Si、同时沿前述栅极长度方向产生压缩应力用的埋入型应变诱导结构。
另外，前述埋入型应变诱导结构是硅氧化膜或压电体。
另外，对于前述n型MOSFET，在源极-漏极区上形成由硅氮化膜构成的内部应力膜，对于前述p型MOSFET，在源极-漏极区上形成由TEOS膜构成的内部应力膜。
另外，在前述Si芯片的前述电路面的整个面或部分区域上安装压电体。
附图说明
图1所示为本发明实施例1的半导体器件的剖视图。
图2A所示为本发明实施例1的半导体器件的封装制造工序的工序剖视图。
图2B所示为本发明实施例1的半导体器件的封装制造工序的工序剖视图。
图2C所示为本发明实施例1的半导体器件的封装制造工序的工序剖视图。
图3所示为实施例1的半导体器件的封装制造工序中的受热过程图。
图4A为说明本发明实施例1中的nMOSFET的剖面结构与应力方向的说明图。
图4B为说明本发明实施例1中的nMOSFET的剖面结构与应力方向的说明图。
图5A为说明本发明实施例1中的pMOSFET的剖面结构与应力方向的说明图。
图5B为说明本发明实施例1中的pMOSFET的剖面结构与应力方向的说明图。
图6所示为本发明实施例1中的仅在部分区域安装低热膨胀率膜的MOSFET图。
图7所示为本发明实施例2的半导体器件的剖视图。
图8A所示为本发明实施例2的半导体器件的封装制造工序的工序剖视图。
图8B所示为本发明实施例2的半导体器件的封装制造工序的工序剖视图。
图8C所示为本发明实施例2的半导体器件的封装制造工序的工序剖视图。
图9所示为实施例2的半导体器件的封装制造工序中的受热过程图。
图10所示为本发明实施例2中的形成内部应力膜的MOSFET剖视图。
图11所示为本发明实施例3的半导体器件的剖视图。
图12A所示为本发明实施例3的半导体器件的封装制造工序的工序剖视图。
图12B所示为本发明实施例3的半导体器件的封装制造工序的工序剖视图。
图12C所示为本发明实施例3的半导体器件的封装制造工序的工序剖视图。
图13所示为实施例3的半导体器件的封装制造工序中的受热过程图。
图14所示为以往的沟道使用应变Si的半导体器件简图。
图15所示为以往的配置埋入绝缘层的沟道使用应变Si的半导体器件简图。
固16所示为所示为以往的使用SiGe作为沟道的半导体器件简图。
图17所示为沟道使用应变Si的半导体器件的X方向的应力与迁移率的变化量的关系图。
图18所示为沟道使用应变Si的半导体器件的Y方向的应力与迁移率的变化量的关系图。
图19所示为沟道使用应变Si的半导体器件的Z方向的应力与迁移率的变化量的关系图。
图20所示为沟道使用应变Si的半导体器件的载流子迁移率增加的应力方向图。
图21所示为专利文献1中的沟道使用应变Si的半导体器件的概念图。
图22所示为专利文献2中的沟道使用应变Si的半导体器件的概念图。
图23所示为专利文献3中的沟道使用应变Si的半导体器件的概念图。
具体实施方式
本发明的半导体器件，在Si芯片的电路面一侧的整个面或部分区域上安装具有热膨胀系数低于Si的低热膨胀率膜，对于利用半导体制造工艺中设置的应力发生机构产生的应力与利用封装制造工序中设置的低热膨胀率膜产生的应力的各分量的合成，使得nMOSFET的栅极长度方向及垂直于栅极长度方向的栅极宽度方向、以及pMOSFET的垂直于栅极长度方向的栅极宽度方向的应力成为拉伸应力，使得pMOSFET的栅极长度方向的应力成为压缩应力，通过这样，能够实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区维持产生所希望的应力大小及其空间分布，通过这样使迁移率增加并且电流驱动力增大。
以下，一面参照附图一面说明本发明的实施例。
(实施例1)
图1所示为本发明实施例1的半导体器件的剖视图，是具有所谓QFP(QuadFlat Package：方形扁平封装)的封装结构的情况的例子。在Si芯片1中，nMOSFET及pMOSFET置于电路面上，再在前述Si芯片1的前述电路面一侧，在其整个面上安装具有热膨胀系数低于Si的材料的薄膜(以下，称为「低热膨胀率膜」)2，将它们安装在框架3后，用树脂5密封，通过这样形成的具有封装结构的半导体器件。
图2所示为本发明实施例1的半导体器件的封装制造工序的工序剖视图。另外，图3所示为实施例1的半导体器件的封装制造工序中的受热过程图。如图2A所示，在常温(例如25℃，图3中的A部分)下，将厚度150nm的Si芯片1安装在用铜制成的框架3上。然后，如图2B所示，将安装在框架3上的状态的Si芯片1的温度升高到利用树脂的密封温度。在该例子中，使其上升到180℃(图3中的B部分)。一面保持该温度，一面在前述Si芯片1的前述电路面一侧安装在该温度下充分弛豫的、用厚度100nm的SiC形成的低热膨胀率膜2(图3中的C部分)。再如图2C所示，将它们整个用树脂5密封，将温度逐渐下降至常温(例如25℃)。这里，低热膨胀率膜2在达到前述封装制造工序中的实质上最高温度时安装在Si芯片1的前述电路面上特别有效。
在不安装低热膨胀率膜2的情况下，将温度下降至常温(例如25℃)时，由于树脂5的固化收缩，对于Si芯片1的整个电路面上，在Si基板的主面上加上压缩应变，其结果，对于nMOSFET及pMOSFET的沟道区也加上压缩应变。但是，像本实施例那样，通过安装低热膨胀率膜2，能够对于前述整个电路面在Si基板的主面上施加拉伸应变。
如使用图20在背景技术中说明的那样，载流子迁移率增加的应力的施加方向，对于nMOSFET及pMOSFET，其方向是不同的。即，对于nMOSFET，若对沟道区在Si基板的主面上沿着从源极(S)向着漏极(D)的栅极长度方向(X方向：在该情况下为[110]方向)及在Si基板的主面上沿着垂直于栅极长度方向的方向(Y方向：在该情况下为[-110]方向)施加拉伸应力，则迁移率增加。另外，对于pMOSFET，若对沟道区在Si基板的主面上沿着从源极(S)向着漏极(D)的栅极长度方向(X方向：在该情况下为[110]方向)施加压缩应力，以及在Si基板的主面上沿着垂直于栅极长度方向的方向(Y方向：在该情况下为[-110]方向)施加拉伸应力，则迁移率增加。根据这一事实，在本实施例中采用下述方法，即预料在封装制造工序中利用低热膨胀率膜将产生应力，在半导体芯片制造工艺中，在Si基板的主面上的沟道区，对于nMOSFET及pMOSFET分别加上不同的应变，应力的各分量的合成沿nMOSFET的栅极长度方向、垂直于栅极长度方向的方向及pMOSFET的垂直于栅极长度方向的方向施加拉伸应力，而沿pMOSFET的栅极长度方向施加压缩应力。
即，对于放置在前述Si芯片1上的nMOSFET及pMOSFET，在半导体芯片制造工艺中，使其具有对Si基板的主面上的沟道区给予单轴应变(即单轴应力)或双轴应变(即双轴应力)的结构。在本发明的实施例中，具体来说，是对于nMOSFET，在半导体芯片制造工艺中，制成在Si基板的主面上沿着沟道区的栅极长度方向及垂直于它的方向产生拉伸应力的结构。即，采用如图4A的剖视图所示的结构，该结构使用在与以往技术同样晶格弛豫的SiGe晶体12上生长的Si16作为沟道区，通过这样产生双轴拉伸应变。图中，粗箭头表示产生的应力的方向。另外，在图4B的俯视图中，用粗箭头表现产生的双轴拉伸应力的样子。再回到图4A的剖视图进行说明。在Si基板10上，外延生长使Ge的浓度从0％增加到所希望的浓度x％的倾斜型SiGe缓冲层11，再外延生长晶格弛豫的SiGe晶体12。通过这样，生成具有晶格常数大于Si晶体的SiGe晶体12。若在该SiGe12上外延生长Si，则由于制成的Si晶体的晶格常数大于通常的Si晶体的晶格常数，使得与SiGe晶体的晶格常数匹配，即由于Si晶体的晶格间距二维扩展，因此能够制成沿栅极长度方向及垂直于它的方向具有拉伸应力、即具有双轴拉伸应变的应变Si16。使用该应变Si16作为沟道。
另外，对于pMOSFET也与前述nMOSFET的情况相同，在SiGe晶体上外延生长Si，制成具有双轴拉伸应变的应变Si，使用该应变Si作为沟道。再有，对于pMOSFET，除了该结构以外，如图5A的剖视图所示，为了抵消沿栅极长度方向也产生的拉伸应力，得到使pMOSFET的迁移率提高的栅极长度方向的压缩应力，而在pMOSFET的两侧配置在Si的主面上沿沟道区的栅极长度方向产生压缩应力用的埋入型应变诱导结构18。图中，粗箭头表示产生的应力的方向。另外，在图5B的俯视图中，用粗箭头表现产生的拉伸及压缩应力的样子。再回到图5A的剖视图进行说明。具体来说，作为埋入型应变诱导结构18，是采用SiO2膜作为它材料。其结果，沿栅极长度方向加上单轴压缩应变。另外，在半导体芯片制造工艺中，能够制成在Si基板的主面上对沟道区的垂直于栅极长度方向的栅极宽度方向产生拉伸应力的结构。
由于在通过配置埋入型应变诱导结构的前述半导体芯片制造工艺中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量，由于在通过安装低热膨胀率膜的前述封装制造工序中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量，控制前述晶格弛豫的SiGe晶体的Ge浓度、以及具有前述低热膨胀系数的材料的薄膜的形状、面积、以及厚度，使得将上述产生的应力的各分量进行合成的量，对于nMOSFET，在Si基板的主面上沿沟道区的栅极长度方向及垂直于它的方向成为拉伸应力，另外对于pMOSFET，在Si基板的主面上对沟道区的沟道方向成为压缩应力，沿垂直于栅极长度方向的栅极宽度方向成为拉伸应力。例如，设前述晶格弛豫的SiGe晶体的Ge浓度x为20％。另外，在该例子中，前述低热膨胀率膜安装在前述Si芯片的前述电路面一侧的整个面上。
根据本实施例进行了实验，得到了以下那样的结果。封装的芯片的样品数为100。另外，各封装的芯片内的测定点为30。nMOSFET及pMOSFET的载流子迁移率作为平均值分别增加了7％及4.5％。
在本实施例中，具有前述低热膨胀系数的材料采用了SiC，但即使是SiO2、SiOC、SiN、或SiCN也是有效的。另外，在本实施例中，低热膨胀率膜的厚度采用了100nm，但该厚度取决于安装的Si芯片的厚度、及具有前述低热膨胀系数的材料，大约从Si芯片的厚度的30％到200％左右都是有效的。
另外，所谓前述Si基板的主面，实质上是{100}面，另外前述MOSFET的栅极电极的栅极长度方向，实质上是<011>方向。
在本实施例中，虽然是在前述Si芯片的前述电路面一侧的整个面安装了低热膨胀率膜，但仅在部分区域安装的方法也是有效的。例如，若使其具有如图6的俯视图所示的结构，该结构将前述低热膨胀率膜2沿前述pMOSFET的栅极宽度方向从Si芯片1的一端到另一端进行覆盖，而沿pMOSFET的栅极长度方向以Si芯片1的中心为中心仅覆盖规定的宽度，则随着安装前述低热膨胀率膜2，沿pMOSFET的栅极长度方向产生的拉伸应力的大小得到弛豫，pMOSFET的迁移率更提高。在该俯视图上，用粗箭头表现产生的拉伸应力的样子。另外，在本实施例中，作为埋入型应变诱导结构，是使用了SiO2膜作为它的材料，但即使使用压电体，也同样有效。另外，通过控制对压电体膜施加的电压，也可以控制压缩应力值的大小。
在前述半导体芯片制造工艺中，在从常温上升到利用树脂的密封温度、即180℃时，由于框架材料的铜的热膨胀系数大于Si芯片的热膨胀系数，导致有时向下翘曲，形成凸起形状。在这种情况下，前述低热膨胀率膜安装实质上沿袭该翘曲形状的低热膨胀率膜，这从改善前述低热膨胀率膜与前述Si芯片的附着性的观点是更有效的。
如上所述，在晶格弛豫的SiGe基板上生长应变Si作为沟道区的半导体器件中，为了在封装制造工序时，在Si芯片的电路面一侧安装低热膨胀率膜，同时抵消沿栅极长度方向产生的拉伸应力，得到提高pMOSFET的迁移率的栅极长度方向的压缩应力，在半导体芯片制造工序时，配置与pMOSFET的栅极长度方向相对的埋入型应变诱导结构，通过这样，能够实现一种封装结构，该封装结构能够得到栅极长度方向的压缩应力，即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。
(实施例2)
图7所示为本发明实施例2的半导体器件的剖视图，是具有所谓P-CSP(Plastic Chip-Size Package：塑料芯片尺寸封装)的封装结构的情况的例子。在Si芯片1中，nMOSFET及pMOSFET置于电路面上，再在前述Si芯片1的前述电路面一侧，在其整个面上或部分区域安装具有热膨胀系数低于Si的材料的薄膜(以下，称为「低热膨胀率膜」)23，具有利用使前述Si芯片1的前述电路面一侧与基板相对的倒装片法、通过底层填料树脂剂22进行安装的封装结构。在该剖视图中，用粗箭头表现不安装前述低热膨胀率膜时产生的压缩及拉伸应力的样子。在安装了前述低热膨胀率膜时，在前述Si芯片的前述电路面一侧也从压缩应力变为拉伸应力。
图8所示为本发明实施例2的半导体器件的封装制造工序的工序剖视图。另外，图9所示为实施例2的半导体器件的封装制造工序中的受热过程图。如图8A及B所示，将Si芯片1的温度从常温升高到使底层填料树脂剂22软化的温度。在该例子中，使其上升到190℃(图9中的A部分)。一面保持该温度，一面在前述Si芯片1的前述电路面一侧安装用Si氧化膜(SiO2膜)形成的低热膨胀率膜23(图9中的B部分)。在前述低热膨胀率膜23上，露出或形成将Si芯片1与基板21之间进行电连接用的凸点。另外，在基板21上安装底层填料树脂剂22。再如图8C所示，将这两者互相安装，将温度逐渐下降至常温(例如25℃，图9的C部分)。这里，低热膨胀率膜23在达到前述封装制造工序中的实质上最高温度时安装在Si芯片1的前述电路面上。
在不安装低热膨胀率膜23的情况下，当温度下降时，在Si芯片1的整个电路面上加上压缩应变，其结果，对nMOSFET及pMOSFET的沟道区也加上压缩应变。其理由是由于基板21的热膨胀系数大于Si芯片1的热膨胀系数，而引起向上翘曲，呈凸起形状。但是，像本实施例那样，在安装了低热膨胀率膜23时，由于低热膨胀率膜23的热膨胀系数小于Si，因此抑制了上述的翘曲，对整个前述电路面加上拉伸应变。
对安装在前述Si芯片1的nMOSFET，在半导体芯片制造工艺中，生成在Si基板的主面上沿沟道区的栅极长度方向产生拉伸应力的应力发生结构。即，如图10所示，在源极-漏极区上形成由硅氮化膜构成的内部应力膜90，在沟道区中沿电子移动方向产生拉伸应力。另外，对pMOSFET，如图10所示，在源极-漏极区上形成由TEOS膜构成的内部应力膜91，在沟道区中沿空穴移动方向产生压缩应力。
由于在利用内部应力膜的前述半导体芯片制造工艺中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量、以及由于在利用低热膨胀率膜的封装制造工序中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量，控制前述内部应力膜的形状、面积、和厚度，使得将上述产生的应力的各分量进行合成的量，对于nMOSFET，在Si基板的主面上沿沟道区的栅极长度方向及垂直于它的方向成为拉伸应力，另外对于pMOSFET，在Si基板的主面上对沟道区的沟道方向成为压缩应力，沿垂直于栅极长度方向的栅极宽度方向成为拉伸应力。具体来说，如以下那样。前述内部应力膜的厚度采用30nm，前述内部应力膜覆盖在整个源极、栅极、以及漏极区上。
根据本实施例进行了实验，得到了以下那样的结果。封装的芯片的样品数为120。另外，各封装的芯片内的测定点为35。nMOSFET及pMOSFET的载流子迁移率作为平均值分别增加了5.5％及4.3％。
另外，即使对于前述内部应力膜的厚度为10nm至50nm的情况也是有效的。另外，前述Si基板的主面与实施例1的情况相同，实质上是{100}面，另外前述MOSFET的栅极电极的栅极长度方向，实质上是<011>方向。
如上所述，在封装制造工序时，在Si芯片的电路面一侧安装低热膨胀率膜，同时在半导体芯片制造工序时，形成得到提高nMOSFET的迁移率的栅极长度方向的拉伸应力用的内部应力膜、以及得到提高pMOSFET的迁移率的栅极长度方向的压缩应力用的内部应力膜，通过这样，能够实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。
(实施例3)
图11所示为本发明实施例3的半导体器件的剖视图，是具有所谓P-BGA(Plastic Ball Grid Array Package：塑料球栅阵列封装)的封装结构的情况的例子。在Si芯片1中，nMOSFET及pMOSFET置于电路面上，再在前述Si芯片1的前述电路面一侧，在其整个面上或部分区域安装压电体膜31、及具有热膨胀系数低于Si的材料的薄膜(以下，称为「低热膨胀率膜」)32，具有通过裸芯片键合剂33安装在基板上、然后利用树脂5进行密封的封装结构。在该剖视图中，用粗箭头表现不安装前述低热膨胀率膜时产生的前述Si芯片1的前述电路面一侧的主面上的压缩应力的样子。在安装了前述低热膨胀率膜31时，在前述Si芯片的前述电路面一侧从压缩应力变为拉伸应力。
图12所示为本发明实施例3的半导体器件的封装制造工序的工序剖视图。另外，图13所示为实施例3的半导体器件的封装制造工序中的受热过程图。如图12A所示，在常温(例如25℃，图13中的A部分)下，将Si芯片1安装在基板21上。再将用氧化锌形成的压电体膜31安装在前述Si芯片1上。然后，如图12B所示，将安装在基板21上的状态的Si芯片1的温度升高到利用树脂的密封温度。在该例子中，使其上升到180℃(图13中的B部分)。一面保持该温度，一面在前述压电体膜31上的Si芯片的前述电路面一侧安装用SiCN形成的低热膨胀率膜32(图13中的C部分)。如图12C所示，将它们整个用树脂5密封，将温度逐渐下降至常温(例如25℃)。这里，低热膨胀率膜32在达到前述封装制造工序中的实质上最高温度时安装在Si芯片1的前述电路面上。
在不安装低热膨胀率膜32的情况下，由于树脂的固化收缩，对于Si芯片1的整个电路面上加上压缩应变，其结果，对于nMOSFET及pMOSFET的沟道区也加上压缩应变。但是，像本实施例那样，在安装了低热膨胀率膜32时，对于前述整个电路面施加拉伸应变。另外，通过安装压电体膜31，在nMOSFET及pMOSFET的沟道区沿垂直于Si基板的主面的方向施加压缩应力，特别是对于nMOSFET，迁移率增加。另外，在前述压电体膜31的膜厚方向的上下具有施加电压的结构，通过控制对前述压电体膜31施加的电压，能够控制在Si基板的主面上沿垂直方向产生的压缩应力值的大小。
对安装在前述Si芯片1的nMOSFET，在半导体芯片制造工艺中，生成在Si基板的主面上沿沟道区的栅极长度方向产生拉伸应力的结构。即，如图10所示，在源极-漏极区上形成由硅氮化膜构成的内部应力膜90，在沟道区中沿电子移动方向产生拉伸应力。另外，对pMOSFET，如图10所示，在源极-漏极区上形成由TEOS膜构成的内部应力膜91，在沟道区中沿空穴移动方向产生压缩应力。
由于在通过形成内部应力膜的前述半导体芯片制造工艺中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量、以及由于在通过安装低热膨胀率膜的封装制造工序中，在Si芯片上的nMOSFET及pMOSFET的沟道区产生了应力的各分量，控制前述内部应力膜的形状、面积、和厚度，使得将上述产生的应力的各分量进行合成的量，对于nMOSFET，在Si基板的主面上沿沟道区的栅极长度方向及垂直于它的方向成为拉伸应力，另外对于pMOSFET，在Si基板的主面上对沟道区的栅极长度方向成为压缩应力，沿垂直于栅极长度方向的方向成为拉伸应力。具体来说，如以下那样。前述内部应力膜的厚度采用20nm，前述内部应力膜覆盖在整个源极、栅极、以及漏极区上。另外，在本实施例中，由于通过安装压电体膜的封装制造工序中，在Si基板的主面上沿垂直方向也施加压缩应力，特别对于nMOSFET，迁移率增加。
根据本实施例进行了实验，得到了以下那样的结果。封装的芯片的样品数为120。另外，各封装的芯片内的测定点为35。nMOSFET及pMOSFET的载流子迁移率作为平均值分别增加了7.5％及4.8％。
即使对于前述内部应力膜的厚度为10nm至50nm的情况也是有效的。作为前述压电体膜，使用了用氧化锌形成的压电体膜，但对于钛酸锆酸铅(PZT：Pb(Zr，Ti)O3)、氮化铝、或铌酸锂(LiNbO3)也是有效的。
另外，前述Si基板的主面与实施例1的情况相同，实质上是{100}面，另外前述MOSFET的栅极电极的栅极长度方向，实质上是<011>方向。
如上所述，由于在封装制造工序时，在Si芯片的电路面一侧安装低热膨胀率膜，同时在Si芯片上安装压电体膜，通过这样在Si基板的主面上沿垂直方向施加压缩应力，特别是对于nMOSFET，迁移率增加，因此能够实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的nMOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。
再有，在半导体芯片制造工序时，形成得到提高nMOSFET的迁移率的栅极长度方向的拉伸应力用的内部应力膜、以及得到提高pMOSFET的迁移率的栅极长度方向的压缩应力用的内部应力膜，通过这样，能够实现一种封装结构，该封装结构是即使在封装制造工序后，也使置于芯片内的MOSFET的沟道区产生所希望的应力分布及大小，通过这样使迁移率增加并且电流驱动力增大。

Claims (13)

1.一种半导体器件，其特征在于，包含
置于Si芯片的电路面上的n型及p型MOSFET；以及
安装在所述Si芯片的所述电路面一侧的整个面或部分区域的、具有热膨胀系数低于Si的低热膨胀率膜，
在将安装了所述低热膨胀率膜的所述Si芯片安装在基板或框架上后，通过树脂密封来进行封装。
2.如权利要求1所述的半导体器件，其特征在于，
所述Si芯片与基板或框架进行倒装片连接。
3.如权利要求1所述的半导体器件，其特征在于，
对所述n型MOSFET及所述p型MOSFET的沟道区施加应力。
4.如权利要求3所述的半导体器件，其特征在于，
利用施加在所述沟道区的应力而在所述n型MOSFET及所述p型MOSFET的沟道区产生的应力的各分量、以及利用所述低热膨胀率膜而产生的在所述n型MOSFET及所述p型MOSFET的沟道区产生的应力的每个沟道的合成量，对于所述n型MOSFET，沿所述沟道区的栅极长度方向及垂直于它的栅极宽度方向成为拉伸应力，另外，对于所述p型MOSFET，对所述栅极长度方向成为压缩应力，沿垂直于所述栅极长度方向的栅极宽度方向成为拉伸应力。
5.如权利要求1所述的半导体器件，其特征在于，
所述低热膨胀率膜沿所述p型MOSFET的栅极宽度方向从芯片的一端到另一端进行覆盖，沿所述p型MOSFET的栅极长度方向以芯片的中心为中心仅覆盖规定的宽度。
6.如权利要求1所述的半导体器件，其特征在于，
Si芯片的电路面是{100}面，所述栅极长度方向是<011>方向。
7.如权利要求1所述的半导体器件，其特征在于，
所述低热膨胀率膜的材料是SiO2、SiOC、SiN、SiC、或SiCN。
8.如权利要求1所述的半导体器件，其特征在于，
所述低热膨胀率膜是在达到封装制造工序中的实质上最高温度时安装的。
9.如权利要求3所述的半导体器件，其特征在于，
所述n型MOSFET具有沿所述栅极长度方向及垂直于它的栅极宽度方向产生拉伸应力的第1应力发生结构，
所述p型MOSFET具有沿垂直于所述栅极长度方向的栅极宽度方向产生拉伸应力、沿所述栅极长度方向产生压缩应力的第2应力发生结构。
10.如权利要求9所述的半导体器件，其特征在于，
使用作为所述第1应力发生结构在晶格弛豫的SiGe晶体上生长的应变Si作为沟道区，在所述p型MOSFET的源极及漏极区的两侧，沿栅极宽度方向配置使用作为所述第2应力发生结构在晶格弛豫的SiGe晶体上生长的应变Si、同时沿所述栅极长度方向产生压缩应力用的埋入型应变诱导结构。
11.如权利要求10所述的半导体器件，其特征在于，
所述埋入型应变诱导结构是硅氧化膜或压电体。
12.如权利要求1所述的半导体器件，其特征在于，
对于所述n型MOSFET，在源极-漏极区上形成由硅氮化膜构成的内部应力膜，对于所述p型MOSFET，在源极-漏极区上形成由TEOS膜构成的内部应力膜。
13.如权利要求1所述的半导体器件，其特征在于，
在所述Si芯片的所述电路面的整个面或部分区域上安装压电体。
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