CN1956223A - 半导体装置及其制造方法 - Google Patents

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竹冈慎治
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Abstract

本发明公开了一种半导体装置及其制造方法。本发明的目的在于：通过在防止接触不良的同时，利用应力膜向沟道形成区域有效地施加应力，来谋求提高MISFET的驱动力。在形成在半导体衬底(1)上的MISFET的栅极电极部(20n)及(20p)的侧面上形成有绝缘性侧壁(9)。栅极电极部(20n)及(20p)的高度低于设置在各自的侧面上的侧壁(9)的上端。在MISFET上形成有覆盖栅极电极部(20n)及(20p)的、让应力产生在沟道形成区域的应力膜(13)。应力膜(13)中的形成在栅极电极部(20n)及(20p)上的部分的厚度厚于其它部分的厚度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别涉及适用于具有带侧壁结构的MISFET的半导体装置及其制造方法的有效技术。
背景技术
MISFET(Metal Insulator Semiconductor Field Effect Transistor)作为装在半导体装置中的场效应晶体管而被众所周知。该MISFET由于具有较易高集成化的特征而被作为构成集成电路的电路元件广泛利用，近年来，元件的微细化正在加速。不过，伴随着该元件的微细化，在MISFET中存在种种新的问题。在MISFET的沟道形成区域中作用的应力是其中一个问题。在栅极长度为0.1μm或0.1μm以下的世代的超微细CMIS(互补型MIS)制造方法中，由于新的原材料的导入和MISFET的短沟道效果抑制等理由，低温化正在发展。这造成残留应力较易留在元件中。在制造方法中产生的残留应力在半导体衬底的活性区域的表层部，也就是MISFET的沟道形成区域中作用。
并且，众所周知，当将应力施加在了与漏极电流(Id)流动的方向(栅极长度方向)相同的方向上时，晶体管特性对于在沟道形成区域中作用的应力的变化是：
(1)n沟道型MISFET(以下，nMISFET)的漏极电流因压缩应力而减少，因拉伸应力而增加。
(2)p沟道型MISFET(以下，pMISFET)的漏极电流因压缩应力而增加，因拉伸应力而减少。
因此，近年来，积极地利用作用在该沟道形成区域中的应力来提高晶体管的驱动力的技术备受瞩目。
例如，公开有如图17(a)所示，分别选择性地在nMISFET区域中形成使在沟道形成区域中产生拉伸应力的氮化膜(拉伸应力膜)107，如图17(b)所示，在pMISFET中形成使在沟道形成区域中产生压缩应力的氮化膜(压缩应力膜)108作为在形成MISFET后，兼作层间绝缘膜的自调整(selfalign)接触用硅氮化膜(以下，称为线性氮化膜(liner nitride film))，藉此方法，来提高MISFET的驱动力的方法(参照非专利文献1)。在图17(a)及图17(b)中，100是半导体衬底，101是栅极绝缘膜，102是栅极电极，103是延伸区域，104是绝缘性侧壁，105是源极/漏极区域，106是硅化物层。另外，如图17(a)及图17(b)所示，拉伸应力膜107自身收缩，而压缩应力膜108自身膨胀。
并且，众所周知，由于拉伸应力膜及压缩应力膜各自的膜厚越厚，在沟道形成区域中产生的应力越大，因此可更有效地提高nMISFET及pMISFET的驱动力。
【专利文献1】特开2003-273240号公报
【非专利文献1】S.Pidin，et al.，具有拉伸和压缩应力的氮化膜的CMOS结构(富士通)、第68次半导体/集成电路技术论文集讲演、2005年6月23日、p.19～22
不过，在使用了成为应力膜的线性氮化膜的以往半导体装置及其制造方法中，当为了使MISFET的驱动力提高而将线性氮化膜沉积得较厚时，会产生下述问题。
图18(a)～图18(d)为示出了以往的半导体装置的制造方法的各工序的剖面图。
首先，如图18(a)所示，在设置了阱区域201的半导体衬底200上隔着栅极绝缘膜202形成栅极电极203。其次，在阱区域201中的栅极电极203的两侧形成延伸区域204，然后，在栅极电极203的侧壁形成绝缘性侧壁210，接着，在阱区域201中的绝缘性侧壁210的外侧形成具有与阱区域201的接合深于延伸区域204的源极/漏极区域205。接着，在栅极电极203的表面部及源极/漏极区域205的表面部分别形成硅化物层206后，用例如位于邻接形成的两个栅极电极203之间的绝缘性侧壁210的间隔的1/2或1/2以上的膜厚，来沉积较厚的覆盖栅极电极203及绝缘性侧壁210的线性氮化膜207。
其次，如图18(b)所示，在线性氮化膜207上沉积层间绝缘膜208。接着，在层间绝缘膜208及线性氮化膜207形成用于与源极/漏极区域205电接触的空穴(hole)。具体地说，如图18(c)所示，首先，在层间绝缘膜208形成到达线性氮化膜207的空穴209。其次，如图18(d)所示，将空穴209下侧的线性氮化膜207除去，以使空穴209到达源极/漏极区域205表面的硅化物层206。
但在以往技术中，当线性氮化膜207的膜厚较大时，特别是栅极电极203之间的间隔较窄，如图18(a)所示，栅极电极203之间的源极/漏极区域205上的线性氮化膜207的膜厚大于沉积膜厚时，用于形成空穴209的线性氮化膜207的蚀刻在途中停止，发生空穴209的开口不良的现象，如图18(d)所示。即，产生不能与源极/漏极区域205电接触的接触不良。
发明内容
如上所鉴，本发明的目的在于：通过在防止接触不良的同时，利用应力膜将应力有效地施加在沟道形成区域中，来谋求提高MISFET的驱动力。
为了达到上述目的，本案发明者们想到了通过使场效应晶体管的栅极电极部的高度低于形成在其侧面上的绝缘性侧壁上端的高度，来使形成在栅极电极部上的应力膜的膜厚自调整地厚于沉积膜厚的发明。这样一来，与使用了相同沉积膜厚的应力膜的以往半导体装置相比，能够有效地增大在沟道形成区域中作用的应力。即，能够在将应力膜的沉积膜厚自身抑制在可防止接触不良的厚度的同时，通过增加漏极电流来提高MISFET的驱动力。
具体地说，本发明所涉及的半导体装置，为具有形成在半导体衬底的第一区域中的第一导电型第一金属绝缘体半导体场效应晶体管的半导体装置。上述第一金属绝缘体半导体场效应晶体管，包括：第一栅极绝缘膜，形成在上述第一区域上；第一栅极电极部，形成在上述第一栅极绝缘膜上；第一绝缘性侧壁，形成在上述第一栅极电极部的侧面上；第一源极/漏极区域，形成在上述第一区域中的上述第一绝缘性侧壁的侧方；以及第一应力膜，形成为覆盖上述第一栅极电极部上及上述第一源极/漏极区域上。将上述第一栅极电极部的上表面形成为低于上述第一绝缘性侧壁的上端。上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度厚于上述第一应力膜中的形成在上述第一源极/漏极区域上的第二部分的厚度。
在本发明的半导体装置中，上述第一栅极电极部也可以由第一栅极电极和第一硅化物层构成，该第一栅极电极由形成在上述第一栅极绝缘膜上的硅形成，该第一硅化物层形成在上述第一栅极电极上。
在本发明的半导体装置中，也可以是，上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。
在本发明的半导体装置中，也可以是，上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜。
在本发明的半导体装置中，也可以还包括：第二导电型第二金属绝缘体半导体场效应晶体管，形成在上述半导体衬底的第二区域中。上述第二金属绝缘体半导体场效应晶体管，包括：第二栅极绝缘膜，形成在上述第二区域上；第二栅极电极部，形成在上述第二栅极绝缘膜上；第二绝缘性侧壁，形成在上述第二栅极电极部的侧面上；第二源极/漏极区域，形成在上述第二区域中的上述第二绝缘性侧壁的侧方；以及第二应力膜，形成为覆盖上述第二栅极电极部上及上述第二源极/漏极区域上。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，将上述第二栅极电极部的上表面形成为低于上述第二绝缘性侧壁的上端。上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度厚于上述第二应力膜中的形成在上述第二源极/漏极区域上的第四部分的厚度。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜。上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。上述第二应力膜，为使在上述第二区域中的位于上述第二栅极电极部下的沟道区域产生压缩应力的压缩应力膜。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，上述第二栅极电极部由第二栅极电极和第二硅化物层构成，该第二栅极电极由形成在上述第二栅极绝缘膜上的硅形成，该第二硅化物层形成在上述第二栅极电极上。
当还包括第二导电型第二金属绝缘体半导体场效应晶体管时，也可以是，将上述第二栅极电极部的上表面的高度形成为大于或等于上述第二绝缘性侧壁的上端的高度。上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。此时，上述第一绝缘性侧壁的上端也可以高于上述第二绝缘性侧壁的上端。并且，也可以是，上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。并且，也可以是，上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜。上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。并且，也可以是，上述第二栅极电极部由第二栅极电极和第二硅化物层构成，该第二栅极电极由形成在上述第二栅极绝缘膜上的硅形成，该第二硅化物层形成在上述第二栅极电极上。并且，上述第一绝缘性侧壁上端的高度也可以与上述第二绝缘性侧壁上端的高度相等。此时，也可以是，上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。或者，也可以是，上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管。上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管。上述第一应力膜，为使在上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜。上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。并且，也可以是，上述第二栅极电极部由第二栅极电极、第三栅极电极和第三硅化物层构成，该第二栅极电极形成在上述第二栅极绝缘膜上且由硅形成，该第三栅极电极形成在上述第二栅极电极上且由与上述第二栅极电极不同的其它导电性材料形成，该第三硅化物层形成在上述第三栅极电极上。此时，上述第三栅极电极也可以由硅锗(SiGe)膜构成。
本发明所涉及的半导体装置的制造方法，为具有形成在半导体衬底的第一区域中的第一导电型第一金属绝缘体半导体场效应晶体管的半导体装置的制造方法。其包括：工序a，在上述第一区域上形成第一栅极绝缘膜；工序b，在上述第一栅极绝缘膜上依次形成导电膜及栅极高度调整膜；工序c，通过将上述栅极高度调整膜及上述导电膜图案化，来在上述第一栅极绝缘膜上形成第一栅极电极及第一栅极高度调整膜图案；工序d，在上述第一栅极电极及上述第一栅极高度调整膜图案的侧面上形成第一绝缘性侧壁；工序e，在上述工序d之后，在上述第一区域中的上述第一绝缘性侧壁的侧方形成第一源极/漏极区域；工序f，在上述工序d之后，通过将上述第一栅极高度调整膜图案除去，来在上述第一栅极电极上形成被上述第一绝缘性侧壁的上部围绕的凹部；以及工序g，在上述工序f之后，形成至少覆盖具有上述第一栅极电极的第一栅极电极部上及上述第一源极/漏极区域上的第一应力膜。在上述工序g中，将上述第一栅极电极部的上表面形成为低于上述第一绝缘性侧壁的上端，将上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度形成为厚于上述第一应力膜中的形成在上述第一源极/漏极区域上的第二部分的厚度。
在本发明的半导体装置的制造方法中，也可以是，在上述工序f之后，上述工序g之前，包括在上述第一栅极电极上形成第一硅化物层的工序h。在上述工序g中，上述第一栅极电极部由上述第一栅极电极及上述第一硅化物层构成。上述第一硅化物层的上表面形成为低于上述第一绝缘性侧壁的上端。
在本发明的半导体装置的制造方法中，也可以是，上述半导体装置，还包括形成在上述半导体衬底的第二区域中的第二导电型第二金属绝缘体半导体场效应晶体管。上述工序a包含在上述第二区域上形成第二栅极绝缘膜的工序。上述工序b包含在上述第二栅极绝缘膜上依次形成上述导电膜及上述栅极高度调整膜的工序。上述工序c包含通过将上述栅极高度调整膜及上述导电膜图案化，来在上述第二栅极绝缘膜上形成第二栅极电极及第二栅极高度调整膜图案的工序。上述工序d包含在上述第二栅极电极及上述第二栅极高度调整膜图案的侧面上形成第二绝缘性侧壁的工序。上述工序e包含在上述第二区域中的上述第二绝缘性侧壁的侧方形成第二源极/漏极区域的工序。上述工序g包含形成至少覆盖具有上述第二栅极电极的第二栅极电极部上及上述第二源极/漏极区域上的第二应力膜的工序。此时，也可以是，上述工序f包含通过除去上述第二栅极高度调整膜图案，来在上述第二栅极电极上形成被上述第二绝缘性侧壁的上部围绕的凹部的工序。在上述工序g中，将上述第二栅极电极部的上表面形成为低于上述第二绝缘性侧壁的上端。将上述第二应力膜中的形成在上述第二栅极电极部上的第二部分的厚度形成为厚于上述第二应力膜中的形成在上述第二源极/漏极区域上的第四部分的厚度。并且，也可以是，在上述工序g中，上述第二栅极电极部由上述第二栅极电极、第三栅极电极和第三硅化物层构成，该第三栅极电极形成在上述第二栅极电极上且由上述第二栅极高度调整膜图案构成，该第三硅化物层形成在上述第三栅极电极上。
在本发明的半导体装置的制造方法中，也可以是，上述半导体装置还包括形成在上述半导体衬底的第二区域中的第二导电型第二金属绝缘体半导体场效应晶体管。上述工序a包含在上述第二区域上形成第二栅极绝缘膜的工序。上述工序b包含在上述第二栅极绝缘膜上依次形成上述导电膜及上述栅极高度调整膜的工序。在上述工序b之后，上述工序c之前，具有除去上述第二区域上的上述栅极高度调整膜的工序h。上述工序c包含通过将上述导电膜图案化，来在上述第二栅极绝缘膜上形成第二栅极电极的工序。上述工序d包含在上述第二栅极电极的侧面上形成第二绝缘性侧壁的工序。上述工序e包含在上述第二区域中的上述第二绝缘性侧壁的侧方形成第二源极/漏极区域的工序。上述工序g包含形成至少覆盖具有上述第二栅极电极的第二栅极电极部上及上述第二源极/漏极区域上的第二应力膜的工序。
当上述工序g包含形成覆盖上述第二栅极电极部上及上述第二源极/漏极区域上的上述第二应力膜的工序时，在上述工序g中，上述第二栅极电极部也可以由上述第二栅极电极、和形成在上述第二栅极电极上的第二硅化物层构成。当上述第二栅极电极部由上述第二栅极电极、和形成在上述第二栅极电极上的第二硅化物层构成时，或者，上述第二栅极电极部由上述第二栅极电极、第三栅极电极和第三硅化物层构成，该第三栅极电极形成在上述第二栅极电极上且由上述第二栅极高度调整膜图案构成，该第三硅化物层形成在上述第三栅极电极上时，也可以是，在上述工序g中，上述第二栅极电极部的上表面的高度形成为大于或等于与上述第二绝缘性侧壁上端的高度。上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。
(发明的效果)
根据本发明，由于选择性地仅使形成在栅极电极上的应力膜的厚度厚于沉积膜厚，因此与使用了相同沉积膜厚的应力膜的以往半导体装置相比，能够有效地增大在沟道形成区域中作用的应力。从而，由于能够在将应力膜的沉积膜厚自身抑制在可防止接触不良的厚度的同时，通过增加漏极电流而提高MISFET的驱动力，因此能够实现高性能的半导体装置。
附图的简单说明
图1为本发明的第一实施例所涉及的半导体装置的剖面图。
图2为MISFET的栅极长度相对于应力膜的沉积膜厚足够大的比较例所涉及的半导体装置的剖面图。
图3(a)～图3(e)为示出了本发明的第一实施例所涉及的半导体装置的制造方法的各工序图。
图4(a)～图4(d)为用于说明本发明的第一实施例的效果图。
图5为本发明的第二实施例所涉及的半导体装置的剖面图。
图6(a)～图6(e)为示出了本发明的第二实施例所涉及的半导体装置的制造方法的各工序图。
图7为本发明的第三实施例所涉及的半导体装置的剖面图。
图8(a)～图8(f)为示出了本发明的第三实施例所涉及的半导体装置的制造方法的各工序图。
图9为本发明的第四实施例所涉及的半导体装置的剖面图。
图10(a)～图10(f)为示出了本发明的第四实施例所涉及的半导体装置的制造方法的各工序图。
图11为本发明的第五实施例所涉及的半导体装置的剖面图。
图12(a)～图12(f)为示出了本发明的第五实施例所涉及的半导体装置的制造方法的各工序图。
图13为本发明的第六实施例所涉及的半导体装置的剖面图。
图14(a)～图14(e)为示出了本发明的第六实施例所涉及的半导体装置的制造方法的各工序图。
图15为本发明的第七实施例所涉及的半导体装置的剖面图。
图16(a)～图16(e)为示出了本发明的第七实施例所涉及的半导体装置的制造方法的各工序图。
图17(a)为示出了形成使在沟道形成区域中产生拉伸应力的拉伸应力膜时的情况图，图17(b)为示出了形成使在沟道形成区域中产生压缩应力的压缩应力膜时的情况图。
图18(a)～图18(d)为示出了以往的半导体装置的制造方法的各工序的剖面图。
(符号的说明)
1-p型半导体衬底；2-p型阱区域；3-n型阱区域；4-元件隔离区域；5-栅极绝缘膜；6n-栅极电极(第一栅极电极)；6p-栅极电极(第一栅极电极)；6A-多结晶硅膜；7-n型半导体区域；8-p型半导体区域；9-侧壁隔离物；10-n型半导体区域；11-p型半导体区域；12-硅化物层；12nA-栅极上硅化物层；12nB-源极漏极上硅化物层；12pA-栅极上硅化物层；12pB-源极漏极上硅化物层；13-氮化硅膜(拉伸应力膜)；14-氮化硅膜(压缩应力膜)；15-层间绝缘膜；16n-第二栅极电极；16p-第二栅极电极；16A-SiGe膜；17-氧化硅膜；18-空穴；19n-n型源极/漏极区域；19p-p型源极/漏极区域；20n-栅极电极部；20p-栅极电极部；21-抗蚀剂图案；22-抗蚀剂图案。
具体实施方式
(第一实施例)
以下，对于本发明的第一实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置为例加以说明。
图1为示出了第一实施例所涉及的半导体装置的概要结构的剖面图。
如图1所示，本实施例的半导体装置构成为以例如由单结晶硅形成的p型半导体衬底1为主体。p型半导体衬底1具有第一元件形成区域及第二元件形成区域，该第一元件形成区域及第二元件形成区域通过元件之间的绝缘隔离区域即由例如浅沟渠绝缘(STI：Shallow Trench Isolation)构成的元件隔离区域4而彼此分离。在第一元件形成区域中形成有p型阱区域2及n沟道型MISFET，在第二元件形成区域中形成有n型阱区域3及p沟道型MISFET。元件隔离区域4是通过在p型半导体衬底1中形成浅沟，然后，在浅沟内部选择性地埋入绝缘膜(例如，氧化硅膜)而形成的。
n沟道型MISFET主要由栅极电极6n、硅化物层12nA、绝缘性侧壁隔离物9、n型源极/漏极区域19n和硅化物层12nB构成，其中，该栅极电极6n隔着栅极绝缘膜5形成在p型阱区域2的表面(沟道形成区域)上，由n型多晶硅构成，该硅化物层(以下，称为“栅极上硅化物层”)12nA形成在栅极电极6n上，该绝缘性侧壁隔离物9形成在由栅极电极6n及栅极上硅化物层12nA构成的栅极电极部20n的侧面上，该硅化物层(以下，称为“源极漏极上硅化物层”)12nB形成在n型源极/漏极区域19n的n型半导体区域10上。在本说明书中，将栅极上硅化物层12nA(以及后述的栅极上硅化物层12pA)及源极漏极上硅化物层12nB(以及后述的源极漏极上硅化物层12pB)合起来称为硅化物层12。这里，本实施例的特征在于：n沟道型MISFET的栅极电极部20n的高度(也就是，栅极上硅化物层12nA的上表面的高度)低于设置在其侧面上的侧壁隔离物9的上端。换句话说，在栅极电极部20n上存在被侧壁隔离物9的上部围绕的凹部(recess)。并且，n型源极/漏极区域19n由n型半导体区域(延伸区域)7和n型半导体区域(高浓度源极/漏极区域)10构成，该n型半导体区域7在p型阱区域2中位于栅极电极6n的两侧，该n型半导体区域(高浓度源极/漏极区域)10在p型阱区域2中位于侧壁隔离物9的两侧且具有深于n型半导体区域7的接合。n型半导体区域7相对于栅极电极6n自调整(selfalign)地形成，同时，n型半导体区域10相对于设置在栅极电极6n的侧面上的侧壁隔离物9自调整地形成。并且，n型半导体区域10的杂质浓度高于n型半导体区域7。
p沟道型MISFET主要由栅极电极6p、栅极上硅化物层12pA、绝缘性侧壁隔离物9、p型源极/漏极区域19p和源极漏极上硅化物层12pB构成，其中，该栅极电极6p隔着栅极绝缘膜5形成在n型阱区域3的表面(沟道形成区域)上，由p型多晶硅构成，该栅极上硅化物层12pA形成在栅极电极6p上，该绝缘性侧壁隔离物9形成在由栅极电极6p及栅极上硅化物层12pA构成的栅极电极部20p的侧面上，该源极漏极上硅化物层12pB形成在p型源极/漏极区域19p的p型半导体区域11上。这里，本实施例的特征在于：p沟道型MISFET的栅极电极部20p的高度(也就是，栅极上硅化物层12pA的上表面的高度)低于设置在其侧面上的侧壁隔离物9的上端。换句话说，在栅极电极部20p上存在被侧壁隔离物9的上部围绕的凹部。并且，p沟道型MISFET的p型源极/漏极区域19p由p型半导体区域(延伸区域)8和p型半导体区域(高浓度源极/漏极区域)11构成，该p型半导体区域8在n型阱区域3中位于栅极电极6p的两侧，该p型半导体区域(高浓度源极/漏极区域)11在n型阱区域3中位于侧壁隔离物9的两侧且具有深于p型半导体区域8的接合。p型半导体区域8相对于栅极电极6p自调整地形成，同时，p型半导体区域11相对于设置在栅极电极6p的侧面上的侧壁隔离物9自调整地形成。并且，p型半导体区域11的杂质浓度高于p型半导体区域8。
在栅极电极部20n及20p、侧壁隔离物9以及源极/漏极区域19n及19p上形成有成为让产生拉伸应力的绝缘膜(以下，称为“拉伸应力膜”)的氮化硅膜13，在氮化硅膜13上形成有例如由氧化硅膜构成的层间绝缘膜15。因此，在栅极电极20n及20p中的栅极上硅化物层12nA及12pA和层间绝缘膜15之间、侧壁隔离物9和层间绝缘膜15之间、以及源极/漏极区域19n及19p上的源极漏极上硅化物层12nB及12pB和层间绝缘膜15之间形成有氮化硅膜13。在本说明书中，拉伸应力膜是指让位于栅极电极下的沟道区域的栅极长度方向产生拉伸应力的绝缘膜的意思。成为拉伸应力膜的氮化硅膜13是通过例如负压(sub-atmosphericpressure)CVD(SA-CVD)法沉积的。
在本实施例中，由于栅极电极部20n及20p的高度低于侧壁隔离物9的上端，因此位于n沟道型MISFET及p沟道型MISFET各自的栅极电极部20n及20p的栅极长度方向的中央部上的氮化硅膜13的膜厚t1，厚于位于其它区域(源极漏极上硅化物层12nB及12pB、和侧壁隔离物9等)上的氮化硅膜13的膜厚(沉积膜厚t2)。这样的结构能够通过如上所述的在栅极电极部20n及20p上存在被侧壁隔离物9的上部围绕的凹部、以及使MISFET的栅极长度充分小来实现。例如，当为MISFET的栅极长度相对于氮化硅膜13的沉积膜厚t2充分大的图2所示的情况时，位于栅极电极部20n的中央部上的氮化硅膜13的膜厚t1与形成在源极漏极上硅化物层12nB上的氮化硅膜13的沉积膜厚t2相同。另一方面，如图1所示，当MISFET的栅极长度充分小时，由于氮化硅膜13的覆盖度(平面差覆盖度)、和在栅极电极部20n及20p上存在被侧壁隔离物9的上部围绕的凹部，因此能够自调整地获得位于栅极电极部20n及20p上的氮化硅膜13的膜厚t1大于沉积膜厚t2的结构。具体地说，由于当氮化硅膜13的沉积膜厚t2为形成在p型半导体衬底1中的活性区域上的MISFET的最小栅极长度的一半或一半以上时，换句话说，当MISFET的最小栅极长度为氮化硅膜13的沉积膜厚t2的两倍或两倍以下的长度时，栅极电极部20n及20p上的凹部被氮化硅膜13完全埋住，因此位于栅极电极部20n及20p上的氮化硅膜13的膜厚t1与沉积膜厚t2相比，较大。
根据上述结构，由于能够选择性地仅使位于栅极电极部20n及20p上的氮化硅膜13的膜厚t1厚于沉积膜厚t2，因此与使用了相同沉积膜厚的应力膜的以往结构(在栅极电极上没有存在被侧壁的上部包围的凹部)相比，能够有效地增大在p型半导体衬底1的活性区域(沟道形成区域)中产生的应力。这样一来，由于能够在将氮化硅膜13的沉积膜厚t2自身抑制在可防止接触不良的厚度的同时，通过增加漏极电流来提高n沟道型MISFET的驱动力，因此能够实现高性能的半导体装置。此时，最好将栅极电极6n及6p布置为栅极长度方向沿着半导体衬底1中的硅的<100>方向。当象这样，使栅极电极6n及6p的栅极长度方向为<100>方向时，在n沟道型MISFET中，能够通过由氮化硅膜13构成的拉伸应力膜来提高驱动力，而在p沟道型MISFET中，驱动力几乎不受由氮化硅膜13构成的拉伸应力膜的影响，与以往相比，抑制了驱动力的下降。
另外，在第一实施例中，由于氮化硅膜13为拉伸应力膜，因此有效于n沟道型MISFET的驱动力的提高。并且，在第一实施例中，也可以使用其它种类的拉伸应力膜来代替氮化硅膜13。
以下，对第一实施例所涉及的半导体装置的制造方法加以说明。
图3(a)～图3(e)为示出了第一实施例所涉及的半导体装置的制造方法的各工序图。
首先，如图3(a)所示，准备好例如由单结晶硅构成的p型半导体衬底(以下，只称为p型衬底)1，然后，在p型衬底1分别选择性地形成p型阱区域2及n型阱区域3。其次，在p型衬底1形成元件隔离区域4，作为区划第一元件形成区域(活性区域)和第二元件形成区域(活性区域)用的区域。该元件隔离区域4是通过在p型衬底1中形成浅沟(例如，300nm左右深度的沟)之后，再利用CVD(Chemical Vapor Deposition)法在p型衬底1上形成由例如氧化硅膜构成的绝缘膜，然后，利用CMP(化学机械研磨：Chemical Mechanical Poliching)法进行平坦化，以使该绝缘膜仅残留在上述浅沟内部来形成的。
其次，通过进行热处理，在p型衬底1的元件形成区域上形成例如厚度为1～3nm左右的由氧化硅膜构成的栅极绝缘膜5，然后，利用例如CVD法在整个p型衬底1上形成例如厚度为140nm的多结晶硅膜6A。另外，对于多结晶硅膜6A，在其沉积中或沉积后导入用以降低电阻值且同时抑制耗尽(depletion)化的杂质。这里，最好向成为n沟道型MISFET的栅极电极的多结晶硅膜导入n型杂质，向成为p沟道型MISFET的栅极电极的多结晶硅膜导入p型杂质。其次，利用CVD法在多结晶硅膜6A上形成成为栅极图案化时的硬掩模(hard mask)的例如厚度为20nm的氧化硅膜17。
其次，如图3(b)所示，在经过光刻工序及蚀刻工序，将氧化硅膜17图案化为栅极电极状之后，以该被图案化的氧化硅膜17为硬掩模，将多结晶硅膜6A图案化，藉此方法，在第一元件形成区域(n沟道型MISFET形成区域)上形成例如栅极长度为60nm的栅极电极6n，同时，在第二元件形成区域(p沟道型MISFET形成区域)上形成例如栅极长度为60nm的栅极电极6p。
其次，如图3(c)所示，利用离子注入法对没有形成栅极电极6n的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(延伸区域)7。然后，利用离子注入法对没有形成栅极电极6p的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(延伸区域)8。n型半导体区域7的形成是在光致抗蚀剂掩模(photo resist mask)覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域8的形成是在光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。
其次，在各元件形成区域的栅极电极6n及6p、和被图案化的氧化硅膜17的侧面上形成例如栅极长度方向的膜厚为30～60nm左右的侧壁隔离物9。侧壁隔离物9是通过利用CVD法在整个p型衬底1上形成例如由氮化硅膜构成的绝缘膜，然后，对该绝缘膜进行RIE(Reactive IonEtching)等各向异性蚀刻来形成的。接着，利用离子注入法对没有形成栅极电极6n及侧壁隔离物9的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(高浓度源极/漏极区域)10。然后，利用离子注入法对没有形成栅极电极6p及侧壁隔离物9的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(高浓度源极/漏极区域)11。n型半导体区域10的形成是在由光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域11的形成是在由光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。在上述图3(c)所示的工序中，形成由n型半导体区域7及n型半导体区域10构成的n沟道型MISFET的n型源极/漏极区域19n，同时，形成由p型半导体区域8及p型半导体区域11构成的p沟道型MISFET的p型源极/漏极区域19p。
其次，如图3(d)所示，通过使用了例如HF溶液等的湿蚀刻处理，将在n沟道型MISFET形成区域及p沟道型MISFET形成区域各自的栅极电极6n及6p上形成的氧化硅膜17、和在n型半导体区域10上及p型半导体区域11上形成的自然氧化膜等除去，藉此方法，使各栅极电极6n及6p的表面、n型半导体区域10的表面和p型半导体区域11的表面露出。结果是在各栅极电极6n及6p上形成具有被侧壁隔离物9的上部包围的凹部形状的例如深度为20nm的凹部，如图3(d)所示。
其次，利用溅射法在整个p型衬底1上形成例如厚度为11nm的镍(Ni)膜作为高熔点金属膜，然后，进行热处理。藉此方法，让各MISFET的栅极电极6n及6p中的硅(Si)和上述镍膜中的镍产生反应，在栅极电极6n及6p的表面形成例如厚度为25nm的栅极上硅化物(NiSi)层12nA及12pA，同时，让半导体区域10及11中的硅(Si)和上述镍膜中的镍产生反应，在半导体区域10及11的表面形成源极漏极上硅化物(NiSi)层12nB及12pB，如图3(e)所示。然后，选择性地除去残存在形成了硅化物层12的区域以外的未反应镍膜，之后，进行热处理，使硅化物层12活性化。藉此方法，形成由栅极电极6n及栅极上硅化物层12nA构成的n沟道型MISFET的栅极电极部20n、和由栅极电极6p及栅极上硅化物层12pA构成的p沟道型MISFET的栅极电极部20p。此时，通过将栅极电极部20n及20p的高度(栅极上硅化物层12nA及12pA的上表面的高度)形成得低于侧壁隔离物9的上端，来在栅极电极部20n及20p上形成被侧壁隔离物9的上部围绕的例如深度为20nm的凹部。
其次，利用例如负压CVD(SA-CVD)法在整个p型衬底1上形成成为拉伸应力膜的例如厚度为30nm的氮化硅膜13。氮化硅膜13的沉积条件例如是高频电力为350～400W，室(chamber)内压力为300～350Torr(39.9～46.55kPa)。
在本实施例中，将氮化硅膜13的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的MISFET的栅极电极部20n及20p的栅极长度方向的中央部上的氮化硅膜13的膜厚t1，因在栅极电极部20n及20p上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。在例如栅极电极6n及6p的栅极长度为60nm时，使氮化硅膜13的沉积膜厚t2为30nm。此时，若使栅极电极部20n及20p上的被侧壁隔离物9的上部包围的凹部的深度为20nm的话，则位于栅极电极部20n及20p上的氮化硅膜13的膜厚t1大约为50nm。即，在本实施例中，能够通过使具有拉伸应力的氮化硅膜13的栅极电极部20n及20p上的膜厚厚于其它区域的氮化硅膜13的膜厚，来更有效地让在MISFET的沟道形成区域产生拉伸应力，其结果是能够提高n沟道型MISFET的驱动力。
其次，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第一实施例中，使用了多结晶硅膜6A作为了栅极电极6n及6p的材料，也可以代替它，使用其它导电性材料。并且，在多结晶硅膜6A上形成了氧化硅膜17，也可以代替它，形成由其它材料构成的保护膜。
并且，在第一实施例中，能够将氮化硅膜13的沉积膜厚t2自身抑制在可防止接触不良的厚度，参照图4(a)～图4(d)对其效果加以详细说明。另外，在图4(a)～图4(d)中，由于对与图1及图3(a)～图3(e)所示的构成要素同一的构成要素标注同一符号，因此对其说明加以适当地省略。
图4(a)示出了将两个图1所示的本实施例的半导体装置中的n沟道型MISFET(主要由隔着栅极绝缘膜5形成在p型阱区域2的表面(沟道形成区域)上的栅极电极6n、形成在栅极电极6n上的栅极上硅化物层12nA、形成在由栅极电极6n及栅极上硅化物层12nA构成的栅极电极部20n的侧面上的侧壁隔离物9和n型源极/漏极区域19n构成)邻接形成在由p型半导体衬底1构成的同一活性区域上的情况。如图4(a)所示，在p型半导体衬底1上形成使产生拉伸应力的氮化硅膜13后，如图4(b)所示，在氮化硅膜13上形成例如由氧化硅膜构成的层间绝缘膜15。然后，在层间绝缘膜15及氮化硅膜13形成用于与成为n沟道型MISFET的n型源极/漏极区域19n的n型半导体区域10电接触的空穴。具体地说，如图4(c)所示，首先，在层间绝缘膜15形成以氮化硅膜13为蚀刻停止膜，到达氮化硅膜13的空穴18。其次，如图4(d)所示，将空穴18下侧的氮化硅膜13除去，使空穴18到达n型半导体区域10的表面的源极漏极上硅化物层12。这里，在本实施例中，将氮化硅膜13的沉积膜厚t2抑制在可防止接触不良的厚度。具体地说，即使在栅极电极6n之间的间隔较窄时，也没有栅极电极6n之间的n型半导体区域10上的氮化硅膜13的膜厚大于沉积膜厚的现象，如图4(a)所示。这样一来，如图4(d)所示，由于能够确实地进行用于形成空穴18的氮化硅膜13的蚀刻，因此不会发生空穴18开口不良的现象。即，能够防止不能与n型半导体区域10电接触的接触不良。
(第二实施例)
以下，对于本发明的第二实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置时为例加以说明。
图5为示出了第二实施例所涉及的半导体装置的概要结构的剖面图。另外，在图5中，由于对与图1所示的第一实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
第二实施例与第一实施例的不同之处在于：如图5所示，在n沟道型MISFET及p沟道型MISFET与层间绝缘膜15之间，作为应力膜，形成有成为让P型半导体衬底1的活性区域(特别是各MISFET的沟道形成区域)产生压缩应力的绝缘膜(以下，称为“压缩应力膜”)的氮化硅膜14，来代替让P型半导体衬底1的活性区域(特别是各MISFET的沟道形成区域)产生拉伸应力的氮化硅膜13。这里，氮化硅膜14是通过例如高密度等离子体CVD(HDP-CVD)法沉积的。在第一实施例中，能够通过使产生拉伸应力的氮化硅膜13来提高n沟道型MISFET的驱动力，在第二实施例中，能够通过使产生压缩应力的氮化硅膜14来提高p沟道型MISFET的驱动力。此时，最好将栅极电极6n及6p布置为栅极长度方向沿着半导体衬底1中的硅的<110>方向。这样一来，能够在p沟道型MISFET中，通过由氮化硅膜14构成的压缩应力膜来提高驱动力。
并且，根据第二实施例，由于选择性地仅使位于栅极电极部20n及20p上的氮化硅膜14的膜厚t1厚于沉积膜厚t2，因此与具有相同沉积膜厚的应力膜的以往结构(在栅极电极部上没有存在被侧壁的上部围绕的凹部的结构)相比，能够有效地增大在p型半导体衬底1的活性区域(沟道形成区域)产生的应力。这样一来，由于能够在将氮化硅膜14的沉积膜厚t2自身抑制在可防止接触不良的厚度的同时，通过增加漏极电流来提高p沟道型MISFET的驱动力，因此能够实现高性能的半导体装置。
另外，在第二实施例中，也可以使用其它种类的压缩应力膜来代替氮化硅膜14。
以下，对第二实施例所涉及的半导体装置的制造方法加以说明。
图6(a)～图6(e)为示出了第二实施例所涉及的半导体装置的制造方法的各工序图。另外，在图6(a)～图6(e)中，由于对与图3(a)～图3(e)所示的第一实施例同一的构成要素标注同一符号，因此对其说明加以适当地省略。并且，第二实施例所涉及的半导体装置的制造方法与第一实施例的不同之处仅在于应力膜的沉积方法。
在第二实施例中，与图3(a)～图3(e)所示的第一实施例一样，如图6(a)～图6(e)所示，进行到形成硅化物层12为止的工序。然后，利用例如高密度等离子体CVD(HDP-CVD)法，在整个p型衬底1上形成成为压缩应力膜的例如厚度为30nm的氮化硅膜14。氮化硅膜14的沉积条件是例如高频电力为600～700W，室内压力为5～10Torr(665～1330Pa)。另外，本说明书中的压缩应力膜是指使位于栅极电极下的沟道区域的栅极长度方向产生压缩应力的绝缘膜。
在本实施例中，将氮化硅膜14的沉积膜厚t2设定为在活性区域上形成的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的MISFET的栅极电极部20n及20p的中央部上的氮化硅膜14的膜厚t1，因在栅极电极部20n及20p上存在被侧壁隔离物9的上部包围的凹部而自调整地厚于衬底膜厚t2。即，在本实施例中，由于在具有压缩应力的氮化硅膜14的栅极电极部20n及20p上的膜厚厚于其它区域的氮化硅膜14的膜厚，因此能够更有效地使在MISFET的沟道形成区域中产生压缩应力，其结果是能够提高p沟道型MISFET的驱动力。
其次，利用等离子体CVD法，在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，利用众所周知的技术形成接触孔和金属布线层等，来完成本实施例的半导体装置，无图示。
另外，在第二实施例中，使用了多结晶硅膜6A作为栅极电极6n及6p的材料，但也可以代替它，使用其它导电性材料。并且，在多结晶硅膜6A上形成了氧化硅膜17，但也可以代替它，形成由其它材料构成的保护膜。
并且，在第二实施例中，能够将氮化硅膜14的沉积膜厚t2自身抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
(第三实施例)
以下，对于本发明的第三实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置时为例加以说明。另外，本实施例相当于第一实施例的变形例，目的在于：提高n沟道型MISFET的驱动力，而且抑制p沟道型MISFET的驱动力的劣化。
图7为示出了第三实施例所涉及的半导体装置的概要结构的剖面图。另外，在图7中，由于对与图1所示的第一实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
第三实施例与第一实施例的不同之处在于：如图7所示，由p沟道型MISFET的栅极电极6p及栅极上硅化物层12pA构成的栅极电极部20p的高度大于或等于设置在其侧面上的侧壁隔离物9的上端高度。即，在p沟道型MISFET的栅极上硅化物层12pA上不存在被侧壁隔离物9的上部包围的凹部。
在这样的本实施例的结构中，位于n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，与第一实施例一样，厚于位于其它区域的氮化硅膜13的膜厚(沉积膜厚t2)，而位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13的膜厚t1a，与沉积膜厚t2的膜厚几乎相同。
即，根据第三实施例，能够通过使位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13(使MISFET的沟道形成区域产生拉伸应力的拉伸应力膜)的膜厚薄于第一实施例，来使在p沟道型MISFET的沟道形成区域中产生的拉伸应力弱于第一实施例。因此，能够在提高n沟道型MISFET的驱动力的同时，抑制p沟道型MISFET的驱动力的降低。
以下，对第三实施例所涉及的半导体装置的制造方法加以说明。
图8(a)～图8(f)为示出了第三实施例所涉及的半导体装置的制造方法的各工序图。另外，在图8(a)～图8(f)中，由于对与图3(a)～图3(e)所示的第一实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
在第三实施例中，首先，与图3(a)所示的第一实施例一样，如图8(a)所示，进行在多结晶硅膜6A上形成成为栅极图案化时的硬掩模的氧化硅膜17为止的工序。
其次，如图8(b)所示，在用抗蚀掩模(省略图示)覆盖n沟道型MISFET形成区域的状态下，选择性地蚀刻位于p沟道型MISFET形成区域上的氧化硅膜17，将其除去，然后，除去上述抗蚀掩模。
其次，如图8(c)所示，经由光刻工序及蚀刻工序，将位于n沟道型MISFET形成区域上的氧化硅膜17及多结晶硅膜6A、和位于p沟道型MISFET形成区域上的多结晶硅膜6A图案化，藉此方法，在第一元件形成区域(n沟道型MISFET形成区域)上形成栅极电极6n，同时，在第二元件形成区域(p沟道型MISFET形成区域)上形成栅极电极6p。这里，氧化硅膜17残存在n沟道型MISFET形成区域的栅极电极6n上。
其次，如图8(d)所示，利用离子注入法对没有形成栅极电极6n的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(延伸区域)7。然后，利用离子注入法对没有形成栅极电极6p的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(延伸区域)8。n型半导体区域7的形成是在光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域8的形成是在光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。
其次，在n沟道型MISFET形成区域的栅极电极6n及残存在其上的氧化硅膜17的侧面上、和p沟道型MISFET形成区域的栅极电极6p的侧面上形成例如栅极长度方向的膜厚为30～60nm左右的侧壁隔离物9。侧壁隔离物9是通过利用CVD法在整个p型衬底1上形成例如由氮化硅膜构成的绝缘膜，然后，对该绝缘膜进行RIE等各向异性蚀刻来形成的。接着，利用离子注入法对没有形成栅极电极6n及侧壁隔离物9的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域10。然后，利用离子注入法对没有形成栅极电极6p及侧壁隔离物9的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域11。n型半导体区域10的形成是在由光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域11的形成是在由光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。在上述图8(d)所示的工序中，形成由n型半导体区域7及n型半导体区域10构成的n沟道型MISFET的n型源极/漏极区域19n，同时，形成由p型半导体区域8及p型半导体区域11构成的p沟道型MISFET的p型源极/漏极区域19p。
其次，如图8(e)所示，通过使用了例如HF溶液等的湿蚀刻处理，将形成在n沟道型MISFET形成区域的栅极电极6n上的氧化硅膜17、以及形成在n型半导体区域10上及p型半导体区域11上的自然氧化膜等除去，藉此方法，使各栅极电极6n及6p的表面、n型半导体区域10的表面和p型半导体区域11的表面露出。结果是仅在n沟道型MISFET形成区域的栅极电极6n上形成被侧壁隔离物9的上部包围的凹部，如图8(e)所示。换句话说，在p沟道型MISFET形成区域的栅极电极6p上没有形成被侧壁隔离物9的上部包围的凹部。
其次，利用溅射法在整个p型衬底1上形成例如镍(Ni)膜作为高熔点金属膜，然后，进行热处理。藉此方法，让各MISFET的栅极电极6n及6p中的硅(Si)和上述镍膜中的镍产生反应，在各栅极电极6n及6p的表面形成栅极上硅化物(NiSi)层12nA及12pA，同时，让半导体区域10及11中的硅(Si)和上述镍膜中的镍产生反应，在半导体区域10及11的表面形成源极漏极上硅化物(NiSi)层12nB及12pB，如图8f)所示。然后，选择性地除去残存在形成了硅化物层12的区域以外的未反应镍膜，之后，进行热处理，使硅化物层12活性化。
其次，利用例如负压CVD(SA-CVD)法在整个p型衬底1上形成具有拉伸应力的例如厚度为30nm的氮化硅膜13。氮化硅膜13的沉积条件例如是高频电力为350～400W，室内压力为300～350Torr(39.9～46.55kPa)。
在本实施例中，将氮化硅膜13的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，因在栅极电极部20n上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。而位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13的膜厚t1a，由于在栅极电极部20p上没有存在被侧壁隔离物9的上部包围的凹部，因此与沉积膜厚t2相同。根据这样的结构，在本实施例中，能够使在n沟道型MISFET的沟道形成区域作用的拉伸应力，大于在p沟道型MISFET的沟道形成区域作用的拉伸应力。其结果是能够提高n沟道型MISFET的驱动力，且能够抑制p沟道型MISFET的驱动力的降低。
其次，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第三实施例中，使用了多结晶硅膜6A作为了栅极电极6n及6p的材料，也可以代替它，使用其它导电性材料。并且，在多结晶硅膜6A上形成了氧化硅膜17，也可以代替它，形成由其它材料构成的保护膜。
并且，在第三实施例中，能够将氮化硅膜13的沉积膜厚t2自身抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
(第四实施例)
以下，对于本发明的第四实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置时为例加以详细说明。另外，本实施例相当于第二实施例的变形例，目的在于：提高p沟道型MISFET的驱动力，而且抑制n沟道型MISFET的驱动力的劣化。
图9为示出了第四实施例所涉及的半导体装置的概要结构的剖面图。另外，在图9中，由于对与图5所示的第二实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
第四实施例与第二实施例的不同之处在于：如图9所示，由n沟道型MISFET的栅极电极6n及栅极上硅化物层12nA构成的栅极电极部20n的高度与设置在其侧面上的侧壁隔离物9的上端高度相同。即，在n沟道型MISFET的栅极电极部20n上不存在被侧壁隔离物9的上部包围的凹部。
在这样的本实施例的结构中，位于由p沟道型MISFET的栅极电极6p和栅极上硅化物层12pA构成的栅极电极部20p上的氮化硅膜14的膜厚t1，与第二实施例一样，厚于位于其它区域的氮化硅膜14的膜厚(沉积膜厚t2)，而位于n沟道型MISFET的栅极电极部20n上的氮化硅膜14的膜厚t1a与沉积膜厚t2的膜厚几乎相同。
即，根据第四实施例，能够通过使位于由n沟道型MISFET的栅极电极6n及栅极上硅化物层12nA构成的栅极电极部20n上的氮化硅膜14(使MISFET的沟道形成区域产生压缩应力的压缩应力膜)的膜厚薄于第二实施例，来使在n沟道型MISFET的沟道形成区域中产生的压缩应力弱于第二实施例。因此，能够在提高p沟道型MISFET的驱动力的同时，抑制n沟道型MISFET的驱动力的降低。
以下，对第四实施例所涉及的半导体装置的制造方法加以说明。
图10(a)～图10(f)为示出了第四实施例所涉及的半导体装置的制造方法的各工序图。另外，在图10(a)～图10(f)中，由于对与图6(a)～图6(e)所示的第二实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
在第四实施例中，首先，与图6(a)所示的第二实施例一样，如图10(a)所示，进行在多结晶硅膜6A上形成成为栅极图案化时的硬掩模的氧化硅膜17为止的工序。
其次，如图10(b)所示，在用抗蚀掩模(省略图示)覆盖p沟道型MISFET形成区域的状态下，选择性地蚀刻位于n沟道型MISFET形成区域上的氧化硅膜17，将其除去，然后，除去上述抗蚀掩膜。
其次，如图10(c)所示，经由光刻工序及蚀刻工序，将位于n沟道型MISFET形成区域上的多结晶硅膜6A、和位于p沟道型MISFET形成区域上的氧化硅膜17及多结晶硅膜6A图案化，藉此方法，在n沟道型MISFET形成区域及p沟道型MISFET形成区域各自上形成栅极电极6n及6p。这里，氧化硅膜17残存在p沟道型MISFET形成区域的栅极电极6p上。
其次，如图10(d)所示，利用离子注入法对没有形成栅极电极6n的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(延伸区域)7。然后，利用离子注入法对没有形成栅极电极6p的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(延伸区域)8。n型半导体区域7的形成是在光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域8的形成是在光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。
其次，在n沟道型MISFET形成区域的栅极电极6n的侧面上、和p沟道型MISFET形成区域的栅极电极6p及残存在其上的氧化硅膜17的侧面上形成例如栅极长度方向的膜厚为30～60nm左右的侧壁隔离物9。侧壁隔离物9是通过利用CVD法在整个p型衬底1上形成例如由氮化硅膜构成的绝缘膜，然后，对该绝缘膜进行RIE等各向异性蚀刻来形成的。接着，利用离子注入法对没有形成栅极电极6n及侧壁隔离物9的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域10。然后，利用离子注入法对没有形成栅极电极6p及侧壁隔离物9的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域11。n型半导体区域10的形成是在由光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域11的形成是在由光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。在上述图10(d)所示的工序中，形成由n型半导体区域7及n型半导体区域10构成的n沟道型MISFET的n型源极/漏极区域19n，同时，形成由p型半导体区域8及p型半导体区域11构成的p沟道型MISFET的p型源极/漏极区域19p。
其次，如图10(e)所示，通过使用了例如HF溶液等的湿蚀刻处理，将形成在p沟道型MISFET形成区域的栅极电极6p上的氧化硅膜17、以及形成在n型半导体区域10上及p型半导体区域11上的自然氧化膜等除去，藉此方法，使各栅极电极6n及6p的表面、n型半导体区域10的表面和p型半导体区域11的表面露出。结果是仅在p沟道型MISFET形成区域的栅极电极6p上形成被侧壁隔离物9的上部包围的凹部，如图10(e)所示。换句话说，在n沟道型MISFET形成区域的栅极电极6n上没有形成被侧壁隔离物9的上部包围的凹部。
其次，利用溅射法在整个p型衬底1上形成例如镍(Ni)膜作为高熔点金属膜，然后，进行热处理。藉此方法，让各MISFET的栅极电极6n及6p中的硅(Si)和上述镍膜中的镍产生反应，在各栅极电极6n及6p的表面形成栅极上硅化物(NiSi)层12nA及12pA，同时，让半导体区域10及11中的硅(Si)和上述镍膜中的镍产生反应，在半导体区域10及11的表面形成源极漏极上硅化物(NiSi)层12nB及12pB，如图10(f)所示。然后，选择性地除去残存在形成了硅化物层12的区域以外的未反应镍膜，之后，进行热处理，使硅化物层12活性化。藉此方法，形成由栅极电极6n及栅极上硅化物层12nA构成的n沟道型MISFET的栅极电极部20n、和由栅极电极6p及栅极上硅化物层12pA构成的p沟道型MISFET的栅极电极部20p。
其次，利用例如高密度等离子体CVD(HDP-CVD)法在整个p型衬底1上形成具有压缩应力的氮化硅膜14。氮化硅膜14的沉积条件例如是高频电力为600～700W，室内压力为5～10Torr(665～1330Pa)。
在本实施例中，将氮化硅膜14的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的p沟道型MISFET的栅极电极部20p上的氮化硅膜14的膜厚t1，因在该栅极电极部20p上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。而位于n沟道型MISFET的栅极电极部20n上的氮化硅膜14的膜厚t1a，由于在该栅极电极部20n上没有存在被侧壁隔离物9的上部包围的凹部，因此与沉积膜厚t2相同。根据这样的结构，在本实施例中，能够使在p沟道型MISFET的沟道形成区域作用的压缩应力，大于在n沟道型MISFET的沟道形成区域作用的压缩应力。其结果是能够提高p沟道型MISFET的驱动力，且能够抑制n沟道型MISFET的驱动力的降低。
其次，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第四实施例中，使用了多结晶硅膜6A作为栅极电极6n及6p的材料，也可以代替它，使用其它导电性材料。并且，在多结晶硅膜6A上形成了氧化硅膜17，也可以代替它，形成由其它材料构成的绝缘膜。
并且，在第四实施例中，能够将氮化硅膜14的沉积膜厚t2自身抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
(第五实施例)
以下，对于本发明的第五实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置时为例加以详细说明。另外，本实施例相当于第一实施例及第二实施例的变形例，目的在于：通过在n沟道型MISFET形成区域和p沟道型MISFET形成区域使用相互不同的应力膜(例如，线性氮化膜)，来提高n沟道型MISFET及p沟道型MISFET两方的驱动力。
图11为示出了第五实施例所涉及的半导体装置的概要结构的剖面图。另外，在图11中，由于对与图1所示的第一实施例及图5所示的第二实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
如图11所示，在本实施例的半导体装置中，也与第一实施例一样，使n沟道型MISFET及p沟道型MISFET各自的栅极电极部20n及20p的高度，低于设置在各栅极电极部20n及20p的侧面上的侧壁隔离物9的上端。换句话说，在n沟道型MISFET及p沟道型MISFET各自的栅极电极部20n及20p上存在被侧壁隔离物9的上部包围的凹部。
本实施例与第一实施例的不同之处在于：如图11所示，在n沟道型MISFET的栅极电极部20n及n型半导体区域10(源极漏极上硅化物层12nB)、和层间绝缘膜15之间形成有成为拉伸应力膜的氮化硅膜13，而在p沟道型MISFET的栅极电极部20p及p型半导体区域11(源极漏极上硅化物层12pB)、和层间绝缘膜15之间形成有成为压缩应力膜的氮化硅膜14。
在这样的本实施例的结构中，位于n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，与第一实施例一样，厚于位于其它区域(例如，源极漏极上硅化物层12nB及12pB)上的氮化硅膜13的膜厚(沉积膜厚t2)。并且，位于p沟道型MISFET的栅极电极部20p上的氮化硅膜14的膜厚t1，与第二实施例一样，厚于位于其它区域的氮化硅膜14的膜厚(沉积膜厚t2)。这样一来，由于能够选择性地增大在n沟道型MISFET的沟道形成区域中产生的拉伸应力，同时，能够选择性地增大在p沟道型MISFET的沟道形成区域中产生的压缩应力，因此能够提高n沟道型MISFET及p沟道型MISFET两方的驱动力。
以下，对第五实施例所涉及的半导体装置的制造方法加以说明。
图12(a)～图12(f)为示出了第五实施例所涉及的半导体装置的制造方法的各工序图。另外，在图12(a)～图12(f)中，由于对与图3(a)～图3(e)所示的第一实施例及图6(a)～图6(e)所示的第二实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
在第五实施例中，首先，通过与图3(a)～图3(e)所示的第一实施例一样的方法，如图12(a)所示，进行形成n沟道型MISFET、p沟道型MISFET及硅化物层12为止的工序。这里，在n沟道型MISFET及p沟道型MISFET各自的栅极电极部20n及20p上存在有被侧壁隔离物9的上部包围的凹部。
其次，如图12(b)所示，利用例如负压CVD(SA-CVD)法，在整个p型衬底1上形成成为拉伸应力膜的氮化硅膜13。氮化硅膜13的沉积条件是例如高频电力为350～400W，室内压力为300～350Torr(39.9～46.55kPa)。
在本实施例中，将氮化硅膜13的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，因在该栅极电极部20n上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。
其次，如图12(c)所示，利用光刻技术，在氮化硅膜13上形成覆盖n沟道型MISFET形成区域的抗蚀剂图案21后，以该抗蚀剂图案21为掩模，对氮化硅膜13进行蚀刻。这样一来，仅有n沟道型MISFET形成区域被氮化硅膜13选择性地覆盖。换句话说，选择性地除去位于p沟道型MISFET形成区域上的氮化硅膜13。能够通过这样形成的氮化硅膜13，选择性地仅使n沟道型MISFET的沟道形成区域产生拉伸应力。其结果是能够提高n沟道型MISFET的驱动力。
其次，如图12(d)所示，在除去抗蚀剂图案21后，如图12(e)所示，利用例如高密度等离子体CVD(HDP-CVD)法在整个p型衬底1上形成成为压缩应力膜的氮化硅膜14。氮化硅膜14的沉积条件例如是高频电力为600～700W，室内压力为5～10Torr(665～1330Pa)。
在本实施例中，将氮化硅膜14的沉积膜厚t2设定为在活性区域上形成的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的p沟道型MISFET的栅极电极部20p上的氮化硅膜14的膜厚t1，因在该栅极电极部20p上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。
其次，如图12(f)所示，利用光刻技术，在氮化硅膜14上形成覆盖p沟道型MISFET形成区域的抗蚀剂图案22后，以该抗蚀剂图案22为掩模，对氮化硅膜14进行蚀刻。这样一来，仅有p沟道型MISFET形成区域被氮化硅膜14选择性地覆盖。换句话说，选择性地除去位于n沟道型MISFET形成区域上的氮化硅膜14。能够通过这样形成的氮化硅膜14，仅使p沟道型MISFET的沟道形成区域选择性地产生压缩应力。其结果是能够提高p沟道型MISFET的驱动力。
其次，在除去抗蚀剂图案22之后，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化，无图示。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第五实施例中，使用了多结晶硅膜6A作为栅极电极6n及6p的材料，但也可以代替它，使用其它导电性材料。并且，在多结晶硅膜6A上形成了氧化硅膜17，但也可以代替它，形成由其它材料构成的绝缘膜。
并且，在第五实施例中，能够将氮化硅膜13及14的沉积膜厚t2自身(在氮化硅膜13和氮化硅膜14的沉积膜厚t2也可以不同)抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
(第六实施例)
以下，对于本发明的第六实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置为例加以详细说明。另外，本实施例相当于第三实施例的变形例，特征在于：为了在n沟道型MISFET的栅极电极部上形成被侧壁包围的凹部而使用硅锗(以下，SiGe)膜、以及p沟道型MISFET的栅极电极具有多结晶硅膜和SiGe膜的两层结构。象这样，能够通过由多结晶硅膜和SiGe膜的两层结构构成p沟道型MISFET的栅极电极，来提高p沟道型MISFET的S因数(factor)(S参数)。
图13为示出了第六实施例所涉及的半导体装置的概要结构的剖面图。另外，在图13中，由于对与图7所示的第三实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
第六实施例与第三实施例的不同之处在于：如图13所示，在成为p沟道型MISFET的第一栅极电极6p的多结晶硅膜上形成有成为第二栅极电极16p的SiGe膜，也就是说，p沟道型MISFET的栅极电极具有多结晶硅膜和SiGe膜的两层结构，以及因此由第一栅极电极6p、第二栅极电极16p及栅极上硅化物层12pA构成的栅极电极部20p的高度，大于或等于设置在其侧面上的侧壁隔离物9的上端高度。即，在p沟道型MISFET的栅极电极部20p上不存在被侧壁隔离物9的上部包围的凹部。而在由n沟道型MISFET的第一栅极电极6n及栅极上硅化物层12nA构成的栅极电极部20n上存在被侧壁隔离物9的上部包围的凹部。另外，设置在p沟道型MISFET的栅极电极部20p的侧面上的侧壁隔离物9的上端高度，与设置在n沟道型MISFET的栅极电极部20n的侧面上的侧壁隔离物9的上端高度相同。
在这样的本实施例的结构中，与第三实施例一样，位于n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，厚于位于其它区域(例如，源极漏极上硅化物层12nB及12pB)上的氮化硅膜13的膜厚(沉积膜厚t2)，而位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13的膜厚t1a与沉积膜厚t2的膜厚几乎相同。
即，根据第六实施例，能够通过使位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13(使MISFET的沟道形成区域产生拉伸应力的拉伸应力膜)的膜厚薄于第一实施例，来使在p沟道型MISFET的沟道形成区域中产生的拉伸应力弱于第一实施例。因此，能够在提高n沟道型MISFET的驱动力的同时，抑制p沟道型MISFET的驱动力的降低。
并且，根据第六实施例，由于通过由多结晶硅膜(第一栅极电极6)和SiGe膜(第二栅极电极16)这样的两层结构构成p沟道型MISFET的栅极电极，与使用多结晶硅膜的单层的栅极电极的情况相比，能够用更低的衬底杂质浓度实现相同的阈值电压，因此能够提高p沟道型MISFET的S因数。
以下，对第六实施例所涉及的半导体装置的制造方法加以说明。
图14(a)～图14(e)为示出了第六实施例所涉及的半导体装置的制造方法的各工序图。另外，在图14(a)～图14(e)中，由于对与图8(a)～图8(f)所示的第三实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
首先，如图14(a)所示，准备好例如由单结晶硅构成的p型半导体衬底1(以下，只称为p型衬底)，然后，在p型衬底1的主面分别选择性地形成p型阱区域2及n型阱区域3。此时，将n型阱区域3的杂质浓度设定得低于第一～第五实施例。其次，在通过例如与第一实施例一样的方法，形成元件隔离区域4及栅极绝缘膜5之后，利用例如CVD法，在整个p型衬底1上形成成为第一栅极电极的例如厚度为120nm的多结晶硅膜6A。然后，在多结晶硅膜6A上沉积成为第二栅极电极的例如厚度为20nm的SiGe膜16A。
其次，如图14(b)所示，在经过光刻工序及蚀刻工序，将SiGe膜16A及多结晶硅膜6A图案化，藉此方法，在n沟道型MISFET形成区域及p沟道型MISFET形成区域各自上形成第一栅极电极6n和第二栅极电极16n的叠层结构、以及第一栅极电极6p和第二栅极电极16p的叠层结构。
其次，如图14(c)所示，利用离子注入法对没有形成第一栅极电极6n及第二栅极电极16n的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(延伸区域)7。然后，利用离子注入法对没有形成第一栅极电极6p及第二栅极电极16p的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(延伸区域)8。n型半导体区域7的形成是在光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域8的形成是在光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。
其次，在n沟道型MISFET形成区域的第一栅极电极6n及第二栅极电极16n的侧面上、和p沟道型MISFET形成区域的第一栅极电极6p及第二栅极电极16p的侧面上形成例如栅极长度方向的膜厚为30～60nm左右的侧壁隔离物9。侧壁隔离物9是通过利用CVD法在整个p型衬底1上形成例如由氮化硅膜构成的绝缘膜，然后，对该绝缘膜进行RIE等各向异性蚀刻来形成的。接着，利用离子注入法对没有形成第一栅极电极6n及第二栅极电极16n、和侧壁隔离物9的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域10。然后，利用离子注入法对没有形成第一栅极电极6p及第二栅极电极16p、和侧壁隔离物9的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域11。n型半导体区域10的形成是在由光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域11的形成是在由光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。在上述图14(c)所示的工序中，形成由n型半导体区域7及n型半导体区域10构成的n沟道型MISFET的n型源极/漏极区域19n，同时，形成由p型半导体区域8及p型半导体区域11构成的p沟道型MISFET的p型源极/漏极区域19p。
其次，如图14(d)所示，在利用例如光刻工序形成的抗蚀掩模(无图示)保护p沟道型MISFET形成区域的同时，利用例如氟硝酸选择性地除去n沟道型MISFET的第二栅极电极(SiGe膜)16n。其结果是仅在n沟道型MISFET形成区域的栅极电极(第一栅极电极6n的单层结构)上形成被侧壁隔离物9的上部包围的凹部，如图14(d)所示。换句话说，在p沟道型MISFET形成区域的栅极电极(第一栅极电极6p及第二栅极电极16p的叠层结构)上不形成被侧壁隔离物9的上部包围的凹部。
其次，利用溅射法在整个p型衬底1上形成例如镍(Ni)膜作为高熔点金属膜，然后，进行热处理。藉此方法，如图14(e)所示，让n沟道型MISFET形成区域的第一栅极电极6n、以及p沟道型MISFET形成区域的第二栅极电极16p各自中所含的硅(Si)和上述镍膜中的镍产生反应，在n沟道型MISFET形成区域的第一栅极电极6n、以及p沟道型MISFET形成区域的第二栅极电极16p各自的表面形成栅极上硅化物(NiSi)层12nA及12pA，同时，让半导体区域10及11中的硅(Si)和上述镍膜中的镍产生反应，在半导体区域10及11的表面形成源极漏极上硅化物(NiSi)层12nB及12pB。然后，选择性地除去残存在形成了硅化物层12的区域以外的未反应镍膜，之后，进行热处理，使硅化物层12活性化。藉此方法，形成由第一栅极电极6n及栅极上硅化物层12nA构成的n沟道型MISFET的栅极电极部20n、和由第一栅极电极6p、第二栅极电极16p及栅极上硅化物层12pA构成的p沟道型MISFET的栅极电极部20p。
其次，利用例如负压CVD(SA-CVD)法在整个p型衬底1上形成具有拉伸应力的氮化硅膜13。氮化硅膜13的沉积条件例如是高频电力为350～400W，室内压力为300～350Torr(39.9～46.55kPa)。
在本实施例中，将氮化硅膜13的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的n沟道型MISFET的栅极电极部20n上的氮化硅膜13的膜厚t1，因在该栅极电极部20n上存在被侧壁隔离物9的上部包围的凹部，而自调整地厚于沉积膜厚t2。另一方面，位于p沟道型MISFET的栅极电极部20p上的氮化硅膜13的膜厚t1a，因在该栅极电极部20p上没有存在被侧壁隔离物9的上部包围的凹部，因此与沉积膜厚t2相同。通过这样的结构，在本实施例中，能够使在n沟道型MISFET的沟道形成区域中作用的拉伸应力大于在p沟道型MISFET的沟道形成区域中作用的拉伸应力。其结果是能够提高n沟道型MISFET的驱动力，且能够抑制p沟道型MISFET的驱动力的降低。
其次，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第六实施例中，使用了多结晶硅膜6A作为了第一栅极电极6n及6p的材料，也可以代替它，使用其它导电性材料。并且，使用了SiGe膜16A作为第二栅极电极16n及16p的材料，也可以代替它，使用与第一栅极电极6n及6p的材料不同的其它导电性材料。并且，使用了多结晶硅膜和SiGe膜这样的两层结构作为了p沟道型MISFET的栅极电极结构，也可以代替它，使用3层或3层以上的叠层结构。此时，也可以使用低于p沟道型MISFET的栅极电极的多层结构作为n沟道型MISFET的栅极电极结构。
并且，在第六实施例中，能够将氮化硅膜13的沉积膜厚t2自身抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
(第七实施例)
以下，对于本发明的第七实施例所涉及的半导体装置及其制造方法，参照附图，以具有最小栅极长度为0.1μm或0.1μm以下的互补型MISFET的半导体装置为例加以详细说明。另外，本实施例相当于第四实施例的变形例，特征在于：为了在p沟道型MISFET的栅极电极部上形成被侧壁围绕的凹部，而使用硅锗(以下，SiGe)膜、以及n沟道型MISFET的栅极电极具有多结晶硅膜和SiGe膜这样的两层结构。象这样，能够通过由多结晶硅膜和SiGe膜这样的两层结构构成n沟道型MISFET的栅极电极，来提高n沟道型MISFET的S因数(S参数)。
图15为示出了第七实施例所涉及的半导体装置的概要结构的剖面图。另外，在图15中，由于对与图9所示的第四实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
第七实施例与第四实施例的不同之处在于：如图15所示，在成为n沟道型MISFET的第一栅极电极6n的多结晶硅膜上形成有成为第二栅极电极16n的SiGe膜，也就是说，n沟道型MISFET的栅极电极具有多结晶硅膜和SiGe膜这样的两层结构，以及由第一栅极电极6n、第二栅极电极16n及栅极上硅化物层12nA构成的栅极电极部20n的高度，大于或等于设置在其侧面上的侧壁隔离物9的上端高度。即，在n沟道型MISFET的栅极电极部20n上不存在被侧壁隔离物9的上部包围的凹部。而在由p沟道型MISFET的第一栅极电极6p及栅极上硅化物层12pA构成的栅极电极部20p上存在被侧壁隔离物9的上部包围的凹部。另外，设置在p沟道型MISFET的栅极电极部20p的侧面上的侧壁隔离物9的上端高度，与设置在n沟道型MISFET的栅极电极部20n的侧面上的侧壁隔离物9的上端高度相同。
在这样的本实施例的结构中，与第四实施例一样，位于p沟道型MISFET的栅极电极部20p上的氮化硅膜14的膜厚t1，厚于位于其它区域(例如，源极漏极上硅化物层12nB及12pB)上的氮化硅膜14的膜厚(沉积膜厚t2)，而位于n沟道型MISFET的栅极电极部20n上的氮化硅膜14的膜厚t1a与沉积膜厚t2的膜厚几乎相同。
即，根据第七实施例，能够通过使位于n沟道型MISFET的栅极电极部20n上的氮化硅膜14(使MISFET的沟道形成区域产生压缩应力的压缩应力膜)的膜厚薄于第二实施例，来使在n沟道型MISFET的沟道形成区域中产生的压缩应力弱于第二实施例。因此，能够在提高p沟道型MISFET的驱动力的同时，抑制n沟道型MISFET的驱动力的降低。
并且，根据第七实施例，由于通过由多结晶硅膜(第一栅极电极6n)和SiGe膜(第二栅极电极16n)这样的两层结构构成n沟道型MISFET的栅极电极，与使用多结晶硅膜的单层的栅极电极的情况相比，能够用更低的衬底杂质浓度来实现相同的阈值电压，因此能够提高n沟道型MISFET的S因数。
以下，对第七实施例所涉及的半导体装置的制造方法加以说明。
图16(a)～图16(e)为示出了第七实施例所涉及的半导体装置的制造方法的各工序图。另外，在图16(a)～图16(e)中，由于对与图10(a)～图10(f)所示的第四实施例同一的结构要素标注同一符号，因此对其说明加以适当地省略。
首先，如图16(a)所示，准备好例如由单结晶硅构成的p型半导体衬底1(以下，只称为p型衬底)，然后，在p型衬底1的主面分别选择性地形成p型阱区域2及n型阱区域3。此时，将p型阱区域2的杂质浓度设定得低于第一～第五实施例。其次，在通过例如与第二实施例一样的方法，形成元件隔离区域4及栅极绝缘膜5之后，利用例如CVD法，在整个p型衬底1上形成成为第一栅极电极的例如厚度为120nm的多结晶硅膜6A。然后，在多结晶硅膜6A上沉积成为第二栅极电极的例如厚度为20nm的SiGe膜16A。
其次，如图16(b)所示，在经过光刻工序及蚀刻工序，将SiGe膜16A及多结晶硅膜6A图案化，藉此方法，在n沟道型MISFET形成区域及p沟道型MISFET形成区域各自上形成第一栅极电极6n和第二栅极电极16n的叠层结构、以及第一栅极电极6p和第二栅极电极16p的叠层结构。
其次，如图16(c)所示，利用离子注入法对没有形成第一栅极电极6n及第二栅极电极16n的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域(延伸区域)7。然后，利用离子注入法对没有形成第一栅极电极6p及第二栅极电极16p的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域(延伸区域)8。n型半导体区域7的形成是在光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域8的形成是在光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。
其次，在n沟道型MISFET形成区域的第一栅极电极6n及第二栅极电极16n的侧面上、和p沟道型MISFET形成区域的第一栅极电极6p及第二栅极电极16p的侧面上形成例如栅极长度方向的膜厚为30～60nm左右的侧壁隔离物9。侧壁隔离物9是通过利用CVD法在整个p型衬底1上形成例如由氮化硅膜构成的绝缘膜，然后，对该绝缘膜进行RIE等各向异性蚀刻来形成的。接着，利用离子注入法对没有形成第一栅极电极6n及第二栅极电极16n、和侧壁隔离物9的p型阱区域2的部分选择性地导入例如砷(As)作为n型杂质，藉此方法，形成一对n型半导体区域10。然后，利用离子注入法对没有形成第一栅极电极6p及第二栅极电极16p、和侧壁隔离物9的n型阱区域3的部分选择性地导入例如二氟化硼(BF2)作为p型杂质，藉此方法，形成一对p型半导体区域11。n型半导体区域10的形成是在由光致抗蚀剂掩模覆盖p沟道型MISFET形成区域的状态下进行的。并且，p型半导体区域11的形成是在由光致抗蚀剂掩模覆盖n沟道型MISFET形成区域的状态下进行的。在上述图16(c)所示的工序中，形成由n型半导体区域7及n型半导体区域10构成的n沟道型MISFET的n型源极/漏极区域19n，同时，形成由p型半导体区域8及p型半导体区域11构成的p沟道型MISFET的p型源极/漏极区域19p。
其次，如图16(d)所示，在利用例如由光刻工序形成的抗蚀掩模(无图示)保护n沟道型MISFET形成区域的同时，利用例如氟硝酸选择性地除去p沟道型MISFET的第二栅极电极(SiGe膜)16p。其结果是仅在p沟道型MISFET形成区域的栅极电极(第一栅极电极6p的单层结构)上形成被侧壁隔离物9的上部包围的凹部，如图16(d)所示。换句话说，在n沟道型MISFET形成区域的栅极电极(第一栅极电极6n及第二栅极电极16n的叠层结构)上不形成被侧壁隔离物9的上部包围的凹部。
其次，利用溅射法在整个p型衬底1上形成例如镍(Ni)膜作为高熔点金属膜，然后，进行热处理。藉此方法，如图16(e)所示，让n沟道型MISFET形成区域的第二栅极电极16n、以及p沟道型MISFET形成区域的第一栅极电极6p各自中所含的硅(Si)和上述镍膜中的镍产生反应，在n沟道型MISFET形成区域的第二栅极电极16n、以及p沟道型MISFET形成区域的第一栅极电极6p各自的表面形成栅极上硅化物(NiSi)层12nA及12pA，同时，让半导体区域10及11中的硅(Si)和上述镍膜中的镍产生反应，在半导体区域10及11的表面形成源极漏极上硅化物(NiSi)层12nB及12pB。然后，选择性地除去残存在形成了硅化物层12的区域以外的未反应镍膜，之后，进行热处理，使硅化物层12活性化。藉此方法，形成由第一栅极电极6n、第二栅极电极16n及栅极上硅化物层12nA构成的n沟道型MISFET的栅极电极部20n，和由第一栅极电极6p及栅极上硅化物层12pA构成的p沟道型MISFET的栅极电极部20p。
其次，利用例如高密度等离子体CVD(HDP-CVD)法，在整个p型衬底1上形成具有压缩应力的氮化硅膜14。氮化硅膜14的沉积条件是例如高频电力为600～700W，室内压力为5～10Torr(665～1330Pa)。
在本实施例中，将氮化硅膜14的沉积膜厚t2设定为形成在活性区域上的MISFET的最小栅极长度的一半或一半以上。此时，位于具有最小栅极长度的p沟道型MISFET的栅极电极部20p上的氮化硅膜14的膜厚t1，因在该栅极电极部20p上存在被侧壁隔离物(sidewall spacer)9的上部包围的凹部，而自调整地厚于沉积膜厚t2。另一方面，位于n沟道型MISFET的栅极电极部20n上的氮化硅膜14的膜厚t1a，因在该栅极电极部20n上没有存在被侧壁隔离物9的上部包围的凹部，因此与沉积膜厚t2相同。根据这样的结构，在本实施例中，能够使在p沟道型MISFET的沟道形成区域中作用的压缩应力大于在n沟道型MISFET的沟道形成区域中作用的压缩应力。其结果是能够提高p沟道型MISFET的驱动力，且能够抑制n沟道型MISFET的驱动力的降低。
其次，利用等离子体CVD法在整个p型衬底1上形成例如由氧化硅膜构成的层间绝缘膜15，然后，利用CMP法将层间绝缘膜15的表面平坦化。之后，通过利用众所周知的技术形成接触孔和金属布线层等来完成本实施例的半导体装置，无图示。
另外，在第七实施例中，使用了多结晶硅膜6A作为了第一栅极电极6n及6p的材料，也可以代替它，使用其它导电性材料。并且，使用了SiGe膜16A作为第二栅极电极16n及16p的材料，也可以代替它，使用与第一栅极电极6的材料不同的其它导电性材料。并且，使用了多结晶硅膜和SiGe膜这样的两层结构作为了n沟道型MISFET的栅极电极结构，也可以代替它，使用3层或3层以上的叠层结构。此时，也可以使用低于n沟道型MISFET的栅极电极的多层结构作为p沟道型MISFET的栅极电极结构。
并且，在第七实施例中，能够将氮化硅膜14的沉积膜厚t2自身抑制在可防止接触不良的厚度，其效果与图4(a)～图4(d)所示的第一实施例时一样。
以上，根据上述各实施例对由本案发明者们做出的发明加以了具体说明，不用说本发明并不限定于上述各实施例，只要不脱离其主要内容，能够进行各种变更。
(实用性)
本发明涉及半导体装置及其制造技术，特别是将本发明适用于具有带侧壁结构的MISFET的半导体装置及其制造技术中时，能够获得可通过在防止接触不良的同时，使MISFET的驱动力提高，来实现高性能的半导体装置的效果，非常有用。

Claims (31)

1、一种半导体装置，具有形成在半导体衬底的第一区域中的第一导电型第一金属绝缘体半导体场效应晶体管，上述第一金属绝缘体半导体场效应晶体管，包括：第一栅极绝缘膜，形成在上述第一区域上；第一栅极电极部，形成在上述第一栅极绝缘膜上；第一绝缘性侧壁，形成在上述第一栅极电极部的侧面上；第一源极/漏极区域，形成在上述第一区域的上述第一绝缘性侧壁的侧方；以及第一应力膜，形成为覆盖上述第一栅极电极部上及上述第一源极/漏极区域上，其特征在于：
上述第一栅极电极部的上表面形成为低于上述第一绝缘性侧壁的上端；
上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度厚于上述第一应力膜中的形成在上述第一源极/漏极区域上的第二部分的厚度。
2、根据权利要求1所述的半导体装置，其特征在于：
上述第一栅极电极部由第一栅极电极和第一硅化物层构成，该第一栅极电极由形成在上述第一栅极绝缘膜上的硅形成，该第一硅化物层形成在上述第一栅极电极上。
3、根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜。
4、根据权利要求1所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜。
5、根据权利要求1所述的半导体装置，其特征在于：
还包括：第二导电型第二金属绝缘体半导体场效应晶体管，形成在上述半导体衬底的第二区域中；
上述第二金属绝缘体半导体场效应晶体管，包括：
第二栅极绝缘膜，形成在上述第二区域上，
第二栅极电极部，形成在上述第二栅极绝缘膜上，
第二绝缘性侧壁，形成在上述第二栅极电极部的侧面上，
第二源极/漏极区域，形成在上述第二区域中的上述第二绝缘性侧壁的侧方，以及
第二应力膜，形成为覆盖上述第二栅极电极部上及上述第二源极/漏极区域上。
6、根据权利要求5所述的半导体装置，其特征在于：
上述第二栅极电极部的上表面形成为低于上述第二绝缘性侧壁的上端；
上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度厚于上述第二应力膜中的形成在上述第二源极/漏极区域上的第四部分的厚度。
7、根据权利要求5或6所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。
8、根据权利要求5或6所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。
9、根据权利要求5或6所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜；
上述第二应力膜，为让上述第二区域中的位于上述第二栅极电极部下的沟道区域产生压缩应力的压缩应力膜。
10、根据权利要求5或6所述的半导体装置，其特征在于：
上述第二栅极电极部由第二栅极电极和第二硅化物层构成，该第二栅极电极由形成在上述第二栅极绝缘膜上的硅形成，该第二硅化物层形成在上述第二栅极电极上。
11、根据权利要求5所述的半导体装置，其特征在于：
上述第二栅极电极部上表面的高度，形成为大于或等于上述第二绝缘性侧壁上端的高度；
上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。
12、根据权利要求11所述的半导体装置，其特征在于：
上述第一绝缘性侧壁的上端，高于上述第二绝缘性侧壁的上端。
13、根据权利要求11或12所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。
14、根据权利要求11或12所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。
15、根据权利要求11或12所述的半导体装置，其特征在于：
上述第二栅极电极部由第二栅极电极和第二硅化物层构成，该第二栅极电极由形成在上述第二栅极绝缘膜上的硅形成，该第二硅化物层形成在上述第二栅极电极上。
16、根据权利要求11所述的半导体装置，其特征在于：
上述第一绝缘性侧壁上端的高度，等于上述第二绝缘性侧壁上端的高度。
17、根据权利要求16所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生拉伸应力的拉伸应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述拉伸应力膜构成。
18、根据权利要求16所述的半导体装置，其特征在于：
上述第一金属绝缘体半导体场效应晶体管，为p沟道型金属绝缘体半导体场效应晶体管；
上述第二金属绝缘体半导体场效应晶体管，为n沟道型金属绝缘体半导体场效应晶体管；
上述第一应力膜，为让上述第一区域中的位于上述第一栅极电极部下的沟道区域产生压缩应力的压缩应力膜；
上述第二应力膜，与上述第一应力膜一样，由上述压缩应力膜构成。
19、根据权利要求11、16到18中的任意一项所述的半导体装置，其特征在于：
上述第二栅极电极部由第二栅极电极、第三栅极电极和第三硅化物层构成，该第二栅极电极形成在上述第二栅极绝缘膜上且由硅形成，该第三栅极电极形成在上述第二栅极电极上且由与上述第二栅极电极不同的其它导电性材料形成，该第三硅化物层形成在上述第三栅极电极上。
20、根据权利要求19所述的半导体装置，其特征在于：
上述第三栅极电极由硅锗膜构成。
21、一种半导体装置的制造方法，为具有形成在半导体衬底的第一区域中的第一导电型第一金属绝缘体半导体场效应晶体管的半导体装置的制造方法，包括：工序a，在上述第一区域上形成第一栅极绝缘膜；工序b，在上述第一栅极绝缘膜上依次形成导电膜及栅极高度调整膜；工序c，通过将上述栅极高度调整膜及上述导电膜图案化，来在上述第一栅极绝缘膜上形成第一栅极电极及第一栅极高度调整膜图案；工序d，在上述第一栅极电极及上述第一栅极高度调整膜图案的侧面上形成第一绝缘性侧壁；工序e，在上述工序d之后，在上述第一区域中的上述第一绝缘性侧壁的侧方形成第一源极/漏极区域；工序f，在上述工序d之后，通过将上述第一栅极高度调整膜图案除去，来在上述第一栅极电极上形成被上述第一绝缘性侧壁的上部围绕的凹部；以及工序g，在上述工序f之后，形成至少覆盖具有上述第一栅极电极的第一栅极电极部上及上述第一源极/漏极区域上的第一应力膜，其特征在于：
在上述工序g中，将上述第一栅极电极部的上表面形成为低于上述第一绝缘性侧壁的上端，将上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度形成为厚于上述第一应力膜中的形成在上述第一源极/漏极区域上的第二部分的厚度。
22、根据权利要求21所述的半导体装置的制造方法，其特征在于：
在上述工序f之后，上述工序g之前，包括在上述第一栅极电极上形成第一硅化物层的工序h；
在上述工序g中，上述第一栅极电极部由上述第一栅极电极及上述第一硅化物层构成，将上述第一硅化物层的上表面形成为低于上述第一绝缘性侧壁的上端。
23、根据权利要求21或22所述的半导体装置的制造方法，其特征在于：
上述半导体装置，还包括形成在上述半导体衬底的第二区域中的第二导电型第二金属绝缘体半导体场效应晶体管；
上述工序a包含在上述第二区域上形成第二栅极绝缘膜的工序；
上述工序b包含在上述第二栅极绝缘膜上依次形成上述导电膜及上述栅极高度调整膜的工序；
上述工序c包含通过将上述栅极高度调整膜及上述导电膜图案化，来在上述第二栅极绝缘膜上形成第二栅极电极及第二栅极高度调整膜图案的工序；
上述工序d包含在上述第二栅极电极及上述第二栅极高度调整膜图案的侧面上形成第二绝缘性侧壁的工序；
上述工序e包含在上述第二区域中的上述第二绝缘性侧壁的侧方形成第二源极/漏极区域的工序；
上述工序g包含形成至少覆盖具有上述第二栅极电极的第二栅极电极部上及上述第二源极/漏极区域上的第二应力膜的工序。
24、根据权利要求23所述的半导体装置的制造方法，其特征在于：
上述工序f包含通过除去上述第二栅极高度调整膜图案，来在上述第二栅极电极上形成被上述第二绝缘性侧壁的上部围绕的凹部的工序；
在上述工序g中，将上述第二栅极电极部的上表面形成为低于上述第二绝缘性侧壁的上端，将上述第二应力膜中的形成在上述第二栅极电极部上的第二部分的厚度形成为厚于上述第二应力膜中的形成在上述第二源极/漏极区域上的第四部分的厚度。
25、根据权利要求21或22所述的半导体装置的制造方法，其特征在于：
上述半导体装置，还包括形成在上述半导体衬底的第二区域中的第二导电型第二金属绝缘体半导体场效应晶体管；
上述工序a包含在上述第二区域上形成第二栅极绝缘膜的工序；
上述工序b包含在上述第二栅极绝缘膜上依次形成上述导电膜及上述栅极高度调整膜的工序；
在上述工序b之后，上述工序c之前，具有除去上述第二区域上的上述栅极高度调整膜的工序h；
上述工序c包含通过将上述导电膜图案化，来在上述第二栅极绝缘膜上形成第二栅极电极的工序；
上述工序d包含在上述第二栅极电极的侧面上形成第二绝缘性侧壁的工序；
上述工序e包含在上述第二区域中的上述第二绝缘性侧壁的侧方形成第二源极/漏极区域的工序；
上述工序g包含形成至少覆盖具有上述第二栅极电极的第二栅极电极部上及上述第二源极/漏极区域上的第二应力膜的工序。
26、根据权利要求23所述的半导体装置的制造方法，其特征在于：
在上述工序g中，上述第二栅极电极部由上述第二栅极电极、和形成在上述第二栅极电极上的第二硅化物层构成。
27、根据权利要求23所述的半导体装置的制造方法，其特征在于：
在上述工序g中，上述第二栅极电极部由上述第二栅极电极、第三栅极电极和第三硅化物层构成，该第三栅极电极形成在上述第二栅极电极上且由上述第二栅极高度调整膜图案构成，该第三硅化物层形成在上述第三栅极电极上。
28、根据权利要求26所述的半导体装置的制造方法，其特征在于：
在上述工序g中，将上述第二栅极电极部上表面的高度形成为大于或等于上述第二绝缘性侧壁上端的高度；
上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度，厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。
29、根据权利要求27所述的半导体装置的制造方法，其特征在于：
在上述工序g中，将上述第二栅极电极部上表面的高度形成为大于或等于上述第二绝缘性侧壁上端的高度；
上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度，厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。
30、根据权利要求25所述的半导体装置的制造方法，其特征在于：
在上述工序g中，上述第二栅极电极部由上述第二栅极电极、和形成在上述第二栅极电极上的第二硅化物层构成。
31、根据权利要求30所述的半导体装置的制造方法，其特征在于：
在上述工序g中，将上述第二栅极电极部上表面的高度形成为大于或等于上述第二绝缘性侧壁上端的高度；
上述第一应力膜中的形成在上述第一栅极电极部上的第一部分的厚度，厚于上述第二应力膜中的形成在上述第二栅极电极部上的第三部分的厚度。
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WD01 Invention patent application deemed withdrawn after publication

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