CN1956094A - 具有电子印刷电路板和多个同类型半导体芯片的存储模块 - Google Patents

Abstract

设有电子印刷电路板和多个同类型半导体芯片的存储模块，其中，印刷电路板沿x方向在两个相对的边缘之间延伸；至少各九个同类型半导体芯片彼此紧邻地装在印刷电路板中心和各边缘之间；同类型半导体芯片各具短边和长边；各第一组定向成短边平行于插接边的四个同类型半导体芯片分别布置在印刷电路板的各第二边缘处；第二组的五个同类型半导体芯片分别布置在第一组的半导体芯片和印刷电路板中心之间；第一组半导体芯片和第二组半导体芯片分别由两条分离的总线连接，所述两条分离的总线的印制导线向所有各组半导体芯片分支。能够实现所述存储模块上的所有存储器芯片的各总线内信号传输时间无显著差异的无干扰驱动。

Description

具有电子印刷电路板和多个同类型半导体芯片的存储模块

技术领域

本发明涉及具有电子印刷电路板和安装在印刷电路板至少一个表面上的多个同类型半导体芯片的存储模块。

背景技术

存储模块被用于同时启动多个半导体芯片，例如DRAM(动态随机存取存储器)被彼此并行地操作并且全部同时接收电信号。为了分配电信号，使用了电子印刷电路板，该印刷电路板具有芯片连接触点和插接边，所述插接边用来将印刷电路板连接至其上级电子装置(例如连接至母板)。插接边可以在印刷电路板的一个或两个表面上形成并且具有相应的、沿印刷电路板的第一边缘在第一方向上排列的多个连接触点。

在印刷电路板内或其上的印制导线在插接边的触点和芯片连接触点以及另外的部件(如寄存器、PLL(锁相环路)等)之间延伸。通常，在当前的存储模块中的印制导线在多元电子印刷电路板内的多个平面上形成。印制导线可分别地在印刷电路板上的导线板内延伸，或者可在通过适当的导电接触孔填充物而相互连接的不同印制导线板上分段延伸。

目前，存储模块的存储容量在日益增大，因为首先半导体芯片本身的存储容量在不断增大，其次印刷电路板上被安装越来越多的半导体芯片。而这时印刷电路板的面积却不得增加或最多有一点增加。

许多存储模块具有电子印刷电路板，通常相对于插接边的中心镜像对称地且因此相对于存储模块的中心镜像对称地在电子印刷电路板上装配DRAM或相同类型的其他半导体存储器。作为实例，相同类型的九个半导体芯片可被彼此相邻地安装在存储模块的中心和沿着与插接边垂直的第二方向延伸的印刷电路板的各第二边缘之间。位于印刷电路板各半个表面上的其中八个半导体芯片用来存储实际的存储数据，而第九个半导体芯片用作ECC(纠错码)芯片，该芯片通过比较来自其余八个存储器芯片的信号以阻止存储错误或读出错误。

作为实例，当相同类型的九个半导体芯片布置在印刷电路板各半个表面上时(例如，在所有情形下，在印刷电路板前表面的两半上)，问题是要找到一种存储器芯片的布置方式，可满足尽可能最均匀的信号传输时间以及尽可能最均等的印制导线长度的需求。除此之外就是设法在沿印制导线没有任何信号驱动器的情形下来满足要求，因为信号驱动器要占据印制导线上的额外空间。

发明内容

本发明的目的是提供这样的存储模块，该存储模块允许存储模块内所有半导体芯片被尽可能无干扰的驱动。具体地说，使得存储模块内所有半导体芯片能够尽可能几乎没有信号传输时间差异发生地被驱动，而信号传输时间差异会使得同时驱动多个半导体芯片变得困难或不得不附加驱动元件。最后，本发明的目的是提供存储模块，其中布置非正方形半导体芯片，使它们能以最简单的方式被驱动，不管在印刷电路板面积的不同区域内它们的几何形状和它们的布置如何。

本发明通过具有电子印刷电路板和安装在印刷电路板至少一个表面上的多个同类型半导体芯片的存储模块来实现这个目的，

-其中，印刷电路板具有插接边，所述插接边在至少一个表面的第一边缘处沿着第一方向延伸并具有沿着第一方向排列的多个电触点，

-其中，印刷电路板沿着第一方向在两个相对的第二边缘之间延伸，

-其中，至少九个同类型半导体芯片分别彼此相邻地安装在印刷电路板的中心和印刷电路板的各第二边缘之间的印刷电路板表面上，

-其中，同类型半导体芯片分别具有短边和在与短边垂直的方向上的大于短边的长边，

-其中，各第一组的四个同类型半导体芯片被定向成具有平行于插接边的短边，所述第一组的四个同类型半导体芯片布置在印刷电路板的各第二边缘处，以及

-第二组的五个同类型半导体芯片分别布置在第一组半导体芯片和印刷电路板中心之间，以及

-其中第一组半导体芯片和第二组半导体芯片由两条分离的总线驱动，它们的印制导线向各组的所有半导体芯片分支。

本发明推荐具有矩形、非正方形半导体芯片的特定布置的存储模块，这些半导体芯片被适当地布置并通过印制导线连接，以使其可在没有显著的信号传输时间波动的情形下被驱动。本发明提供电子印刷电路板的至少一个表面，其上设置至少九个半导体芯片，所述至少九个半导体芯片布置在印刷电路板的边缘和印刷电路板中心之间。另外九个相同设计的半导体芯片可布置在相对印刷电路板中心的另一侧上，也就是说在印刷电路板的中心和印刷电路板的相对边缘之间的印刷电路板的同一表面上。这导致了属于相同设计且彼此相邻布置在印刷电路板的至少一侧表面的半导体芯片的十八个位置，相同设计的九个半导体芯片能够相对于相同设计的另外九个半导体芯片的位置镜面反转地设置。在这种情形下，对称轴可在两个相对边缘之间的中心，并且平行于两个相对边缘的中心延伸。于是，对称轴位于与两个相对边缘大约相同的距离处。因此有九个半导体芯片各被布置在至少一个表面的两半上(例如，在表面的平面图上，在两个相对边缘之间的中心的左侧和/或右侧)。

按照本发明，这九个半导体芯片没有如在传统存储模块中那样布置：由其线路向所有九个半导体芯片分支的单条总线所驱动。相反地，本发明规定了为九个半导体芯片而设的两条不同总线，其中一条总线与九个半导体芯片中的四个相接而另一条总线与九个半导体芯片中的五个相接。本发明还规定了被共用总线驱动的四个半导体芯片被布置在印刷电路板的一个边缘附近，而共同被另外的总线驱动的五个半导体芯片布置在印刷电路板的中心附近。

本发明的半导体芯片和各条总线之间的这种分配为信号失真提供了补偿，这种信号失真是源自印刷电路板中心的总线的不同长度信号传输时间的结果，例如，与被布置在与总线的输入端相隔或远或近距离处的半导体芯片相接时的传输。例如，沿着各印刷电路板，由印制导线中的非电抗电阻产生并随印制导线长度增加而增加的电脉冲中的信号延迟和衰减的发生。

本发明包含印刷电路板的各半个表面上的、共同被单条总线驱动的五个半导体芯片，所布置的五个半导体芯片比另外四个半导体芯片更邻近印刷电路板的中心，所述另外四个半导体芯片彼此之间被另外的总线驱动但是它们布置得更邻近印刷电路板的各个边缘，这样就在如下二者之间提供了补偿，即在作为更长的印制导线长度的结果而在一条总线中发生的信号变化和作为更多的连接半导体芯片的结果而在另一条总线中发生的信号变化之间提供了补偿。第一总线仅与四个半导体芯片相接，因此所述四个半导体芯片布置得更邻近印刷电路板的一个边缘(与印刷电路板的中心和插接边的中心相隔较大的距离)。相反地，第二总线与许多半导体芯片相接(即与五个半导体芯片而不是仅与四个相相接)，且因此具有较短的印制导线长度。这就获得了对两条总线上的信号失真的某种补偿。另外，避免了由于印制导线长度的增加引起的信号失真以及由于连接的半导体芯片数目的增加引起的信号失真在其中一条总线上的累积。作为实例，如果(第一组四个半导体芯片的)第一总线比(第二组五个半导体芯片的)第二总线长，这意味着对预计可能的信号失真上限的某种程度的补偿，因为由更长的线路构成的第一总线只处理仅仅四个半导体芯片的电容性负载(而不是如在第二总线那样的五个半导体芯片)。

因此，本发明基于为驱动多个相同类型半导体芯片而分离的总线的概念，尽管印刷电路板每半个表面的半导体芯片数目不对称，但是对于所有各自被共同连接的半导体芯片来说所发生的信号失真结果可尽可能地小且一致。尤其是对于存储模块中电子印刷电路板沿其插接边(例如，规定为第一方向)的长度显著大于其彼此相对的边缘延伸的第二方向上的印刷电路板宽度的情况，通过布置和设计不同的多个总线进行的本发明的半导体芯片驱动方式对存储模块的操作可靠性有非常有利的影响。

理想的方式是，第一组半导体芯片包括布置在插接边附近的第一对半导体芯片和布置在比第一对半导体芯片离插接边更远处的第二对半导体芯片，其中各对中的一个半导体芯片布置在印刷电路板的第二边缘处，各对中的另一半导体芯片布置在离印刷电路板的第二边缘较远处。第一组中的四个半导体芯片布置在印刷电路板的两个第二边缘中的一个附近，它们从有插接边的边缘开始沿第二方向延伸。然而，在第一组中只有两个半导体芯片直接布置在该第二边缘附近，也就是说布置在离该第二边缘较近处；第一组中另外两个半导体芯片布置在与该第二边缘相隔稍远距离处。作为实例，四个半导体芯片可布置成矩阵的形式，该矩阵包含2×2个半导体芯片，例如，第一对半导体芯片被布置成较邻近插接边而第二对半导体芯片布置在离插接边相隔稍远处。这意味着在接近插接边两端处边缘的印刷电路板的面积能够以节省空间的方式装配半导体芯片。

理想的方式是，第一组半导体芯片的总线内的每个印制导线具有布置在第一对和第二对半导体芯片之间的分支节点并由此引出各两个分支，各两个分支分别与两对半导体芯片的其中一对的两个半导体芯片相接。具体地说，与所有四个半导体芯片相接的总线内的分支节点处于中心地设在印刷电路板内或其上的两对半导体芯片之间，结果获得了到第一对和第二对半导体芯片一致的信号传输时间。各分支连接到第一对中的半导体芯片，各另一分支连接到第二对半导体芯片中的两个半导体芯片。

理想的方式是，在相应的那对的一个半导体芯片的底面之下，线路分支各被引出并终止于相应对中各另一半导体芯片的底面区域。各线路分支因此刚好用来驱动两个半导体芯片，并且它起始于一个半导体芯片下面的分支点、与该半导体芯片相接并最后终止于同一对半导体芯片中另一半导体芯片的底面区域的连接触点。这省去了对线路分支内另一分支节点。另外，在一组四个半导体芯片中，能够以相同的长度产生所有的线路分支。

理想的方式是，第一组半导体芯片的总线含有至少一个第一印制导线，沿第一方向布置该第一印制导线的分支节点，使其位于布置在印刷电路板的第二边缘处的两个半导体芯片的附近，并且该第一印制导线的线路分支终止于第一组中另两个半导体芯片的底面区域。位于分支节点的输入侧上游的总线内的印制导线部分因此沿第一方向延伸一段印刷电路板长度所占的区段，其中布置两个最接近第二边缘的半导体芯片。从该处，首先与位于该第二边缘的两个半导体芯片相接；该线路分支然后终止于第一组中另两个半导体芯片处。

同样地，还可规定第一组半导体芯片的总线含有至少一个第二印制导线，其分支节点沿第一方向布置，使其位于第一组另两个半导体芯片附近，并且该第二印制导线的线路分支分别终止于布置在第二边缘处的半导体芯片的底面区域。该第二印制导线中的分支节点因此比第一印制导线中的分支节点更接近印刷电路板的中心。因此，第二线路中来自分支节点的线路分支首先与位于更接近中心的半导体芯片相接并终止于位于第二边缘处的半导体芯片的下面。

理想的方式是，第一组中的总线含有至少一个第一印制导线和第二印制导线。按照此项改进，第一组半导体芯片中的总线设计成使第一印制导线首先与位于第二边缘处的两个半导体芯片相接并终止于在更接近印刷电路板中心的半导体芯片上的连接触点处。第二印制导线中，其走线相反。如下面详述，作为信号方向沿线路相反方向的结果，第一组四个半导体芯片的相同总线内第一和第二线路的组合使得来自多个分叉印制导线的信号能够彼此在电气上退耦。

理想的方式是，第一组半导体芯片的总线分别含有相同数量的第一和第二印制导线。作为实例，如果设置包含22到32个分叉印制导线的第一总线(例如第一总线包含28个分叉印制导线)，则最好包含14个第一印制导线和14个第二印制导线。如下所述，通过以梳状方式彼此嵌合来自分支点的线路分支，使得电气上退耦成为可能，若在印刷电路板面上同一位置处有更大密度的分支点，这将是不可能的。

理想的方式是，可以将第一组半导体芯片中的所有四个半导体配置成使其短边与插接边平行且其长边与插接边垂直(即平行于第二边缘)。结果，可为印刷电路板同一半面上的其数量更多的五个半导体芯片保留更多的印刷电路板面积。

理想的方式是，第二组半导体芯片各包含第一半导体芯片、第一对半导体芯片和第二对半导体芯片，其中第一半导体芯片和第二对中的两个半导体芯片分别安装成其长边与插接边平行，且第一对中的两个半导体芯片安装成其短边与插接边平行，其中与第一半导体芯片和第二对中的半导体芯片相比，第一对中的半导体芯片布置在与插接边相隔更远的距离处，且其中第一半导体芯片布置在第一组半导体芯片和第二组中的第二对半导体芯片之间。

尽管初看上去第二组中半导体芯片的这种本发明的布置没有呈现这五个半导体芯片的一致的取向或定位，但是这种布置可通过采用另一总线的分支线路来实现第二组半导体芯片的总线内的最小相对信号延迟和信号衰减。在这方面，第二组半导体芯片中的第一半导体芯片处于特殊位置，该位置大致确定印刷电路板面上印制导线中的分支节点的布置区域，线路分支从该处延伸到第二组中成对布置的另外四个半导体芯片。

第二组半导体芯片中的第一半导体芯片的底面区域因此对应于第二组半导体芯片的总线内的所有印制导线在向第二组中各半导体芯片分支前到达的区域。

理想的方式是，第一组第一对、第一组第二对以及第二组第一对半导体芯片中的各两个半导体芯片分别安装，使其沿第一方向彼此隔开，第二组半导体芯片的第二对中的两个半导体芯片安装成使它们沿与第一方向垂直的方向彼此隔开。第二组第二对中的两个半导体芯片因此布置成在由插接边延伸的主方向规定的那个方向上彼此相邻，而其余的成对半导体芯片中的各两个半导体芯片分别布置成沿着垂直于插接边的方向彼此隔开。最好，第一组和第二组中所有成对的半导体芯片布置成使各对中的两个半导体芯片分别以长边彼此面对。这使得半导体芯片能够紧凑地布置在印刷电路板表面上。

理想的方式是，第二组半导体芯片中的总线内的印制导线分别具有在第二组中的第一半导体芯片的底面区域的分支节点，第一半导体芯片在该分支节点相接并且自该分支节点引出两个线路分支，其中一个线路分支与第一对中的两个半导体芯片相接而另一线路分支与第二对中的两个半导体芯片相接。按照这个有利的改进，布置成对的第二组中的半导体芯片分别由与两个半导体芯片相接的线路分支驱动，其方式与第一组半导体芯片的总线内的线路分支相同。与此不同，第二组半导体芯片中的第一半导体芯片没有通过这些线分支进行连接，而是或者直接在分支节点位置处或者通过专用的更短的线路分支仅仅引至第二组中第一半导体芯片上的连接触点处，可用来补偿信号传输时间和其余线路分支中的印制导线长度。因此，第二组中的第一和第二对半导体芯片分别代表共同通过分叉印制导线中的线路分支连接的半导体芯片对。

理想的方式是，第二组半导体芯片的第一对和第二对半导体芯片分别具有第一半导体芯片和第二半导体芯片，其中，与第一对中的第二半导体芯片相比，第一对中的第一半导体芯片布置在与存储模块中心更远的距离处，并且与第二对中的第二半导体芯片相比，第二对中的第一半导体芯片布置成更接近插接边。按照此实施例，第二对中的第一半导体芯片被布置成更接近插接边。第二对中的第一半导体芯片布置成比该对中的第二半导体芯片更远离存储模块的中心。这不仅意味着第一对中的半导体芯片配置成使其在平行于插接边的取向上具有短边以及第二组的第二对中的半导体芯片配置成使其在平行于插接边的取向上具有长边，还意味着第二组的两对半导体芯片中的所有四个半导体芯片具有面向第二组半导体芯片中的第一半导体芯片的短边。第二组的第一对和第二对中的四个半导体芯片因此全部位于直接邻近第二组中的第一半导体芯片的位置。另一方面，如果让第二组的第一对和第二对中的所有或某些半导体芯片具有面向第二组的第一半导体芯片的长边，则难以从位于第二组的第一半导体芯片的底面之下的印刷电路板的子区域以星形线路将第二组的这四个半导体芯片接通。按照上述的改进，第二组中半导体芯片的布置使得从印制导线中的分支节点到布置成对的第二组中半导体芯片的、彼此之间一致的短信号路径成为可能。

理想的方式是，第二组半导体芯片中的总线含有至少一个第一印制导线，从其分支节点引出两个线路分支，其中一个线路分支与第一对中的两个半导体芯片相接，另一个线路分支与第二对中的两个半导体芯片相接，其中两个线路分支从分支节点开始首先与相应的那对半导体芯片中的第一半导体芯片相接并终止于相应的那对中的第二半导体芯片上的连接触点处。因此，第二组中成对的半导体芯片也可用与第一组中的半导体芯片相同的方式，共同通过分叉印制导线中的线路分支进行连接。第一线路分支与第一对中的两个半导体芯片相接且第二线路分支与第二组半导体芯片中第二对的两个半导体芯片相接。在半导体芯片的这种布置中，第一和第二线路分支可以选择相同长度。上述半导体芯片的有利布置，对于第二组半导体芯片中的总线内多个分叉印制导线中的每个都可适用。

在上述的有利实施例中，第一印制导线的特征在于，其线路分支首先与布置得更邻近印刷电路板的边缘的第一对半导体芯片相接，或者与被布置得更邻近插接边的第二对半导体芯片相接，并且随着线路分支的进一步行进，终止于相应的那对的第二半导体芯片上的连接触点处，相应的那对的第二半导体芯片布置得更邻近印刷电路板的中心或者更远离插接边。

理想的方式是，第二组半导体芯片中的总线含有至少一个第二印制导线，从其分支节点引出两个线路分支，其中一个线路分支与第一对中的两个半导体芯片相接，另一个线路分支与第二对中的两个半导体芯片相接，两个线路分支从分支节点开始首先与相应的那对半导体芯片中的第二半导体芯片相接并且终止于相应的那对中的第一半导体芯片上的连接触点处。根据本实施例设置(最好是另加地)第二组半导体芯片的总线内的第二印制导线，首先与芯片对中第一印制导线中的线路分支所终止的那些半导体芯片相接，而第二印制导线中的线路分支终止于首先与第一印制导线中的线路分支相接的那些半导体芯片上的连接触点处，也就是说，设置得更接近后者的分支点。

按照一个有利的改进，第二组半导体芯片的总线含有至少一个第一印制导线和至少一个第二印制导线。具体地说，第二组半导体芯片的总线分别含有相同数量的第一印制导线和第二印制导线。因此，第二组的五个半导体芯片中的四个以和第一组中的四个半导体相同的方式交互地通过第一和第二印制导线进行连接，它们的线路分支被引导首先经由相应的那对中的第一和第二半导体芯片而后终止于相应的那对中的另一半导体芯片处。这种通过布置在第二组中的第一半导体芯片的底面区域的线路分支从不同侧互连，使得避免如下所述在信号沿平行线路以相同的方向传输时将发生的信号失真成为可能。

理想的方式是，第一组半导体芯片的总线的第一印制导线和第二印制导线中的线路分支(从其各分支节点开始直到其线路末端)布置成使得：在第一组成对的半导体芯片之间第一印制导线中的线路分支平行于的第二印制导线中的线路分支但在相反方向延伸。在第一对或第二对中的两个半导体芯片之间的区域，两个半导体芯片的长边彼此面对。在垂直于具有该长边的边缘的方向，第一组半导体芯片的总线内的第一和第二印制导线中的线路分支在印刷电路板中或其上延伸。作为在一对中的各两个半导体芯片之间的区域内平行于第二印制导线中的线路分支以相反方向延伸的第一印制导线中的线路分支(在沿各分支点直到芯片的线路末端的方向测量)的结果，经由第一和第二导体线路被同时发送至半导体芯片的信号沿第一和第二印制导线以相反的物理方向传递。尤其是在具有大量第一和第二印制导线的场合，当第一印制导线中的各线路分支随着第二印制导线中的线路分支时，反之亦然，只有在该对的两个半导体芯片之间区域内相互平行延伸且以相反方向发送信号的线路分支彼此直接相邻。这样，来自沿彼此直接相邻的线路分支传输的电信号的干扰实际上被消除。

理想的方式是，第一组半导体芯片的总线内第一印制导线中的线路分支布置成使其以梳状方式与第一组半导体芯片的总线内第二印制导线中的线路分支相互嵌合。在芯片上从相反方向会聚在一起的线路分支的端区的梳状相互嵌合的布置为所有直接相邻的线路分支排除了不想要的信号耦合或沿相同的物理方向并行传输的信号之间的相互作用。

对于第二组半导体芯片的总线也同样，第二组半导体芯片的总线内第一印制导线和第二印制导线中的线路分支最好配置成：从其各分支节点一直到其线路末端，使第一印制导线中的线路分支平行于第二组相应的半导体芯片对的两个半导体芯片之间的第二印制导线中的线路分支以相反方向延伸。另外，第二组半导体芯片的总线内第一印制导线中的线路分支最好配置成：使其以梳状方式与第二组半导体芯片的总线内第二印制导线中的线路分支相互嵌合。

这两个实施例还排除了或至少明显减少了来自第二组中半导体芯片的两个直接相邻线路分支中信号的信号干扰。

理想的方式是，存储模块具有在两个第二边缘之间的印刷电路板表面上的至少十八个同类型半导体芯片，在这些半导体芯片当中，其中九个同类型半导体芯片设置在存储模块的中心和一个第二边缘之间，而至少十八个同类型半导体芯片中的另外九个同类型半导体芯片以镜面反转的方式相对于存储模块的中心布置在存储模块的中心和另一第二边缘之间。按照此实施例，对于所装配的半导体芯片，印刷电路板的至少一个表面的两半彼此成为镜像对称形式。这意味着比如在印刷电路板表面的左、右半部上的半导体芯片的数目是相同的(尤其是在各例中正好为九个)，并且半导体芯片的位置相对于印刷电路板的中心分别成镜像反转关系。然而，这还意味着驱动印刷电路板中半导体芯片的印制导线相对于印刷电路板的中心大概以镜像反转方式延伸。这意味着至少在两个部分，即在印刷电路板的一半中延伸到第二边缘并在印刷电路板的另一半中延伸到另一个第二边缘，各第一总线是为第一组四个半导体芯片设置的，这四个半导体芯片全部安装在印刷电路板上的彼此相邻的不同位置上，并且这意味着同样在印刷电路板的两半部分各为第二组五个半导体芯片各另外配置了第二总线，这五个半导体芯片布置在印刷电路板面上各自的不同位置处。因此，其表面之上或之下设置十八个半导体芯片(全部布置在不同位置)的印刷电路板，分别有两个第一总线(各接近于一个第二边缘)和两个第二总线(用于印刷电路板的中心两侧上的各组五个半导体芯片)。

在另一改进中，存储模块具有前表面和后表面，其中后表面具有设置其上的至少另外十八个同类型半导体芯片，它们在印刷电路板的后表面上的位置对应于半导体芯片在印刷电路板的前表面上的位置。按照此实施例，存储模块配有印刷电路板，该印刷电路板具有装配在两侧的半导体芯片并且通常利用两个表面上的两个插接边来驱动(DIMM；双列直插式存储模块)。在此例中，至少布置在存储模块的前表面上的与该存储模块的后表面上布置的半导体芯片的(DRAM)彼此属于相同设计或相同类型。

在另一实施例中，存储模块还有另外的同类型半导体芯片，它们被装配于在印刷电路板上安装的半导体芯片之上并且由与印刷电路板上安装的半导体芯片相同的印制导线驱动。在此实施例中，半导体芯片不仅被直接安装在印刷电路板的多个表面区域(印刷电路板的前表面和后表面)，而且还互相堆叠在一起，将另外的半导体芯片布置在装于印刷电路板上的半导体芯片的底面区域上，但是与印刷电路板相隔更远的距离。作为实例，相互堆叠的两个或四个半导体芯片可装配于印刷电路板的各面上印刷电路板面内的每个位置。还结合了其他特征：即印刷电路板在两个表面安装元件且印刷电路板表面的十八个不同区域设在印刷电路板的各表面上，并且可将相同设计的非正方形半导体芯片彼此相邻布置，本发明存储模块的印刷电路板可配有比如72或144个同类型半导体芯片。由印刷电路板的各装配用表面的每半面分别安装一组四个和一组五个半导体芯片(或印刷电路板面内的位置)的两个分离的总线(也可为不同形式)实施的本发明的驱动方式，使得半导体芯片能够这样连接，即使得共同连接到各总线内的相同分叉印制导线上的半导体芯片组的线路分支之间至多存在较小的信号延迟。

理想的方式是，与半导体芯片相接的总线内的印制导线是控制线和地址线。将每个总线的多个印制导线精确分离成控制线和地址线的方式是可以任意改变的。然而，最好使每个总线的控制线和地址线分别包含第一和第二印制导线，在多个半导体芯片被控制信号和地址信号并行驱动时，所述第一和第二印制导线以梳状方式相互嵌合，从而在控制信号和地址信号并行驱动多个半导体芯片时能够极大地排除信号失真。

理想的方式是，第一组半导体芯片的各总线内的印制导线，从总线的输入端起一直到连接于芯片连接触点的各线路末端，具有彼此大约相同的长度，而第二组半导体芯片的各总线内的印制导线，从总线的输入端起一直到连接于芯片连接触点的各线路末端，具有不相一致的长度。尤其是，对于各第一组和第二组半导体芯片中的各四对半导体芯片，其四个线路分支的长度是一致的。这减少了被驱动的半导体芯片中的任何相对传输时间波动。

理想的方式是，第一组半导体芯片中的印制导线的标准长度大于第二组半导体芯片中的印制导线的标准长度。尤其是当总线大致从印刷电路板的中心延伸到各四个或五个半导体芯片时(但不必一定要如此)，这是有利的，因为连接到第一组半导体芯片中的总线要走更长的线路，而五个半导体芯片的组的总线内的线路转而要应付五个(不是四个)连接的半导体芯片的更大负载。这意味着对预计的可能的信号失真之上限的某种程度的补偿。

理想的方式是，总线内的印制导线分别来自这些总线的输入端，所述的输入端布置在邻近存储模块的两个第二边缘之间的中心。或者，总线的输入端也可布置在插接边上或者布置在印刷电路板的任何其它区域。

理想的方式是，印制导线的线路的输入端分别连接到寄存器。这种类型的寄存器用来保证被传输的地址、控制信号的质量并保证将这些信号同时发送至所有的半导体存储器。然而，本发明的存储模块不必一定是由寄存器缓冲的存储模块(寄存器缓冲存储模块)。

理想的方式是，同类型半导体芯片分别是动态读/写存储器芯片。具体地说，DRAM或易失性半导体存储器可在这种类型的存储模块上工作。

附图说明

下面参考附图对本发明进行描述，其中：

图1是本发明的存储模块的平面示意图，

图2是图1所示的存储模块的放大详图，其中说明了用于驱动两组半导体芯片的两条分离的总线，

图3是经改进的本发明的存储模块的后表面的平面示意图，

图4是本发明的经改进的存储模块的截面图，以及

图5是图2所示的存储模块的进一步放大详图。

附图标记

1、...、9、1′、...、9′半导体芯片

10                      存储模块

11                      第一组I中的第一对半导体芯片

12                      第一组I中的第二对半导体芯片

13                      第二组II中的第一对半导体芯片

14                      第二组II中的第二对半导体芯片

15                      印制导线

16；16a、16b            分支节点

17；17a、17b            线路分支

                        18接触点

20                      印刷电路板

21                      第一边缘

22；22a、22b            第二边缘

23                      插接边

24                      触点

25；25a、25b            表面

26                          总线L1内的第一印制导线

27                          总线L1内的第二印制导线

30                          印刷电路板的中心

35                          寄存器

36                          总线L2内的第一印制导线

37                          总线L2内的第二印制导线

45                          取向标记

46、47                      第二总线L2内的线路分支

51、...、59、51′、...、59′后表面半导体芯片

60                          堆叠的半导体芯片

ADR                         地址线

a                           短边

b                           长边

CMD                         控制线

E1                          总线的输入端

L1、L2                      总线

x                           第一方向

y                           第二方向

I                           第一组半导体芯片

II                          第二组半导体芯片

具体实施方式

图1示出的是本发明存储模块10的平面示意图，其中示出了表面25，比如存储模块10的电子印刷电路板20的前表面25a的平面图。印刷电路板20具有布置在印刷电路板20的第一边缘21处的插接边23连同多个电触点24。第一边缘21沿第一方向x延伸。在该方向上，印刷电路板20在两个第二边缘22或22a、22b之间延伸，所述的两个第二边缘22分别沿与第一方向x垂直的第二方向y延伸。图1示出了在两个第二边缘22a、22b之间的印刷电路板的中心30。布置在印刷电路板20的中心30和两个边缘22a、22b中的一个之间的是各九个同类型半导体芯片1、2、...9和1′、2′、...9′。所有这些同类型半导体芯片布置在印刷电路板20的表面25的不同子区域内。点状取向标记45表示相同设计的半导体芯片以某种相互的方位关系布置在表面25上。

为简化起见，下文的描述专指图1所示的位于印刷电路板20的中心30左侧的半导体芯片1、2、...9，然而，也同样适用于布置在中心30和另一第二边缘22b之间的半导体芯片1′、2′、...9′。

相同设计的半导体芯片1、2、...9在侧向分别具有短边a和大于短边a的长边b。半导体芯片因此需要一个在印刷电路板20的表面25上的非正方形的底面。图1示出了在本发明存储模块10中彼此相邻布置的半导体芯片的取向是不一致的。具体地说，相对于分别平行于第一方向即平行于插接边23延伸的边长是不一致的。按照本发明，半导体芯片1、2、...9由两条分离的总线L1、L2(图2)驱动，所述两条分离的总线L1、L2将参考图2详细讨论。这些分离的总线分别驱动第一组I(图1)四个半导体芯片6、7、8、9和第二组半导体芯片1、2、3、4、5。一组四个和一组五个半导体芯片的各总线的输入端可被布置成比如相邻印刷电路板20的中心30，但也可布置在印刷电路板的任何其它区域或者其插接边区域。为了简化起见，下面假定总线的输入端大约从存储模块20的中心30开始；这简化了对图1和2中仅作为例子示出的本发明存储模块10的实施例的说明。

图1示出的第一组半导体芯片I包含两对芯片11、12，其中第一组I的第一对11中的半导体芯片6、7布置得比第二对12更接近插接边23。另外，各对11、12中的第一半导体芯片6、8布置在边缘22、22a处或邻近该边缘，而各对中另一半导体芯片7、9分别布置在与该第二边缘22、22a相隔较远的距离处。

第二组II半导体芯片包含第一半导体芯片1、第一对13的两个半导体芯片2、3和第二对14的两个半导体芯片4、5。第一对13中的两个半导体芯片2、3像第一组I中的半导体芯片6、7、8、9那样布置，具有平行于插接边23的短边a，而第二组II中其余的半导体芯片1、4、5布置成具有平行于插接边23的长边b。

按照本发明，第二组II的五个半导体由专用的总线L2(图2)驱动，而布置成彼此相邻且更靠近边缘22a的第一组I中的总数为四个的半导体芯片6、7、8、9由另一条总线L1驱动。本发明因此规定了布置在中心30和一个第一边缘22a之间的半导体芯片由两条分离的总线驱动，其中驱动更邻近边缘22布置的半导体芯片的所述总线连接到数量较少的四个半导体芯片。而第二组II中有总数为五个的半导体芯片，这意味着第二组的第二总线内的印制导线有更高的负载，因此要求更短的印制导线。另外，如下面所解释的，第二组II中的五个半导体芯片布置成使得在驱动时各信号传输时间内只能发生较小差异。下面参考图2说明的印制导线轮廓也同样适用于图1所示的位于中心30的右侧的半导体芯片1′、2′、...9′。

图2示出了图1的存储模块10的放大详图。它基本上示出了在印刷电路板20的中心30和两个第二边缘22a之间延伸的印刷电路板20的一半。被布置得邻近该边缘的是第一组I的四个半导体芯片6、7、8、9，所述组被连接到第一总线L1。另外，第二组II的半导体芯片1、2、3、4、5布置得更邻近印刷电路板20的中心30，并被连接到分离的总线L2。如图2所示，各分叉印制导线15专门与两组半导体芯片I、II中的一组相接。本发明的这种分离能够容易地以对信号失真影响较少的方式连接半导体芯片。

为了清楚起见，图2中示出的总线L1、L2分别只用两个印制导线26、27和36、37来表示。然而，理想的情况是，这些线的每一条代表多条对应的线，它们以和示出的各线26、27、36、37相同的方式分支到独立的半导体芯片并在适当的连接触点18处与其相接。这里，例如，如图中例示的图1的半导体芯片4，每个半导体芯片具有多个电连接触点18。

图2示出了本发明的存储模块20的一系列有利的改进。因此，能够看到第一总线L1内的印制导线26、27具有布置在第一对11和第二对12半导体芯片之间、与两对间隔相同距离的电路节点16。这使得来自分支节点16的线路分支17可设计成各具有相同长度。它们从各分支节点16经由一对中两个被连接半导体芯片中的一个延伸至该对中的另一半导体芯片上的连接触点18。因此，作为实例，总线L1内的第一印制导线26的分支节点16布置在位于第二边缘22a处的半导体芯片6、8之间并具有两个线路分支17a，两个线路分支17a首先与这两个半导体芯片相接并终止于两个半导体芯片7、9的连接触点18处。另外，示出了第二印制导线27，其电路节点16布置在两个半导体芯片7、9之间且其线路分支17b终止于半导体芯片6、8上的连接触点18处。至少第一印制导线26和第二印制导线27分别设在第一总线L1内这一情况，意味着分叉印制导线路26、27中的线路分支17a、17b的各末端能够布置成使其分别从相反方向在相应的对11、12中的各两个半导体芯片6、7和8、9之间的区域内彼此会聚。在工作期间该存储模块具有下列优点：沿线路分支17a和17b传输的电信号相向地(例如在正的第一方向或负的第一方向x)互相传过，因此不会导致明显的信号失真，即使两个线路分支17a、17b分别在各两个半导体芯片6、7和8、9之间的区域内被布置得非常邻近。尤其是，如优先提供的，如果示出的两个印制导线26、27各表示从多个印制导线引出的多个印制导线，尤其在它们为相同数量(例如14)时，则各线路分支17a、17b可布置成使其在印刷电路板20中或其上以梳状方式相互嵌合，以使得尽管印制导线的密度较高，但是沿着相邻线路的电信号的任何串扰实际上被排除。

图2还示出了第二组II半导体芯片1、2、3、4、5的总线L2具有布置在第二组II半导体芯片中的第一半导体芯片1的底面区域的分支节点16a、16b。半导体芯片1是第二组II中唯一未作为一对半导体芯片布置的半导体芯片。分支节点16a、16b最好布置在该第一半导体芯片1的底面区域，以能够如同在第一组I半导体芯片的总线中那样对第二组II中其余的半导体芯片进行同样对称的驱动。为此，本发明的两个芯片对即两个半导体芯片2、3和两个半导体芯片4、5分别布置成两对13、14中的半导体芯片均以短边a面向第二组II中的第一半导体芯片1。这首先使得从分支点到半导体芯片2、3、4、5的更短的路径成为可能，并且还能在印刷电路板20上紧凑地布置这些半导体芯片。图2示出的总线L2具有第一印制导线36，其分支节点16a布置在(或者非常接近)第一半导体芯片1的连接触点18上。从该处，两个线路分支46延伸，各线路分支46分别与两对13、14的其中一对中的两个半导体芯片相接。具体地说，来自分支节点16a的线路分支46首先与两个半导体芯片2、4相接，然后终止于半导体芯片3、5上的连接触点18。

另外，示出了第二印制导线37，其分支节点16b同样布置在第一半导体芯片1的底面区域，来自分支节点16b的线路分支47首先与两个半导体芯片3、5相接，然后终止于两个半导体芯片2、4上的连接触点18。在第二组II内，最好这样设置第一和第二印制导线36、37，即第一和第二印制导线36、37分别在所述对13、14中的两个半导体芯片2和3或4和5之间的区域内互相并行地延伸，在各种情况下都来自相反方向并且以梳状方式彼此嵌合。至少在半导体芯片2的连接触点18和半导体芯片3的连接触点18之间的区域内以及在半导体芯片4和5上的那些连接触点18之间的区域内是这样。结果，在第一印制导线36和第二印制导线37中的线路分支46、47同样地如第一组I半导体芯片内的线路分支那样彼此嵌合，因此可阻止相邻线路上的电信号串扰。为了清楚起见，图2中仅分别示出了总线L2内的第一印制导线36和第二印制导线37；然而，这些线各表示从多个印制导线引出的多个印制导线，例如为相同数量(例如14)，所述多个印制导线以如图2所示的相同方式分支，但驱动各芯片上多个连接触点18中的其他一些连接触点(参见图1中的半导体芯片4)。

总线L1、L2中的线15最好是控制线CMD和地址线ADR；然而，这些总线还可包含另外的一些线。此外，图2示出的芯片35可以是比如寄存器。然而，总线L1、L2不必一定来自寄存器，且本发明的存储模块10不必一定要是由寄存器缓冲的存储模块。总之，芯片35不属于和半导体芯片1、2、…9相同的设计；而这些相同设计的半导体芯片最好是DRAM，它们中的一个可作为纠错用的ECC芯片。

图3示出了另一表面25(即本发明存储模块10的后表面25b)的平面示意图。如图3所示，后表面25b还装有另一些相同设计的、相同的半导体芯片51、52、...59、51′、52′、′...59，沿第一方向x和侧向的第二方向y在后表面25b上的半导体芯片的位置对应于半导体芯片1、2、...9、1′、2′、′...9在前表面所占的位置。在两个侧面安装元件的印刷电路板20的后表面还配备了具有多个触点24的插接边23(DIMM；双列直插式存储模块)。以和图1相似的方式，图3所示的后表面25b还分别具有各第一组I的四个半导体芯片56、57、58、59和56′、57′、58′、59′，并且还分别具有第二组的五个半导体芯片51、...、59和51′、...、59′，它们设置在印刷电路板20后表面25b的中心30的两侧。这样，各第一组I由专用的总线L1驱动(如图2中)，并且各第二组II的半导体芯片由专用的总线L2驱动(如图2中)。这使本发明的存储模块获得更高的存储容量(如4GB)成为可能。然而，具体地说，可在各表面25a或25b的任何一半面积上将相同设计的半导体芯片布置成非偶数，并使其彼此连接起来，以将可靠的、无扰动的信号发送至半导体芯片。尤其是，通过在印刷电路板的每一半或印刷电路板表面的每一半上使用两个分离的总线L1、L2，能够使连接到相同总线的半导体芯片之间的传输时间差异成为最小。此外，印刷电路板的每个表面的十八个同类型半导体芯片可布置成彼此相邻，其尺寸a、b不等且同时布置成彼此相邻的大量半导体芯片不会对无故障驱动有不利影响。本发明的存储模块可以是比如寄存器控制的模块(RDIMM：注册的DIMM)。除了相同设计的半导体芯片和寄存器之外，它还可具有同步部件(PLL；锁相环路)。该芯片向所有半导体存储器芯片和寄存器芯片分配时钟信号。这有助于将控制和地址命令同步发送至半导体芯片。

图4示出的是从插接边23的方向看到的本发明的经改进的存储模块的截面图。图4示出了半导体芯片布置在前表面25a和后表面25b上，并具有也装在前表面25a和后表面25b上的另外一些半导体芯片60。例如，刚好一个半导体芯片60可装到印刷电路板20上已装配半导体芯片的上方。本实施例在图4中示出。然而，或者，也可将更多个半导体芯片互相堆叠在一起，例如印刷电路板20的每个表面25a或25b上四个半导体芯片互相堆叠，这使存储模块的容量可进一步增加。图4示出了以不同的取向布置在印刷电路板20上的前面和后面的半导体芯片。这些取向对应于如图1、2和3所示的第一组I和第二组II中的半导体芯片的取向。根据下列事实，可在图4中看到这种不同的取向，即从插接边的方向观察，半导体芯片的截面具有宽度a，也就是半导体芯片的短边，也有一部分是宽度b，对应于半导体芯片的长边。

最后，图5示出了将图2进一步放大的详图，其中，在印刷电路板20的表面25a的更小的详图内只有第一组I半导体芯片的第一对13中的两个半导体芯片8、9被示出。图5说明了各多个第一印制导线26和第二印制导线27中的线路分支17a、17b在半导体芯片2、3之间的区域内如何布置，以使其以梳状方式彼此嵌合。各线路分支17a来自分支节点并首先连接到第一半导体8上的连接触点18，然后终止于所述对12中的第二半导体芯片9上的连接触点18。这与第二印制导线27中的线路分支17b相反。所示出的各第一和第二印制导线26、27中的分支点16位于两个半导体芯片8、9以下。为清楚起见，第一组半导体芯片的第一对中的半导体芯片未在图5中示出；然而，印制导线26、27中的另外的线路分支(图5中向下的点)是通向它们的。图5中，从印制导线26、27中的分支点16传输到线路分支17a、17b的信号的传输方向用箭头表示。可看到信号沿第一印制导线26中的线路分支17a在正x轴方向上传输，而第一印制导线26的线路分支17b中的信号沿着负x轴方向传输。因为在两个半导体芯片8、9之间的区域内线路分支17a、17b交替布置，因此串扰问题和因此而导致的信号失真差不多都被防止。同样，在第一组I的第一对中的两个半导体芯片6、7之间的区域内(图1)和在第二组的第一对中的两个半导体芯片2、3之间的区域内以及在第二组II半导体芯片的第二对14中的两个半导体芯片4、5之间的区域内，各第一和第二印制导线中的线路分支以梳状方式彼此嵌合。

因此，本发明的存储模块不仅允许信号传输时间和印制导线长度的匹配，而且减少了沿彼此邻近的印制导线向半导体芯片发送或从半导体芯片接收的控制、地址信号中的信号失真。

Claims (29)

1.一种存储模块(10)，含有电子印刷电路板(20)和安装在所述印刷电路板(20)的至少一个表面(25)上的多个同类型半导体芯片(1、...、9、1′、...、9′)，

—其中，所述印刷电路板(20)具有插接边(23)，所述插接边(23)在所述至少一个表面(25)的第一边缘(21)上沿第一方向(x)延伸并具有多个电触点(24)，所述多个电触点(24)沿所述第一方向(x)排列，

—其中，所述印刷电路板(20)在两个第二边缘(22；22a、22b)之间沿所述第一方向(x)延伸，

—其中，至少九个所述同类型半导体芯片(1、...、9、1′、...、9′)分别彼此相邻地安装在所述印刷电路板(20)的中心(30)和所述印刷电路板(20)的所述各第二边缘(22a、22b)之间的所述印刷电路板(20)的所述至少一个表面(25)上，

—其中，所述同类型半导体芯片分别具有短边(a)和在与所述短边(a)垂直的方向上的长边(b)，所述长边(b)大于所述短边(a)，

—其中，各第一组(I)的四个同类型半导体芯片(6、7、8、9、6′、7′、8′、9′)布置在所述印刷电路板(20)的各所述第二边缘(22a、22b)处，它们被定向为其短边(a)与所述插接边(23)平行，以及

—第二组(II)的五个同类型半导体芯片(1、...、5、1′、...、5′)分别布置在所述第一组(I)的半导体芯片和所述印刷电路板(20)的中心(30)之间，以及

—其中，所述第一组(I)的半导体芯片和所述第二组(II)的半导体芯片分别由两条分离总线(L1、L2)连接，所述两条分离总线(L1、L2)的印制导线(15)向全部各所述组(I、II)的半导体芯片分支。

2.如权利要求1所述的存储模块，其中，所述第一组(I)的半导体芯片(6、7、8、9)具有第一对(11)半导体芯片(6、7)和第二对(12)半导体芯片(8、9)，所述第一对(11)半导体芯片(6、7)布置得邻近所述插接边(23)，所述第二对(12)半导体芯片(8、9)布置在比所述第一对(11)中的半导体芯片(6、7)离所述插接边(23)远，其中各对(11、12)中的各一个半导体芯片(6、8)布置在所述印刷电路板(20)的所述第二边缘(22)处，并且在各对(11、12)中的各另一半导体芯片(7、9)布置在远离所述印刷电路板(20)的所述第二边缘(22)的距离处。

3.如权利要求1或2所述的存储模块，其中，所述第一组(I)的半导体芯片的所述总线(L1)中的各印制导线(15)具有分支节点(16)，所述分支节点(16)设在所述第一对(11)和所述第二对(12)半导体芯片之间，从该分支节点各引出两个线路分支(17)，所述线路分支(17)分别与所述两对(11、12)半导体芯片的其中一对的两个半导体芯片(6、7；8、9)相接。

4.如权利要求3所述的存储模块，其中，在相应的那对(11；12)中的一个半导体芯片的底面下，所述线路分支(17)分别被引向别处，然后终止于相应的那对(11；12)中各另一半导体芯片的底面区域。

5.如权利要求3或4所述的存储模块，其中，所述第一组(I)半导体芯片(6、7、8、9)的所述总线(L1)具有至少一个第一印制导线(26)，沿所述第一方向(x)布置所述第一印制导线(26)的分支节点(16)，使其位于布置在所述印刷电路板(20)的所述第二边缘(22)处的所述两个半导体芯片(6、8)之间，并且所述第一印制导线(26)的线路分支(17a)终止于所述第一组(I)中另两个半导体芯片(7、9)的底面区域。

6.如权利要求3至5中任一项所述的存储模块，其中，所述第一组(I)半导体芯片(6、7、8、9)的所述总线(L1)具有至少一个第二印制导线(27)，所述第二印制导线(27)的分支节点(16)沿所述第一方向(x)布置，使其位于所述第一组(I)中另两个半导体芯片(7、9)之间，并且所述第二印制导线(27)的线路分支(17b)终止于布置在所述第二边缘(22)处的所述半导体芯片(6、8)的底面区域。

7.如权利要求6所述的存储模块，其中，所述第一组(I)半导体芯片(6、7、8、9)的所述总线(L1)具有至少一个第一印制导线(26)和至少一个第二印制导线(27)。

8.如权利要求7所述的存储模块，其中，所述第一组(I)半导体芯片(6、7、8、9)的所述总线(L1)具有相同数量的第一印制导线(26)和第二印制导线(27)。

9.如权利要求1至8中任一项所述的存储模块，其中，所述第二组(II)半导体芯片(1、2、3、4、5)具有第一半导体芯片(1)、第一对(13)半导体芯片(2、3)和第二对(14)半导体芯片(4、5)，其中所述第一半导体芯片(1)和所述第二对(14)中的两个半导体芯片(4、5)分别安装成具有与所述插接边(23)平行的长边(b)，并且所述第一对(13)中的所述半导体芯片(2、3)安装成具有与所述插接边(23)平行的短边(a)，其中与所述第一半导体芯片(1)和所述第二对(14)中的所述半导体芯片(4、5)相比，所述第一对(13)中的所述半导体芯片(2、3)布置在离所述插接边(23)更远处，且其中所述第一半导体芯片(1)布置在所述第一组(I)半导体芯片(6、7、8、9)和所述第二组(II)中的所述第二对(14)半导体芯片(4、5)之间。

10.如权利要求9所述的存储模块，其中，在所述第一组(I)的第一对(11)中、所述第一组(I)的第二对(12)中以及所述第二组(II)的第一对(13)中的各两个半导体芯片分别安装成沿所述第一方向(x)彼此相隔，其中在所述第二组(II)半导体芯片中的所述第二对(14)的两个半导体芯片(4、5)安装成沿与所述第一方向(x)垂直的方向彼此相隔。

11.如权利要求9或10所述的存储模块，其中所述第二组(II)的半导体芯片(1、2、3、4、5)的所述总线(L2)中的所述印制导线(15)具有在所述第二组(II)的所述第一半导体芯片(1)的底面区域的分支节点(16a、16b)，从所述分支节点各引出两个线路分支，其中一个线路分支与所述第一对(13)中的两个半导体芯片(2、3)相接，另一个线路分支与所述第二对(14)中的两个半导体芯片(4、5)相接。

12.如权利要求1至11中任一项所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)中的所述第一对(13)和所述第二对(14)半导体芯片分别具有第一半导体芯片和第二半导体芯片，其中与所述第一对(13)中的所述第二半导体芯片(3)相比，所述第一对(13)中的所述第一半导体芯片(2)布置在离所述存储模块(10)的中心(30)更远处，其中与所述第二对(14)中的所述第二半导体芯片(5)相比，所述第二对(14)中的所述第一半导体芯片(4)布置成更接近所述插接边(23)。

13.如权利要求12所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)中的所述总线(L2)具有至少一个第一印制导线(36)，从所述第一印制导线(36)的分支节点(16a)引出两个线路分支(46)，其中一个线路分支与所述第一对(13)中的所述两个半导体芯片(2、3)相接，另一个线路分支与所述第二对(14)中的所述两个半导体芯片(4、5)相接，其中所述两个线路分支(46)从所述分支节点(16a)开始，首先与相应的那对(13；14)的半导体芯片中的所述第一半导体芯片(2；4)相接，然后终止于相应的那对(13；14)的所述第二半导体芯片(3；5)上的连接触点(18)处。

14.如权利要求12或13所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)中的总线(L2)具有至少一个第二印制导线(37)，从所述第二印制导线(37)的分支节点(16b)引出两个线路分支(47)，其中一个线路分支与所述第一对(13)中的所述两个半导体芯片(3、2)相接，另一个线路分支与所述第二对(14)中的所述两个半导体芯片(5、4)相接，其中所述两个线路分支(47)从所述分支节点(16b)开始，首先与相应的那对(13；14)的半导体芯片中的所述第二半导体芯片(3；5)相接，然后终止于相应的那对(13；14)的所述第一半导体芯片(2；4)上的连接触点(18)处。

15.如权利要求14所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)中的总线(L2)具有至少一个第一印制导线(36)和至少一个第二印制导线(37)。

16.如权利要求14或15所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)中的所述总线(L2)具有相同数量的第一印制导线(36)和第二印制导线(37)。

17.如权利要求1至16中任一项所述的存储模块，其中，所述第一组(I)半导体芯片(6、7、8、9)的所述总线(L1)的所述第一印制导线(26)和所述第二印制导线(27)中的所述线路分支(17)被这样布置，从各分支节点(16)起一直到它们的线路末端，使所述第一印制导线(26)的所述线路分支(17a)以相反方向平行于所述第一组(I)的相应的那对(11；12)半导体芯片中的所述两个半导体芯片(6、7；8、9)之间的所述第二印制导线(27)的所述线路分支(17b)而延伸。

18.如权利要求1至17中任一项所述的存储模块，其中，所述第一组(I)半导体芯片的所述总线(L1)的所述第一印制导线(26)中的所述线路分支(17a)布置成以梳状方式与所述第一组(I)半导体芯片的所述总线(L1)的所述第二印制导线(27)中的所述线路分支(17b)相嵌合。

19.如权利要求1至18中任一项所述的存储模块，其中，所述第二组(II)半导体芯片(1、...、5)的所述总线(L2)的所述第一印制导线(36)和所述第二印制导线(37)中的所述线路分支(46、47)被这样布置，从它们的各分支节点(16a、16b)起一直到其线路末端，使所述第一印制导线(36)中的所述线路分支(46)与所述第二组(II)的相应的那对(13；14)半导体芯片的所述两个半导体芯片(2、3；4、5)之间的所述第二印制导线(37)中的所述线路分支(47)平行地相反方向延伸。

20.如权利要求1至19中任一项所述的存储模块，其中，所述第二组(II)半导体芯片的所述总线(L2)内的所述第一印制导线(36)中的所述线路分支(46)布置成以梳状方式与所述第二组(II)半导体芯片的所述总线(L2)内的所述第二印制导线(37)中的所述线路分支(47)相嵌合。

21.如权利要求1至20中任一项所述的存储模块，其中，所述存储模块(10)具有在所述两个第二边缘(22；22a、22b)之间的所述印刷电路板(20)的所述表面(25)上的至少十八个同类型半导体芯片(1、...、9、1′、...、9′)，在这些半导体芯片中，九个同类型半导体芯片(1、...、9)布置在所述存储模块(10)的中心(30)和一个第二边缘(22a)之间，与布置在所述存储模块(10)的中心(30)和另一个第二边缘(22b)之间的另外九个同类型半导体芯片(1′、...、9′)构成相对于所述存储模块(10)的中心(30)的镜面反转关系。

22.如权利要求1至21中任一项所述的存储模块，其中，所述存储模块(10)具有前表面(25a)和后表面(25b)，其中所述后表面(25b)具有设置其上的至少另外十八个同类型半导体芯片(51、...、59、51′、...、59′)，它们在所述印刷电路板(20)的所述后表面(25b)上的位置对应于所述半导体芯片(1、...、9、1′、...、9′)在所述印刷电路板(20)的所述前表面(25a)上的位置。

23.如权利要求1至22中任一项所述的存储模块，其中，所述存储模块(10)还具有另一些同类型半导体芯片(60)，它们装在所述印刷电路板(20)的已装配半导体芯片(1、...、9、1′、...、9′、51、...、59、51′、...、59′)之上，并通过与装在所述印刷电路板(20)上的半导体芯片相同的各印制导线驱动。

24.如权利要求1至23中任一项所述的存储模块，其中，与所述半导体芯片(1、...、9、1′、...、9′、51、...、59、51′、...、59′)相接的所述总线(L1、L2)内的所述印制导线(15、26、27、36、37)是控制线(CMD)和地址线(ADR)。

25.如权利要求1至24中任一项所述的存储模块，其中，所述第一组(I)半导体芯片的各总线(L1)内的所述印制导线具有彼此大约一致的长度，从所述总线(L1)的输入端(E1)起一直到连接于芯片连接触点(18)的各线路末端，并且所述第二组(II)半导体芯片的各总线(L2)内的所述印制导线具有彼此不相一致的长度，从所述总线(L1)的输入端(E1)起一直到连接于芯片连接触点(18)的各线路末端。

26.如权利要求25所述的存储模块，其中，所述第一组(I)半导体芯片的各总线(L1)内的所述印制导线的标准长度大于所述第二组(II)半导体芯片的各总线(L2)内的所述印制导线的标准长度。

27.如权利要求25或26所述的存储模块，其中，所述总线(L1、L2)内的所述印制导线(15)分别设计成从布置在所述存储模块(10)的中心(30)的所述总线的输入端(E1)开始。

28.如权利要求25至27中任一项所述的存储模块，其中，所述总线(L1、L2)内的所述印制导线(15)的各线路输入端(E1)分别连接到寄存器(35)。

29.如权利要求1至28中任一项所述的存储模块，其中，所述同类型半导体芯片(1、...、9、1′、...、9′、51、...、59、51′、...、59′、60)分别是动态读/写存储器芯片。

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