CN1949952B - 多层配线板、使用多层配线板的半导体器件及其制造方法 - Google Patents

多层配线板、使用多层配线板的半导体器件及其制造方法 Download PDF

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Abstract

一种多层配线板,具有:设置在第一表面和第二表面上的电极、交替地被层压的绝缘层和配线层、以及设置在绝缘层中且与配线层电连接的通孔。将设置在第二表面的第二电极嵌入暴露在所述第二表面的绝缘层中,且有暴露在所述第二表面的绝缘层所覆盖的第二配线层并不具有用于改善与绝缘层的粘着性的层。

Description

多层配线板、使用多层配线板的半导体器件及其制造方法
技术领域
本发明涉及一种在其上安装半导体元件的配线板、一种将半导体元件安装在配线板上的半导体器件、以及其制造方法,更具体地,涉及具有优良的高速传输特性的薄多层配线板、以及涉及使用所述配线板的半导体器件。 
背景技术
如最近在移动设备中所见的,电子装置正迅速地变得更小、更薄、以及愈加密集,而且由于与半导体元件的高速和功能性相联系的端子数目的增加,要求在配线板以及半导体元件装配上的更薄、更轻、更高密度以及其他的特性。 
具有通孔的积层板(build-up board)和其他板按照惯例通常被用作配线板,但是具有通孔的板比较厚,并且由于通孔的存在而不适合于高速信号传输。 
另一方面,也使用带板(tape board)以及其他薄板,但是此类板不能满足近来的对更高密度的需求,因为用于制造带板的方法将配线层限于一层或两层,并且由于带材料相当大的收缩,图案定位精度比积层板要差。 
已经建议将无芯板(coreless board)用于改进这些配线板的问题的方法。在这些板中,在预先准备的支持板上形成配线结构体等,在形成配线结构体之后除去或分离支持体,并且留下未成型的通孔。 
由于更小配线的原因,需要将绝缘树脂的厚度减小到约10μm每层,以便与电路阻抗匹配,并且绝缘树脂必须具有足够的机械强度以能够在较薄的情况下仍然被用于多层配线板。响应于这些需要,必须为具有好的机械强度及薄度的树脂选择聚酰亚胺基材料 (polyimide-based material)、或聚苯并恶唑基材料(polybenzoxazole-based),作为用于绝缘树脂的材料。 
同样,由于电气特性和配线设计方面的原因,与更小的配线一起要求具有约10μm直径的过孔。由于当激光加工或干法刻蚀绝缘树脂时获得所需的形状的困难,必须使用光刻以便形成具有约10μm直径的过孔。 
为此,能够满足这些要求的绝缘树脂要求使用感光聚酰亚胺基材料或PBO基材料。 
在日本公开专利申请2000-323613(现有技术1)中披露了一种技术,其中将铜板用作支持板,在板上形成配线结构,以及然后刻蚀掉支持板以获得无芯板。 
在日本公开专利申请05-259639(现有技术2)中披露了一种技术,其中,将不锈钢板用作支持板,在板上形成配线结构,以及然后剥离支持板以获得无芯板。 
在日本公开专利申请2004-200668(现有技术3)中披露了一种技术,其中,将铜箔用作支持板,在箔上形成配线结构并安装半导体元件,以及刻蚀掉铜箔以获得无芯板。在该公开中也披露了使用无芯板的半导体器件。 
在日本公开专利申请2000-196243(现有技术4)中披露了一种技术,其中,将玻璃板用作支持板,在板上形成配线结构,由透过玻璃板的激光磨蚀掉绝缘层,以及通过暴露于增压的蒸汽来分离支持板以获得无芯板。 
然而,用于制造配线板和使用剥离层(release layer)的半导体器件的上述方法存在下面的问题。 
所有的现有技术1到4通过获得不具备延长了传输距离的通孔的无芯板,具有提供用于改善传输特性的较高的期望值的结构,并且现有技术1到3通过使绝缘树脂或导体的表面粗糙化以便确保在绝缘树脂上的导体或导体上的绝缘树脂的粘着力,提供了必要的物理粘着强度。同样采用了一种使用由铬、钛、钨、钼、钽、钒、镍等组成的粘着层的方法,以便在没有使表面粗糙化的情况下在绝缘树脂上确保粘着强 度。 
然而,已知的是当半导体元件(趋肤效应)的速度和频率变得更高时,电阻值和配线表面的形状在传输特性上具有相当大的影响。为此,由于绝缘层和导体的表面的粗糙化以及由铬、钛、钨、钼、钽、钒、镍或具有比铜更高的电阻率的其他材料等组成的粘着层的使用,使传输特性退化。 
因为高的分辨率,允许形成具有约10μm直径过孔的感光聚酰亚胺基材料和PBO材料必须具有过孔壁垂直地直立的形状。从用于满足针对微过孔的要求的过孔分辨率方面考虑,使用重氮基萘醌(DNQ)作为感光剂的阳性材料是极好的。然而,重氮基萘醌基(DNQ基)材料存在这样的问题,这些材料相当大地减小了在绝缘树脂与铬、钛、钨、钼、钽、钒、镍、以及用作粘着层的其他材料之间边界的粘着力,并且因为在加热期间产生的分解产物、反应产物以及材料自身的其他产物,使导电图案剥离。 
在现有技术4中,没有与在配线上使用粘着层以及使绝缘树脂和导电层的表面粗糙化相关的公开。然而,因为仅公开了通过使用CMP的制造方法,应该相信其假设使用了非感光树脂。特别地,这里没有关于非感光聚酰亚胺基材料的公开,其中重氮基萘醌基(DNP基)材料被用作感光剂,这是本发明的主题。 
发明内容
本发明的目的是提出了一种具有优良的高速、高频特性的低成本多层配线板,提出了一种使用多层配线板的半导体器件,以及提出了一种通过使用由感光聚酰亚胺基树脂和将重氮基萘醌基(DNQ基)材料用作感光剂的PBO基树脂组成的绝缘树脂,并且通过避免使用由铬、钛、钨、钼、钽、钒、镍或其他减小与绝缘层的粘着力并且增加由其中增加了配线安排距离的绝缘层所覆盖的配线层的电阻的另一种材料所组成的粘着层,来制造多层配线板及半导体器件的方法。 
根据本发明的多层配线板包括:设置在第一表面和第二表面上的电极;交替地分层的绝缘层和配线层;以及设置在绝缘层中并且与配 线层电连接的过孔,其中将设置在第二表面的第二电极嵌入绝缘层中,并且由绝缘层所覆盖的第二配线层不具有粘着于绝缘层的层。 
在多层配线板中,粘着层的材料是主要成分是从由铬、钛、钨、钼、钽、钒、镍等、两种或两种以上金属的合金、或包含一种或多种金属的化合物中选择出来的金属。 
在多层配线板中,例如,绝缘层的材料是将重氮基萘醌用作感光剂的感光树脂。 
本发明的半导体器件包括一个或多个半导体元件,它安装在上述多层配线板的第一电极和第二电极的其一或者二者上。 
本发明的用于制造多层配线板的方法包括:在支持板上形成绝缘层和第二电极;交替地(alternatively)在第二电极和绝缘层上层压第二配线层和绝缘层;在绝缘层的与支持板接触的表面的相反侧表面上形成第一电极和粘着层;以及除去支持板。 
本发明的用于制造多层配线板的方法包括:在支持板上形成绝缘层11和第二电极;交替地在第二电极和绝缘层上层压第二配线层和绝缘层;在绝缘层的与支持板接触的表面的相反侧表面上形成第一电极和粘着层;在第一电极上安装一个或多个半导体元件;以及除去支持板。 
在用于制造半导体器件的方法中,可以提供,在除去支持板的步骤之后,在第二电极上安装一个或多个半导体元件的步骤。 
根据本发明,在使用将重氮基萘醌基(DNQ基)材料用作感光剂的感光聚酰亚胺材料的多层配线中,可以有效地防止在加热期间导体的剥落。同样,可以最小化传输期间的信号退化,并且在不使用高阻粘着层作为配线层的情况下,可以获得具有高速、高频特性的多层配线板,所述配线层具有较长的配线距离并且由绝缘层覆盖。 
根据本发明的用于制造配线板的方法,可以有效地制造本发明的配线板,通过在步骤中使用支持板,使稳定的配线的形成成为可能,并且可以实现未来的高密度和微配线的形成。因为通过在配线形成之后除去支持板,另外可以最小化配线板的厚度,可以减小电感且抑制电损耗。 
根据用于制造根据本发明的半导体器件的方法,可以有效地制造根据本发明的半导体器件,并且因为在使用稳定的支持板的同时安装了半导体元件,在50μm或更小的非常窄的间距(pitch)上可以获得稳定的连接。通过在已经安装了半导体元件之后除去支持板,另外可以最小化配线板的厚度,并且通过在已暴露的表面安装另一个半导体元件,可以将先前安装的半导体元件之间的间隙设置成非常短的距离。为此,可以提供大量的微连接,并且在两个表面上的半导体元件之间可以带来高速信号的传输以及较宽的总线宽度。 
同样,通过在除去步骤中剥离支持板可以再生利用支持板并且降低了成本。 
附图说明
图1是示出了根据本发明的第一实施例的多层配线板的局部剖面图; 
图2是示出了根据本发明第二实施例的半导体器件的局部剖面图; 
图3是示出了根据本发明第三实施例的半导体器件的局部剖面图; 
图4是示出了用于制造根据本发明的第四实施例的多层配线板的步骤顺序的局部剖面图; 
图5是示出了用于制造根据本发明的第五实施例的多层配线板的步骤顺序的局部剖面图;以及 
图6是示出了用于制造根据本发明的第六实施例的多层配线板的步骤顺序的局部剖面图。 
具体实施方式
下面参考附图详细地描述本发明的实施例。 
(多层配线板) 
图1是示出了根据本发明的第一实施例的多层配线板的局部剖面图。图1中所示的多层配线板具有嵌入最下面的绝缘层11a的第二电极 15。在绝缘层11a以及第二电极15上形成第二配线层13,并且形成中间绝缘层11b,以便覆盖包括第二配线层13的绝缘层11a和第二电极15。同样,设置了一对或多对第二配线层13和中间绝缘层11b(图中单独的一对)。在最上面的(图中的单层)中间绝缘层11b上形成第二配线层13,并且形成最上面的绝缘层11c,以便覆盖包括第二配线层13的中间绝缘层11b。在最上面的绝缘层11c上形成第一电极14和第一配线层12。过孔16提供第一电极14、配线层12、以及第二配线层13之间的电连接,以及垂直排列的第二配线层13之间的电连接。嵌入绝缘层11a的第二电极15与第二配线层13直接接触并且电连接。 
用感光有机材料构成绝缘层11(11a、11b、以及11c),其中例如,在所述感光有机材料中具有较高过孔分辨率的重氮基萘醌(DNQ)被用作感光剂。可以使用的有机材料的示例包括基于环氧(epoxy)、环氧丙烯酸酯(epoxy acrylate)、聚氨酯丙烯酸酯(urethane acrylate)、聚酯(polyester)、苯酚(phenol)、聚酰亚胺(polyimide)、BCB(环丁烯苯)、PBO(聚苯并恶唑)、聚降冰片烯(polynorbornene)等的材料。聚酰亚胺基材料和PBO基材料具有特别好的膜强度(membranestrength)、可拉伸的弹性系数、断裂伸长率、以及其他机械特性,并且可以另外获得较高的可靠性。使绝缘层的表面平坦化而不是使表面粗糙化对于获得优良的传输特性是有利的。在本发明中,感光聚酰亚胺被形成为10μm的厚度,并且表面没有被粗糙化。 
优选地,将包含铜、金、镍、铝、银、钯、或多个这些成分的导体用作第一配线层12的主要成分,但是从成本和电阻方面考虑,铜是极其有利的。同样,镍能够避免与绝缘材料或另外的材料的界面反应(boundary reaction),并且可以将其用作阻抗配线(resistance wiring)或用作其中利用磁学特性的导体。 
如上所述,第一配线层12由铜形成,且例如厚度是10μm。用于形成第一配线层12的方法的示例包括减去法、半加法、以及全加法。减去法是这样一种方法:在设置在板上的铜箔上形成所要的图案的抗蚀剂;刻蚀掉不需要的铜箔;以及随后剥离抗蚀剂以获得所要的图案。半加法是这样一种方法:通过无电镀(electroless plating)、溅射CVD(化 学气相沉积)、或另外的方法形成电源层;然后形成具有所要图案的抗蚀剂;在抗蚀剂的开口中通过电镀沉积金属;除去抗蚀剂;以及然后刻蚀电源层以获得所要的配线图案。全加法是这样一种方法:无电镀催化剂被吸附到板上;然后形成抗蚀剂图案;当留下抗蚀剂以随后作为绝缘层时激活催化剂;以及通过无电镀在绝缘膜的开口上沉积金属以获得所要的配线图案。同样,可以使用这样一种方法:在设置第一配线层12于其上的绝缘层中形成其中形成配线图案的凹部(concavity);通过无电镀、溅射、CVD或另外的方法形成电源层;然后使用无电镀或电镀填充凹部;以及通过抛光来平坦化表面。 
优选地,将包含铜、金、镍、铝、银、钯、或多个这些成分的导体用作第二配线层13的主要成分,但是从成本和电阻方面考虑,铜是极其有利的。因为第二配线层13是具有长的配线距离并且影响传输特性的配线层,第二配线层13不具有基于这样的材料的粘着层:它改善了对于绝缘层11的粘着力,并且典型地是铬、钛、钨、钼、钽、钒、镍,或,它是比构成配线的金属具有更高电阻的另外材料。 
当具有镍作为其主要成分的导体被用作第二配线层13时,配线使用由具有例如在绝缘层11上分层的多个铜层或镍层的金属膜组成的层。将重氮基萘醌基(DNQ基)材料用作绝缘层11中的感光剂的感光有机材料产生了在加热期间由分解、反应、以及包含重氮基萘醌基(DNQ基)材料本身其他工艺中所产生的大量产物。因此,因为在绝缘层11和铬、钛、钨、钼、钽、钒、镍或被用在粘着层中的其他材料之间的边界处的粘着强度被相当大地减少(大约0N/m的剥落强度),导体图案剥离。为此,最优地没有使用粘着层材料而形成第二配线层13。因为没有使用粘着层,所得到的粘着力取决于绝缘层11的材料,并且可以将在剥落强度方面约100N/m的较弱的粘着强度给予第二配线层13。因为与当使用由铬、钛、钨、钼、钽、钒、镍等材料所组成的粘着层的情况一样,粘着强度没有相当大地较少,仍然可以稳定地获得多层配线板。 
因为由绝缘层11覆盖了第二配线层,并且没有暴露出第二配线层13,所以没有另外发生剥落和其他缺陷。当粘着力比较弱时,与通过 使用较大表面积的网状图案来缩小配线宽度的绝缘层11材料一起来增加抑制剥落的措施。因为在第二配线层13的表面不存在具有高阻值的材料,获得了具有极好的传输特性的结构。如果第二配线层13是平坦的并且没有被粗糙化,则是有利的。 
如上所述,第二配线层13由铜形成,且例如厚度是10μm。用于形成第二配线层13的方法的示例包括减去法、半加法、以及全加法。减去法是这样一种方法:在设置在板上的铜箔上形成所要的图案的抗蚀剂;刻蚀掉不需要的铜箔;以及随后剥离抗蚀剂以获得所要的图案。半加法是这样一种方法:通过无电镀、溅射CVD(化学气相沉积)、或另外的方法形成电源层;然后形成具有所要图案的抗蚀剂;在抗蚀剂的开口中通过电镀沉积金属;除去抗蚀剂;以及然后刻蚀电源层以获得所要的配线图案。全加法是这样一种方法:将无电镀催化剂吸附到板上;然后形成抗蚀剂图案;当留下抗蚀剂以随后作为绝缘层时激活了催化剂;以及通过无电镀在绝缘膜的开口上沉积金属以获得所要的配线图案。同样可以使用这样一种方法:在设置第一配线层13于其上的绝缘层中形成其中形成配线图案的凹部;通过无电镀、溅射、CVD或另外的方法形成电源层;然后使用无电镀或电镀填充凹部;以及通过抛光平坦表面。 
将第一电极14设置在绝缘层11的表面,并且经由第一配线层12、第二配线层13以及过孔16将第一电极14与第二电极15电连接。例如,通过层压多个层可以形成第一电极14,并且优选地,根据在随后步骤中给出焊接配线的连通性或在第一电极14的表面上形成的焊球的湿润性(wettability),第一电极14的表面由从由金、银、铜、锡、焊料材料所组成的组中所选的至少一种金属或合金组成。尽管没有图示出,可以在第一电极14的内侧上的具有开口的图案中、或在具有没有与第一电极14接触的开口的图案中添加阻焊剂。此外,该结构可以是这样一种结构:在其中形成阻焊剂图案并且然后设置第一电极14以便覆盖开口。第一配线层12和第一电极14可以在相同的步骤中同时形成。在本实施例中,通过连续地将铜层压到5μm厚、将镍层压到3μm厚、以及将金层压到0.5μm厚可以形成最上面的表面,其中金是最上面的层。 
将第二电极15设置在绝缘层11的表面,并且经由第一配线层12、第二配线层13以及过孔16将第二电极15与第一电极14电连接。第二电极15的与第二配线层13相连的表面的相反侧表面被暴露出来。第二电极15的已暴露的表面可以凸出于、凹入于、或充分地平坦于设置第一电极14于其上的绝缘层11的表面。例如,通过层压多个层可以形成第二电极15,并且优选地,根据在随后步骤中给出焊接配线的连通性或在第二电极15的表面上形成的焊球的湿润性,第二电极15的表面由从由金、银、铜、锡、焊料材料所组成的组中所选的至少一种金属或合金组成。在本实施例中,通过连续地将铜层压到5μm厚、将镍层压到3μm厚、以及将金层压到0.5μm厚,可以形成最上面的表面,其中金是最上面的层。 
根据本实施例,可以最小化传输期间的信号退化,以及在不使用高阻粘着层作为配线层的情况下,可以获得具有高速、高频特性的多层配线板,其中所述配线层具有长的配线长度并且由绝缘层覆盖。可以稳定地获得具有较高过孔分辨率的多层配线板,而不会由于在加热时导体的相当大地减小的粘着性而剥落,尤其是在使用将重氮基萘醌(DNQ)材料用作感光剂的感光有机材料时。 
在上述实施例中,可以将用作电路噪声滤波器的电容器设置在配线板上想要的位置。组成电容器的电介质材料优选地是氧化钛、氧化钽、Al2O3、SiO2、ZrO2、HfO2、Nb2O5、或其他金属氧化物,BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)、PLZT(Pb1-yLayZrxTi1-xO3)、或其他钙钛矿材料,SrBi2Ta2O9或其他铋基分层化合物。上述化合物满足0≤x≤1且0<y<1的条件。同样,添加无机材料或磁性材料的有机材料等可以被用作组成电容器的电介质材料。 
用作电路噪声滤波器的电容器可以这样设置:通过构成绝缘层11的层或多个层,所述层的材料具有9或更高的介电常数,以及通过在位于绝缘层上面或下面的第一配线层12、第二配线层13、第一电极14、以及第二电极15的所要的位置中形成反向的(opposing)电极。优选地,构成电容器的电介质材料是Al2O3、ZrO2、HfO2、Nb2O5、或其他金属氧化物,BST(BaxSr1-xTiO3)、PZT(PbZrxTi1-xO3)、PLZT (Pb1-yLayZrxTi1-xO3)、或其他钙钛矿材料,或SrBi2Ta2O9或其他铋基分层化合物。上述化合物满足0≤x≤1且0<y<1的条件。同样,添加无机材料或磁性材料的有机材料等可以被用作组成电容器的电介质材料。 
(半导体器件) 
图2是示出了根据本发明第二实施例的半导体器件的局部剖面图,并且其中使用了图1中示出的配线板。在图2中,设置在图1中示出的在最下面的绝缘层11a中的第二电极15被示出为仅与焊球10相连。因此,在图2中,将相同的参考数字用作如图1的相同组成元件,并且省略了在图1中示出的多层配线板的详细描述。 
图2中示出的半导体器件具有安装在图1中示出的多层配线板的最上面的绝缘层11c的第一电极14上的半导体元件17。示意图仅示出了单独的半导体元件17,但是可以安装多个半导体元件,并且也可以安装电容器、电阻器、以及其他部件。 
配置半导体元件17,从而使在半导体元件17的表面上的电极(未示出)经由第一电极14与焊球19电连接,并且将底部填充树脂18填充到半导体元件17和多层配线板之间的间隙。底部填充树脂18的使用目的在于减少在半导体元件17和多层配线板之间的热膨胀系数差,以及使焊球19免于破坏。只要焊球19具有足够的强度来确保所要的可靠性,就没有必要填充底部填充树脂18。焊球19是由焊料材料组成的微球且通过在半导体元件17的电极上电镀、球转印(ball transfer)、或印刷而形成的。焊球19的材料可以适当地从铅锡共晶体(lead-tin eutectic)或无铅焊料材料中选择。底部填充树脂18由环氧基材料组成,并且在使用焊球19与半导体元件17相连之后填充底部填充树脂18。在图2中描述了倒装式连接,但是可以通过丝焊的方法安装半导体元件17。 
将焊球20附加到嵌入于最下面的绝缘层11a的第二电极15,从而可以将本发明的半导体器件安装到另一块板上。焊球20是由焊料材料所组成的球,并且可以通过在第二电极15上的球转印或印刷形成焊球20。依赖于附加的方式,可以采用这样的结构,其中对金属引脚(pin)而不是焊球20进行焊接。当在未安装本发明的半导体器件的半导体元件 17的区域多层配线板的刚度不够时,可以被分别地附加半导体元件17的区域为敞开的框体。 
使用其中使用了金属模的印刷法、压缩模塑法、或转印模塑法来涂覆包括通过向环氧基材料附加二氧化硅填充物而获得的材料的密封树脂21,以便覆盖被安装的半导体元件17以及元件的连接部分。图2中的示意图示出了密封树脂21覆盖了配线板一侧的全部表面的结构,但是该结构也可以是部分地覆盖半导体元件以形成暴露出一部分配线板的结构。同样,如果在多层配线板的刚度方面以及保护半导体元件17方面没有什么问题,则密封树脂21不是必需要形成的。 
根据本发明的实施例,能够最小化传输期间的信号退化,并且可以获得具有高速、高频特性的多层配线板,而不使用具有较长的配线距离并且被绝缘层所覆盖的高阻粘着层作为配线层。另外可以稳定地获得半导体器件,而不会由于在加热期间导体相当大地减小的粘着性而剥落,尤其是在使用感光有机材料时,其中重氮基萘醌(DNQ)被用作具有较高过孔分辨率的感光剂。 
图3是示出了根据本发明第二实施例的半导体器件的局部剖面图。该示意图与图2中示出的第二实施例不同,其中将一个或多个半导体元件22安装在多层配线板最下面的绝缘层11a的下部的表面。在图3中,相同的参考数字用于相同的组成元件且省略掉其详细描述。在本实施例中,除了与焊球20相连的第二电极15之外,在多层配线板的最下面的绝缘层11a上形成多个第二电极15,并且经由焊球24将半导体元件22安装到第二电极15上。在图13中示出了单独的半导体元件22,但是可以安装多个半导体元件22,并且也可以安装电容器、电阻器、以及其他部件。 
这样配置半导体元件22,从而经由第二电极15和焊球24将半导体元件22的表面上的电极(未示出)电连接,以及将底部填充树脂23填充入半导体元件22和多层配线板之间的间隙。底部填充树脂23的使用目的在于减小半导体元件和多层配线板之间的热膨胀系数差,以及使焊球24免于破坏。只要焊球24具有足够的强度来确保所要的可靠性,就没有必要填充底部填充树脂23。焊球是由焊料材料组成的微球,通 过在半导体元件的电极上的电镀、球转印、或印刷来形成。焊球24的材料可以从铅锡共晶体焊料材料或无铅焊料材料中适当地选择。底部填充树脂由环氧基材料组成,并且在使用焊球24与半导体元件22连接之后填充底部填充树脂。同样,图3中示出了倒装式连接,但是也可以使用丝焊方法来安装半导体元件22。 
根据本发明的实施例,能够最小化传输期间的信号退化,并且可以获得具有高速、高频特性的多层配线板,而不使用具有较长的配线距离并且被绝缘层所覆盖的高阻粘着层作为配线层。另外可以稳定地获得半导体器件,而不会由于在加热期间导体相当大的减小的粘着性而剥落,尤其是在使用感光有机材料时,其中重氮基萘醌(DNQ)被用作具有较高过孔分辨率的感光剂。安装在两侧的半导体元件之间的距离可以被减小,并且可以获得高性能、非常实用的半导体器件。 
(用于制造配线板的方法) 
接下来描述的是用于制造根据本发明的第四实施例的配线板的方法。图4A至图4F是示出了用于制造根据本实施例的多层配线板的步骤顺序的局部剖面图。本实施例的制造方法用于制造图1中所示的第一实施例的配线板的方法。在每一步之间适当地执行清洗和加热处理。 
首先,在支持板25上形成第二电极15和绝缘层11a,并且暴露出第二电极15的表面,如图4A中所示。形成第二电极15和绝缘层11a的方法伴随着准备支持板25以及通过湿法清洗、干法清洗、平坦化、粗糙化或执行其他所需处理来处理表面。支持板25是导电材料或在表面上覆盖了导电膜的材料。因为优选地该板具有适当的刚度,可被使用的材料包括:硅、蓝宝石、砷化镓、或其他半导体晶片材料;或金属、石英、玻璃、陶瓷、印刷电路板等。在本发明中,支持板可以是这样一种板:在0.725mm厚以及8英寸(200mm)的直径的硅晶片上顺序地设置剥离层(release layer)(未示出)以及导电种子金属层(seed metallayer),并且向支持板提供热氧化层。 
接下来形成绝缘层11a,从而打开第二电极15所形成的部分。当向支持板25配置形成于其上的导电膜时,将绝缘层11a设置在导电膜上。绝缘层11a由感光有机材料组成,其中,例如将具有较高的过孔分辨率 的重氮基萘醌(DNQ)用作感光剂。可以使用的有机材料的示例包括:基于环氧树脂、环氧丙烯酸酯、聚氨酯丙烯酸酯、聚酯、苯酚、聚酰亚胺、BCB(环丁烯苯)、PBO(聚苯并恶唑)、聚降冰片烯等的材料。聚酰亚胺基材料和PBP基材料特别地具有较好的膜强度、可拉伸的弹性系数、断裂伸长率、以及其他机械特性,并且另外获得较高的可靠性。使绝缘层的表面平坦化而不是使表面粗糙化对于获得优良的传输特性是有利的。在本发明中,感光聚酰亚胺被形成为10μm的厚度,并且表面没有被粗糙化。为了获得优良的传输特性,优选地将绝缘层11a的表面平坦化而不是粗糙化。当使用感光有机材料时,用于针对第二电极15形成的区域的绝缘层11a的开口可以通过光刻来形成。当使用具有较低图案分辨率的感光有机材料时,通过激光加工、干法刻蚀、或喷砂(blasting)可以形成在绝缘层11a中形成的开口。因而在绝缘层11a的开口区中形成第二电极15。第二电极15由一个或多个金属层组成。这样形成的金属层由铜、镍、金、银、或另外的材料组成、或由合金组成。使用电镀、无电镀、印刷、气相沉积、或使用绝缘层11a作为掩模的另外的方法来形成第二电极15。图4A示出了这样一种状态,其中:形成与绝缘层11a的厚度相同厚度的第二电极15,但是第二电极15的厚度可以是小于绝缘层11a厚度的。 
在支持板25上形成第二电极15之后,形成绝缘层11以便覆盖第二电极15,并且通过湿法刻蚀、干法刻蚀、喷砂(blasting)、切割、CMP、激光加工、细抛(buff polishing)、砂带打磨、或另外的方法来暴露出与支持板25相接触的表面相对一侧上的第二电极15的表面。 
在本实施例中,使用光刻是因为感光聚酰亚胺被形成为7μm的厚度。同样,在本实施例中,通过从形成于支持板12上的种子金属层(未示出)来馈送能量,按照远离支持板的顺序将铜分层为2μm的厚度、以及将镍分层为3μm的厚度。 
接下来,在第二电极15和绝缘层11a上形成第二配线层13。第二配线层13的主要材料优选地是从铜、金、镍、铝、银、钯中所选的一种或多种金属组成的,但是从成本和阻抗的方面考虑铜是非常有利的。同样,镍能够防止与绝缘材料或另外材料的界面反应,并且可以被用 作利用磁性特性的电阻配线或导体。第二配线层并不具有由铬、钛、钨、钼、钽、钒、镍、或设计以确保到与绝缘层11a的粘着力的粘着层。当将镍用作第二配线层13的主要材料时,配线由包括在绝缘层11a上分层的铜和镍的多个金属膜组成。 
如上所述,第二配线层13由铜形成,且例如厚度是10μm。用于形成第二配线层12的方法的示例包括减去法、半加法、以及全加法。减去法是这样一种方法:在设置在板上的铜箔上形成所要的图案的抗蚀剂;刻蚀掉不需要的铜箔;以及随后剥离抗蚀剂以获得所要的图案。半加法是这样一种方法:其通过无电镀、溅射CVD(化学气相沉积)、或另外的方法形成电源层;然后形成具有所要图案的抗蚀剂;在抗蚀剂的开口中通过电镀沉积金属;除去抗蚀剂;以及然后刻蚀电源层以获得所要的配线图案。全加法是这样一种方法:无电镀催化剂被吸附到板上;然后形成抗蚀剂图案;当留下抗蚀剂以在作为绝缘层之后时激活了催化剂;以及通过无电镀在绝缘膜的开口上沉积金属以获得所要的配线图案。同样可以使用这样一种方法:在设置第一配线层12于其上的绝缘层11c中形成配线图案形成用的凹部(参见图4E);通过无电镀、溅射、CVD或另外的方法形成电源层;然后使用无电镀或电镀填充凹部;以及通过抛光平坦化表面。在本实施例中使用半加法,其中溅射的铜被用作电源层。 
接下来,如图4C中所示,形成绝缘层11b以便覆盖第二配线层13,并且在绝缘层层11b中形成用于形成电连接的过孔16。绝缘层11b由感光有机材料组成,其中例如具有较高通孔分辨率的重氮基萘醌(DNQ)被用作感光剂。可以使用的有机材料的示例包括基于环氧树脂、环氧丙烯酸酯、聚氨酯丙烯酸酯、聚酯、苯酚、聚酰亚胺、BCB(环丁烯苯)、PBO(聚苯并恶唑)、聚降冰片烯等的材料。聚酰亚胺基材料以及PBO基材料具有特别好的膜强度、可拉伸的弹性系数、断裂伸长率、以及其他机械特性,并且另外获得较高的可靠性。使绝缘层的表面平坦化而不是使表面粗糙化对于获得优良的传输特性是有利的。当使用具有较低图案分辨率的感光有机材料时,通过激光加工、干法刻蚀、或喷砂(blasting)可以形成在绝缘层11a中形成的开口。同样,不必 要通过形成绝缘层的方法在过孔16的位置预先形成电镀柱(platingpost)之后,在绝缘层11a中预先形成开口,并且将绝缘膜的表面磨掉以暴露出电镀过的柱且以形成过孔16。在本实施例中,因为使用了具有8μm厚的感光聚酰亚胺树脂,所以采用光刻工艺。 
接下来,如图4D中所示,以如图4B同样的方式在绝缘层11b上形成第二配线层13。 
如图4E中所示,以如图4C同样的方式,形成绝缘层11c和过孔16,以及在绝缘层11c上形成第一电极14。在图4E中,在过孔16上形成第一电极14,但是通过该结构并没有施加限制,并且可以在绝缘层11a上形成第一电极14。同样,可以在第一电极14所形成的表面上形成第一配线层12。在这种情况下,可以在单独的步骤中形成第一电极14以及第一配线层12,或者通过在相同的导电膜绘制图案在相同的步骤中形成。 
将第一电极14设置在绝缘层11c或过孔16上,并且经由过孔16、第一配线层12、以及第二配线层13将第一电极14与第二电极15相电连接。例如,通过层压多个层来形成第一电极14,优选地,第一电极14的表面由从由金、银、铜、锡组成的组中所选的至少一种金属或合金、焊料材料组成,例如在考虑给予焊线的连通性或在第一电极14的表面上形成焊球的湿润性的情况下。第一电极14通过减去法、全加法、或半加法来形成,以与第二配线层13相同的方式。尽管没有图示出,可以在第一电极14的内侧上的具有开口的图案中、或在具有不与第一电极14相接触的开口图案中添加阻焊剂。该结构而且可以是这样一种:其中形成阻焊剂图案,并且然后设置第一电极14的图案以便覆盖开口。在本发明中,可以通过连续地对铜层压到5μm厚、对镍层压到3μm厚、以及对金层压到0.5μm厚来形成第一电极,其中金是最上面的层。 
接下来,如图4F中所示除去支持板25。用于除去支持板25的方法包括:研磨、化学机械抛光、刻蚀、或另外的方法。可以将这些方法组合使用,并且在已经磨掉支持板25之后,可以通过化学机械抛光和/或刻蚀除去残留的部分。刻蚀可以是干法刻蚀或湿法刻蚀,但是当最后除去步骤是干法刻蚀时可以稳定地在刻蚀后留下种子金属层,因为 可以将刻蚀选择性设置到较高的值。如果将剥离层设置在支持板25和种子金属层之间,还可以促进支持板25的除去。如果将热分解材料用作剥离层,在用于除去支持板25的步骤中,可以通过将该层加热到热分解温度或更高的温度来将种子金属层和支持板分离。在这种情况下,优选地,使用激光或另外的方法用于提供局域化的加热来实现加热。通过将激光的波长设置在光通过支持板25但是不通过剥离层的等级,可以对剥离层进行局部单独加热。除了该方法之外,也可以预先选择在支持板25和剥离层之间的边界或在剥离层和种子金属层之间的边界其粘着强度变弱的材料,在用于除去支持板的步骤中施加机械力以剥离支持板25。通过选择在特定的溶液中溶解的材料或渗入溶液时其粘着性相对于种子金属层或支持板显著地减小的材料作为剥离层,可以允许溶液经由面向剥离层的表面渗入材料中,以及然后以剥离支持板25。在本实施例中,例如使用具有较低的粘着性并且在硅和种子金属层(未示出)之间形成的剥离层(未示出),并且在以及剥离掉剥离层之后,可以通过刻蚀除去种子金属层(未示出)。 
通过采用本实施例可以有效地制造特别的多层配线板。同样,在本实施例中的示例示出了三层绝缘层11和两层配线层12,但是通过该结构并没有施加限制,通过使用相同的步骤可以形成层12所要的数目。 
(用于制造半导体器件的方法) 
接下来描述的是用于制造根据本发明第五实施例制造半导体器件的方法。图5A至图5D是示出了用于制造根据本发明的第五实施例的多层配线板的步骤顺序的局部剖面图。本实施例的制造方法被用于制造在图2中所示的第二实施例的半导体器件。 
首先,如图5A中所示,在支持板25上形成多层配线板。因此,图5A和图4E本质上是相同的,并且等于在图5A中示出制造的多层配线板的方法的步骤与图4A至图4D中示出的那些是相同的。在每个步骤之间适当地执行清洗和加热处理。 
在本实施例中,例如,通过在支持板25上形成7μm厚的感光聚酰亚胺树脂来提供绝缘层11a,在所述支持板25中将剥离层(未示出)和导电种子金属层(未示出)连续地设置在具有0.725mm厚及8英寸 (200mm)直径、并且配置有热氧化层的硅晶片上。通过从形成于支持板25上的种子金属层(未示出)馈送能量,从支持板25起,依次将铜层压到2μm厚以及将镍层压到3μm。通过半加法形成的是使用10μm厚的铜的第二配线层13、使用5μm厚的铜的第一配线层12、以及由具有形成为5μm厚的铜、3μm厚的镍、以及0.5μm厚的金的层的层压材料,其中金是最上面的层。图5示出了提供了第一配线层12的结构,但是第一配线层12是可选择的且不是必需要形成的。 
接下来,将半导体元件17的电极(未示出)经由焊球19与第一电极14倒装式连接,如图5B中所示。此后将底部填充树脂18填充到半导体元件17和焊球19形成于其上的多层配线板之间的间隙。底部填充树脂18用于这样的目的:减小半导体元件17和多层配线板之间的热膨胀系数差,以及阻止焊球19被破坏。只要焊球具有足够的强度来保证所要的可靠性,就没有必要填充底部填充树脂18。焊球19是由焊料材料组成的微球,并且通过在半导体元件17的电极上的电镀、球转印、或印刷来形成。焊球19的材料可以从铅锡共晶体焊料材料或无铅焊料材料中适当地选择。底部填充树脂18由环氧基材料组成,并且在使用焊球19将半导体元件17连接之后填充底部填充树脂18。当在未安装本发明的半导体器件的半导体元件17的区域多层配线板的刚度不够时,可以被分别地附加半导体元件17的区域是敞开的框体。在图5中,使用倒装式连接来安装半导体元件17,但是可以使用丝焊方法来安装半导体元件。 
接下来,形成密封树脂21以便覆盖半导体元件17,如图5C中所示。密封树脂21包括通过将二氧化硅填充物添加到环氧基材料中而获得的材料,并且使用其中使用了金属模的印刷法、压塑法、或转印模塑法来涂覆所述密封树脂21,以便覆盖被安装的半导体元件17以及元件的连接部分。图5C中的示意图示出了这样一种结构:其中,密封树脂21覆盖了配线板一侧上的全部表面,但是该结构可以是这样一种结构:部分地覆盖了半导体元件17并且暴露出一部分配线板。同样,如果在多层板的刚度方面以及保护半导体元件17中没有问题,则不必要形成密封树脂21。 
接下来,使用上述方法除去支持板25,如图5D中所示。将焊球连续地附加到为了本发明的将要被安装到另一个配线板的半导体器件。焊球20是由焊料材料组成的球,并且通过在第二电极15上的球转印或印刷来形成。依赖于附加的方式,金属引脚可随意以被焊接的,而不用附加焊球20。在图5D中,在第二电极15上形成焊球20,但是可以在第一电极14上形成焊球20,而且如果需要,可以在第一电极14和第二电极15上均形成焊球20。根据本实施例,可有有效地制造第一实施例的半导体器件。 
图6A至图6D是示出了用于制造根据本发明的第六实施例的多层配线板的步骤顺序的局部剖面图。将本实施例的制造方法用于制造图3中所示的第三实施例的半导体器件。 
图6A与用于制造第五实施例的半导体器件的方法中的、图5C中所示的步骤相对应,并且示出了在除去支持板25之前的步骤。图5C中所示步骤之前的步骤与图4和图5中所示的步骤相同。在每一步之间适当地执行清洗和加热处理。 
首先,如图6A中所示,在支持板25上形成第二电极15、绝缘层11、第一配线层12、第二配线层13、以及第一电极14。在本发明中,通过在支持板25形成7μm厚的感光聚酰亚胺树脂来提供绝缘层11a,在所述支持板25中将在0.725mm厚以及8英寸(200mm)的直径的硅晶片上顺序地设置剥离层(release layer)(未示出)以及导电种子金属层(seedmetal layer),并且向支持板25提供热氧化层。通过从形成于支持板12上的种子金属层(未示出)的馈送能量,按照远离支持板的顺序将铜成层为2μm的厚度、以及将镍成层为3μm的厚度。通过半加法形成的是:使用10μm厚的铜的第二配线层13、使用5μm厚的铜的第一配线层12、以及由具有形成为5μm厚的铜、3μm厚的镍、以及0.5μm厚的金的层的层压材料,其中金是最上面的层。图6A示出了提供了第一配线层12的结构,但是第一配线层12是可选择的且不是必需要形成的。经由焊球19将半导体元件17与第一电极14倒装式连接,填充底部填充树脂18,以及使用密封树脂21覆盖该结构。以用于制造前述的半导体器件相同的方式,只要焊球具有足够的强度来确保所要的可靠性,就没有 必要填充底部填充树脂18。该结构可以是这样一种结构:部分地覆盖了半导体元件17并且暴露出一部分配线板。同样,如果在多层板的刚度方面以及保护半导体元件17中没有问题,则不必要形成密封树脂21。在图6中,使用倒装式连接来安装半导体元件17,但是可以通过丝焊方法来安装半导体元件。 
接下来,如图6B中所示,使用上述方法除去支持板25。 
接下来,经由焊球24将半导体元件22的电极(未示出)与暴露的第二电极15倒装式连接,如图5C中所示。随后,将底部填充树脂23填充入半导体元件22和焊球24形成于其上的多层配线板之间的间隙。使用底部填充树脂23的目的在于:减少在半导体元件17和多层配线板之间的热膨胀系数的差,以及使焊球24免于破坏。只要焊球24具有足够的强度,以便确保所要的可靠性,就没有必要填充底部填充树脂18。焊球24是由焊料材料组成的微球且通过在半导体元件22的电极上电镀、球转印(ball transfer)、或印刷而形成的。焊球24的材料可以适当地从铅锡共晶体(lead-tin eutectic)或无铅焊料材料中选择。底部填充树脂23由环氧基材料组成,并且在使用焊球24与半导体元件22相连之后,填充底部填充树脂23。当在未安装半导体元件22的区域配线板的刚度不够的时,分别地附加其中半导体元件22的区域是敞开的框体。在图6中,使用倒装式连接来安装半导体元件22,但是可以通过丝焊方法来安装半导体元件。 
随后将焊球20附加到第二电极15上,如图6D中所示。附加焊球20是为了将本发明的半导体器件安装到另外的配线板上。焊球20是由焊料材料组成的球,并且通过在第二电极15上的球转印或印刷来形成。依赖于附加的方式,金属引脚可以被焊接而不用附加焊球20。在图6D中,在第二电极15上形成焊球20,但是可以在第一电极14上形成焊球,并且如果需要,可以在第一电极14以及第二电极15上均形成焊球。根据本实施例,可以有效地制造第二实施例的半导体器件。 

Claims (8)

1.一种多层配线板,包括:
最上面的第一绝缘层;
最下面的第二绝缘层;
设置在所述最上面的第一绝缘层和所述最下面的第二绝缘层之间的一个或多个中间绝缘层;
设置在所述最上面的第一绝缘层和所述中间绝缘层之间的、设置在所述中间绝缘层之间的、以及设置在所述中间绝缘层和所述最下面的第二绝缘层之间的配线层;
形成在所述最上面的第一绝缘层的暴露表面上的第一电极;
暴露在所述最下面的第二绝缘层的暴露表面上且嵌入所述最下面的第二绝缘层中的第二电极;
过孔,设置在所述最上面的第一绝缘层或所述中间绝缘层中,电连接下部配线层和所述最上面的第一绝缘层上的所述第一电极,或者电连接下部配线层和所述中间绝缘层上的上部配线层,其中
由所述最下面的第二绝缘层覆盖的配线层不具有面向所述最下面的第二绝缘层的粘着层;
所述第二电极和由所述最下面的第二绝缘层覆盖的配线层直接接触。
2.如权利要求1所述的多层配线板,其中,所述粘着层的材料是其主要成分是从由铬、钛、钨、钼、钽、钒、镍、这些金属中两种或两种以上的合金、或包含这些金属中一种或多种的化合物中选择出来的金属。
3.如权利要求1所述的多层配线板,其中,所述最上面的第一绝缘层、所述最下面的第二绝缘层和所述一个或多个中间绝缘层的材料是将重氮基萘醌用作感光剂的感光树脂。
4.如权利要求1所述的多层配线板,其中,将底部填充树脂填充到半导体元件和所述多层配线板之间的间隙。
5.如权利要求1所述的多层配线板,其中,第一电极具有由从由金、银、铜、锡和焊料材料组成的组中选择的至少一种金属或合金形成的表面。
6.如权利要求1所述的多层配线板,其中,所述第二电极的暴露表面凸出于、凹入于、或充分地平坦于所述最下面的第二绝缘层的表面。
7.如权利要求1所述的多层配线板,其中,
所述第二电极形成在所述最下面的第二绝缘层的开口区中;以及
由所述最下面的第二绝缘层覆盖的配线层被形成为覆盖所述第二电极。
8.一种半导体器件,包括:一个或多个半导体元件,安装在如权利要求1所述的多层配线板中在所述最上面的第一绝缘层的暴露出的表面上形成的所述第一电极和在所述最下面的第二绝缘层的暴露出的表面上暴露的所述第二电极的其一或者二者上。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100103634A1 (en) * 2007-03-30 2010-04-29 Takuo Funaya Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment
JP2008305952A (ja) * 2007-06-07 2008-12-18 Kinsus Interconnect Technology Corp 高密度細線実装構造及びその製造方法
JP2008305976A (ja) * 2007-06-07 2008-12-18 Kinsus Interconnect Technology Corp 高密度細線実装構造及びその製造方法
TWI337059B (en) * 2007-06-22 2011-02-01 Princo Corp Multi-layer substrate and manufacture method thereof
JP2010532924A (ja) * 2007-07-12 2010-10-14 巨擘科技股▲ふん▼有限公司 多層基板及びその製造方法
JP5154963B2 (ja) * 2008-02-04 2013-02-27 新光電気工業株式会社 配線基板の製造方法
US20100073894A1 (en) * 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
EP2416355B1 (en) * 2009-04-02 2016-12-21 Murata Manufacturing Co., Ltd. Circuit board
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
JP5625340B2 (ja) 2009-12-07 2014-11-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9754835B2 (en) 2010-02-16 2017-09-05 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US10373870B2 (en) 2010-02-16 2019-08-06 Deca Technologies Inc. Semiconductor device and method of packaging
JP2011210808A (ja) * 2010-03-29 2011-10-20 Casio Computer Co Ltd 半導体構成体及び半導体装置
US8716873B2 (en) 2010-07-01 2014-05-06 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US20120098129A1 (en) * 2010-10-22 2012-04-26 Harris Corporation Method of making a multi-chip module having a reduced thickness and related devices
US8410604B2 (en) * 2010-10-26 2013-04-02 Xilinx, Inc. Lead-free structures in a semiconductor device
US8698303B2 (en) * 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP5741809B2 (ja) * 2011-02-22 2015-07-01 三菱マテリアル株式会社 接合用ペースト、および半導体素子と基板の接合方法
TWI473551B (zh) 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
JP5880036B2 (ja) * 2011-12-28 2016-03-08 富士通株式会社 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
JP5680589B2 (ja) * 2012-06-25 2015-03-04 新光電気工業株式会社 配線基板
US9615447B2 (en) * 2012-07-23 2017-04-04 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic support structure with integral constructional elements
US9123780B2 (en) * 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9087777B2 (en) 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP5959562B2 (ja) * 2013-05-30 2016-08-02 京セラ株式会社 配線基板
JP6363180B2 (ja) 2013-06-07 2018-07-25 インテグリス・インコーポレーテッド 保護層を有するセンサー
CN104241239B (zh) * 2013-06-13 2017-11-28 日月光半导体制造股份有限公司 半导体基板及其制造方法
WO2015030670A1 (en) 2013-08-28 2015-03-05 Institute Of Technical Education Multilayer structure for a semiconductor device and a method of forming a multilayer structure for a semiconductor device
JP2015177382A (ja) * 2014-03-15 2015-10-05 キヤノン株式会社 素子電極が貫通配線と繋がったデバイス、及びその製造方法
TWI538127B (zh) * 2014-03-28 2016-06-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US20160190045A1 (en) * 2014-12-24 2016-06-30 Rohm Co., Ltd. Semiconductor device and method of making the same
JP6497149B2 (ja) * 2015-03-18 2019-04-10 凸版印刷株式会社 配線基板積層体、これを用いた半導体装置及び半導体装置の製造方法
JP2017050464A (ja) * 2015-09-03 2017-03-09 凸版印刷株式会社 配線基板積層体、その製造方法及び半導体装置の製造方法
TWI625232B (zh) * 2016-02-26 2018-06-01 Fujifilm Corp 積層體、積層體的製造方法、半導體元件以及半導體元件的製造方法
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US20200266161A1 (en) * 2019-02-15 2020-08-20 Mikro Mesa Technology Co., Ltd. Detachable bonding structure and method of forming thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259639A (ja) 1992-03-13 1993-10-08 Toshiba Corp プリント配線板の製造方法
JP3158033B2 (ja) 1995-12-28 2001-04-23 京セラ株式会社 高周波回路基板
JP2000196243A (ja) 1998-12-28 2000-07-14 Fujitsu Ltd フレキシブル多層回路基板の製造方法
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
KR20080111567A (ko) * 1999-09-02 2008-12-23 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP3585796B2 (ja) * 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
JP2002329976A (ja) * 2001-04-26 2002-11-15 Kyocera Corp 多層配線基板
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP4197403B2 (ja) * 2002-04-16 2008-12-17 独立行政法人産業技術総合研究所 多層配線構造の作製方法
US7474538B2 (en) * 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP2004200668A (ja) * 2002-12-03 2004-07-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法ならびに薄板状配線部材
WO2004064467A1 (ja) * 2003-01-16 2004-07-29 Fujitsu Limited 多層配線基板、その製造方法、および、ファイバ強化樹脂基板の製造方法
TWI245381B (en) * 2003-08-14 2005-12-11 Via Tech Inc Electrical package and process thereof
US7161088B2 (en) * 2003-12-04 2007-01-09 Dell Products L.P. System, method and apparatus for optimizing power delivery and signal routing in printed circuit board design
WO2005071744A1 (ja) * 2004-01-27 2005-08-04 Murata Manufacturing Co., Ltd. 積層型電子部品および積層型電子部品の実装構造

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