CN1945438A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体集成电路器件的制造方法，到半导体衬底上的晶体管结构的制造为止是相同的工艺，在布线加工中分成多个种类来制造多种产品，其特征在于，包括下列步骤：为了对上述多种产品形成公共结构的图形，使用将金属膜作为曝光不透明膜的第一光掩膜，在形成于上述半导体衬底上的第一感光膜上进行曝光的步骤；为了在上述多种产品上形成按每个种类而不同的图形，使用将有机感光树脂膜作为曝光不透明膜的孔或布线图形用的第二光掩膜，在形成在上述半导体衬底上的第二感光膜上进行曝光的步骤。由此，改善了半导体集成电路器件的生产率。

Description

半导体集成电路器件的制造方法
本申请是申请日为2001年8月15日、申请号为03105193.6、发明名称为“半导体集成电路器件和多芯片模块的制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体集成电路器件的制造方法，更确切地说是涉及能够有效地用于光刻的一种技术，其中，在半导体集成电路器件的制造工艺中，利用光掩模(以下称为掩模)将预定的图形印制到半导体晶片(以下称为晶片)上。
背景技术
在半导体集成电路器件(LSI，即大规模集成电路)的制造工艺中，光刻技术被用作在晶片上形成精细图形的一种方法。作为光刻技术的所谓光学投影曝光方法已经成为主流，其中利用缩小的投影光学系统将形成在各个掩模上的图形重复地印制到晶片上。在日本专利公开No.2000-91192中，公开了曝光装置的基本构造。
在这种投影曝光方法中，晶片上的分辨率R通常被表示为R＝k×λ/NA，其中k表示与抗蚀剂材料和工艺有关的常数，λ表示曝光的波长，而NA表示投影透镜的数值孔径。正如从关系式显见，随着图形变得更为精细，投影曝光技术就必须采用波长更短的光源。目前是利用以汞灯的i射线(λ＝365nm)或KrF准分子激光器(λ＝248nm)作为照明光源的投影曝光装置来制造LSI。为了使图形更加精细，需要波长更短的光源，已经探讨过采用ArF准分子激光器(λ＝193nm)
或F2激光器(λ＝157nm)。
同时，在用于投影曝光方法的上述掩模的结构中，由例如铬之类组成的不透明图形被制作成对曝光透明的石英玻璃衬底上的不透明膜。其制造方法例如如下。亦即，首先在石英玻璃衬底上形成用作不透明膜的铬膜，再在其上涂敷与电子束起反应的抗蚀剂膜。随后，根据预定的图形数据，将电子束辐照到抗蚀剂膜上，借助于对其进行显影，就形成抗蚀剂图形。随后，用抗蚀剂图形作为腐蚀掩模，对铬膜进行腐蚀，以便形成由铬之类组成的不透明图形。最后，清除与电子束起反应的其余抗蚀剂膜，这样就完成了掩模的制造。
发明内容
然而，本发明人已经发现，采用具有由铬之类的金属膜组成的不透明图形的掩模的曝光技术，存在着下列问题。
具体地说，具有由金属膜组成的不透明图形的掩模，由于其耐用性好，可靠性高，并能够用于大量曝光中，因而是有优点的。然而，当这种掩模被用于半导体集成电路器件的开发中，或用于各种各样少量半导体集成电路器件的制造时，换言之，在对掩模图形进行频繁改变和修正且同一个掩模很少被用于不同的工艺的情况下，为了制造这种掩模而需要大量时间和更高的成本。因此，出现诸如阻碍改善半导体集成电路器件产率和阻碍降低半导体集成电路器件制造成本之类的问题。
本发明的目的是提供一种能够改善半导体集成电路器件产率的技术。
本发明的另一目的是提供一种能够缩短半导体集成电路器件开发周期的技术。
本发明的另一目的是提供一种能够降低半导体集成电路器件的制造周期的技术。
本发明的另一目的是提供一种能够降低半导体集成电路器件成本的技术。
为了达到上述目的，本发明提供一种半导体集成电路器件的制造方法，到半导体衬底上的晶体管结构的制造为止是相同的工艺，在布线加工中分成多个种类来制造多种产品，其特征在于，包括下列步骤：为了对上述多种产品形成公共结构的图形，使用将金属膜作为曝光不透明膜的第一光掩膜，在形成于上述半导体衬底上的第一感光膜上进行曝光的步骤；为了在上述多种产品上形成按每个种类而不同的图形，使用将有机感光树脂膜作为曝光不透明膜的孔或布线图形用的第二光掩膜，在形成在上述半导体衬底上的第二感光膜上进行曝光的步骤。
此外，提供另一种半导体集成电路器件的制造方法，到半导体衬底上的晶体管结构的制造为止是公共的，在布线加工中分成多个种类来制造多种产品，其特征在于，包括下列步骤：使用将金属膜用作曝光不透明膜的第一光掩膜，在上述半导体衬底的表面，对上述多种产品形成公共结构的晶体管的扩散层图形的步骤；使用将有机感光树脂膜用作曝光不透明膜的第二光掩膜，在上述半导体衬底的表面，对上述多种产品形成按每个种类而不同的图形的步骤。
本发明的上述和其它的目的和特征，从本说明书的描述和附图中会弄明白。
附图说明
图1是流程图，示出了根据本发明一个实施方案的半导体集成电路器件的制造工艺。
图2是说明图，示出了图1的半导体集成电路器件制造工艺中使用的曝光装置的例子。
图3A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图3B是沿图3A中A-A线的剖面图。
图4A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图4B是沿图4A中A-A线的剖面图。
图5A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图5B是沿图5A中A-A线的剖面图。
图6A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图6B是沿图6A中A-A线的剖面图。
图7A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图7B是沿图7A中A-A线的剖面图。
图8A是常规光掩模制造工艺过程中的剖面图。
图8B是常规光掩模制造工艺过程中的剖面图。
图8C是常规光掩模制造工艺过程中的剖面图。
图8D是常规光掩模制造工艺过程中的剖面图。
图9A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图9B是沿图9A中A-A线的剖面图。
图9C是放大图，示出了图9B的主要部分。
图9D示出了不透明元件的改进例，是一个放大图，示出了图9B的主要部分。
图10A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图10B是沿图10A中A-A线的剖面图。
图11A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图11B是沿图11A中A-A线的剖面图。
图12A是图9所示光掩模制造工艺过程中的平面图。
图12B是沿图12A中A-A线的剖面图。
图13A是图12之后，图9所示光掩模制造工艺过程中的平面图。
图13B是沿图13A中A-A线的剖面图。
图14A是图13之后，图9所示光掩模制造工艺过程中的平面图。
图14B是沿图14A中A-A线的剖面图。
图15A是图14之后，图9所示光掩模制造工艺过程中的平面图。
图15B是沿图15A中A-A线的剖面图。
图16A是图15之后，图9所示光掩模制造工艺过程中的平面图。
图16B是沿图16A中A-A线的剖面图。
图17A是图9所示光掩模重新制造工艺过程中的平面图。
图17B是沿图17A中A-A线的剖面图。
图18A是图17之后，图9所示光掩模重新制造工艺过程中的平面图。
图18B是沿图18A中A-A线的剖面图。
图19A是图18之后，图9所示光掩模重新制造工艺过程中的平面图。
图19B是沿图19A中A-A线的剖面图。
图20A是平面图，示出了图1中的半导体集成电路器件制造工艺中所用的光掩模的例子。
图20B是沿图20A中A-A线的剖面图。
图21A是平面图，示出了图1中的半导体集成电路器件制造工艺中所用的光掩模的例子。
图21B是沿图21A中A-A线的剖面图。
图22A是平面图，示出了图1中的半导体集成电路器件制造工艺中所用的光掩模的例子。
图22B是沿图22A中A-A线的剖面图。
图23A是图20所示光掩模制造工艺过程中的平面图。
图23B是沿图23A中A-A线的剖面图。
图24A是图23之后，图20所示光掩模制造工艺过程中的平面图。
图24B是沿图24A中A-A线的剖面图。
图25A是图20所示光掩模重新制造工艺过程中的平面图。
图25B是沿图25A中A-A线的剖面图。
图26A是图25之后，图25所示光掩模重新制造工艺过程中的平面图。
图26B是沿图26A中A-A线的剖面图。
图27A是图26之后，图25所示光掩模重新制造工艺过程中的平面图。
图27B是沿图27A中A-A线的剖面图。
图28A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图28B是沿图28A中A-A线的剖面图。
图29A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图29B是沿图29A中A-A线的剖面图。
图30A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图30B是沿图30A中A-A线的剖面图。
图31A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模例子的主要部分。
图31B是平面图，示出了用图31A所示光掩模印制的图形的主要部分。
图31C是平面图，示出了图31A的光掩模在清除了光掩模的由含有有机光反应树脂膜的有机材料组成的不透明元件的状态下的主要部分。
图31D是平面图，示出了半导体晶片的主要部分，显示了待要用图31C的光掩模印制到半导体晶片上的图形。
图32A是平面图，示出了图1的半导体集成电路器件制造工艺中使用的光掩模的例子。
图32B是沿图32A中A-A线的剖面图。
图33A是图28所示光掩模制造工艺过程中的平面图。
图33B是沿图33A中A-A线的剖面图。
图34A是图33之后，图28所示光掩模制造工艺过程中的平面图。
图34B是沿图34A中A-A线的剖面图。
图35A是图29所示光掩模制造工艺过程中的平面图。
图35B是沿图35A中A-A线的剖面图。
图36A是图30所示光掩模制造工艺过程中的平面图。
图36B是沿图36A中A-A线的剖面图。
图37A是图34之后的光掩模制造工艺过程中的平面图。
图37B是沿图37A中A-A线的剖面图。
图38A是图28所示光掩模重新制造工艺过程中的平面图。
图38B是沿图38A中A-A线的剖面图。
图39A是图38之后，图28所示光掩模重新制造工艺过程中的平面图。
图39B是沿图39A中A-A线的剖面图。
图40A是图39之后，图28所示光掩模重新制造工艺过程中的平面图。
图40B是沿图40A中A-A线的剖面图。
图41是平面图，示出了根据本发明一个实施方案的半导体集成电路器件的例子的主要部分。
图42是平面图，示出了图41的一个单元的主要部分。
图43A是平面图，示出了图41的半导体集成电路器件的制造中使用的各种光掩模之一的主要部分。
图43B是平面图，示出了图41的半导体集成电路器件的制造中使用的各种光掩模中的另一种的主要部分。
图43C是平面图，示出了图41的半导体集成电路器件的制造中使用的各种光掩模中的另一种的主要部分。
图43D是平面图，示出了图41的半导体集成电路器件的制造中使用的各种光掩模中的另一种的主要部分。
图44是剖面图，示出了图41所示半导体集成电路器件制造工艺过程的主要部分。
图45是剖面图，示出了图44之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图46是剖面图，示出了图45之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图47是剖面图，示出了图46之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图48是剖面图，示出了图47之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图49是剖面图，示出了图48之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图50是剖面图，示出了图49之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图51是剖面图，示出了图50之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图52是剖面图，示出了图51之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图53是剖面图，示出了图52之后，图41所示半导体集成电路器件制造工艺过程的主要部分。
图54A是构成图41的半导体集成电路器件的与非门电路的符号图。
图54B是图54A的电路图。
图54C是平面图，示出了图54A的图形布局。
图55A是平面图，示出了在图54的与非门电路中印制孔状图形过程中所用的光掩模的主要部分。
图55B是平面图，示出了在图54的与非门电路中印制线状图形过程中所用的光掩模的主要部分的例子。
图56是剖面图，示出了半导体集成电路器件制造工艺的主要部分，其中制作了图54的与非门电路。
图57是剖面图，示出了图56之后的半导体集成电路器件制造工艺的主要部分。
图58是剖面图，示出了图57之后的半导体集成电路器件制造工艺的主要部分。
图59是剖面图，示出了图58之后的半导体集成电路器件制造工艺的主要部分。
图60是剖面图，示出了图59之后的半导体集成电路器件制造工艺的主要部分。
图61A是构成图41的半导体集成电路器件的或非门电路的符号图。
图61B是图61A的电路图。
图61C是平面图，示出了图61A的图形布局。
图62A是平面图，示出了在印制图61所示或非门电路的孔状图形过程中所用的光掩模的主要部分的例子。
图62B是平面图，示出了在印制图61的或非门电路的线状图形过程中所用的光掩模的主要部分的例子。
图63A是平面图，示出了根据本发明另一实施方案的用作半导体集成电路器件的掩模ROM的存储器区域的主要部分。
图63B是图63A中存储器区域的电路图。
图63C是沿图63A中A-A线的剖面图。
图64A是平面图，示出了在图63的掩模ROM的数据重写过程中所用的光掩模的主要部分的例子。
图64B是平面图，示出了半导体晶片的主要部分，显示了从图64A的光掩模印制的用于数据重写的图形。
图64C是剖面图，示出了数据重写步骤中的半导体晶片的主要部分。
图65A是平面图，示出了在图63的掩模ROM的数据重写过程中所用的光掩模的主要部分的另一个例子。
图65B是平面图，示出了半导体晶片的主要部分，显示了从图65A的光掩模印制的用于数据重写的图形。
图65C是剖面图，示出了数据重写步骤中的半导体晶片的主要部分。
图66A是平面图，示出了在图63的掩模ROM的数据重写过程中所用的光掩模的主要部分的再一个例子。
图66B是平面图，示出了半导体晶片的主要部分，显示了从图66A的光掩模印制的用于数据重写的图形。
图66C是剖面图，示出了数据重写步骤中的半导体晶片的主要部分。
图67A是平面图，示出了用另一种方法制造的掩模ROM的存储器区域的主要部分，用作本发明另一实施方案的半导体集成电路器件。
图67B是图67A的存储器区域的电路图。
图67C是沿图67A中A-A线的剖面图。
图68A是平面图，示出了在图67的掩模ROM的数据重写过程中所用的光掩模的主要部分的例子。
图68B是平面图，示出了用图68A的光掩模进行数据重写之后的存储器区域的主要部分。
图68C是图68C的存储器区域的电路图。
图68D是沿图68B中A-A线的剖面图。
图69A是平面图，示出了在图67的掩模ROM的数据重写过程中所用的光掩模的主要部分的例子。
图69B是平面图，示出了用图69A的光掩模进行数据重写之后的存储器区域的主要部分。
图69C是图69C的存储器区域的电路图。
图69D是沿图69B中A-A线的剖面图。
图70A是平面图，示出了在图67的掩模ROM的数据重写过程中所用的光掩模的主要部分的例子。
图70B是平面图，示出了用图70A的光掩模进行数据重写之后的存储器区域的主要部分。
图70C是图70C的存储器区域的电路图。
图70D是沿图70B中A-A线的剖面图。
图71A是平面图，示出了用另一种方法制造的掩模ROM的存储器区域的主要部分，用作本发明另一实施方案的半导体集成电路器件。
图71B是图71A的存储器区域的电路图。
图71C是沿图71A中A-A线的剖面图。
图72A是根据本发明另一实施方案的半导体集成电路器件的制造工艺过程中的半导体晶片的平面图。
图72B是根据本发明另一实施方案的半导体集成电路器件的制造工艺过程中的半导体晶片的平面图。
图72C是根据本发明另一实施方案的半导体集成电路器件的制造工艺过程中的半导体晶片的平面图。
图73是平面图，示出了用图72A-72C所示半导体集成电路器件制造方法得到的半导体芯片。
图74是平面图，示出了用图72A-72C所示半导体集成电路器件制造方法得到的半导体芯片的改进例。
图75A是剖面图，示出了图72A所示半导体集成电路器件制造工艺过程中的半导体晶片的主要部分。
图75B是剖面图，示出了图72B所示半导体集成电路器件制造工艺过程中的半导体晶片的主要部分。
图75C是剖面图，示出了图72C所示半导体集成电路器件制造工艺过程中的半导体晶片的主要部分。
图76A是剖面图，示出了用图72A-72C的半导体集成电路器件制造方法得到的半导体芯片被封装的情况。
图76B是剖面图，示出了图76A的被封装的半导体芯片的改进例。
图77是流程图，示出了根据本发明另一实施方案封装多芯片模块的工艺。
图78A是根据图77所示流程制造的多芯片模块的平面图。
图78B是沿图78A中A-A线的剖面图。
具体实施方式
在详细描述本发明之前，先描述本说明书中所用的技术术语的意义如下。
1.掩模(光掩模)：这是借助于在掩模衬底上形成用来遮光的图形和/或用来改变光的相位的图形而制成的掩模。它包括其图形比实际尺寸图形大几倍的原版(reticle)。掩模的第一主表面意味着其上形成用来遮光的图形和/或用来改变光的相位的图形的图形表面，而掩模的第二主表面意味着位于第一主表面另一侧的表面。
2.常规掩模：意味着掩模衬底上的一种普通掩模，其中掩模图形由金属不透明图形和透明图形组成。在本实施方案中，用来在通过掩模传输的曝光中产生相位差的相移掩模，也包括在常规掩模中。用来在曝光中产生相位差的相移器，是借助于在掩模衬底中形成预定深度的沟槽和/或借助于在掩模衬底上提供预定厚度的透明膜或半透明膜而组成的。
3.抗蚀剂遮光掩模：意味着一种在掩模衬底上具有由含有机光反应树脂膜的有机材料组成的不透明元件(不透明膜、不透明图形、和不透明区域)的掩模。注意，此处所指的有机材料包括有机光反应树脂膜的单层膜、借助于将光吸收材料或光衰减材料加入到有机光反应树脂膜而组成的膜、有机光反应树脂膜和其它膜(例如抗反射层、光吸收树脂膜、或光衰减树脂膜)的叠层膜等等。
4.掩模的图形表面(上述常规掩模和抗蚀剂遮光掩模)被分类成下列区域，亦即，其中安排待要印制的集成电路图形的“集成电路图形区域”，以及作为“集成电路图形区域”外围区域的“外围区域”。
5.虽然没有特别的限制，但在本说明书中，从其制造工艺的观点出发，为了方便起见，抗蚀剂遮光掩模被分成下列3类，亦即，掩膜坯(以下称为坯件)、金属掩模、和抗蚀剂遮光掩模。各个坯件意味着一种早期掩模，换言之是在完成作为用来印制所需图形的掩模之前的一种掩模。更具体地说，各个坯件指的是一种处于高度通用(万能)阶段的掩模，其中还要在上述集成电路图形区域中形成图形，但具有制造完整掩模所需的基本组成部分。金属掩模是一种未完成的掩模，是处于在上述集成电路图形区域中形成由金属组成的图形的阶段中的一种掩模。上述金属掩模与常规掩模之间的差别是掩模是否被完成为能够在待要加工的衬底上印制所需图形的掩模。抗蚀剂遮光掩模意味着一种待要被用作掩模的完成了的掩模，是处于在上述集成电路图形区中制作由抗蚀剂膜组成的图形的阶段中的一种掩模。用来在掩模上印制所需图形的某些图形，仅仅由抗蚀剂膜组成，而其它的图形由金属和抗蚀剂膜二者组成。用来将所需图形印制到掩模上的某些图形，都由抗蚀剂膜组成，而其它图形由金属和抗蚀剂膜组成。
6.晶片意味着单晶硅衬底(通常具有大致平坦而圆的形状)、蓝宝石衬底、玻璃衬底、其它介质或半介质衬底、半导体衬底等、或由它们组合而成的衬底，都被用于集成电路制造。此外，除非另外指出，本申请所指的半导体集成电路器件不局限于制作在诸如硅晶片、蓝宝石衬底之类的半导体或介质衬底上的，而且还包括制作在诸如玻璃的其它介质衬底上的，例如TFT(薄膜晶体管)和STN(超扭曲向列式)液晶等。
7.器件表面意味着晶片的主表面，并意味着用光刻方法在其上制作对应于多个芯片区的器件图形的表面。
8.当提到“不透明元件”、“不透明区域”、“不透明膜”、和“不透明图形”时，意味着其光学性质是辐照到这些区域上的曝光的渗透小于40％。通常采用的是能够渗透百分之几到小于30％的光。同时，当提到“透明的”、“透明膜”、“透明区域”、和“透明图形”时，意味着其光学性质是辐照到这些区域上的曝光的渗透为60％或以上。通常采用的是能够渗透90％或以上的光。
9.被印制的图形：是一种用掩模印制到晶片上的图形，更具体地说是利用抗蚀剂图形并利用抗蚀剂图形作为掩模而实际形成在晶片上的图形。
10.抗蚀剂图形：是借助于用光刻技术对光反应有机膜进行图形化而形成的薄膜图形。注意，此图形包括没有对应于相关部分的窗口的纯抗蚀剂膜。
11.孔状图形：意味着诸如接触孔、通道孔之类的在晶片上具有等于或小于曝光波长的二维尺寸的微图形。通常，掩模上的孔状图形具有正方形或接近正方形的矩形形状或八角形形状等。但在许多情况下，孔状图形在晶片上具有圆的形状。
12.线状图形：意味着用来在晶片上形成布线图形等的条形图形。
13.正常照明：是不变形的照明，意味着具有比较均匀的光强分布的照明。
14.变形照明：是中央部分照度减弱了的一种照明，包括斜射照明、环状照明、诸如四极照明和五极照明之类的多极照明、或利用等效于上述照明的瞳孔滤波器的超分辨率技术。
15.扫描曝光：是一种曝光方法，其中细小的窄缝状曝光带在晶片和掩模上沿相对于缝隙纵向的正交方向相对连续移动(扫描)(可以沿倾斜方向移动)，从而将掩模上的电路图形印制到晶片上所需的位置上。
16.步进和扫描曝光：是一种组合利用上述扫描曝光和步进曝光方法来执行晶片上待要曝光的整个部分的曝光的曝光方法，代表上述扫描曝光的一种比较窄的概念。
17.步进和重复曝光：是一种曝光方法，其中的晶片相对于投影在掩模上的图象被重复地步进，掩模上的电路图形从而被印制到晶片上所需的位置上。
在下述的各个实施方案中，为了方便起见，将在多个段落或实施方案中描述本发明。然而，除非另外指出，这些段落或实施方案彼此无关，某一个作为另一个的改进例、细节、补充解释等，与另一个整体或部分有关。
而且，在下述各个实施方案中，当提到元件数目(包括件数、数值数、量数、范围数等)时，除非另外指出，或除了此数目明显局限于具体数目的情况，此元件数目原则上不局限于具体的数目。此数目也可以大于或小于具体数目。
而且，在下述各个实施方案中，不言自明的是，除非另外指出，或除了此组成部分明显重要的情况，这些组成部分(包括组成步骤等)原则上不总是重要的。
同样，在下述各个实施方案中，当提到组成部分等的形状或其位置关系等时，除非另外指出，或除了能够认为明显地被排除的情况，基本上接近的和相似的形状等原则上被包括在其中。这一条件也适用于上述的数值和范围。
而且，在所有描述各个实施方案的附图中，用相同的参考号来表示具有相同功能的各个组成部分，并略去其重复的描述。
而且，在各个实施方案所用的附图中，不透明元件(不透明膜、不透明图形、不透明区域等)被画上阴影线，以便即使在平面图中也容易看到附图。
而且，在各个实施方案中，用作场效应晶体管典型例子的MISFET(金属绝缘体半导体场效应晶体管)被缩写为MIS，p沟道MISFET被缩写为pMIS，n沟道MISFET被缩写为nMIS。
以下根据附图来详细描述本发明的各个实施方案。
(第一实施方案)
首先，用图1来描述根据本发明一个实施方案的半导体集成电路器件的制造方法。步骤101是图形印制步骤，其中形成在掩模上的图形被印制到晶片上，而在步骤102中执行诸如腐蚀、离子掺杂、淀积之类的各种工艺。在常规半导体集成电路器件中，图形印制(曝光)和各种工艺被重复执行，直至在步骤103中确定所有的步骤都被完成为止。
在此实施方案中，在图形印制步骤101中，在抗蚀剂膜涂敷在晶片主表面上(步骤101a)之后，选择采用上述常规掩模(第一光掩模)或是上述抗蚀剂遮光掩模(第二光掩模)(步骤101b)。在这种情况下，例如当每个掩模待要曝光的晶片的数目(曝光数目)小于预定数值时，根据下述方法分别制备抗蚀剂遮光掩模，并选择这样制备的掩模。曝光操作人员输入上述预定数值(预先确定的数值)。但选择掩模的方法不局限于此。例如，能够根据晶片曾经被使用的累计次数来决定掩模，或能够根据文件等规定的方法来决定。随后，在常规掩模或抗蚀剂遮光掩模被置于曝光装置上(步骤101c或步骤101d)之后，将晶片装载到曝光装置上(步骤101e)，然后将掩模上的图形印制到晶片上的抗蚀剂膜上(步骤101f)。在卸下晶片(步骤101g)之后，确定印制是否完成了(步骤101h)。当印制尚未完成时，再次执行步骤101e-101g。同时，当印制被完成了时，对晶片进行热处理、显影等，从而在晶片上形成抗蚀剂图形(步骤101i)。
如上所述，借助于根据曝光条件而选择性地使用常规掩模和抗蚀剂遮光掩模，就有可能使用适合于曝光条件的掩模。
例如，当每个掩模的曝光工艺数目少时，使用抗蚀剂遮光掩模，由于其制造工艺简单而使得有可能获得成本的降低。同时，由于不出现腐蚀而有精确特性，故能够在短时间内获得图形精度高的掩模。因此，不会增加制造成本。此外，有可能适应各种各样产品的生产。于是，就成本而言，当抗蚀剂遮光掩模用于小批量生产中时，是有优点的。
同时，在各种半导体集成电路器件的制造中，在半导体衬底(晶片)上要执行大量淀积或腐蚀步骤，以及这些步骤必须的印制图形的大量光刻步骤。要求制造数目对应于光刻步骤数目的掩模。在这种情况下，例如相同的工艺被执行，直至制造晶体管结构。然而，存在着许多情况是随后晶片在布线等工艺中被分成各种类型，然后制造各种产品。更具体地说，由于用来制造公共结构的每个掩模的曝光工艺数目非常大，故对其使用常规掩模。然而，用来形成各种不同图形的每个掩模的曝光工艺数目比用来制造公共结构的小。因此，在这种图形的曝光步骤中使用抗蚀剂遮光掩模。这样就能够获得半导体集成电路器件产率的改善。还能够缩短开发周期和制造半导体集成电路器件所需的时间。而且，能够降低半导体集成电路器件的成本。
例如，其中所用的曝光装置是一种标准的投影缩小曝光装置。图2示出了其例子。曝光装置1配备有用来引导光源发射的光L的光路1a、漫射器1b、光阑1c、照明光学系统(会聚透镜)1d、掩模平台1e、投影光学系统1f、晶片平台1g等。掩模M和晶片2W被分别置于掩模平台1e和晶片平台1g上，而掩模M上的掩模图形被印制到晶片2W上。例如i射线(波长为365nm)、KrF准分子激光器(波长为248nm)、ArF准分子激光器(波长为193nm)、F2激光器(波长为157nm)等，被用作光源。例如，上述的任何一种步进和重复曝光以及步进和扫描曝光，可以被用作曝光方法。在掩模M的表面上可以形成胶片。根据待要印制的所需图形的类型，适当地更换掩模平台1e上的掩模。掩模平台1e的位置由驱动系统1h控制。而且，晶片平台1g的位置由驱动系统1i控制。响应于来自主控制单元1j的控制命令而控制驱动系统1h和1i。借助于用激光干涉计1k探测固定到晶片平台1g的平面镜的位置，来得到晶片2W的位置。这样得到的位置数据被传送到主控制系统1j。主控制系统1j根据被传送的数据来控制驱动系统1i。主控制系统1j还被电连接到网络系统1m，使得有可能对曝光装置1的状态进行远距离监视。
接着，描述其中使用的掩模M。此实施方案使用的掩模M是一种原版，用来将例如尺寸为实际尺寸1-10倍的原始集成电路图形经由缩小投影光学系统印制到晶片上。此处还举例说明了将线状图形印制到晶片上时所用的掩模。然而，本发明的技术思路不局限于此，而是可应用于各种各样的情况。例如，此掩模可应用于印制孔状图形等的情况。注意，此处所述的掩模仅仅是一个例子，本发明不局限于使用下述的掩模。
图3-7示出了上述常规掩模的例子。注意，图3B、4B、5B、6B和7B分别是沿图3A、4A、5A、6A和7A中A-A线的剖面图。
掩模MN1(M)-MN3(M)、MN4a(M)、MN4b(M)由例如厚度约为6mm的透明熔融氧化硅玻璃衬底组成，并制作成二维正方形形状。当采用掩模MN1、MN2、MN4a、或MN4b时，正性抗蚀剂膜被用于晶片上，而当采用掩模MN3时，负性抗蚀剂膜被用于晶片上。
图3所示的掩模MN1举例说明了在半导体芯片外围形成不透明区域的掩模。具有二维矩形形状的透明区域4a，被形成在掩模MN1的掩模衬底3的主表面(图形形成表面)中央处的集成电路图形区域中，而掩模衬底3的部分主表面被暴露。由金属组成的不透明图形5a被安排在这一透明区域4a中。不透明图形5a以线状图形(集成电路图形)的形式被印制到晶片上。而且，位于集成电路外面的上述外围区域被金属组成的不透明图形5b(金属膜)覆盖。不透明图形5a和5b在同一个步骤中被图形化，并由铬组成或借助于在铬上淀积氧化铬而组成。然而，金属不透明图形的材料不局限于此，可以对其采用各种各样的材料。稍后将描述这种金属材料。
图4所示的掩模MN2举例说明了形成半导体芯片外围轮廓中的不透明区域的掩模。掩模MN2的集成电路图形区域与掩模MN1的相同。因此，其描述从略。掩模MN2的掩模衬底3的主表面上的集成电路图形区域，被金属组成的条形不透明图形5c环绕。不透明图形5c的材料与上述不透明图形5a和5b的相同。此外，在掩模MN2的大部分外围区域上，清除不透明膜，以形成透明区域4b。
图5所示的掩模MN3举例说明了图形与上述掩模MN1和MN2相反的掩模。掩模MN3的掩模衬底3的大部分主表面被金属组成的不透明膜5d覆盖。不透明膜5d的材料与上述不透明图形5b和5c的相同。而且，在掩模MN3的集成电路图形区域中，清除部分不透明膜5d，以形成透明图形4c。此透明图形4c以线状图形形式被印制到晶片上。注意，图5所示的掩模MN3的外围区域可以以相同于图4所示的方式被形成。
图6所示的掩模MN4a和图7所示的掩模MN4b举例说明了用于所谓重叠曝光中的掩模，其中借助于用彼此重叠的多个掩模进行曝光，来形成晶片上的一个图形或一组图形。
例如，在图6所示的掩模MN4a的集成电路图形区域中，形成了二维反L形状的透明区域4d。在透明区域4d中，安排由金属组成的不透明图形5a。透明区域4d的大部分外围区域被金属组成的不透明图形5b覆盖。掩模MN4a上的部分集成电路图形区域也被金属组成的不透明图形5b覆盖。掩模MN4a被用作印制电路图形的掩模，它由例如半导体集成电路器件中对其基本上未进行改进和改变的一组固定的图形构成。
同时，例如在图7所示的掩模MN4b的集成电路图形区域中，形成了具有二维正方形形状并具有比较小的面积的透明区域4e。这一透明区域4e被形成在对应于掩模MN4a的集成电路图形区域中被不透明图形5b覆盖的部分区域的区域中。由金属组成的不透明图形5a被排列在透明区域4e中。透明区域4e周围的大部分，被金属组成的不透明图形5b覆盖。掩模MN4b被用作印制电路图形的掩模，例如在半导体集成电路器件中由对其基本上未进行改进和改变的一组固定的图形构成。更具体地说，在对图形进行改进和改变的情况下，可以仅仅替换掩模MN4b。因此，有可能缩短掩模的制造时间。而且，能够降低掩模制造的材料成本、工艺成本、和燃料成本。关于曝光工艺，各个掩模MN4a和MN4b被用来执行曝光工艺。然后，在掩模MN4a和MN4b二者的曝光工艺之后，对晶片上的抗蚀剂膜执行显影之类的工艺，从而形成抗蚀剂图形。
图8A-8D示出了上述常规掩模制造工艺的例子。首先，在掩模衬底3上制作由例如铬之类组成的不透明膜5，并在其上涂敷对电子束有反应的抗蚀剂膜6(图8A)。注意，不透明膜5不局限于由铬组成的，而是可以对其进行各种改变。例如，可以使用诸如钨(W)、钼(Mo)、钽(Ta)、钛(Ti)之类的难熔金属；诸如氮化钨(WN)之类的难熔金属氮化物；诸如硅化钨(WSix)、硅化钼(MoSix)之类的难熔金属硅化物(化合物)；或由它们组成的叠层膜。在稍后描述的抗蚀剂遮光掩模的情况下，在某些情况下，在清除由抗蚀剂膜组成的不透明图形之后，掩模衬底被清洗并再次被使用。因此，最好采用抗剥离性高且抗磨损性高的材料来形成金属不透明图形。钨之类的难熔金属由于具有高的抗氧化性、高的抗磨损性以及高的抗剥离性而成为金属不透明图形的优选材料。接着，具有预定图形数据的电子束EB被辐照，以执行显影，从而形成抗蚀剂图形6a(图8B)。随后，抗蚀剂图形6a被用作腐蚀掩模，以腐蚀不透明膜5，并形成不透明图形5a和5b(图8C)。最后，清除对电子束有反应的留下的抗蚀剂图形6a，从而完成了常规掩模M的制造(图8D)。上述的常规掩模由于具有高的耐用性和高的可靠性而适合于大规模生产，并能够被用于大量曝光中。
接着，图9-11分别示出了抗蚀剂遮光掩模的例子。注意，图9B、10B和11B分别是沿图9A、10A和11A中的A-A线的剖面图。
图9中的掩模MR1(M)举例说明了形成半导体芯片外围中的不透明区域的掩模。具有二维矩形形状的透明区域4a被形成在掩模MR1的掩模衬底3的主表面中央处的集成电路图形区域中，而掩模衬底3的部分主表面被暴露。诸如由含有机光反应树脂膜的有机材料组成的抗蚀剂膜之类的不透明图形7a，被安排在这一透明区域4a中。透明图形7a以线状图形的形式被印制到晶片上。由于透明图形7a如上所述由抗蚀剂膜组成，故如稍后所述，有可能比较容易地清除不透明图形7a。而且，能够容易地在短时间内形成新的不透明图形7a。形成不透明图形7a的抗蚀剂膜具有吸收诸如KrF准分子激光器、ArF准分子激光器、F2激光器之类的曝光的特性，并具有几乎与金属组成的不透明图形相同的遮光功能。
如图9C所示，可以由抗蚀剂膜的单层膜构成不透明图形7a，也可以借助于将光吸收材料和光衰减材料加入到单层而形成不透明图形7a。而且，如图7D所示，可以借助于将光反应有机膜7a2层叠到光吸收有机膜7a1上，或借助于将抗反射层层叠到光反应有机膜上，来构成不透明图形7a。如上所述的叠层结构使得有可能获得对诸如i射线、KrF准分子激光器之类的波长为200nm或更长的曝光的足够的光致还原性质。而且，在不透明图形7a由抗蚀剂膜的单层膜构成的情况下，借助于将光吸收材料加入到抗蚀剂膜，能够获得对波长为200nm或更长的曝光的足够的光致还原性质。稍后将描述抗蚀剂膜的材料。与图3A和3B所示的掩模MN1相似，位于集成电路图形区域外围的大部分外围区域，被金属组成的不透明图形5b(金属膜)覆盖。注意，在日本专利申请No.11-185221(1999年6月30日提出)中，公开了利用抗蚀剂膜形成不透明图形的技术。
图10A和10B所示的掩模MR2(M)举例说明了形成半导体芯片外围轮廓中的不透明区域的掩模。除了由抗蚀剂膜组成的不透明图形7a被排列在集成电路图形区域4a中之外，掩模MR2与图4A和4B所示的常规掩模MN2是相同的。
图11A和11B所示的掩模MR3(M)举例说明了图形与掩模MR1和MR2相反的掩模。掩模MR3的掩模衬底3的主表面上的集成电路图形区域，被不透明膜7b覆盖。不透明膜7b的材料与上述不透明膜7a的相同。而且，在掩模MR3的集成电路图形区域中，部分不透明膜7b被清除，以形成透明图形4c。透明图形4c以线状图形形式被印制到晶片上。注意，也有可能以相同于图10A和10B的方式来形成图11A和11B所示的掩模MR3的外围区域。
下面利用图12-16来描述上述抗蚀剂遮光掩模的制造工艺的例子。注意，图12B、13B、14B、15B和16B分别是沿图12A、13A、14A、15A和16A中的A-A线的剖面图。作为例子，还要描述图9A-9D所示的掩模MR1的制造方法。
首先，在掩模衬底3上淀积金属组成的上述不透明膜5之后(图12A和12B)，在其上涂敷对电子束有反应的抗蚀剂膜6(图13A和13B)。随后，辐照具有预定图形数据的电子束等，以执行显影，从而形成抗蚀剂图形6b(图14A和14B)。随后，抗蚀剂图形6b被用作腐蚀掩模来腐蚀不透明膜5，并形成不透明图形5b。然后清除抗蚀剂图形6b(图15A和15B)。图15A和15B各对应于这种掩模的上述坯件。这些坯件可以储藏起来。然后，在其上形成有不透明图形5b的掩模衬底3(对应于坯件)的主表面上，涂敷厚度约为150nm的由含有对电子束有反应的光反应树脂膜的有机材料组成的抗蚀剂膜7(图16A和16B)。然后，借助于执行掩模图形写入和显影，形成图9A-9D所示的由抗蚀剂膜组成的不透明图形7a，从而完成掩模MR1的制造。
主要由例如聚(α-甲基苯乙烯-共-α-氯丙烯酸)、酚醛清漆树脂和醌二嗪农、酚醛清漆树脂和聚(2-甲基戊烯-共-砜)、氯甲基化的聚苯乙烯等组成的衬底，被用作抗蚀剂膜7。也可以使用借助于将生酸剂混合到诸如聚乙烯酚醛树脂之类的酚醛树脂中，或将生酸剂混合到酚醛清漆树脂中而组成的所谓化学放大抗蚀剂。此处采用的用作抗蚀剂膜7的材料的物质，被要求对投影曝光装置的光源具有遮光性质以及对掩模制造工艺中的图形写入装置的光源具有光敏性，亦即对电子束或波长为230nm或以上的光的光敏性。因此，不透明抗蚀剂膜7的材料不局限于上述的物质，而是其中可以作各种改变。而且，薄膜厚度也不局限于150nm，而是在满足上述条件下可以使用任何膜厚度。
在聚酚醛树脂或酚醛清漆树脂被制作成膜厚约达100nm的情况下，由于对波长例如约为150-230nm的光的光透射几乎为0，故可以理解这种树脂对例如波长为193nm的ArF准分子激光器、波长为157nm的F2激光器等具有足够的掩蔽作用。虽然波长为200nm或更短的真空紫外光被用作目标，但其中使用的光不局限于此。若需要波长为365nm的i射线、波长为248nm的KrF准分子激光器等的掩模材料，则最好采取下列措施，亦即：使用其它材料；将光吸收材料、遮光材料、或光衰减材料加入到抗蚀剂膜；或者形成光吸收有机膜与有机光反应树脂膜的叠层膜或形成有机光反应树脂膜与抗反射层的叠层膜作为抗蚀剂膜。此外，也可以增加热处理或预先辐照强的紫外线，以便改善抗曝光辐照的性能，亦即，在形成抗蚀剂膜组成的不透明图形7a和不透明图形7b之后，执行所谓抗蚀剂膜的硬化工艺。
接着，根据图17-19来描述上述掩模中的掩模图形的修正和改变的例子。注意，图17B、18B和19B分别是沿图17A、18A和19A中A-A线的剖面图。作为例子，还要描述修正和改变图9所示掩模MR1的掩模图形的方法。
首先，利用n-甲基-2-吡咯烷酮有机溶剂将抗蚀剂膜组成的不透明图形7a从掩模MR1剥离(图17A和17B)。除此之外，可以用热胺有机溶剂或丙酮来剥离抗蚀剂膜组成的不透明图形。也有可能利用氢氧化四甲基铵(TMAH)溶液、或臭氧硫酸或过氧化氢溶液与浓硫酸的混合溶液来清除。在使用TMAH溶液的情况下，由于能够剥离抗蚀剂膜组成的不透明图形而不损伤金属(不透明图形5b等)，故其浓度最好设定为大约5％。
而且，作为清除抗蚀剂膜组成的不透明图形的另一种方法，还有氧等离子体烧蚀方法。这一氧等离子体烧蚀方法已经表现出最高的剥离性能。在对抗蚀剂膜组成的不透明图形已经执行过硬化工艺的情况下，这一方法特别有效。这是由于经受了硬化工艺的抗蚀剂膜被硬化了，故在某些情况下利用化学清除方法难以恰当地清除这种膜。
而且，可以借助于剥离而机械地清除抗蚀剂膜组成的不透明图形。更具体地说，在粘合带被贴在掩模MR1的抗蚀剂膜组成的不透明图形的图形形成表面上之后，被粘贴的粘合带被剥离，从而一起清除抗蚀剂膜组成的不透明图形。在这种情况下，由于不必产生真空状态，故能够在短时间内比较容易地剥离抗蚀剂膜组成的不透明图形。
在抗蚀剂膜组成的不透明图形的清除步骤之后，执行清洗步骤以便清除掩模MR1表面上的外来物体50。利用这种做法，就得到了图15所示的坯件状态。此处的清洗工艺利用例如臭氧硫酸清洗工艺与刷洗工艺的组合来执行。然而，若在清除外来物体方面显示出高的性能且不损伤金属组成的不透明图形，则清洗工艺不局限于此，而是其中可以做各种修正和改变。
随后，以相同于在抗蚀剂遮光掩模制造工艺中所述的方式，在掩模衬底3上涂敷抗蚀剂膜7(图18A和18B)，并借助于执行掩模图形写入和显影而形成抗蚀剂膜组成的不透明图形7a，从而完成掩模MR1的制造(图19A和19B)。在此例子中，举例说明了形状与安排不同于图9A-9D所示不透明图形7a的不透明图形7a。当然，也可以形成与图9A和9D所示不透明图形7a相同的图形。
使用上述抗蚀剂掩模，使得有可能避免在将掩模安装到诸如掩模检查装置、曝光装置之类的各种装置中时由于金属组成的不透明元件被形成在掩模的外围区域或其掩模衬底3被暴露而引起的问题。更具体地说，若在掩模被安装到各种装置中时，这种装置的安装部分触及到掩模上的抗蚀剂膜组成的不透明元件，则抗蚀剂膜的磨损和剥离有时引起外来物体和图形缺陷。然而，上述抗蚀剂遮光掩模由于各种装置的安装部分触及金属组成的不透明元件或掩模衬底，故能够避免这些问题。而且，由于用来印制集成电路图形的不透明元件由抗蚀剂膜形成而不用金属，故能够在短时间内比常规掩模更容易地进行不透明元件的剥离和再生，掩模衬底的可靠性从而得到确保。而且，有可能从形成金属组成的不透明元件之后的阶段，执行掩模的再生。因此，能够降低工艺成本、材料成本、以及燃料成本。结果，能够获得掩模成本的明显降低。于是，这种抗蚀剂遮光掩模被适当地用于掩模图形频繁修正和改变的情况或公用掩模的使用频率低的情况，更具体地说是在半导体集成电路器件的开发阶段或在少量各种半导体集成电路器件等的制造步骤中。
接着，图20-22示出了抗蚀剂遮光掩模的另一个例子。在各个情况下，举例说明了掩模衬底上的所有不透明图形都由抗蚀剂膜等组成的掩模。注意，图20B、21B和22B分别是沿图20A、21A和22A中A-A线的剖面图。
在图20A和20B所示的掩模MR4(M)中，位于图9A-9D所示的掩模MR1外围上的不透明图形5b，被形成为由抗蚀剂膜等组成的结构与不透明图形7a相同的不透明图形7c。不透明图形7c在与不透明图形7a相同的步骤中形成，并由与不透明图形7a相同的材料组成。机械地触及到曝光装置或掩模检查装置的安装部分的不透明图形7c部分被清除，并从中暴露掩模衬底3。因此，有可能抑制或防止在掩模MR4被安装到曝光装置或掩模检查装置等中时出现外来物体。
在图21A和21B所示的掩模MR5(M)中，图10所示的掩模MR2的不透明图形5c，被形成为抗蚀剂膜等组成的结构与不透明图形7a相同的不透明图形7d。不透明图形7d在与不透明图形7a相同的步骤中形成，并由与不透明图形7a相同的材料组成。
在图22A和22B的掩模MR6(M)中，图5A和5B所示的常规掩模MR3的不透明图形5d，被形成为抗蚀剂膜等组成的结构与不透明图形7a相同的不透明图形7e。机械地触及到曝光装置或掩模检查装置的安装部分的不透明图形7e部分被清除，并从中暴露掩模衬底3。因此，有可能抑制或防止在掩模MR6被安装到曝光装置或掩模检查装置等中时出现外来物体。
下面根据图23-27来描述上述抗蚀剂遮光掩模的制造步骤以及修正/改变步骤的例子。注意，图23B、24B、25B、26B和27B分别是沿图23A、24A、25A、26A和27A中A-A线的剖面图。作为例子，还要描述图20A和20B所示掩模MR4的制造方法以及修正/改变方法。
首先，掩模衬底3被制备成一种坯件(图23A和23B)，并在其上涂敷由用来形成不透明元件的光反应有机树脂膜组成的抗蚀剂膜7(图24A和24B)。接着，借助于执行掩模写入和显影，形成图20A和20B所示的抗蚀剂膜组成的不透明图形7a和7c，从而完成了掩模MR4的制造。最好还将光吸收材料、遮光材料、或光衰减材料加入到抗蚀剂膜组成的不透明图形7a和7c。此外，最好形成光吸收有机膜与有机光反应树脂膜的叠层膜，并用作抗蚀剂膜，或形成有机光反应树脂膜与抗反射层的叠层膜，并用作抗蚀剂膜。而且，最好在形成抗蚀剂膜组成的不透明图形7a和7c之后执行硬化工艺。
随后，以如下方式执行掩模MR4的掩模图形的修正和改变工艺。亦即，首先利用例如如上所述的有机溶剂、氧等离子体烧蚀、或剥离方法清除上述的不透明图形7a和7c(图25A和25B)。接着，相似于前述清洗掩模衬底3，从而清除掩模衬底3表面上的外来物体50，使掩模衬底3变成图23A和23B所示的坯件状态(图26A和26B)。然后，相似于抗蚀剂遮光掩模的制造工艺，抗蚀剂膜7被涂敷在掩模衬底3上，并对其执行掩模图形写入和显影，从而形成由抗蚀剂膜组成的不透明图形7a和7c，这样就完成了掩模MR4的制造(图27A和27B)。在这种情况下，已经描述了形成形状和安排不同于图20A和20B所示的不透明图形7a的不透明图形7a的例子。当然，也可以形成与图20A和20B所示不透明图形7a相同的图形。
在上述抗蚀剂遮光掩模的情况下，由于其中不使用金属，故能够在短时间内比常规掩模更容易地执行不透明元件的修正和改变，并确保掩模衬底的可靠性。而且，由于能够降低工艺成本、材料成本和燃料成本，故能够获得掩模成本的明显降低。因此，这种抗蚀剂遮光掩模也适用于掩模图形频繁修正和改变的情况或公用掩模使用频率低的情况，换言之，适用于半导体集成电路器件的开发阶段、各种半导体集成电路器件的少量制造工艺等。
而且，图28-32示出了上述抗蚀剂遮光掩模的另一个例子。在此情况下，举例说明了一种掩模，其中用来将集成电路图形印制到掩模衬底上的图形具有由金属组成的不透明图形和由抗蚀剂膜组成的不透明图形二者。注意，图28B、29B、30B和32B分别是沿图28A、29A、30A和32A中A-A线的剖面图。
在图28A和28B所示的掩模MR7(M)中，位于上述图3A和3B所示的常规掩模MN1的部分集成电路图形电路区中的一组不透明图形5a，被形成为一组由抗蚀剂膜组成的不透明图形7a。
在图29A和29B所示的掩模MR8(M)中，位于上述图4A和4B所示的常规掩模MN1的部分集成电路图形电路区中的一组不透明图形5a，被形成为一组由抗蚀剂膜组成的不透明图形7a。
在图30A和30B所示的掩模MR9(M)中，具有二维正方形形状且面积比较小的透明区域4f，被形成为图5A和5B所示常规掩模MN1的集成电路图形电路区中部分不透明膜5d中的窗口，且透明区域4f被结构与不透明图形7a相同的抗蚀剂膜组成的不透明膜7f覆盖。而且部分不透明膜7f被清除，以形成用来印制集成电路图形的透明图形4c。
图31A中的掩模MR10(M)举例说明了一种掩模，其中结构与不透明图形7a相同的由抗蚀剂膜等组成的不透明图形7g仅仅被安排在一部分中。在此情况下，不透明图形7g被安排成来连接金属组成的不透明图形5a，且安排成彼此分隔开。图31B示出了待要借助于使用图31A所示的掩模MR10的曝光处理而印制到晶片上的图形8a。图31C示出了金属掩模的状态，其上图31A所示的由抗蚀剂膜等组成的不透明图形7g被清除。而且，图31D示意地示出了借助于将图31C所示的金属掩模的图形印制到晶片上而得到的图形8b。
图32A和32B中的掩模MR11举例说明了一种用于上述重叠曝光的掩模。在掩模MR11中，图7A和7B所示的掩模MN4b的透明区域4e中的金属组成的一组不透明图形5a，被形成为一组由抗蚀剂膜等组成的不透明图形7a。在此情况下，能够在短时间内比图7A和7B所示的掩模MN4b的情况更容易地进行不透明图形7a的修正和改变。而且，能够进一步降低工艺成本、材料成本和燃料成本。于是，能够获得掩模成本的明显降低。其它的掩模与图6A和6B所示的掩模MN4a相同，其描述从略。掩模MN4a和MR11的重叠曝光以及掩模MN4a和MR11的抗蚀剂图形的形成方法，与掩模MN4a和MN4b的相同。
下面根据图33-40来描述上述抗蚀剂遮光掩模的制造步骤以及修正/改变步骤的例子。注意，图33B、34B、35B、36B、37B、38B、39B和40B分别是沿图33A、34A、35A、36A、37A、38A、39A和40A中A-A线的剖面图。在此情况下，作为例子，还要主要描述图28A和28B所示的掩模MR7的制造方法和修正/改变方法。
首先，在上述由金属组成的不透明膜5被淀积在掩模衬底3上之后，在其上涂敷对电子束有反应的抗蚀剂膜，并将具有预定图形数据的电子束辐照其上，以进行显影，从而形成抗蚀剂图形6c(图33A和33B)。接着，抗蚀剂图形6c被用作腐蚀掩模，以便腐蚀不透明膜5，从而形成不透明图形5a和5b。然后清除抗蚀剂图形6c(图34A和34B)。在此情况下，在掩模衬底3上还形成用来印制集成电路图形的不透明图形5a。图35和36分别示出了此步骤之后的掩模MR8和MR9的状态。然后，与前述相似，抗蚀剂膜7被涂敷到其上形成有不透明图形5a和5b的掩模衬底3的主表面上(图37A和37B)。然后，借助于执行掩模图形写入和显影，形成图28A和28B所示的抗蚀剂膜组成的不透明图形7a，从而完成掩模MR7的制造。
随后，以如下方式执行掩模MR7的掩模图形的修正和改变工艺。亦即，首先利用例如如上所述的有机溶剂、氧等离子体烧蚀、或剥离方法清除上述的不透明图形7a(图38A和38B)。在此情况下，不清除用来印制集成电路图形的不透明图形5a。接着，相似于前述清洗掩模衬底3，从而清除掩模衬底3表面上的外来物体50，用这种做法，使掩模衬底3变成图34A和34B所示的状态。然后，相似于抗蚀剂遮光掩模的制造工艺，抗蚀剂膜7被涂敷在掩模衬底3上(图39A和39B)，并对其执行掩模图形写入和显影，从而形成由抗蚀剂膜组成的不透明图形7a，这样就完成了掩模MR4的制造(图40A和40B)。在这种情况下，描述了形成形状和安排不同于图28A和28B所示的不透明图形7a的不透明图形7a的例子。当然，也可以形成与图28A和28B所示不透明图形7a相同的图形。
上述掩模的使用，由于金属组成的不透明元件被形成在掩模的外围区域，或从中暴露掩模衬底3，故使得有可能相似于前述避免出现外来物体和图形缺陷的问题。此外，在常规掩模的情况下，即使仅仅需要修正和改变掩模上的部分图形，其所有图形也必须再次形成。然而，在上述抗蚀剂遮光掩模的情况下，可以仅仅修正或改变部分图形。而且，有可能从形成金属组成的不透明元件之后的阶段开始再生不透明元件。因此，能够在短时间内容易地对其进行改进和改变，并确保掩模衬底的可靠性。此外，能够降低工艺成本、材料成本、以及燃料成本，从而能够获得掩模成本的明显降低。结果，这种抗蚀剂遮光掩模也适用于掩模图形频繁修正和改变的情况或公共掩模使用频率低的情况，更具体地说，适用于半导体集成电路器件的开发阶段或各种半导体集成电路器件的少量制造。
接着，描述半导体集成电路器件的具体制造例子。在此例子中，将描述本发明被用于以半定制方式制造诸如门阵列、标准单元之类的半导体集成电路器件的方法的情况，或用于在半导体衬底上制造具有定制I/O(输入/输出)电路、定制逻辑电路、或I/F(接口)控制电路的半导体集成电路器件的方法的情况。图41是平面图，示出了半导体集成电路器件中的部分逻辑器件。
此逻辑器件由图41所示的点划线围绕的单元10构成。此单元10包含例如二个nMIS Qn和二个pMIS Qp。各个nMIS Qn被制作在半导体衬底上形成的p阱区PW的表面上的n型半导体区(扩散层)11n上。而各个pMIS Qp被制作在n阱区NW的表面上的p型半导体区(扩散层)11p上。栅电极12A分别为nMIS Qn和pMIS Qp公用。各个栅电极12A例如如下构成：低阻多晶硅组成的单层膜；多硅化物结构，其中硅化物层被提供在低阻多晶硅膜的上部上；多金属结构，其中诸如钨之类的金属膜通过诸如氮化钨之类的势垒膜被淀积在低阻多晶硅膜上；或借助于在制作于介质膜中的沟槽中淀积诸如氮化钛之类的势垒膜，并进一步在其上填充铜之类的金属膜而得到的镶嵌栅电极结构。各个栅电极12A下方的半导体衬底部分用作沟道区。
布线13A是例如高电位侧(例如大约3.3V或大约1.8V)的电源线，并通过接触孔CNT被电连接到二个pMIS Qp的p型半导体区11p。而且，布线13B是低电位侧(例如大约0V)的电源线，并通过接触孔CNT被电连接到一个nMIS Qn的n型半导体区11n。各个布线13C是2输入与非门电路的输入线，并接触和通过各个接触孔CNT被电连接到各个栅电极12A的比较宽的部分。布线13D通过接触孔CNT被电连接到n型半导体区11n和p型半导体区11p二者。布线14A通过通道孔TH被电连接到布线13D。
图42示出了制作布线13A-13D和14A之前状态下的单元10的平面图。此单元10是用来构成诸如与非门电路和或非门电路之类的逻辑器件的公共基本组成部分，并被构造成可以借助于适当选择制作在单元10中的布线而形成上述逻辑电路。注意，本发明被广泛地用于连接多个CMIS(互补MIS)电路的构造。
随后，使用常规掩模，直至完成用作基本组成部分的单元10的制造。图43A-43D示出了所用的常规掩模的集成电路图形区。图43A中的掩模MN5，是在晶片(半导体衬底)上制作上述单元10中的器件隔离部分和有源区时使用的掩模。例如，在掩模衬底3的主表面上，形成为二维矩形形状的二个不透明图形5e，以预定间距被彼此平行排列。各个不透明图形5e由与上述不透明图形5a相同的金属组成，并被形成来屏蔽晶片上的有源区。图43B中的掩模MN6是在单元10中形成n阱区NW时使用的掩模。在掩模衬底3的主表面上淀积不透明膜5f，并对部分不透明膜5f开窗口，以形成具有例如二维矩形形状的透明图形4g。不透明膜5f由与上述不透明图形5a相同的金属组成，并被形成来屏蔽晶片上n阱区之外的区域。图43C中的MN7是形成单元10的p阱区PW时使用的掩模。在掩模衬底3的主表面上淀积不透明膜5f，并对部分不透明膜5f开窗口，以形成具有例如二维矩形形状的透明图形4h。不透明膜5f被形成来屏蔽晶片上p阱区之外的区域。图43D中的掩模MN8是在单元10中形成栅电极12A时使用的掩模。在掩模衬底3的主表面上形成例如在其二端具有比较宽的部分的彼此平行的二个条形不透明图形5g。各个不透明图形5g由与上述不透明图形5a相同的金属组成，并被形成来屏蔽晶片上的栅电极形成区。
接着，根据作为沿图42中虚线的剖面图的图44-53来描述制作nMIS Qn和pMIS Qp的各个步骤。
首先，在构成由例如p型单晶硅组成的晶片2W的半导体衬底2S的主表面(器件表面)上，用氧化方法制作例如由氧化硅膜组成的介质膜15。然后，用CVD方法在其上淀积例如由氮化硅膜组成的介质膜16，并在其上进一步涂敷抗蚀剂膜17(图44)。接着，在上述常规掩模MN5被用来对半导体衬底2S进行曝光工艺之后，执行显影工艺等，从而在半导体衬底2S的主表面上形成抗蚀剂图形17a(图45)。各个抗蚀剂图形17a被平坦地形成，致使器件隔离区被暴露，而有源区被覆盖。然后，各个抗蚀剂图形17a被用作腐蚀掩模，以便交替地清除从中暴露的介质膜16和15，并进一步清除半导体衬底2S的主表面部分，以便在半导体衬底2S的主表面中形成沟槽18。然后清除抗蚀剂图形17a(图46)。
随后，用CVD(化学气相淀积)方法等，在半导体衬底2S的主表面上淀积由例如氧化硅组成的介质膜19(图47)。然后，用例如CMP(化学机械抛光)方法等，整平半导体衬底2S。结果就形成沟槽状器件隔离部分SG(图48)。在此实施方案中，各个器件隔离部分SG具有沟槽状隔离结构，但不局限于这种结构，而是可以用例如LOCOS(硅的局部氧化)方法制作成场介质膜。
接着，在半导体衬底2S的主表面上涂敷抗蚀剂膜之后，上述常规掩模MN6被用来执行对半导体衬底2S的曝光工艺，从而形成半导体衬底2S主表面上的抗蚀剂图形17b。抗蚀剂图形17b被平坦地形成，以便暴露n阱区NW并覆盖其它区域。然后，抗蚀剂图形17b被用作离子注入掩模，以便将例如磷、砷之类的离子注入到半导体衬底2S中，从而形成n阱区NW(图49)。然后清除抗蚀剂图形17b。
同样，在半导体衬底2S的主表面上涂敷抗蚀剂膜之后，上述常规掩模MN7被用来执行曝光工艺，从而形成抗蚀剂图形17c，以便暴露p阱区PW并覆盖半导体衬底2S的主表面上的其它区域。然后，抗蚀剂图形17c被用作离子注入掩模，以便将例如硼之类的离子注入到半导体衬底2S中，从而形成p阱区PW(图50)。然后清除抗蚀剂图形17c。
接着，用热氧化方法之类，在半导体衬底2S的主表面上形成由例如厚度(转换成二氧化硅的膜厚)约达3nm的氧化硅膜组成的栅介质膜20。而且，用CVD方法之类在其上淀积由多晶硅之类组成的导电膜12(图51)。随后，在导电膜12上涂敷抗蚀剂膜之后，上述常规掩模MN8被用来执行曝光工艺，从而形成抗蚀剂图形17d，以便覆盖栅电极形成区并暴露导电膜12上的其它区域。然后，抗蚀剂图形17d被用作腐蚀掩模，以腐蚀导电膜12，从而形成栅电极12A(图52)。之后，用离子注入或扩散方法，相对于栅电极12A自对准地制作用于nMIS Qn的具有高杂质浓度的n型半导体区11n以及用于pMIS Qp的具有高杂质浓度的p型半导体区11p，二者还用作源区、漏区、或布线层(图53)。注意，例如上述各个抗蚀剂图形17a-17d被用作正性抗蚀剂。
借助于在下面工艺中适当地选择布线，有可能形成与非门电路或或非门电路。在此实施方案中，作为例子制造了图54A和54C所示的与非门电路ND。图54A是与非门电路ND的符号图，图54B是其电路图，而图54C是平面图，示出了其布局。其中举例说明了具有二个输入I1和I2以及一个输出F的与非门电路ND。
图55A和55B是平面图，示出了用来印制与非门电路ND的接触孔和布线图形的掩模图形的主要部分。注意，在图55A和55B中提供了XY轴，以便容易理解掩模MR12与MR13之间的位置关系。
图55A举例说明了用来将图54C所示的接触孔CNT印制到晶片上的掩模MR12的图形。不透明膜7h由结构与不透明图形7a相同的抗蚀剂膜组成。部分不透明图形7h被清除，以便开出多个具有二维正方形形状的精细图形4i。各个透明图形4i用作形成各个接触孔CNT的图形。图55B举例说明了用来将图54C所示的布线13A-13D印制到晶片上的掩模MR13的图形。各个不透明膜7i由结构与上述实施方案所述的不透明图形7a相同的抗蚀剂膜组成。不透明图形7i用作形成布线13A-13D的图形。由于这些掩模MR12和MR13的制造方法与以前的相同，故其描述从略。
接着，根据图56-60来描述利用掩模MR12和MR13制造半导体集成电路器件的工艺。注意，图56-60是沿图54C中虚线的剖面图。
首先，如上所述，在半导体衬底2S的主表面上制作nMIS Qn和pMIS Qp。然后，用CVD方法在主表面上淀积由例如掺磷的氧化硅膜组成的层间介质膜21a(图56)。接着，在层间介质膜21a上涂敷抗蚀剂膜之后，执行采用掩模MR12的曝光工艺，从而形成抗蚀剂图形17e，以便暴露各个具有二维圆形形状的接触孔形成区并覆盖其它区域。然后，抗蚀剂图形17e被用作腐蚀掩模，以形成通过层间介质膜21a的接触孔CNT(图57)。
接着，在清除抗蚀剂图形17e之后，用溅射方法在半导体衬底2S的主表面上淀积由例如铝、铝合金、或铜组成的导电膜13(图58)。然后，在导电膜13上涂敷抗蚀剂膜，并利用掩模MR13对其执行曝光工艺，从而形成抗蚀剂图形17f，以便覆盖各个布线形成区并暴露其它区域。然后，抗蚀剂图形17f被用作腐蚀掩模，以便腐蚀导电膜13，从而形成布线13A-13D(图59)。注意，例如各个抗蚀剂图形17e和17f被用作正性抗蚀剂。然后，用CVD方法在半导体衬底2S的主表面上制作层间介质膜21b，而且，其它的掩模被用来形成其上层中的通道孔TH和布线14A。各个部分之间的引线连接也由图形制作来形成，其中相似的步骤仅仅被重复所需的次数。这样就完成了半导体集成电路器件的制造。
上面已经描述了2输入与非门电路的制造例子。然而，借助于改变图55A和55B所示的掩模MR12和MR13的图形安排，也可以容易地制造或非门电路。图61A-61C举例说明了利用上述单元10制作的2输入或非电路NR。图61A是或非电路NR的符号图，图61B是其电路图，而图61C是平面图，示出了其布局。
如图61C所示，布线13A通过一个接触孔CNT被电连接到一个pMIS Qp下方的p型半导体区11p。布线13E通过一个接触孔CNT被电连接到一个pMIS Qp下方的p型半导体区11p。而且，布线13E通过一个接触孔CNT被电连接到二个nMIS Qn公用的n型半导体区11n。而且，布线13B通过二个接触孔CNT被电连接到二个nMIS Qn中每个下方的各个n型半导体区11n。
图62A和62B是平面图，示出了用来印制或非门电路ND的接触孔和布线图形的各个掩模的图形的主要部分的例子。注意，在图62A和62B中提供了XY轴，以便容易理解掩模MR14与MR15之间的位置关系。
图62A举例说明了用来将图61C所示的接触孔CNT印制到晶片上的掩模MR14的集成电路图形区中的图形。不透明膜7h由结构与上述不透明图形7a相同的抗蚀剂膜组成。各个透明图形4i是用来形成各个接触孔CNT的图形。图62B举例说明了用来将图61C所示的布线13A-13C和13E印制到晶片上的掩模MR15的图形。各个不透明图形7i由与不透明图形7a相同的抗蚀剂材料组成。不透明图形7i用作形成布线13A-13C和13E的图形。即使使用掩模MR14或MR15中的任何一个，正性抗蚀剂膜也被用于晶片上。
可以分别用相同于上述的方式来进行图55和62所示掩模MR12和MR14的图形改变。例如，可以用如下方式将图55所示掩模MR12的与非门电路图形改变为图62所示掩模MR14的或非门电路图形。亦即，在清除图55所示掩模MR12上的不透明膜7h之后，在掩模衬底上重新涂敷上述用来形成不透明膜的抗蚀剂膜，并利用电子束或紫外线之类将或非门电路的图形写入到抗蚀剂膜上，从而形成图62所示掩模MR14的不透明膜7h和透明图形4i。更具体地说，掩模上的图形能够在短时间内容易地从与非门电路图形被改变为或非门电路图形，反过来，从或非门电路图形改变为与非门电路图形。因此，利用上述掩模，可以明显地缩短开发和制造半导体集成电路器件所需的时间。而且，能够利用现有的制造装置来进行这种修正和改变。此外，能够降低材料成本、工艺成本、以及燃料成本。因此，能够明显地降低半导体集成电路器件的成本。于是，即使在半导体集成电路器件的小批量生产中，也能够降低成本。在此实施方案中，已经描述了掩模MR12的图形被改变为掩模MR14的图形的情况。然而，本发明不局限于此，也可以分别制备掩模MR12和MR14而不改变图形。由于能够以低于常规掩模的成本制备许多抗蚀剂遮光掩模，故若分别制备掩模MR12和MR14，就能够灵活地适应短时间内低成本小批量生产半导体集成电路器件。
在上述这一实施方案中，由于大量单元被制造为用作公共图形，故利用常规掩模来制造图42所示的单元10，而由于其上形成的孔图形和布线图形的形状根据所需的逻辑电路被改变，故利用抗蚀剂遮光掩模来制造这些孔图形和布线图形。用这种做法，有可能在半导体集成电路器件的一系列制造工艺中有效地制造掩模，从而能够改进半导体集成电路器件的产率。
(第二实施方案)
在此实施方案中，将描述本发明的技术思路应用于例如掩模ROM制造的情况。
掩模ROM具有下列特性。亦即，由于存储器单元由一个MIS组成，故能够获得大的存储量，且由于不需要写入操作，故其整个电路结构能够做得简单。但由于存储内容根据客户的要求而不同，故掩模ROM的TAT比其它ROM(例如EEPROM(电可擦可编程只读存储器))更长，且必须为客户的各个不同种类的ROM编码制造不同的掩模。因此，出现小批量生产时产品成本增加的问题。因此，在本实施方案中，由各种掩模ROM公用的基本组成部分构成的基础数据图形用上述常规掩模来印制，而存储器单元区中的图形用抗蚀剂遮光掩模来印制，以便能够进行数据重写。利用这种做法来制造具有不同的写入数据的掩模ROM。
图63A-63C示出了掩模ROM的基础数据。图63A是平面图，示出了存储器单元区的布局，图63B是其电路图，而图63C是沿图63A中A-A线的剖面图。此处举例说明了离子注入编程型的掩模ROM。各个数据线DL通过接触孔CNT被电连接到n型半导体区11n。各个栅电极12B由部分字线WL组成。一个存储器单元由位于数据线DL与字线WL之间的各个交点附近的一个nMIS Qn组成。在这一离子注入编程型的掩模ROM中，根据杂质是否被引入到构成存储器单元的各个nMIS Qn的沟道区，nMIS Qn被分成二类，亦即被分成具有高阈值电压(阈值电压高得足以使nMIS Qn即使在字线WL处于高电平时也不开通)的nMIS Qn以及具有低阈值电压(阈值电压低得足以使nMIS Qn在字线WL处于高电平时开通)的nMIS Qn。二类nMIS Qn于是分别对应于数据的“0”和“1”。上述的常规掩模被用来印制基础数据的图形。
利用公共基础数据制造下述3种掩模ROM，直至能够获得所需的数量。其描述将根据图64-66来进行。图64A、65A和66A是平面图，示出了所用掩模的集成电路图形区的主要部分，图64B、65B和66B是平面图，示出了掩模ROM的存储器单元区的布局，说明了用于数据写入的图形，而图64C、65C和66C是在数据写入步骤中对应于沿图63A中A-A线的部分的剖面图。
首先，在图64A-64C中，举例说明了这样一种情况，其中利用图64A所示的掩模MR16，在基础数据上形成图64B所示的窗口图形22A，并将杂质离子注入到从图64C所示的窗口图形22A暴露的半导体衬底2S中，从而写入数据。掩模MR16是上述的抗蚀剂遮光掩模，其不透明膜7j由结构与上述不透明图形7a相同的抗蚀剂膜组成。清除部分不透明膜7j，以形成具有二维正方形形状的一个透明图形4j。透明图形4j用作在晶片2W上形成抗蚀剂图形17g的窗口图形22A的图形。在此情况下，抗蚀剂图形17g被用作杂质离子注入掩模，以便将用于数据写入的杂质引入到nMIS Qn的沟道区中。注意，用于数据写入的杂质离子注入步骤，在形成栅电极12B(亦即字线WL)的步骤之前被执行。当要求nMIS Qn的阈值高时，例如硼可能适合于用作被引入的杂质，而当要求nMIS Qn的阈值低时，例如磷或砷可能适合于用作被引入的杂质。
接着，在图65A-65C中，举例说明了这样一种情况，其中利用图65A所示的掩模MR17，在基础数据上形成图65B所示的窗口图形22B和22C，并将杂质离子注入到从图65C所示的窗口图形22B和22C暴露的半导体衬底2S中，从而写入数据。此掩模MR17是上述的抗蚀剂遮光掩模。清除部分不透明膜7j，以形成各具有二维正方形形状的二个透明图形4k和4m。透明图形4k和4m用作在晶片2W上形成抗蚀剂图形17h的二个窗口图形22B和22C的图形。在此情况下，抗蚀剂图形17h被用作杂质离子注入掩模，以便将用于数据写入的杂质引入到nMIS Qn的二个沟道区中。
接着，在图66A-66C中，举例说明了这样一种情况，其中利用图66A所示的掩模MR18，在基础数据上形成图66B所示的窗口图形22D，并将杂质离子注入到从图66C所示的窗口图形22D暴露的半导体衬底2S中，从而写入数据。此掩模MR18是抗蚀剂遮光掩模，且清除部分不透明膜7j，以形成透明图形4n。透明图形4n用作在晶片2W上形成抗蚀剂图形17i的窗口图形22D的图形。在此情况下，用抗蚀剂图形17i作为杂质离子注入掩模，将用于数据写入的杂质引入到nMIS Qn的三个沟道区中。注意，各个抗蚀剂图形17g-17i被用作正性抗蚀剂。
可以用与上述相同的方式进行图64-66所示掩模MR16-MR18中的图形改变。例如，可以用如下的方式将图64A-64B所示的掩模MR16的图形改变为图65A-65C所示的掩模MR17的图形。亦即，在清除掩模MR16上的不透明膜7j之后，在掩模衬底上重新涂敷用来形成不透明膜的抗蚀剂膜，并将电子束或紫外线之类辐照到抗蚀剂膜的预定部分，从而形成掩模MR17的不透明膜7j以及透明图形4k和4m。利用这种做法，可以有效地制造各种掩模ROM的掩模。当然，也可以分别制备掩模MR16-MR18。在这种情况下，也可以在短时间内以低的成本灵活地适应具有掩模ROM的半导体集成电路器件的制造。
在这种数据重写中，可以使用图9-11以及图20-22所示的抗蚀剂遮光掩模。作为变通，也可以使用图28-32所示的抗蚀剂遮光掩模。更具体地说，在重写层中，待要改变的掩模ROM的位图形部分可以用具有由抗蚀剂膜组成的不透明元件的区域来印制，而其它不改变的图形可以用具有由金属组成的不透明元件的区域来印制。用这种做法，由于由抗蚀剂膜组成的不透明元件的区域在掩模中能够被缩窄，故能够缩短掩模图形写入所需的时间，因此能够缩短掩模制造时间。
上述从重写步骤到封装步骤的各个步骤相同于半导体集成电路器件常规制造工艺的步骤。
根据上述的实施方案，用于制造基础数据的图形化过程中的掩模是常规掩模，而用来形成重写层的掩模是抗蚀剂遮光掩模。用这种做法，有可能有效地制造各种掩模ROM。还能够明显地降低各种掩模ROM的TAT。此外，能够利用现有的制造装置来执行数据重写。而且，能够降低材料成本、工艺成本、以及燃料成本。因此，即使在小批量生产中也能够明显地降低掩模ROM的成本。
(第三实施方案)
本实施方案是第二实施方案的一个改进例，将描述本发明被应用于与第二实施方案不同的数据重写型掩模ROM的制造方法的情况。
图67A-67C示出了用于此实施方案的掩模ROM的基础数据。图67A是平面图，示出了存储器单元区的布局，图67B是其电路图，而图67C是沿图67A中A-A线的剖面图。在此实施方案中，举例说明了接触孔编程型的掩模ROM。在这种接触孔编程型的掩模ROM中，根据如何布局连接各个半导体区11n和数据线DL的接触孔(用图67B中的虚线表示)而执行编程。在此实施方案中，常规掩模也被用来印制基础数据的图形。
下述用于重写的接触孔，在形成数据线DL之前被制作，利用公共基础数据制造了3种掩模ROM，直至能够得到所需的数目。其描述将根据图68-70来进行。注意，图68A、69A和70A是平面图，示出了所用掩模的集成电路图形区的主要部分，图68B、69B和70B是平面图，示出了掩模ROM的存储器单元区的布局，说明了用于数据写入的图形，图68C、69C和70C是其剖面图，而图68D、69D和70D分别是沿图68B、69B和70B中A-A线的剖面图。
首先，在图68A-68D中，举例说明了这样一种情况，其中，利用图68A所示的掩模MR19，用来暴露图68B所示的n型半导体区11n的接触孔CNT，被形成在基础数据上，并如图68C和68D所示，预定nMIS Qn的n型半导体区11n与数据线DL被彼此连接，从而写入数据。由掩模MR19上的抗蚀剂膜组成的部分不透明膜7j被清除，以开出多个具有二维正方形形状的透明图形4p。此透明图形4p用作形成晶片2W上的抗蚀剂膜中的接触孔CNT的窗口图形的图形。形成接触孔CNT的方法与第一实施方案所述的方法相同，因此，其描述从略。
接着，在图69A-69D中，举例说明了这样一种情况，其中，利用图69A所示的掩模MR20，图69B所示的各个接触孔CNT被形成在基础数据上，并如图69C和69D所示，预定nMIS Qn的n型半导体区11n与数据线DL被彼此连接在二个点处，从而写入数据。在掩模MR20中，用来印制写入数据用的接触孔的透明图形4p，被安排在不同于图68A-68D所示的二个点处。
接着，在图70A-70D中，举例说明了这样一种情况，其中，利用图70A所示的掩模MR21，图70B所示的各个接触孔CNT被形成在基础数据上，并如图70C和70D所示，预定nMIS Qn的n型半导体区11n与数据线DL被彼此连接在3个点处，从而写入数据。在掩模MR21中，用来印制写入数据用的接触孔的透明图形4p，被安排在3个点处，亦即，点的数目比图69C和69D所示的二个点增加了一个点。
可以用与第二实施方案所述相同的方式进行图68-70所示的掩模MR19-MR21中的图形改变。当然，也可以分别制备掩模MR19-MR21。这种情况也能够在短时间内以低的成本灵活地应用于具有掩模ROM的半导体集成电路器件的制造。在此第三实施方案中，也能够得到与第二实施方案相同的效果。
(第四实施方案)
本实施方案是第二和第三实施方案的一个改进例，将描述本发明被应用于与第二和第三实施方案不同的数据重写型掩模ROM的制造方法的情况。
图71A-71C示出了根据此实施方案的部分与非掩模ROM。构成存储器单元的多个nMIS Qn通过n型半导体区11n被并联连接。离子注入型被用作编程类型。更具体地说，各个nMIS Qn(存储器单元)的被离子注入的部分是耗尽型，而各个nMIS Qn(存储器单元)的未被离子注入部分是增强型，且这二个部分分别对应于数据的“0”和“1”。
图71A-71C举例说明了这样一种情况，其中杂质被引入到nMISQn的沟道区中，沟道区从而成为耗尽型。示出了数据写入图形的窗口图形22E，意味着对nMIS Qn执行编程(杂质离子注入)时所用的离子注入掩模的窗口图形。注意，n型半导体区11n具有低电位(例如0V＝地)侧电源线的功能。
利用常规掩模和抗蚀剂遮光掩模的方法、改变掩模上图形的方法、以及选择性地将杂质引入到晶片中以便在此实施方案中编程的方法，与上述第二实施方案相同。因此，其描述从略。
即使在此第四实施方案中，也能够获得与第二实施方案相同的效果。
(第五实施方案)
在此第五实施方案中，将描述本发明被用于封装工艺的例子。在此情况下，将描述本发明的技术思路被用于所谓晶片工艺封装件(以下缩写为WPP)技术的情况，其中的封装工艺通过晶片工艺对多个制作在晶片上的半导体芯片一起执行，各个半导体芯片保持在晶片状态。
图72A-72C是根据此实施方案制造半导体集成电路器件的工艺过程中晶片的平面图。图72A是晶片2W在晶片工艺之后的平面图。晶片工艺也被称为预处理，且通常意味着一系列步骤，其中各个元件被制作在经历过镜面抛光的晶片上，并制作布线层，形成表面钝化膜，制作在晶片上的各个多个半导体芯片然后成为能够被探针之类电测试的状态。
例如，晶片2W被制作成几乎二维圆形形状，并沿图72A的上下和左右方向将多个矩形形状的半导体芯片(以下称为芯片)2C规则地安排在晶片2W的主表面上。沿宽度方向在各个芯片2C的中心处，沿芯片2C的纵向安排多个键合焊点BP(中心焊点安排)。这些键合焊点BP也被称为外端子，是将制作在各个芯片2C上的元件和电路等的电极引到外部的电极。各个芯片2C的电测试在上述探针与键合焊点BP接触的状态下进行。
图72B是晶片2W在形成重新定位布线层步骤之后的平面图。各个重新定位布线23是一种用来将芯片2C的各个键合焊点BP电连接到诸如凸点电极之类的封装件电极的布线，用来将各个芯片2C封装到预定的印刷电路板上。而且，各个重新定位布线23是一种用来匹配根据晶片工艺尺寸确定的各个键合焊点BP的尺寸与根据封装工艺的尺寸确定的封装件电极的尺寸的布线。更具体地说，由于封装件电极的尺寸(电极本身的尺寸、其相邻间隔、间距等)根据印刷电路板的尺寸而被确定，故要求封装件电极的尺寸相对大于各个键合焊点BP的尺寸(焊点本身的尺寸、其相邻间隔、间距等)。因此，不可能直接用根据晶片工艺确定的各个精细的键合焊点作为封装件电极。于是，各个键合焊点BP通过各个重新定位布线23被引到芯片2C主表面上具有比较大的面积的未被使用的空间，然后，尺寸比较大的封装件电极被安排在此空间中。
图72C是晶片2W在形成焊料凸点电极之后的平面图。各个焊料凸点电极24是由例如铅锡合金之类组成并具有凸形剖面的电极，被制作在覆盖上述各个重新定位布线23表面的有机介质膜上，并通过形成在有机介质膜中的各个连接孔被电连接到各个重新定位布线23，进一步被电连接到各个键合焊点BP。
在这一步骤之后，从晶片2W切割出芯片2C。切割出的各个芯片2C在此时已经具有CSP(芯片尺寸封装件)结构。图73是具有中心焊点安排结构的一个芯片2C的放大平面图。键合焊点BP沿芯片2C的中心被线性排列，并通过从芯片2C中心延伸到其外围的重新定位布线23被电连接到焊料凸点电极24。而且，图74是具有焊点沿其4个边排列的结构的一个芯片2C的角落部分的放大平面图。在此情况下，多个键合焊点BP沿其4个边线性被排列在附近，并通过从芯片2C外围延伸到其中心的重新定位布线23被电连接到焊料凸点电极24。
接着，根据图75A-75C来详细描述半导体集成电路器件的制造工艺。
图75A是剖面图，示出了晶片2W在制作上述各个重新定位布线23的步骤之后的主要部分。例如，上述逻辑器件或存储器件或二者以及多层布线层，被制作在半导体衬底2S的主表面上。在多层布线层的最上面的布线层上，制作上述各个键合焊点BP。借助于在同一个步骤中执行与诸如铝或铝合金之类的布线相同的材料的图形处理，来制作各个键合焊点BP。除了其一部分外，用钝化膜25a覆盖各个键合焊点BP的表面。钝化膜25a由例如氧化硅膜、氮化硅膜、或其叠层组成。由例如光反应聚酰亚胺树脂之类组成的钝化膜25b，被淀积在钝化膜25a上，厚度约为5μm。穿过钝化膜25a和25b制作窗口26，以便暴露键合焊点BP的各个部分。在制作窗口26时，最好使用上述抗蚀剂遮光掩模。这是因为可以根据产品或客户的要求而改变键合焊点BP的各个位置。当然，也可以利用激光器或常规掩模来形成窗口26。上述的各个重新定位布线23被制作在钝化膜25b上。借助于淀积用来形成由铜之类组成的主布线的导电膜，在由铬之类组成的势垒导电膜上制作各个重新定位布线23，并通过窗口26被电连接到各个键合焊点BP。注意，上述势垒膜除了有防止铜扩散的功能外，还具有改善对聚酰亚胺树脂的粘合性的功能。势垒导电膜的材料不局限于铬，而是可以作出各种各样的修正和改变。例如，也可以对其使用钛、钨钛、氮化钛、或钨。
上述抗蚀剂遮光掩模还被用于各个重新定位布线23的图形处理。这是因为各个重新定位布线23的形状和安排等有时根据产品和客户要求而被改变。但各个重新定位布线23的线宽比栅电极等的线宽更大，上述i射线(波长为365nm)步进机被用作图形化曝光。于是，用来形成抗蚀剂遮光掩模上的不透明元件的抗蚀剂膜是借助于将光吸收材料或光衰减材料加入到有机光反应树脂膜(电子束抗蚀剂膜)而形成的不透明元件，或结构为有机光反应树脂膜(电子束抗蚀剂膜)与光吸收树脂膜或光衰减树脂膜或常规抗反射层的组合的不透明元件。注意，直至这一步骤，在晶片上进行各个芯片的一起制作，且晶片尚未被分成芯片尺寸的单元。
接着，如图75B所示，再次在晶片2W主表面上涂敷由例如光反应聚酰亚胺树脂之类组成的密封树脂膜27，以覆盖各个重新定位布线23。最上面的密封树脂膜27由诸如聚酰亚胺树脂之类的有机介质膜组成，以便利用比较软的有机介质膜作为最上层来方便各个芯片的处置。更具体地说，若无机介质膜被用作最上面的介质膜，则在处置各个芯片(传送等)时，密封树脂膜经常破裂。因此，各个芯片难以处置。但若有机介质膜被用作最上面的介质膜，则由于比较软而能够避免这种困难。然后，对密封树脂膜27执行曝光和显影工艺，从而形成窗口28，以便暴露部分各个重新定位布线23。上述抗蚀剂遮光掩模也能够被用于用来形成窗口28的曝光工艺。这是因为上述键合焊点BP和重新布线23的位置有时根据产品和客户的要求而被改变。当然，也可以利用激光器或常规掩模之类来形成窗口28。
然后，利用溅射方法之类，按从下而上的顺序，在晶片2W上淀积铬、铬-铜合金之类、以及金之类。然后，借助于用抗蚀剂图形作为腐蚀掩模，利用腐蚀工艺对其图形化，来形成向下突出的凸点金属层29。上述抗蚀剂遮光掩模也可以被用于曝光处理，以便对向下突出的凸点金属层29进行图形处理。这是因为键合焊点BP和重新定位布线23的位置等有时根据产品和客户的要求而被改变。当然，也可以利用激光器或常规掩模之类来形成向下突出的凸点金属层29。向下突出的凸点金属层29被制作成例如二维圆形形状，并通过窗口28被电连接到各个重新定位布线23。注意，图72B是平面图，示出了上述工艺之后的晶片2W。
最后，如图75C所示，在印制例如由铅锡合金之类组成的焊料胶之后，对晶片2W执行热处理，从而在向下突出的金属层29上形成焊料凸点电极24。直至这一步骤，都执行晶片上各个芯片的一起制作。注意，图72C是平面图，示出了上述工艺之后的晶片2W。
在上述工艺之后，从晶片2W切割出各个芯片2C，然后如图76A和76B所示，将各个芯片2C封装在印刷电路板30上。各个芯片2C下方的焊料凸点电极24被电连接到印刷电路板30的小岛。图76A举例说明了密封树脂27具有足够的缓冲性质以及填充剂未插入在各个芯片2C与印刷电路板30之间的情况。当然，填充剂可以被插入其间。图76B举例说明了一种封装结构，其中未提供上述密封树脂27，即其缓冲性质不充分。更具体地说，图76B举例说明了由液态树脂之类组成的填充剂31被插入在各个芯片2C与印刷电路板30之间，且各个芯片2C被牢固地固定到印刷电路板30的情况。
如上所述，本发明的技术思路被应用于上述WPP(重新定位布线的图形化之类)。结果，有可能在短时间内有效地执行各种芯片的封装。
(第六实施方案)
在此第六实施方案中，将描述本发明的技术思路被用来制造多芯片模块的情况。
在此实施方案中，通过完全不同的制造工艺来制造存储器芯片和逻辑芯片。此处所指的存储器芯片是一种其上主要制作诸如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、掩模ROM、快速存储器(EEPROM)之类的存储器电路的芯片。此处所指的逻辑芯片是一种其上主要制作诸如CPU(中央处理器)、DSP(数字信号处理器)之类的逻辑电路的芯片。
在存储器芯片的制造中，由于存在着大量规则排列的高集成度微图形，故在利用曝光装置将掩模图形印制到晶片上时，照明条件根据图形的集成度而确定。在此情况下，根据应用而采用环形照明或球形照明。关于掩模，在几乎所有曝光步骤中，都采用上述的常规掩模。
同时，在逻辑芯片的制造中，特别是在门电路部分，要求比存储器芯片更小的图形。但由于集成度不总是很高，故使用具有大面积的照明光源(常规照明)。而且，由于根据类型而使用不同的门电路，故上述抗蚀剂遮光掩模和常规掩模都被恰当地用于芯片的制造。
如图77所示，分别在步骤101a和101b中分开制造上述的二种芯片，并在步骤102中将芯片封装在基底衬底(印刷电路板)上。图78A是如上所述构成的多芯片模块MCM的平面图，而图78B是沿图78A中A-A线的剖面图。在此情况下，除了存储器芯片2CM和逻辑芯片2CL外，具有各种功能并根据各种目的的诸如专用的图象处理器和信号处理器之类的其它芯片2C，也被安装在基底衬底30M上。在此实施方案中，这些芯片2C、2CM和2CL被分别制造并安装在一个基底衬底30M上，以制造多芯片模块MCM。第五实施方案所述的WPP技术，被用作形成芯片2C、2CM和2CL的各个焊料凸点电极24步骤。芯片2C、2CM和2CL的各个焊料凸点电极24被电连接到基底衬底30M主表面上的小岛，通过基底衬底30M中的内部布线被电连接到基底衬底30M的反面，并被电连接到电连接于基底衬底30M反面上小岛的各个焊料凸点电极32。
根据上述的实施方案，可以为各个芯片选择最佳的工艺条件，从而能够改善芯片的性能。因而能够制造高性能的多芯片模块MCM。
参照各个实施方案，上面已经具体地描述了本发明人提出的本发明。但本发明不局限于上述的各个实施方案，而是不言自明能够对本发明作出各种各样的改变和修正而不偏离其要旨。
在上述的各个实施方案中，已经描述了根据情况恰当地使用常规掩模和抗蚀剂遮光掩模二者的情况。但本发明不局限于此。例如，也可以根据上述各个实施方案所述的条件而使用图9-11和图20-22所示类型的抗蚀剂遮光掩模(其中用来印制集成电路图形的各个不透明图形都由抗蚀剂膜组成的掩模)以及图28-32所示类型的抗蚀剂遮光掩模(其中用来印制集成电路图形的不透明图形由抗蚀剂膜和金属二者组成的掩模)。结果，能够改善半导体集成电路器件的生产效率。
此外，根据上述各个实施方案所述的条件，也可以使用图9-11和图20-22所示类型的抗蚀剂掩模以及图28-32所示类型的抗蚀剂掩模。结果，能够进一步改善半导体集成电路器件的生产效率。
此外，根据上述各个实施方案所述的条件，也可以使用图3-5所示类型的常规掩模以及图6和7所示类型的常规掩模(重叠曝光的掩模)。在此情况下，比之在半导体集成电路器件的一系列制造步骤中仅仅使用图3-5所示类型的常规掩模，也能够改善半导体集成电路器件的生产效率。
此外，根据上述各个实施方案所述的条件，也可以使用图3-5所示类型的常规掩模、图6和7所示类型的常规掩模(重叠曝光的掩模)、以及上述的抗蚀剂遮光掩模。结果，能够改善半导体集成电路器件的生产效率。在此情况下，也可以在各个步骤中使用所述的各种类型的抗蚀剂掩模。
在上述描述中，本发明人的发明被用于半导体集成电路器件的制造，这是作为本发明背景的一个应用领域。但本发明不局限于此，而是能够用于液晶显示器的制造方法以及诸如微机械之类的其它器件的制造方法。
下面简要描述一下在本申请中公开的本发明典型所获得的效果。
(1)根据本发明，在半导体集成电路器件制造工艺的曝光处理时，利用具有由金属膜组成的不透明元件的掩模和具有由含有机光反应树脂膜的有机材料组成的不透明元件的掩模，有可能改善半导体集成电路器件的生产效率。
(2)根据本发明，在半导体集成电路器件制造工艺的曝光处理时，利用具有由金属膜组成的不透明元件的掩模和具有由含有机光反应树脂膜的有机材料组成的不透明元件的掩模，有可能缩短开发半导体集成电路器件所需的开发时间。
(3)根据本发明，在半导体集成电路器件制造工艺的曝光处理时，利用具有由金属膜组成的不透明元件的掩模和具有由含有机光反应树脂膜的有机材料组成的不透明元件的掩模，有可能缩短半导体集成电路器件的制造时间。
(4)根据本发明，在半导体集成电路器件制造工艺的曝光处理时，利用具有由金属膜组成的不透明元件的掩模和具有由含有机光反应树脂膜的有机材料组成的不透明元件的掩模，有可能降低半导体集成电路器件的成本。

Claims (5)

1.一种半导体集成电路器件的制造方法，到半导体衬底上的晶体管结构的制造为止是相同的工艺，在布线加工中分成多个种类来制造多种产品，其特征在于，包括下列步骤：
为了对上述多种产品形成公共结构的图形，使用将金属膜作为曝光不透明膜的第一光掩膜，在形成于上述半导体衬底上的第一感光膜上进行曝光的步骤；
为了在上述多种产品上形成按每个种类而不同的图形，使用将有机感光树脂膜作为曝光不透明膜的孔或布线图形用的第二光掩膜，在形成在上述半导体衬底上的第二感光膜上进行曝光的步骤。
2.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第一感光膜形成有扩散层形成用图形。
3.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于：
上述第一感光膜形成有元件分离用图形。
4.根据权利要求1至3中的任一项所述的半导体集成电路器件的制造方法，其特征在于：
上述有机感光树脂膜是电子束抗蚀剂材料。
5.一种半导体集成电路器件的制造方法，到半导体衬底上的晶体管结构的制造为止是公共的，在布线加工中分成多个种类来制造多种产品，其特征在于，包括下列步骤：
使用将金属膜用作曝光不透明膜的第一光掩膜，在上述半导体衬底的表面，对上述多种产品形成公共结构的晶体管的扩散层图形的步骤；
使用将有机感光树脂膜用作曝光不透明膜的第二光掩膜，在上述半导体衬底的表面，对上述多种产品形成按每个种类而不同的图形的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681609A (zh) * 2012-09-25 2014-03-26 英飞凌科技股份有限公司 集成电路、芯片封装以及用于制造集成电路的方法
CN113569854A (zh) * 2021-07-01 2021-10-29 南京航空航天大学 一种芯片焊接金丝跨距测量方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3827544B2 (ja) * 2001-08-31 2006-09-27 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2004226717A (ja) * 2003-01-23 2004-08-12 Renesas Technology Corp マスクの製造方法および半導体集積回路装置の製造方法
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
TW586223B (en) * 2003-06-26 2004-05-01 Au Optronics Corp Thin film transistor array panel and fabricating method thereof
JP2006173460A (ja) * 2004-12-17 2006-06-29 Renesas Technology Corp 半導体装置の製造方法
US7307001B2 (en) * 2005-01-05 2007-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer repair method using direct-writing
JP2006237564A (ja) * 2005-01-31 2006-09-07 Renesas Technology Corp 半導体装置及びその製造方法並びに半導体集積回路
KR100629359B1 (ko) * 2005-08-09 2006-10-02 삼성전자주식회사 감광성 폴리이미드막을 사용하여 반도체소자를 제조하는방법들 및 그에 의해 제조된 반도체소자들
CN101038435A (zh) * 2006-03-17 2007-09-19 蔡士成 晶圆光刻掩模和其制造方法与其晶圆光刻方法
EP1975943B1 (fr) * 2007-03-29 2012-03-07 STMicroelectronics (Rousset) SAS Codage logique dans un circuit intégré
TWI446103B (zh) 2008-09-30 2014-07-21 Hoya Corp A mask substrate, a photomask and a method of manufacturing the same, and a method of manufacturing the semiconductor element
JP4832500B2 (ja) * 2008-12-01 2011-12-07 シャープ株式会社 電子素子ウエハモジュールの製造方法および光学素子ウエハモジュールの製造方法
JP2010141110A (ja) * 2008-12-11 2010-06-24 Sharp Corp 半導体装置
US20100151118A1 (en) * 2008-12-17 2010-06-17 Eastman Chemical Company Carrier solvent compositions, coatings compositions, and methods to produce thick polymer coatings
US7776677B1 (en) 2009-03-30 2010-08-17 Semiconductor Components Industries, Llc Method of forming an EEPROM device and structure therefor
US20110244395A1 (en) * 2010-04-06 2011-10-06 Pei-Lin Huang Apparatus and method for haze control in a semiconductor process
JP6121051B2 (ja) 2014-04-25 2017-04-26 三菱電機株式会社 半導体装置の製造方法
US9865503B2 (en) * 2015-11-06 2018-01-09 Marvell Israel (M.I.S.L) Ltd. Method to produce a semiconductor wafer for versatile products
US10795270B2 (en) * 2017-08-25 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of defect inspection

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6060649A (ja) * 1983-09-14 1985-04-08 Matsushita Electronics Corp ホトマスク
JPS628150A (ja) * 1985-07-05 1987-01-16 Seiko Epson Corp フオトマスク
JPH05181257A (ja) * 1992-01-06 1993-07-23 Sharp Corp 光露光用マスク
JPH05289307A (ja) * 1992-04-13 1993-11-05 Matsushita Electric Ind Co Ltd レチクルおよびレチクル製造方法
JP2629645B2 (ja) * 1995-04-20 1997-07-09 日本電気株式会社 半導体記憶装置
US5817540A (en) * 1996-09-20 1998-10-06 Micron Technology, Inc. Method of fabricating flip-chip on leads devices and resulting assemblies
US5789117A (en) * 1996-12-02 1998-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer method for non-critical photoresist patterns
US5804340A (en) * 1996-12-23 1998-09-08 Lsi Logic Corporation Photomask inspection method and inspection tape therefor
US5899719A (en) * 1997-02-14 1999-05-04 United Semiconductor Corporation Sub-micron MOSFET
JPH1152544A (ja) * 1997-08-04 1999-02-26 Fujitsu Ltd フォトマスク及びその製造方法、並びにベーキング装置
US6312854B1 (en) * 1998-03-17 2001-11-06 Asml Masktools Netherlands B.V. Method of patterning sub-0.25 lambda line features with high transmission, “attenuated” phase shift masks
JP2000091192A (ja) 1998-09-09 2000-03-31 Nikon Corp 露光装置
JP3760086B2 (ja) * 2000-07-07 2006-03-29 株式会社ルネサステクノロジ フォトマスクの製造方法
JP2002118049A (ja) * 2000-10-06 2002-04-19 Hitachi Ltd 半導体集積回路装置の製造方法
JP3827544B2 (ja) * 2001-08-31 2006-09-27 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681609A (zh) * 2012-09-25 2014-03-26 英飞凌科技股份有限公司 集成电路、芯片封装以及用于制造集成电路的方法
CN103681609B (zh) * 2012-09-25 2017-01-04 英飞凌科技股份有限公司 集成电路、芯片封装以及用于制造集成电路的方法
CN113569854A (zh) * 2021-07-01 2021-10-29 南京航空航天大学 一种芯片焊接金丝跨距测量方法
CN113569854B (zh) * 2021-07-01 2022-05-03 南京航空航天大学 一种芯片焊接金丝跨距测量方法

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